KR20080102950A - Voltage follower circuit operating at low voltage - Google Patents

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KR20080102950A KR1020080023489A KR20080023489A KR20080102950A KR 20080102950 A KR20080102950 A KR 20080102950A KR 1020080023489 A KR1020080023489 A KR 1020080023489A KR 20080023489 A KR20080023489 A KR 20080023489A KR 20080102950 A KR20080102950 A KR 20080102950A
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Abstract

A voltage follower circuit driven in a low voltage serves as a unity gain buffer circuit for preventing input of the noise and a reference low voltage generation circuit of an analog circuit included in a semiconductor integrated circuit. Respective sources of first and second PMOS load transistors are connected to a power source. Gates of the first and second PMOS load transistors are connected each other. A gate of a PMOS cascode transistor receives a first bias voltage. A source of the PMOS cascode transistor is connected to a drain of the first PMOS load transistor and gates of first and second PMOS transistors. A drain of an NMOS cascode transistor is connected to the drain of the second PMOS load transistor and the gate of the NMOS cascode transistor receives a second bias voltage. A drain of a first NMOS driving transistor is connected to the drain of the PMOS cascode transistor. A gate of the first NMOS driving transistor receives an input voltage. A drain of a second NMOS driving transistor is connected to the source of the NMOS cascode transistor. The gate of the second NMOS driving transistor is connected to the drain of the second PMOS load transistor. The second NMOS driving transistor provides the voltage of the gate as an output voltage. A current source is connected to a ground and a common source of the first and second NMOS driving transistors.

Description

저전압에서 구동되는 전압 폴로워 회로{VOLTAGE FOLLOWER CIRCUIT OPERATING AT LOW VOLTAGE}Voltage follower circuit driven at low voltage {VOLTAGE FOLLOWER CIRCUIT OPERATING AT LOW VOLTAGE}

본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 저전압에서 고정밀도와 안정도를 갖는 전압 폴로워 회로에 관한 것이다. TECHNICAL FIELD The present invention relates to electronic devices, and more particularly, to a voltage follower circuit having high precision and stability at low voltage.

일반적으로, 단위 이득 버퍼 회로(Unity gain buffer circuit)라고도 불리는 전압 폴로워 회로(Voltage follower circuit)는 반도체 집적회로의 내부 아날로그 회로에 사용되고 있다. 예를 들면, 기준 전압 발생 회로에서 생성된 기준 전압을 긴 전압 배선을 경유하여 집적회로 내의 각각의 회로에 공급하는 경우를 고려하기로 한다. 이 경우, 배선에 유입되는 노이즈를 차단하기 위하여 회로와 전압 공급 버스 라인과의 사이에 전압 폴로워 회로가 삽입된다. In general, a voltage follower circuit, also called a unity gain buffer circuit, is used for an internal analog circuit of a semiconductor integrated circuit. For example, consider a case where the reference voltage generated in the reference voltage generator circuit is supplied to each circuit in the integrated circuit via a long voltage wiring. In this case, a voltage follower circuit is inserted between the circuit and the voltage supply bus line to block the noise flowing into the wiring.

도 7은 종래의 전압 폴로워 회로의 구성을 나타내는 회로도이다. 도 7을 참조하면, PMOS 부하 트랜지스터들(P1, P2)의 소스(Source)는 모두 전원(VDD)에 접속된다. 그리고 PMOS 부하 트랜지스터(P1)의 드레인(Drain)이 NMOS 구동 트랜지스터(N1)의 드레인(Drain)과 PMOS 부하 트랜지스터들(P1, P2)의 게이트(Gate)에 접속된다. NMOS 구동 트랜지스터(N1)의 게이트(Gate)에는 입력단(Vin)이 접속된다. PMOS 부하 트랜지스터(P2)의 드레인(Drain)은 NMOS 구동 트랜지스터(N2)의 드레인(Drain)에 접속된다. NMOS 구동 트랜지스터(N2)의 게이트(Gate)는 PMOS 부하 트랜지스터(P2)의 드레인(Drain) 및 출력단(Vout)에 접속된다. 그리고 NMOS 구동 트랜지스터들(N1, N2)의 소스(Source)는 정전류원(Current source)의 일단에 접속된다. 정전류원(Current source)의 타단은 접지(GND)에 접속된다. 7 is a circuit diagram showing the configuration of a conventional voltage follower circuit. Referring to FIG. 7, the sources of the PMOS load transistors P1 and P2 are all connected to the power supply VDD. The drain of the PMOS load transistor P1 is connected to the drain of the NMOS driving transistor N1 and the gates of the PMOS load transistors P1 and P2. An input terminal Vin is connected to the gate Gate of the NMOS driving transistor N1. The drain of the PMOS load transistor P2 is connected to the drain of the NMOS driving transistor N2. The gate Gate of the NMOS driving transistor N2 is connected to the drain and the output terminal Vout of the PMOS load transistor P2. The source of the NMOS driving transistors N1 and N2 is connected to one end of a constant current source. The other end of the current source is connected to ground GND.

도 8a 및 도 8b는 도 7에 도시된 전압 폴로워 회로의 동작을 나타내는 도면이다. 도 8a는 PMOS 부하 트랜지스터들(P1, P2)의 특성 곡선상에서의 동작점을 나타내는 동작 특성도이다. 도 8b는 NMOS 구동 트랜지스터들(N1, N2)의 특성 곡선과 PMOS 부하 곡선과의 교점에서 나타나는 NMOS 구동 트랜지스터들(N1, N2)의 동작점을 보여준다. 이하에서는 상술한 도 7 및 도 8a, 8b를 참조하여 종래의 전압 폴로워 회로의 동작을 설명하기로 한다. 8A and 8B are diagrams illustrating the operation of the voltage follower circuit shown in FIG. 7. 8A is an operating characteristic diagram showing an operating point on the characteristic curve of the PMOS load transistors P1 and P2. 8B shows an operating point of the NMOS driving transistors N1 and N2 that appear at the intersection of the characteristic curves of the NMOS driving transistors N1 and N2 and the PMOS load curve. Hereinafter, the operation of the conventional voltage follower circuit will be described with reference to FIGS. 7 and 8A and 8B.

도 7을 참조하면, 전원 전압(VDD)을 1.2V, 트랜지스터들의 문턱 전압(Threshold voltage)을 0.6V, 오버드라이브 전압(Overdrive voltage)을 0.2V, 입력 전압(Vin)을 1.0V라 가정한다. 상술한 전원 전압(VDD)의 저전압 조건에서의 각 트랜지스터의 전위는 도 7에 기재된 전위 상태가 된다. PMOS 부하 트랜지스터들(P1, P2)의 게이트-소스간 전압(Vgs)는 0.8V로 동일하지만, 드레인-소스간 전압 (Vds)는 각각 0.8V와 ∼0.2V로 각각 차이가 난다. 이 때문에, PMOS 부하 트랜지스터들(P1, P2)는 도 8a에 도시된 동작점(Operation point)에서 구동될 것이다. 이상적인 경우, 포화 영역에서의 전류는 동일하기 때문에 드레인-소스간 전압이 달라도 같은 전류가 흐르게 된다. 그러나, 채널 변조 효과에 의해 실제로는 PMOS 부하 트 랜지스터(P1)과 PMOS 부하 트랜지스터(P2)에 흐르는 전류는 달라진다. 따라서, PMOS 부하 트랜지스터(P1) 측에는 전류(I1), PMOS 부하 트랜지스터(P2) 측에는 전류(I2)의 각각 다른 전류가 흐른다.Referring to FIG. 7, it is assumed that the power supply voltage VDD is 1.2V, the threshold voltages of the transistors are 0.6V, the overdrive voltage is 0.2V, and the input voltage Vin is 1.0V. The potential of each transistor in the low voltage condition of the power supply voltage VDD mentioned above becomes a potential state shown in FIG. The gate-source voltages Vgs of the PMOS load transistors P1 and P2 are the same at 0.8V, but the drain-source voltages Vds are 0.8V and 0.2V, respectively. Because of this, the PMOS load transistors P1 and P2 will be driven at the operation point shown in FIG. 8A. Ideally, the current in the saturation region is the same, so the same current will flow even if the drain-source voltage is different. However, due to the channel modulation effect, the current flowing through the PMOS load transistor P1 and the PMOS load transistor P2 actually varies. Therefore, the current I1 flows on the PMOS load transistor P1 side and the current I2 flows on the PMOS load transistor P2 side.

PMOS 부하 트랜지스터들(P1, P2)의 전류차에 의해, NMOS 구동 트랜지스터들(N1, N2)의 드레인-소스간 전압(Vds)도 각각 0.2V와 ∼0.8V로 차이를 가진다. 더불어, 채널 길이 변조 효과(Channel-length modulation effect)에 의해 전류(I1)와 전류(I2)의 크기는 점차 큰 차이를 갖게 된다. 따라서, 도 8b에 도시된 바와 같이 NMOS 구동 트랜지스터(N2)의 드레인(Drain) 전압은 전류(I2)를 유지하기 위한 조건(｜Vgs｜＜ 0.8V)을 만족하기 위해 설정되어야 한다. 따라서, 출력 전압(Vout)은 입력 전압(Vin)의 레벨 1.0V로부터 벗어난 작은 값으로 출력된다. Due to the current difference between the PMOS load transistors P1 and P2, the drain-source voltage Vds of the NMOS driving transistors N1 and N2 also differs from 0.2V to 0.8V, respectively. In addition, the magnitudes of the current I1 and the current I2 gradually increase due to the channel-length modulation effect. Therefore, as shown in FIG. 8B, the drain voltage of the NMOS driving transistor N2 should be set to satisfy the condition for maintaining the current I2 (| Vgs | <0.8V). Therefore, the output voltage Vout is output at a small value deviating from the level 1.0V of the input voltage Vin.

입출력 전압을 동일하게 하기 위해서, 주지의 텔레스코픽 캐스코드를 이용한 전압 폴로워 회로가 존재한다. 하지만, 이 경우는 트랜지스터의 직렬 단수가 증가하기 때문에 저전압 동작에는 적합하지 않고 부품수도 많아진다. 특허 문헌(특개평 10－190377호 공보)에는 입력 다이나믹 레인지를 확대할 수 있는 차동증폭기 및 그 차동증폭기의 반전 단자와 출력 단자를 접속해 구성되는 전압 폴로워 회로의 기재가 있으며, 본 발명의 레퍼런스에 포함된다. In order to make the input / output voltage the same, there is a voltage follower circuit using a known telescopic cascode. However, in this case, since the number of series stages of the transistor increases, it is not suitable for low voltage operation and the number of parts also increases. Patent document (Japanese Patent Laid-Open No. Hei 10-190377) discloses a differential amplifier capable of expanding an input dynamic range and a voltage follower circuit configured by connecting an inverting terminal and an output terminal of the differential amplifier, and the reference of the present invention. Included in

본 발명은 상술한 문제를 해결하기 위한 것으로, 본 발명의 목적은 저전압 전원에서도 고정밀도 및 고안정도를 갖는 전압 폴로워 회로를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a voltage follower circuit having a high precision and a design degree even in a low voltage power supply.

상기 목적을 달성하기 위한 본 발명의 전압 폴로워 회로는, 각각의 소스가 전원에 연결되며, 게이트가 서로 연결되는 제 1 및 제 2 PMOS 부하 트랜지스터; 게이트로는 제 1 바이어스 전압을 제공받으며, 소스는 상기 제 1 PMOS 부하 트랜지스터의 드레인과 연결되며, 소스는 상기 제 1 및 제 2 PMOS 트랜지스터의 게이트와 연결되는 PMOS 캐스코드 트랜지스터; 드레인이 상기 제 2 PMOS 부하 트랜지스터의 드레인에 연결되며, 게이트로는 제 2 바이어스 전압을 제공받는 NMOS 캐스코드 트랜지스터; 드레인이 상기 PMOS 캐스코드 트랜지스터의 드레인에 연결되며, 게이트로 입력 전압을 제공받는 제 1 NMOS 구동 트랜지스터; 드레인이 상기 NMOS 캐스코드 트랜지스터의 소스에, 게이트는 상기 제 2 PMOS 부하 트랜지스터의 드레인에 연결되며, 상기 게이트의 전압을 출력 전압으로 제공하는 제 2 NMOS 구동 트랜지스터; 및 접지와 상기 제 1 NMOS 구동 트랜지스터 및 상기 제 2 NMOS 구동 트랜지스터의 공통 소스에 연결되는 전류 전원을 포함한다. The voltage follower circuit of the present invention for achieving the above object comprises: first and second PMOS load transistors, each source is connected to a power source, the gate is connected to each other; A PMOS cascode transistor, the gate being provided with a first bias voltage, a source connected to a drain of the first PMOS load transistor, and a source connected to gates of the first and second PMOS transistors; A NMOS cascode transistor having a drain connected to the drain of the second PMOS load transistor, the gate being provided with a second bias voltage; A first NMOS driving transistor having a drain connected to the drain of the PMOS cascode transistor and receiving an input voltage to a gate; A second NMOS driving transistor having a drain connected to a source of the NMOS cascode transistor, a gate connected to a drain of the second PMOS load transistor, and providing a voltage of the gate as an output voltage; And a current power source connected to ground and to a common source of the first NMOS driving transistor and the second NMOS driving transistor.

이 실시예에 있어서, 상기 PMOS 캐스코드 트랜지스터의 게이트는 접지된다. In this embodiment, the gate of the PMOS cascode transistor is grounded.

이 실시예에 있어서, 상기 PMOS 캐스코드 트랜지스터의 게이트는 상기 제 1 NMOS 구동 트랜지스터 및 상기 제 2 NMOS 구동 트랜지스터의 공통 소스에 연결된다.In this embodiment, the gate of the PMOS cascode transistor is connected to a common source of the first NMOS driving transistor and the second NMOS driving transistor.

상기 목적을 달성하기 위한 본 발명의 전압 폴로워 회로는, 전원 전압을 제공받고, 전류를 공급하는 전류 전원; 게이트로 입력 전압을 제공받고, 소스가 상기 전류 전원에 연결되는 제 1 PMOS 구동 트랜지스터; 상기 전류 전원에 소스가 연결 되며, 게이트 전압을 출력 전압으로 제공하는 제 2 PMOS 구동 트랜지스터; 드레인이 상기 제 1 PMOS 구동 트랜지스터의 드레인과 접속되며, 게이트로는 제 1 바이어스 전압을 제공받는 NMOS 캐스코드 트랜지스터; 소스가 상기 제 2 PMOS 구동 트랜지스터의 드레인에 연결되며, 게이트로는 제 2 바이어스 전압을 제공받고, 드레인은 상기 제 2 PMOS 구동 트랜지스터의 게이트에 연결되는 PMOS 캐스코드 트랜지스터; 게이트가 상기 제 1 PMOS 구동 트랜지스터의 드레인에 연결되며, 드레인이 상기 NMOS 캐스코드 트랜지스터의 소스에 연결되는 제 1 NMOS 부하 트랜지스터; 및 드레인이 상기 PMOS 캐스코드 트랜지스터의 드레인에 연결되며, 상기 제 1 NMOS 부하 트랜지스터와 게이트 및 소스를 공유하는 제 2 NMOS 부하 트랜지스터를 포함하되, 상기 제 2 NMOS 부하 트랜지스터의 소스는 접지된다. The voltage follower circuit of the present invention for achieving the above object is a current power supply that is supplied with a power supply voltage, and supplies a current; A first PMOS driving transistor receiving a input voltage through a gate and having a source connected to the current power supply; A second PMOS driving transistor having a source connected to the current power supply and providing a gate voltage as an output voltage; An NMOS cascode transistor having a drain connected to the drain of the first PMOS driving transistor, the gate being provided with a first bias voltage; A PMOS cascode transistor having a source connected to the drain of the second PMOS driving transistor, a gate being provided with a second bias voltage, and the drain being connected to a gate of the second PMOS driving transistor; A first NMOS load transistor having a gate coupled to the drain of the first PMOS driving transistor, the drain coupled to a source of the NMOS cascode transistor; And a drain connected to the drain of the PMOS cascode transistor, the second NMOS load transistor sharing a gate and a source with the first NMOS load transistor, wherein the source of the second NMOS load transistor is grounded.

이 실시예에 있어서, 상기 NMOS 캐스코드 트랜지스터의 게이트로는 상기 전원 전압이 제공된다. In this embodiment, the power supply voltage is provided to the gate of the NMOS cascode transistor.

이 실시예에 있어서, 상기 NMOS 캐스코드 트랜지스터의 게이트로는 상기 제 1 PMOS 구동 트랜지스터의 소스단 전압을 제공받는다. In this embodiment, the gate of the NMOS cascode transistor is provided with a source terminal voltage of the first PMOS driving transistor.

본 발명의 전압 폴로워 회로에 의하면, 저전압 전원에서도 고정밀도 및 고안정도를 제공할 수 있다. 따라서, 반도체 집적회로에 포함되는 아날로그 회로의 기준 저전압 발생 회로 및 노이즈의 유입을 저지하기 위해서 아날로그 회로와 전압 공급 버스 라인과의 사이에 삽입되는 유니티 게인 버퍼 회로로서 제공될 수 있다.According to the voltage follower circuit of the present invention, it is possible to provide high precision and accuracy even in a low voltage power supply. Therefore, it can be provided as a unity gain buffer circuit inserted between the analog circuit and the voltage supply bus line to prevent the inflow of the reference low voltage generation circuit and noise of the analog circuit included in the semiconductor integrated circuit.

본 발명에 의한 전압 폴로워 회로의 실시의 형태를 이하에서는 도면을 이용하여 설명하기로 한다. Embodiments of the voltage follower circuit according to the present invention will be described below with reference to the drawings.

도 1은 본 발명에 의한 제 1 실시예의 전압 폴로워 회로의 구성을 나타내는 회로도이다. 도 1을 참조하면, PMOS 부하 트랜지스터들(P1, P2)의 소스(Source)는 모두 전원(VDD)에 접속된다. PMOS 부하 트랜지스터(P1)의 드레인(Drain)은 PMOS 캐스코드 트랜지스터(P3)의 소스(Source)에 접속된다. PMOS 캐스코드 트랜지스터(P3)의 게이트(Gate)는 제 1 바이어스 전압(VbiasP)에 접속된다. PMOS 캐스코드 트랜지스터(P3)의 드레인(Drain)은 NMOS 구동 트랜지스터(N1)의 드레인(Drain)과 PMOS 부하 트랜지스터들(P1, P2)의 게이트(Gate)에 접속된다. NMOS 구동 트랜지스터(N1)의 게이트(Gate)는 입력(Vin)에 접속된다. 1 is a circuit diagram showing the configuration of the voltage follower circuit of the first embodiment according to the present invention. Referring to FIG. 1, the sources of the PMOS load transistors P1 and P2 are all connected to the power supply VDD. The drain of the PMOS load transistor P1 is connected to the source of the PMOS cascode transistor P3. The gate Gate of the PMOS cascode transistor P3 is connected to the first bias voltage VbiasP. The drain of the PMOS cascode transistor P3 is connected to the drain of the NMOS driving transistor N1 and the gates of the PMOS load transistors P1 and P2. The gate Gate of the NMOS driving transistor N1 is connected to the input Vin.

더불어, PMOS 부하 트랜지스터(P2)의 드레인(Drain)이 NMOS 캐스코드 트랜지스터(N3)의 드레인(Drain)에 접속된다. NMOS 캐스코드 트랜지스터(N3)의 게이트(Gate)는 제 2 바이어스 전압(VbiasN)에 접속된다. NMOS 캐스코드 트랜지스터(N3)의 소스(Source)는 NMOS 구동 트랜지스터(N2)의 드레인(Drain)에 접속된다. NMOS 구동 트랜지스터(N2)의 게이트(Gate)는 PMOS 부하 트랜지스터(P2)의 드레인(Drain)과 출력(Vout)에 접속되고 있다. NMOS 구동 트랜지스터들(N1, N2)의 소스(Source)는 정전류원(Current source)의 일단에 접속되며, 정전류원(Current source)의 타단은 접지(GND)에 접속되고 있다.In addition, the drain of the PMOS load transistor P2 is connected to the drain of the NMOS cascode transistor N3. The gate Gate of the NMOS cascode transistor N3 is connected to the second bias voltage VbiasN. The source of the NMOS cascode transistor N3 is connected to the drain of the NMOS driving transistor N2. The gate Gate of the NMOS driving transistor N2 is connected to the drain and the output Vout of the PMOS load transistor P2. Sources of the NMOS driving transistors N1 and N2 are connected to one end of a current source, and the other end of the current source is connected to a ground GND.

도 2a 및 도 2b는 본 발명의 제 1 실시예의 전압 폴로워 회로의 동작을 나타내는 동작 특성도이다. 도 2a는 PMOS 부하 트랜지스터들(P1, P2)의 동작점을 나타 내는 동작 특성도이다. 도 2b는 NMOS 구동 트랜지스터들(N1, N2)의 동작점을 나타내는 동작 특성도이다. 이하에서는 도 1, 2a 및 2b를 참조하여 본 발명의 제 1 실시예에 따른 전압 폴로워 회로의 동작을 설명하기로 한다.2A and 2B are operational characteristic diagrams showing the operation of the voltage follower circuit of the first embodiment of the present invention. 2A is an operating characteristic diagram showing an operating point of the PMOS load transistors P1 and P2. 2B is an operating characteristic diagram showing an operating point of the NMOS driving transistors N1 and N2. Hereinafter, the operation of the voltage follower circuit according to the first embodiment of the present invention will be described with reference to FIGS. 1, 2A, and 2B.

도 1을 참조하면, PMOS 부하 트랜지스터(P1)의 드레인 전압(Vdp1)은 수학식 (Vdp1 = VbiasP ＋｜VgsP3｜)과 같이 나타낼 수 있다. PMOS 부하 트랜지스터(P2)의 드레인은 출력단과 연결된다. 따라서, PMOS 부하 트랜지스터(P2)의 드레인 전압(Vdp1)은 수학식(Vdp1 = Vout)로 나타낼 수 있다. 이러한 조건에서 PMOS 부하 트랜지스터들(P1, P2)에 의해서 구성되는 전류 미러(Current mirror)는 완전하게 미러 비율 1을 구현할 수 있다. 원래, 입출력 관계 (Vout=Vin)를 목적으로 하는 회로이기 때문에, 수학식(VbiasP = Vin－｜VgsP3｜)을 만족하도록 제 1 바이어스 전압(VbiasP)을 설정하면 미러 비율 1을 실현할 수 있다. NMOS 구동 트랜지스터(N2)의 드레인 전압(Vdn2)는 수학식 (Vdn2 = VbiasN －｜VgsN3｜)으로 표현될 수 있다. 또한, NMOS 구동 트랜지스터(N1)의 드레인 전압(Vgp1)는 수학식(Vgp1 = VDD－｜VgsP1｜)로 표현될 수 있다. 따라서, 바이어스 조건을 수학식{VbiasN = VDD － (｜VgsP1｜－｜VgsN3｜)}와 같이 설정하면 각각의 NMOS 구동 트랜지스터들(N1, N2)의 바이어스 조건도 완전하게 일치하게 된다. 따라서, 입출력 관계를 수학식(Vout = Vin)로 제어할 수 있다.Referring to FIG. 1, the drain voltage Vdp1 of the PMOS load transistor P1 may be expressed as a formula (Vdp1 = VbiasP + | VgsP3 |). The drain of the PMOS load transistor P2 is connected to the output terminal. Therefore, the drain voltage Vdp1 of the PMOS load transistor P2 may be represented by a formula (Vdp1 = Vout). Under this condition, the current mirror constituted by the PMOS load transistors P1 and P2 can realize the mirror ratio 1 completely. Since the circuit is originally intended for the input / output relationship (Vout = Vin), the mirror ratio 1 can be realized by setting the first bias voltage VbiasP so as to satisfy the expression (VbiasP = Vin- | VgsP3 |). The drain voltage Vdn2 of the NMOS driving transistor N2 may be represented by a formula (Vdn2 = VbiasN-| VgsN3 |). In addition, the drain voltage Vgp1 of the NMOS driving transistor N1 may be represented by a formula (Vgp1 = VDD− | VgsP1 |). Therefore, if the bias condition is set as the equation {VbiasN = VDD-(| VgsP1 |-| VgsN3 |)}, the bias condition of each of the NMOS driving transistors N1 and N2 also completely matches. Therefore, the input / output relationship can be controlled by the equation (Vout = Vin).

예를 들어 제 1 바이어스 전압(VbiasP)으로 0.2V, 제 2 바이어스 전압(VbiasN)으로 1.2V를 입력하는 경우에 대해서 살펴보자. 이때, 각 노드(Node)의 전위 또는 전위차는 도 1에 도시된 값으로 나타난다. PMOS 캐스코드 트랜지스 터(P3)를 삽입함에 따라, PMOS 부하 트랜지스터(P1)의 드레인 전압은 도 7에 비해 상승하게 된다. PMOS 부하 트랜지스터(P1)와 PMOS 부하 트랜지스터(P2)의 게이트- 소스 전압(｜Vgs｜), 드레인-소스 전압(｜Vds｜)은 각각 0.8V, 0.2V가 된다. 그러므로, 도 2a에 도시된 바와 같이 PMOS 부하 트랜지스터(P1)와 PMOS 부하 트랜지스터(P2)는 동일한 동작점을 갖는다. 동일한 동작점 조건에서 PMOS 부하 트랜지스터(P1)와 PMOS 부하 트랜지스터(P2)의 채널로는 같은 크기의 전류 (I)가 흐른다. 여기에 더하여, NMOS 캐스코드 트랜지스터(N3)의 삽입에 따라 NMOS 구동 트랜지스터(N2)의 드레인 전압이 도 7에 비해 강하한다. NMOS 구동 트랜지스터(N1) 및 NMOS 구동 트랜지스터(N2)의 드레인-소스 전압(Vds)은 동일하게 0.2V로 형성된다. 동일한가 동일이 된다. PMOS 부하 트랜지스터들(P1, P2)에 의해 NMOS 구동 트랜지스터들(N1, N2)에는 같은 전류 (I)가 흐르므로, 최종적으로 NMOS 구동 트랜지스터들(N1, N2)의 각 게이트-소스 전압(Vgs)도 0.8V로 동일하게 셋업된다. 결국, 이러한 조건하에서 입력 전압(Vin)의 레벨은 출력 전압(Vout)의 레벨과 동일하게 형성( Vout = Vin =1.0V)될 수 있다.For example, a case of inputting 0.2 V as the first bias voltage VbiasP and 1.2 V as the second bias voltage VbiasN will be described. At this time, the potential or the potential difference of each node is represented by the value shown in FIG. 1. As the PMOS cascode transistor P3 is inserted, the drain voltage of the PMOS load transistor P1 increases compared to FIG. 7. The gate-source voltage | Vgs | and the drain-source voltage | Vds | of the PMOS load transistor P1 and the PMOS load transistor P2 are 0.8V and 0.2V, respectively. Therefore, as shown in FIG. 2A, the PMOS load transistor P1 and the PMOS load transistor P2 have the same operating point. Under the same operating point conditions, the current I having the same magnitude flows through the channels of the PMOS load transistor P1 and the PMOS load transistor P2. In addition, as the NMOS cascode transistor N3 is inserted, the drain voltage of the NMOS driving transistor N2 drops compared to FIG. 7. The drain-source voltage Vds of the NMOS driving transistor N1 and the NMOS driving transistor N2 is similarly formed to 0.2V. The same becomes the same. Since the same current I flows through the NMOS driving transistors N1 and N2 by the PMOS load transistors P1 and P2, each gate-source voltage Vgs of the NMOS driving transistors N1 and N2 is finally obtained. The same setup is made at 0.8V. As a result, under these conditions, the level of the input voltage Vin can be formed equal to the level of the output voltage Vout (Vout = Vin = 1.0V).

도 3은 본 발명의 제 2 실시예에 따른 전압 폴로워 회로의 구성을 나타내는 회로도이다. 도 3을 참조하면, PMOS 구동 트랜지스터들(P11, P22)의 소스(Source)가 모두 정전류원(Current source)의 일단에 접속된다. 정전류원의 타단에는 전원(VDD)이 접속된다. PMOS 구동 트랜지스터(P11)의 드레인(Drain)은 NMOS 캐스코드 트랜지스터(N31)의 드레인(Drain)에 접속된다. PMOS 구동 트랜지스터(P11)의 게이트(Gate)로는 입력 전압(Vin)이 접속된다. NMOS 캐스코드 트랜지스터(N31)의 게이 트(Gate)로는 제 1 바이어스 전압(VbiasN31)이 제공된다. NMOS 캐스코드 트랜지스터(N31)의 소스(Source)는 NMOS 부하 트랜지스터(N11)의 드레인(Drain)과 접속된다.3 is a circuit diagram showing the configuration of a voltage follower circuit according to a second embodiment of the present invention. Referring to FIG. 3, the sources of the PMOS driving transistors P11 and P22 are all connected to one end of a constant current source. A power supply VDD is connected to the other end of the constant current source. The drain of the PMOS driving transistor P11 is connected to the drain of the NMOS cascode transistor N31. An input voltage Vin is connected to a gate of the PMOS driving transistor P11. A gate of the NMOS cascode transistor N31 is provided with a first bias voltage VbiasN31. The source of the NMOS cascode transistor N31 is connected to the drain of the NMOS load transistor N11.

그리고, PMOS 구동 트랜지스터(P22)의 드레인(Drain)이 PMOS 캐스코드 트랜지스터(P32)의 소스(Source)에 접속된다. PMOS 캐스코드 트랜지스터(P32)의 게이트(Gate)로는 제 2 바이어스 전압(VbiasP32)가 제공된다. PMOS 캐스코드 트랜지스터(P32)의 드레인(Drain)은 NMOS 부하 트랜지스터(N22)의 드레인(Drain)과 PMOS 구동 트랜지스터(P22)의 게이트(Gate)와 출력단(Vout)에 접속되고 있다. NMOS 부하 트랜지스터들(N11, N22)의 소스(Source)는 모두 접지(GND)되고, NMOS 부하 트랜지스터들(N11, N22)의 게이트(Gate)는 모두 PMOS 구동 트랜지스터(P11)의 드레인(Drain)에 접속된다. 본 발명의 제 2 실시예에 의한 전압 폴로워 회로의 구성은, 제 1 실시예의 전압 폴로워 회로를 상보형(Complementary)으로 구성한 것이다. 따라서, 회로 동작은 기본적으로 동일하기 때문에 구체적인 설명은 생략하기로 한다.The drain of the PMOS driving transistor P22 is connected to the source of the PMOS cascode transistor P32. A second bias voltage VbiasP32 is provided to a gate of the PMOS cascode transistor P32. The drain of the PMOS cascode transistor P32 is connected to the drain of the NMOS load transistor N22 and the gate and the output terminal Vout of the PMOS driving transistor P22. The sources of the NMOS load transistors N11 and N22 are all grounded (GND), and the gates of the NMOS load transistors N11 and N22 are all connected to the drain of the PMOS driving transistor P11. Connected. The configuration of the voltage follower circuit according to the second embodiment of the present invention is a complementary configuration of the voltage follower circuit of the first embodiment. Therefore, since the circuit operation is basically the same, a detailed description thereof will be omitted.

도 4는 제 1 실시예에 따른 전압 폴로워 회로에 구체적인 바이어스 발생 회로를 부가된 회로도이다. 도 4를 참조하면, 저항(R3)의 일단은 전원(VDD)에, 타단이 NMOS 트랜지스터(N4)의 드레인(Drain)에 접속된다. NMOS 트랜지스터(N4)의 소스(Source)가 저항(R1)의 일단에 접속된다. 저항(R1)의 타단은 전류(I1)을 제공하는 정전류원의 일단에 접속된다. 정전류원의 타단은 접지된다. 또, 저항(R2)의 일단이 전원(VDD)에 접속되고, 저항(R2)의 타단은 전류(I2)를 공급하기 위한 정전류원의 일단 접속된다. 전류(I2)를 공급하기 위한 정전류원의 타단은 접지된다. 제 1 바이어스 전압(VbiasP)은 저항(R1)의 타단과 전류(I1)을 공급하기 위한 정전류원의 일단 및 PMOS 캐스코드 트랜지스터(P3)의 게이트(Gate)에 공급된다. 또, 제 2 바이어스 전압(VbiasN)은 저항(R2)의 타단과 전류(I2)를 공급하기 위한 정전류원의 일단 및 NMOS 캐스코드 트랜지스터(N3)의 게이트(Gate)에 공급된다. NMOS 트랜지스터(N4)의 게이트(Gate)는 입력 전압(Vin)을 제공받는다.4 is a circuit diagram in which a specific bias generation circuit is added to the voltage follower circuit according to the first embodiment. Referring to FIG. 4, one end of the resistor R3 is connected to the power supply VDD and the other end is connected to the drain of the NMOS transistor N4. The source of the NMOS transistor N4 is connected to one end of the resistor R1. The other end of resistor R1 is connected to one end of a constant current source providing current I1. The other end of the constant current source is grounded. One end of the resistor R2 is connected to the power supply VDD, and the other end of the resistor R2 is connected to one end of a constant current source for supplying the current I2. The other end of the constant current source for supplying current I2 is grounded. The first bias voltage VbiasP is supplied to the other end of the resistor R1 and one end of a constant current source for supplying the current I1 and to the gate Gate of the PMOS cascode transistor P3. The second bias voltage VbiasN is supplied to the other end of the resistor R2 and one end of a constant current source for supplying the current I2 and to the gate Gate of the NMOS cascode transistor N3. The gate Gate of the NMOS transistor N4 receives an input voltage Vin.

제 1 바이어스 전압(VbiasP)은 수학식(VbiasP = Vin －｜VgsN4｜－I1×R1)과 같이 표현될 수 있다. 제 2 바이어스 전압(VbiasN)은 수학식(VbaisaN = VDD － I2×R2)로 표현될 수 있다. 도 1에서 수학식(VbiasP = Vin－｜VgsP3｜), 수학식{VbiasN=VDD－(｜VgsP1｜－｜VgsN3｜)}을 설명하였다. 따라서, I1×R1 = ｜VgsP3｜－｜VgsN4｜, I2×R2 =｜VgsP1｜－｜VgsN3｜가 되도록 조절하면, 저전압 전원 하에서도 입력 전압(Vin)을 고정밀도 및 고안정도로 출력 전압(Vout)에 버퍼링 할 수 있다.The first bias voltage VbiasP may be expressed as a formula (VbiasP = Vin− | VgsN4 | −I1 × R1). The second bias voltage VbiasN may be represented by a formula (VbaisaN = VDD − I2 × R2). In Fig. 1, the equations (VbiasP = Vin- | VgsP3 |) and the equations {VbiasN = VDD- (| VgsP1 |-| VgsN3 |)} were described. Therefore, if I1 × R1 = | VgsP3 |-| VgsN4 |, I2 × R2 = | VgsP1 |-| VgsN3 | Can be buffered.

도 5는 본 발명의 간이 바이어스 회로를 부가한 전압 폴로워 회로의 회로도이다. 도 5를 참조하면, 제 2 바이어스 전압(VbiasN)으로써 NMOS 캐스코드 트랜지스터(N3)의 게이트(Gate)가 전원전압(VDD)에 접속된다. 따라서, 제 2 바이어스 전압(VbiasN)은 전원 전압(VDD)의 바이어스가 공급된다. 제 1 바이어스 전압(VbiasP)은 파선으로 도시된 PMOS 캐스코드 트랜지스터(P3)의 게이트(Gate) 전압에 대응한다. PMOS 캐스코드 트랜지스터(P3)의 게이트(Gate) 전압은 접지되거나, NMOS 구동 트랜지스터들(N1, N2)의 공통 소스(Common source)에 접속될 수 있다. 5 is a circuit diagram of a voltage follower circuit to which the simple bias circuit of the present invention is added. Referring to FIG. 5, the gate Gate of the NMOS cascode transistor N3 is connected to the power supply voltage VDD as the second bias voltage VbiasN. Accordingly, the second bias voltage VbiasN is supplied with a bias of the power supply voltage VDD. The first bias voltage VbiasP corresponds to the gate voltage of the PMOS cascode transistor P3 shown in broken lines. The gate voltage of the PMOS cascode transistor P3 may be grounded or connected to a common source of the NMOS driving transistors N1 and N2.

PMOS 캐스코드 트랜지스터(P3)의 게이트(Gate)가 접지단에 접속되었을 경우 (즉, VbiasP = GND), ｜VgsP1｜=｜VgsN3｜를 만족하도록 트랜지스터들(P1, N3)의 채널 사이즈를 선택할 수 있다. 이러한 설정을 통하여, 바이어스 조건(VbiasN = VDD) 하에서 NMOS 구동 트랜지스터들(N1, N2)의 드레인 전압을 일치시킬 수가 있다. 한편, 제 1 바이어스 전압(VbiasP)의 최적치는 입력 전압(Vin)에 의존하기 때문에 바이어스 조건(VbiasP = GND) 하에서 최적치로 구성되지는 않을 수 있다. 그러나, 도 7의 종래 구성에 비하면 PMOS 구동 트랜지스터들(P1, P2)의 채널-길이 변조 효과를 최소한으로 억제할 수 있어 현실적인 저전압 전원하에서는 충분히 고정밀도를 유지할 수가 있다. 한편, PMOS 캐스코드 트랜지스터(P3)의 게이트(Gate)가 트랜지스터들(N1, N2)의 공통 소스(Common source)에 접속되었을 경우, 공통 소스(Common source)의 전위는 수학식(Vin－｜VgsN1｜)로 나타난다. 따라서, ｜VgsP3｜=｜VgsN1｜를 만족하도록 트랜지스터들(P3, N1)를 설계하면, 제 1 바이어스 전압(VbiasP)을 최적화할 수 있어 저전압에서 구동되는 고정밀의 전압 폴로워를 간편하게 구성할 수 있다.When the gate of the PMOS cascode transistor P3 is connected to the ground terminal (ie, VbiasP = GND), the channel sizes of the transistors P1 and N3 can be selected to satisfy | VgsP1 | = | VgsN3 | have. Through this setting, it is possible to match the drain voltages of the NMOS driving transistors N1 and N2 under the bias condition VbiasN = VDD. On the other hand, since the optimum value of the first bias voltage VbiasP depends on the input voltage Vin, the optimum value of the first bias voltage VbiasP may not be configured under the bias condition VbiasP = GND. However, compared with the conventional configuration of FIG. 7, the channel-length modulation effect of the PMOS driving transistors P1 and P2 can be suppressed to a minimum, so that high precision can be maintained under a realistic low voltage power supply. On the other hand, when the gate Gate of the PMOS cascode transistor P3 is connected to the common source of the transistors N1 and N2, the potential of the common source is expressed by the formula (Vin- | VgsN1). Appears as | Therefore, when the transistors P3 and N1 are designed to satisfy | VgsP3 | = | VgsN1 |, the first bias voltage VbiasP can be optimized to easily configure a high-precision voltage follower driven at a low voltage. .

도 6은 본 발명의 간이 바이어스 회로를 부가한 상보형 전압 폴로워 회로를 보여주는 회로도이다. 도 6을 참조하면, PMOS 캐스코드 트랜지스터(P32)의 게이트(Gate)를 접지(GND)에 접속하는 것으로써, 도 3에서 설명된 제 2 바이어스 전압( VbiasP32)으로 접지 전압을 공급한다. 제 1 바이어스 전압(VbiasN31)은 파선으로 도시된 바와 같이, NMOS 캐스코드 트랜지스터(N31)의 게이트(Gate)를 전원전압(VDD) 또는, PMOS 구동 트랜지스터들(P11, P22)의 공통 소스(Source)에 접속하는 것으로써 공급된다. 이것은 도 5의 회로를 상보형으로 구성한 것으로, 회로 동작은 기본적으로 같기 때문에 상세한 설명을 생략하기로 한다.6 is a circuit diagram showing a complementary voltage follower circuit to which a simple bias circuit of the present invention is added. Referring to FIG. 6, the ground voltage is supplied to the second bias voltage VbiasP32 described with reference to FIG. 3 by connecting the gate Gate of the PMOS cascode transistor P32 to ground GND. As shown by the broken line, the first bias voltage VbiasN31 is configured to supply the gate of the NMOS cascode transistor N31 to the power source voltage VDD or the common source of the PMOS driving transistors P11 and P22. It is supplied by connecting to. This is a complementary configuration of the circuit of Fig. 5, and the detailed description thereof will be omitted since the circuit operation is basically the same.

이상에서 설명한 본 발명에 따르면, 저전압 전원하에서도 고정밀도 및 안정적인 동작이 보장되는 전압 폴로워 회로를 제공할 수 있다. 따라서, 반도체 집적회로에서 내부의 아날로그 회로의 기준 전압 발생 회로, 동상 노이즈의 혼합을 저지하기 위해서 아날로그 회로와 전압 공급 버스 라인과의 사이에 삽입되는 유니티 게인 버퍼 회로로서 제공할 수가 있다.According to the present invention described above, it is possible to provide a voltage follower circuit that ensures high precision and stable operation even under a low voltage power supply. Therefore, the semiconductor integrated circuit can be provided as a unity gain buffer circuit inserted between the analog circuit and the voltage supply bus line in order to prevent mixing of the reference voltage generator circuit and the in-phase noise of the internal analog circuit.

도 9는 본 발명의 전압 폴로워 회로를 구비하는 메모리 시스템(100)의 일예를 간략히 보여주는 블록도이다. 본 발명의 메모리 시스템(100)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 구성될 수 있다. 도 13을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 시스템(100)은 모바일 트렌드에 따라 점차 구동 전압을 저전압화해가고 있다. 불휘발성 메모리 장치(120)로부터의 독출 데이터는 메모리 컨트롤러(110)를 경유하여 호스트로 제공된다. 본 발명의 전압 폴로워 회로는 데이터를 읽고 래치하는 입출력 버퍼나 메모리 컨트롤러의 버스와 같은 데이터 교환 회로들에 적용되어 신뢰성을 높일 수 있다. 즉, 데이터 라인의 배선에 유입되는 노이즈를 차단하기 위하여 버퍼나 래치 등과 같은 회로와 버스 라인과의 사이에 전압 폴로워 회로가 삽입될 수 있다.9 is a block diagram schematically illustrating an example of a memory system 100 having a voltage follower circuit of the present invention. The memory system 100 of the present invention may be configured as a memory card or a solid state disk (SSD). Referring to FIG. 13, a memory system 100 for supporting a high capacity data storage capability is gradually lowering a driving voltage according to a mobile trend. Read data from the nonvolatile memory device 120 is provided to the host via the memory controller 110. The voltage follower circuit of the present invention can be applied to data exchange circuits such as an input / output buffer for reading and latching data or a bus of a memory controller to increase reliability. That is, a voltage follower circuit may be inserted between a circuit such as a buffer or a latch and the bus line to block noise flowing into the data line.

SRAM(111)은 프로세싱 유닛(112)의 동작 메모리로써 사용된다. 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(114)은 불휘발성 메모리 장치(120)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(115)는 본 발명의 불휘 발성 메모리 장치(120)와 인터페이싱 한다. 프로세싱 유닛(112)은 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(100)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. The SRAM 111 is used as the operating memory of the processing unit 112. The host interface 113 includes a data exchange protocol of a host that is connected to the memory system 100. The error correction block 114 detects and corrects an error included in data read from the nonvolatile memory device 120. The memory interface 115 interfaces with the nonvolatile memory device 120 of the present invention. The processing unit 112 performs various control operations for exchanging data of the memory controller 110. Although not shown in the drawings, the memory system 100 according to the present invention may further be provided with a ROM (not shown) for storing code data for interfacing with a host. Self-explanatory to those who have learned.

또한, 상술한 불휘발성 메모리 장치(120)는 플래시 메모리 장치(Flash Memory Device)로 구성될 수 있으며, PRAM(Phase Change Random Access Memory)이나 RRAM(Resistance Random Access Memory)과 같은 저항 메모리(Resistive Memory)로 구성될 수 있다. 뿐만 아니라, 불휘발성 메모리 장치(120)는 NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 기억 소자들 중 어느 하나를 사용하는 메모리 장치로 구성될 수 있다. 도면에서 불휘발성 메모리 장치(120)는 하나의 패키지에 하나의 칩이 포함되는 싱글 칩 또는 복수의 불휘발성 메모리 장치들을 하나의 패키지에 장착하는 멀티 칩 패키지(MCP) 형태로 구성될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다. In addition, the nonvolatile memory device 120 may be configured as a flash memory device, and may include a resistive memory such as a phase change random access memory (PRAM) or a resistance random access memory (RRAM). It can be configured as. In addition, the nonvolatile memory device 120 may include nano floating gate memory (NFGM), polymer random access memory (PoRAM), magnetic random access memory (MRAM), and ferroelectric random access memory (FRAM). It can be configured as a memory device using. In the drawing, the nonvolatile memory device 120 may be configured in the form of a single chip including one chip in one package or a multi-chip package (MCP) for mounting a plurality of nonvolatile memory devices in one package. It is obvious to those who have acquired common knowledge in the field.

상술한 메모리 시스템(100)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 반도체 디스크 장치(SSD)의 고용량화를 용이하게 구현할 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(100)은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모바일 디램 등과 결합하여 고용량의 데이터를 교환할 수 있는 정보 처리 기기의 저장 장치로 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 본 발명의 메모리 시스템(100)은 MMC 카드(Multimedia Card), SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 더 구성될 수 있다. The above-described memory system 100 may be composed of a semiconductor disk device (SSD), in which case it is possible to easily increase the capacity of the semiconductor disk device (SSD). Although not shown in the drawings, the memory system 100 according to the present invention is combined with an application chipset, a camera image processor (CIS), a mobile DRAM, and the like to process information that can exchange high-capacity data. It can be provided to the storage device of the device will be apparent to those who have acquired the common knowledge in this field. The memory system 100 of the present invention is an MMC card (Multimedia Card), SD card (Secure Digital Card), micro SD card, Memory Stick (Memory Stick), ID card, PCMCIA card, Chip Card, USB card It may be further configured as a smart card (Smart Card), CF card (Compact Flash Card) and the like.

또한, 본 발명에 따른 메모리 시스템(100)은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.In addition, the memory system 100 according to the present invention may be mounted in various types of packages. For example, the memory system according to the present invention may include a package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), plastic leaded chip carrier (PLCC), plastic dual in-line package (PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), Thin Quad Flatpack (TQFP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP), Wafer-Level Processed Stack Package (WSP) or the like can be packaged and mounted.

도 10은 본 발명에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템(200)을 간략히 보여주는 블록도이다. 도 14를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 메모리 시스템(210)이 장착된다. 본 발명에 따른 컴퓨팅 시스템(200)은 메모리 컨트롤러(211) 및 불휘발성 메모리 장치(212)로 구성되는 메모리 시스템(210)과 각각 버스(260)에 전기적으로 연결된 중앙처리장 치(220), 램(230), 유저 인터페이스(240), 모뎀(250)을 포함한다. 메모리 시스템(210)은 앞서 언급된 메모리 카드 또는 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 불휘발성 메모리 장치(212)에는 유저 인터페이스(240)를 통해서 제공되거나 또는, 중앙처리장치(220)에 의해서 처리된 데이터가 메모리 컨트롤러(211)를 통해 저장된다. 여기서, 메모리 시스템(210)을 장착하는 호스트에 대응하는 중앙처리장치(220) 및 기타 구성들은 고신뢰성을 갖는 데이터를 메모리 시스템(210)으로부터 제공받을 수 있다. 상술한 컴퓨팅 시스템(200)은 데스크 탑 컴퓨터, 노트북 컴퓨터, 휴대 전화와 같은 모바일 기기에 장착되어 데이터 저장 수단으로 사용될 수 있다. 10 is a simplified block diagram of a computing system 200 incorporating a memory system in accordance with the present invention. Referring to FIG. 14, the memory system 210 of the present invention is mounted in an information processing system such as a mobile device or a desktop computer. The computing system 200 according to the present invention includes a memory system 210 including a memory controller 211 and a nonvolatile memory device 212, a central processing unit 220 electrically connected to a bus 260, and a RAM. 230, a user interface 240, and a modem 250. The memory system 210 will be configured substantially the same as the memory card or memory system mentioned above. The nonvolatile memory device 212 stores data provided through the user interface 240 or processed by the CPU 220 through the memory controller 211. Here, the CPU 220 and other components corresponding to the host on which the memory system 210 is mounted may receive data having high reliability from the memory system 210. The computing system 200 described above may be mounted on a mobile device such as a desktop computer, a notebook computer, a mobile phone, and used as a data storage means.

도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(200)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.Although not shown, the computing system 200 according to the present invention may be further provided with an application chipset, a camera image processor (CIS), or the like. Self-explanatory

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

도 1은 본 발명에 의한 제 1 실시예의 전압 폴로워 회로의 구성을 나타내는 회로도;1 is a circuit diagram showing the configuration of a voltage follower circuit of a first embodiment according to the present invention;

도 2는 본 발명의 제 1 실시예의 전압 폴로워 회로의 동작을 나타내는 동작 특성도;Fig. 2 is an operating characteristic diagram showing the operation of the voltage follower circuit of the first embodiment of the present invention;

도 3은 본 발명에 의한 제 2 실시예의 전압 폴로워 회로의 구성을 나타내는 회로도;Fig. 3 is a circuit diagram showing the construction of the voltage follower circuit of the second embodiment according to the present invention;

도 4는 본 발명의 제 2 실시예에 구체적인 바이어스 발생 회로를 부가한 회로도;4 is a circuit diagram in which a specific bias generation circuit is added to a second embodiment of the present invention;

도 5는 본 발명의 간이 바이어스 회로를 부가한 저전원 전압 폴로워 회로의 회로도;5 is a circuit diagram of a low power supply voltage follower circuit to which the simple bias circuit of the present invention is added;

도 6은 본 발명의 간이 바이어스 회로를 상보형의 저전압 전압 폴로워 회로에 부가한 회로도;6 is a circuit diagram in which the simple bias circuit of the present invention is added to a complementary low voltage voltage follower circuit;

도 7은 종래의 전압 폴로워 회로의 구성을 나타내는 회로도;7 is a circuit diagram showing a configuration of a conventional voltage follower circuit;

도 8은 종래의 전압 폴로워 회로의 동작을 나타내는 동작 특성도;8 is an operating characteristic diagram showing the operation of the conventional voltage follower circuit;

도 9는 본 발명의 전압 폴로워 회로를 구비하는 메모리 시스템;9 is a memory system having a voltage follower circuit of the present invention;

도 10은 본 발명의 메모리 시스템을 구비하는 컴퓨팅 시스템.10 is a computing system having a memory system of the present invention.

*부호의 간단한 설명** Short description of the sign *

P1, P2:　PMOS 부하 트랜지스터 N1, N2:　NMOS 구동 트랜지스터P1, P2: PMOS load transistor N1, N2: NMOS driving transistor

P3:　PMOS 캐스코드 트랜지스터 N3:　NMOS 캐스코드 트랜지스터P3: PMOS cascode transistor N3: NMOS cascode transistor

N4:　NMOS 트랜지스터 P11, P22:　PMOS 구동 트랜지스터N4: NMOS transistor P11, P22: PMOS driving transistor

N11, N22:　NMOS 부하 트랜지스터 N31:　NMOS 캐스코드 트랜지스터N11, N22: NMOS load transistor N31: NMOS cascode transistor

P32:　PMOS 캐스코드 트랜지스터 VbiasP: 제 1 바이어스 전압P32: PMOS cascode transistor VbiasP: first bias voltage

VbiasN: 제 2 바이어스 전압 VbiasN31: 제 1 바이어스 전압VbiasN: second bias voltage VbiasN31: first bias voltage

VbiasP32: 제 2 바이어스 전압 Vin: 입력 전압VbiasP32: second bias voltage Vin: input voltage

Vout: 출력 전압 VDD: 전원 전압Vout: Output Voltage VDD: Supply Voltage

GND: 접지 R1, R2, R3: 저항GND: Ground R1, R2, R3: Resistance

100 : 메모리 시스템 110 : 메모리 컨트롤러100: memory system 110: memory controller

120 : 불휘발성 메모리 111 : 에스램120: nonvolatile memory 111: SRAM

112 : 프로세싱 유닛 113 : 호스트 인터페이스112: processing unit 113: host interface

114 : 에러 정정 블록 115 : 메모리 인터페이스114: error correction block 115: memory interface

200 : 컴퓨팅 시스템 210 : 메모리 시스템200: computing system 210: memory system

211 : 메모리 컨트롤러 212 : 불휘발성 메모리211: memory controller 212: nonvolatile memory

220 : CPU 230 : RAM220: CPU 230: RAM

240 : 유저 인터페이스 250 : 모뎀240: user interface 250: modem

260 : 버스260 bus

Claims (7)

각각의 소스가 전원에 연결되며, 게이트가 서로 연결되는 제 1 및 제 2 PMOS 부하 트랜지스터;First and second PMOS load transistors, each source being connected to a power source and the gates being connected to each other; 게이트로는 제 1 바이어스 전압을 제공받으며, 소스는 상기 제 1 PMOS 부하 트랜지스터의 드레인과 연결되며, 소스는 상기 제 1 및 제 2 PMOS 트랜지스터의 게이트와 연결되는 PMOS 캐스코드 트랜지스터;A PMOS cascode transistor, the gate being provided with a first bias voltage, a source connected to a drain of the first PMOS load transistor, and a source connected to gates of the first and second PMOS transistors; 드레인이 상기 제 2 PMOS 부하 트랜지스터의 드레인에 연결되며, 게이트로는 제 2 바이어스 전압을 제공받는 NMOS 캐스코드 트랜지스터;A NMOS cascode transistor having a drain connected to the drain of the second PMOS load transistor, the gate being provided with a second bias voltage; 드레인이 상기 PMOS 캐스코드 트랜지스터의 드레인에 연결되며, 게이트로 입력 전압을 제공받는 제 1 NMOS 구동 트랜지스터;A first NMOS driving transistor having a drain connected to the drain of the PMOS cascode transistor and receiving an input voltage to a gate; 드레인이 상기 NMOS 캐스코드 트랜지스터의 소스에, 게이트는 상기 제 2 PMOS 부하 트랜지스터의 드레인에 연결되며, 상기 게이트의 전압을 출력 전압으로 제공하는 제 2 NMOS 구동 트랜지스터; 및A second NMOS driving transistor having a drain connected to a source of the NMOS cascode transistor, a gate connected to a drain of the second PMOS load transistor, and providing a voltage of the gate as an output voltage; And 접지와 상기 제 1 NMOS 구동 트랜지스터 및 상기 제 2 NMOS 구동 트랜지스터의 공통 소스에 연결되는 전류 전원을 포함하는 전압 폴로워 회로.A voltage follower circuit comprising a current source coupled to ground and a common source of the first NMOS driving transistor and the second NMOS driving transistor. 제 1 항에 있어서,The method of claim 1, 상기 PMOS 캐스코드 트랜지스터의 게이트는 접지되는 것을 특징으로 하는 전압 폴로워 회로.And the gate of the PMOS cascode transistor is grounded. 제 1 항에 있어서, The method of claim 1, 상기 PMOS 캐스코드 트랜지스터의 게이트는 상기 제 1 NMOS 구동 트랜지스터 및 상기 제 2 NMOS 구동 트랜지스터의 공통 소스에 연결되는 것을 특징으로 하는 전압 폴로워 회로.And a gate of the PMOS cascode transistor is connected to a common source of the first NMOS driving transistor and the second NMOS driving transistor. 전원 전압을 제공받고, 전류를 공급하는 전류 전원;A current power supply receiving a power supply voltage and supplying a current; 게이트로 입력 전압을 제공받고, 소스가 상기 전류 전원에 연결되는 제 1 PMOS 구동 트랜지스터;A first PMOS driving transistor receiving a input voltage through a gate and having a source connected to the current power supply; 상기 전류 전원에 소스가 연결되며, 게이트 전압을 출력 전압으로 제공하는 제 2 PMOS 구동 트랜지스터;A second PMOS driving transistor having a source connected to the current power supply and providing a gate voltage as an output voltage; 드레인이 상기 제 1 PMOS 구동 트랜지스터의 드레인과 접속되며, 게이트로는 제 1 바이어스 전압을 제공받는 NMOS 캐스코드 트랜지스터;An NMOS cascode transistor having a drain connected to the drain of the first PMOS driving transistor, the gate being provided with a first bias voltage; 소스가 상기 제 2 PMOS 구동 트랜지스터의 드레인에 연결되며, 게이트로는 제 2 바이어스 전압을 제공받고, 드레인은 상기 제 2 PMOS 구동 트랜지스터의 게이트에 연결되는 PMOS 캐스코드 트랜지스터;A PMOS cascode transistor having a source connected to the drain of the second PMOS driving transistor, a gate being provided with a second bias voltage, and the drain being connected to a gate of the second PMOS driving transistor; 게이트가 상기 제 1 PMOS 구동 트랜지스터의 드레인에 연결되며, 드레인이 상기 NMOS 캐스코드 트랜지스터의 소스에 연결되는 제 1 NMOS 부하 트랜지스터;A first NMOS load transistor having a gate coupled to the drain of the first PMOS driving transistor, the drain coupled to a source of the NMOS cascode transistor; 드레인이 상기 PMOS 캐스코드 트랜지스터의 드레인에 연결되며, 상기 제 1 NMOS 부하 트랜지스터와 게이트 및 소스를 공유하는 제 2 NMOS 부하 트랜지스터를 포함하되, 상기 제 2 NMOS 부하 트랜지스터의 소스는 접지되는 것을 특징으로 하는 전압 폴로워 회로.A drain connected to the drain of the PMOS cascode transistor, the second NMOS load transistor sharing a gate and a source with the first NMOS load transistor, wherein the source of the second NMOS load transistor is grounded; Voltage follower circuit. 제 4 항에 있어서,The method of claim 4, wherein 상기 NMOS 캐스코드 트랜지스터의 게이트로는 상기 전원 전압이 제공되는 것을 특징으로 하는 전압 폴로워 회로.And the power supply voltage is provided to a gate of the NMOS cascode transistor. 제 4 항에 있어서,The method of claim 4, wherein 상기 NMOS 캐스코드 트랜지스터의 게이트로는 상기 제 1 PMOS 구동 트랜지스터의 소스단 전압을 제공받는 것을 특징으로 하는 전압 폴로워 회로.　And a source terminal voltage of the first PMOS driving transistor is provided as a gate of the NMOS cascode transistor. 불휘발성 메모리 장치; 및Nonvolatile memory devices; And 상기 불휘발성 메모리 장치와 호스트 사이에서 인터페이싱을 수행하는 메모리 컨트롤러를 포함하되, 상기 불휘발성 메모리 장치 또는 상기 메모리 컨트롤러는 전압 폴로워 회로를 구비하며, 상기 전압 폴로워 회로는 청구항 1에 기재된 전압 폴로워 회로인 것을 특징으로 하는 메모리 시스템.And a memory controller for interfacing between the nonvolatile memory device and the host, wherein the nonvolatile memory device or the memory controller includes a voltage follower circuit, and the voltage follower circuit includes a voltage follower according to claim 1. A memory system, characterized in that a circuit.
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CN114489209B (en) * 2022-01-12 2024-01-19 普冉半导体(上海)股份有限公司 Low-power-supply-voltage accurate voltage following circuit and voltage following method

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