KR20080099725A - 반도체소자의 스토리지노드콘택홀 형성 방법 - Google Patents

반도체소자의 스토리지노드콘택홀 형성 방법 Download PDF

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Abstract

본 발명은 비트라인스페이서의 두께를 얇게 하여도 스토리지노드콘택과 비트라인패턴간 충분한 절연을 유지할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 하부층 상부에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 비트라인패턴을 형성하는 단계; 상기 비트라인패턴의 측벽 및 상부면을 덮는 식각정지층(폴리실리콘막)을 형성하는 단계; 상기 비트라인패턴 사이에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막과 제1층간절연막을 식각하여 상기 비트라인패턴 사이의 하부층을 오픈시키는 스토리지노드콘택홀을 형성하는 단계; 상기 식각정지층을 절연막으로 변질시키는 단계; 및 상기 스토리지노드콘택홀 내부를 매립하는 스토리지노드콘택플러그를 형성하는 단계를 포함하고, 상술한 본 발명은 자기정렬콘택공정시 식각정지층으로 작용했던 폴리실리콘막을 비트라인패턴과 스토리지노드콘택플러그간의 절연의 효과가 있는 비트라인스페이서가 되도록 하므로써, 비트라인스페이서를 얇게 가져갈수 있고 공정의 단순화와 오픈마진 및 자기정렬콘택공정의 페일을 감소시킬 수 있다.
캐패시터, 스토리지노드콘택홀, 비트라인스페이서, 산화, 식각정지층

Description

반도체소자의 스토리지노드콘택홀 형성 방법{METHOD FOR FABRICATING STORGAENODE CONTACT HOLE IN SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 스토리지노드콘택홀 형성 방법을 도시한 도면.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 스토리지노드콘택홀을 포함하는 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 하부층 22 : 제1층간절연막
23 : 배리어메탈 24 : 텅스텐막
25 : 하드마스크층 26 : 식각정지층
26B : 절연막 27 : 제2층간절연막
28 : 스토리지노드콘택홀 29 : 스토리지노드콘택플러그
본 발명은 반도체소자 제조 방법에 관한 것으로, 특히 스토리지노드콘택홀을 포함하는 반도체소자의 제조 방법에 관한 것이다.
DRAM 제조 공정에서 셀(Cell) 지역에 형성되는 스토리지노드콘택홀(Storagenode Contact hole)은 스토리지노드와 활성영역(또는 랜딩플러그콘택)을 연결해 주는 홀패턴(Hole pattern)이다.
60nm급 DRAM에서 라인형태의 콘택마스크를 이용하여 형성되는 스토리지노드콘택홀의 경우 잔류 비트라인하드마스크 두께 확보 및 스토리지노드콘택홀의 바닥선폭(bottom CD) 확보가 중요하다.
도 1은 종래기술에 따른 스토리지노드콘택홀 형성 방법을 도시한 도면이다.
도 1을 참조하면, 하부층(11) 상에 제1층간절연막(12)을 형성하고, 제1층간절연막(12) 상에 배리어메탈(13), 텅스텐막(14) 및 하드마스크층(15)의 순서로 적층된 비트라인패턴을 형성한다.
이어서, 비트라인패턴의 양측벽에 비트라인스페이서(16)를 형성한 후, 비트라인패턴 상부를 덮는 제2층간절연막(도시 생략)을 형성한다.
이어서, 제2층간절연막을 평탄화한 후 자기정렬콘택(SAC) 공정을 이용한 식각을 진행하여 하부층(11)을 오픈시키는 스토리지노드콘택홀(17)을 형성한다.
도 1과 같은 종래 기술에서는 스토리지노드콘택홀(17) 형성시 비트라인패턴과의 자기정렬콘택(Self-Aligned Contact)을 형성시키면서 바닥의 오픈마진(open margin)을 확보해야하므로 식각타겟이 증가하고 이로인해 하드마스크층(15)의 손실(도면부호 'X' 참조)이 발생되므로 하드마스크층(15)의 두께를 높여줘야하는 부담이 있다.
또한 비트라인패턴을 사이에 두고 형성되는 이웃하는 스토리지노드콘택홀간의 최소간격(minimum space) 확보가 관건이 되어 디자인룰(design rule)의 감소에 따라 최소간격마진(Minimum space margin)이 점차 줄어들고 있어서, 비트라인스페이서(16)를 두껍게 가져갈 수 없는 어려움을 겪고 있다.
또한, 스토리지노드콘택플러그 형성후 스토리지노드와의 중첩(Overlay) 확보를 위해서 스토리지노드콘택홀이 충분한 넓이를 가져야 하므로 스토리지노드콘택플러그 형성후 CMP(Chemical Mechanical Polishing) 타겟 감소로 이웃한 스토리지노드콘택플러그간 브릿지(bridge)를 초래한다. 즉, 스토리지노드콘택홀의 상부 넓이를 넓게 가져가기 위해 CMP 타겟을 감소시키면 스토리지노드콘택플러간 충분한 분리가 이루어지지 않아 브릿지가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 비트라인스페이서의 두께를 얇게 하여도 스토리지노드콘택플러그와 비트라인패턴간 충분한 절연을 유지할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 스토리지노드콘택홀 형성을 위한 자기정렬콘택공정의 페일을 감소시킬 수 있는 반도체소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 하부층 상부에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 비트라인패턴을 형성하는 단계; 상기 비트라인패턴의 측벽 및 상부면을 덮는 식각정지층을 형성하는 단계; 상기 비트라인패턴 사이에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막과 제1층간절연막을 식각하여 상기 비트라인패턴 사이의 하부층을 오픈시키는 스토리지노드콘택홀을 형성하는 단계; 상기 식각정지층을 절연막으로 변질시키는 단계; 및 상기 스토리지노드콘택홀 내부를 매립하는 스토리지노드콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 식각정지층은 폴리실리콘막을 형성하는 것을 특징으로 하며, 상기 절연막으로 변질시키는 단계는 산화공정 또는 질화공정으로 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 폴리실리콘막을 산화공정 또는 질화공정을 통해 절연막으로 변질시켜 비트라인스페이서로 사용한다. 폴리실리콘막은 불순물의 도핑 농도에 따라 반도체 또는 도체의 성질을 가지므로 이후의 스토리지노드콘택플러그와 접촉하면 절연의 역할을 하지 못한다. 하지만 산화막 식각시 사용되는 가스들에 대해서는 높은 선택비를 가지므로, 자기정렬콘택 공정의 식각정지층으로서는 훌륭한 물질이다. 따라서 스토리지노드콘택홀 형성을 위한 식각이 완료될때까지는 식각정지층으로서의 역할을 충분히 하게 하고, 스토리지노드콘택플러그로 사용되는 폴리실리콘막 증착 직전에, 산화공정 또는 질화공정을 통해 폴리실리콘막을 실리콘산화막 또는 실리콘질화막으로 바꿔준다. 그러면 자연스럽게 비트라인스페이서가 된다. 비트라인패턴 상부에서 두껍게 형성된 폴리실리콘막은 산화공정 또는 질화공정에서 완전히 산화 또는 질화되지 않을 수 있지만, 이 부분은 이후 공정인 CMP를 통해 제거가 될 수 있는 부분이므로 문제가 되지 않는다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 스토리지노드콘택홀을 포함하는 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 하부층(21) 상에 제1층간절연막(22)이 형성된다. 여기서, 하부층(21)은 스토리지노드콘택플러그가 연결될 활성영역 또는 절연막에 의해 분리되어 있는 랜딩플러그콘택(Landing Plug contact)일 수 있다. 그리고, 제2층간절연막(22)은 산화막(Oxide), 바람직하게는 실리콘산화막 계열일 수 있다.
이어서, 제1층간절연막(22) 상에 비트라인패턴을 형성한다. 여기서, 비트라인패턴은 배리어메탈(23), 텅스텐막(24) 및 하드마스크층(25)의 순서로 적층된 구조이다.
이어서, 비트라인패턴의 상부 및 측벽을 덮는 식각정지층(26)을 형성한다. 이때, 식각정지층(26)의 재질은 도체물질 또는 반도체 물질이며, 바람직하게는 폴리실리콘막이다. 특히, 식각정지층(26)은 비트라인패턴의 측벽은 물론 상부까지 덮는 형태인데, 이를 위해 폴리실리콘막(26A) 증착시 단차피복성(step coverage)이 좋지 않게 하는 것이 유리하다. 즉, 폴리실리콘막(26A) 증착시 비트라인패턴의 상 부에서 형성되는 두께(D1)가 비트라인패턴의 측벽(D3) 및 이웃하는 비트라인패턴 사이의 제1층간절연막(22) 표면에서 형성되는 두께(D1)보다 더 두껍게 형성한다.
폴리실리콘막(26A)은 플라즈마화학기상증착법(Plasma Enhanced Chemical Vapor Deposition; PECVD)을 이용하여 증착하며, 바람직하게는 플라즈마화학기상증착법을 이용하여 비정질실리콘막을 증착한 후 열처리하여 폴리실리콘막으로 형성한다. 이처럼 플라즈마화학기상증착법을 이용하면 단차피복성이 좋지 않게 형성할 수 있다.
그리고, 단차피복성이 좋지않게 형성된 폴리실리콘막(26A)의 모양은 오버행(Overhang) 구조를 갖는다고 표현한다. 도면부호 26A는 최초 증착시 폴리실리콘막의 오버행 프로파일을 나타내고 있으며, 이 상태에서 전면식각을 진행하면 비트라인패턴의 상부와 측벽에서 폴리실리콘막으로 된 식각정지층(26)을 잔류시킬 수 있으며, 특히 비트라인패턴의 상부에서 더 두껍게 잔류시킬 수 있다. 이처럼 비트라인패턴의 상부에서 더 두껍게 식각정지층(26)을 형성하면, 후속 CMP 공정 및 자기정렬콘택 공정시 비트라인패턴의 최상부층인 하드마스크층(25)의 손실을 방지할 수 있고, 이에 따라 최초 증착시 하드마스크층(25)의 두께를 높이 가져갈 필요가 없다.
바람직하게, 식각정지층(26)으로 사용되는 폴리실리콘막은 SiH4를 소스가스로 이용하여 증착하며, 인(P)과 비소(As)가 인시튜(Insitu)로 도핑될 수도 있고, 전면식각후 잔류하는 측벽의 두께는 종래 비트라인스페이서로 사용된 질화막보다 얇게 해도 무방하다. 이는 후속 스토리지노드콘택 식각 공정시 높은 선택비를 갖는 가스 조합을 사용하기 때문에 식각정지층(26)의 비트라인패턴 측벽에서의 두께는 식각정지 역할을 하는 두께로만 형성해도 된다.
도 2b에 도시된 바와 같이, 전면에 제2층간절연막(27)을 형성한 후 CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화한다. 이때, CMP 공정은 식각정지층(26)에서 정지할때까지 진행한다. 이로써, 비트라인패턴 사이에만 제2층간절연막(27)이 잔류한다. 예컨대, 제2층간절연막(27)은 산화막(Oxide), 바람직하게는 실리콘산화막 계열일 수 있다.
위와 같은 CMP 공정시 제2층간절연막(27)으로 사용된 산화막과 식각정지층(26)으로 사용된 폴리실리콘막의 연마선택비를 이용하여 식각정지층(26)에서 연마를 정지시킬 수 있다. 산화막에 대해서는 높은 연마율을 갖고, 폴리실리콘막에 대해서는 낮은 연마율을 갖는 산화막용 슬러리를 사용한다. 예컨대, 산화막용 슬러리는 콜로이달(colloidal) 또는 퓸드(Fumed) 실리카(SiO2)를 사용하거나, 또는 알루미나(Al2O3) 연마제를 포함하는 pH 2∼12의 통상의 산화막용 슬러리를 사용한다.
도 2c에 도시된 바와 같이, 스토리지노드콘택식각 공정을 진행한다. 이때, 스토리지노드콘택식각 공정은 비트라인패턴 사이의 제2층간절연막(27)과 제1층간절연막(22)을 식각하여 하부층(21)을 오픈시키는 공정으로서, 이러한 식각공정에 의해 스토리지노드콘택홀(28)이 개방된다. 그리고, 스토리지노드콘택식각 공정은 자기정렬콘택공정을 이용하며, 이러한 자기정렬콘택공정시 식각정지층(26)이 비트라 인패턴을 구성하는 물질들의 식각을 방지하는 역할을 한다.
바람직하게, 스토리지노드콘택식각공정은 제1 및 제2층간절연막(22, 27)으로 사용된 산화막과 식각정지층(26)으로 사용된 폴리실리콘막간 선택비를 고려하여 진행하는데, 산화막에 비해 폴리실리콘막이 선택비가 높은 가스조합을 이용하여 진행한다. 예를 들어, CF4/H2,(CF4와 H2 혼합), CHF3/O2(CHF3와 O2 혼합), C2F6, C3F8, CHF3/C4F8/CO(CHF3, C4F8 및 CO의 혼합) 가스조합을 사용하면 산화막질인 제1 및 제2층간절연막(22, 27)은 식각되지만 폴리실리콘막질인 식각정지층(26)은 거의 식각되지 않는 높은 선택비를 얻을 수 있다.
한편, 산화막 식각가스로 알려진 SF6, NF3, CF4, CF4/O2은 폴리실리콘막에 대한 선택비가 낮아 산화막 식각시 폴리실리콘막도 식각되므로 사용하지 않는다.
도 2d에 도시된 바와 같이, 식각정지층(26)을 실리콘산화막(SiOx) 또는 실리콘질화막(SixNy)과 같은 절연막(26B)으로 변질시킨다. 여기서, 실리콘산화막으로 변질시키기 위해 산화공정을 적용하고, 실리콘질화막으로 변질시키기 위해 질화공정을 적용한다.
산화공정은 산소가 포함된 분위기에서 열산화 방식으로 진행하고, 질화공정은 질소가 포함된 분위기에서 열질화 방식 또는 플라즈마질화 방식으로 진행한다. 예컨대, 실리콘산화막(SiOx)은 SiO2일 수 있고, 실리콘질화막(SixNy)은 Si3N4일 수 있다.
이와 같이 식각정지층(26)은 산화공정 또는 질화공정을 통해 절연막(26B)으로 변질되고, 이 절연막(26B)은 스토리지노드콘택플러그와 비트라인패턴간 절연을 위한 비트라인스페이서가 된다.
한편, 산화 공정 또는 질화 공정시 비트라인패턴 상부의 식각정지층(26C)은 절연막으로 변질되지 못하고 여전히 폴리실리콘막으로 잔류할 수도 있으나, 이렇게 잔류하는 폴리실리콘막은 후속 스토리지노드콘택플러그 형성을 위한 CMP 공정시 제거된다.
도 2e에 도시된 바와 같이, 스토리지노드콘택홀(28) 내부에 스토리지노드콘택플러그(29)를 형성한다. 이때, 스토리지노드콘택플러그(29)는 스토리지노드콘택홀(28) 내부를 채울때까지 전면에 폴리실리콘막을 증착한 후 CMP 또는 에치백공정을 적용하여 형성한다. 이때, CMP 또는 에치백공정은 비트라인패턴의 최상부층인 하드마스크층(25)이 노출될때까지 진행하는데, 이로써 비트라인패턴 상부에 잔류하고 있던 식각정지층(도 2d의 '26C')도 모두 제거할 수 있다.
상술한 바와 같이, 본 발명은 자기정렬콘택공정시 식각정지층(26)으로 작용했던 폴리실리콘막은 산화공정 또는 질화공정을 통해 비트라인패턴과 스토리지노드콘택플러그(29)간의 절연의 효과가 있는 비트라인스페이서가 된다. 이로써, 비트라인스페이서를 얇게 가져갈수 있고 공정의 단순화와 오픈마진 및 자기정렬콘택공정의 페일을 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 자기정렬콘택공정시 식각정지층으로 작용했던 폴리실리콘막을 비트라인패턴과 스토리지노드콘택플러그간의 절연의 효과가 있는 비트라인스페이서가 되도록 하므로써, 비트라인스페이서를 얇게 가져갈수 있고 공정의 단순화와 오픈마진 및 자기정렬콘택공정의 페일을 감소시킬 수 있다.

Claims (10)

  1. 하부층 상부에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 비트라인패턴을 형성하는 단계;
    상기 비트라인패턴의 측벽 및 상부면을 덮는 식각정지층을 형성하는 단계;
    상기 비트라인패턴 사이에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막과 제1층간절연막을 식각하여 상기 비트라인패턴 사이의 하부층을 오픈시키는 스토리지노드콘택홀을 형성하는 단계;
    상기 식각정지층을 절연막으로 변질시키는 단계; 및
    상기 스토리지노드콘택홀 내부를 매립하는 스토리지노드콘택플러그를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 식각정지층을 형성하는 단계는,
    상기 비트라인패턴 상부에 상기 식각정지층으로 사용되는 물질층을 증착하는 단계; 및
    상기 물질층을 전면 식각하는 단계
    를 포함하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 물질층을 증착하는 단계에서,
    상기 비트라인패턴의 상부면에서 증착되는 두께가 상기 비트라인패턴의 측벽에서 증착되는 두께 및 상기 비트라인 사이의 제1층간절연막 표면에서 증착되는 두께보다 더 두껍게 하는 반도체소자의 제조 방법.
  4. 제2항에 있어서,
    상기 물질층은 플라즈마화학기상증착법(PECVD)을 이용하여 증착하는 반도체소자의 제조 방법.
  5. 제2항에 있어서,
    상기 물질층은 플라즈마화학기상증착법을 이용하여 증착한 폴리실리콘막인 반도체소자의 제조 방법.
  6. 제1항에 있어서,
    상기 식각정지층은,
    상기 제1 및 제2층간절연막의 식각시 높은 식각선택비를 갖는 물질로 형성하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 식각정지층은 폴리실리콘막으로 형성하고, 상기 제1 및 제2층간절연막은 산화막으로 형성하는 반도체소자의 제조 방법.
  8. 제1항에 있어서,
    상기 식각정지층을 절연막으로 변질시키는 단계는,
    산화공정 또는 질화공정을 이용하는 반도체소자의 제조 방법.
  9. 제1항에 있어서,
    상기 스토리지노드콘택플러그를 형성하는 단계는,
    상기 스토리지노드콘택홀 내부를 매립하도록 상기 스토리지노드콘택플러그로 사용되는 도전막을 형성하는 단계; 및
    상기 비트라인패턴의 상부 표면이 노출되도록 상기 도전막을 선택적으로 평탄화하는 단계
    를 포함하는 반도체소자의 제조 방법.
  10. 제9항에 있어서,
    상기 도전막은 폴리실리콘막으로 형성하는 반도체소자의 제조 방법.
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