KR20080092496A - 듀티 사이클 보정 회로 및 방법 - Google Patents
듀티 사이클 보정 회로 및 방법 Download PDFInfo
- Publication number
- KR20080092496A KR20080092496A KR1020070035824A KR20070035824A KR20080092496A KR 20080092496 A KR20080092496 A KR 20080092496A KR 1020070035824 A KR1020070035824 A KR 1020070035824A KR 20070035824 A KR20070035824 A KR 20070035824A KR 20080092496 A KR20080092496 A KR 20080092496A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- clock
- response
- unit
- pull
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
- H03K2005/00221—Layout of the delay element using FET's where the conduction path of the different output FET's is connected in parallel with different gate control, e.g. having different sizes or thresholds, or coupled through different resistors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
Description
Claims (41)
- 입력 클럭의 듀티비 정보를 복수 비트의 디지털 신호로서 출력하는 듀티비 디지털 변환 수단;상기 입력 클럭의 듀티비 정보를 분석하여 에지 조정 신호를 생성하고, 상기 복수 개의 지연 클럭 중 어느 하나를 선택하는 듀티비 정보 분석 수단; 및상기 에지 조정 신호에 응답하여 상기 선택된 지연 클럭과 상기 입력 클럭의 듀티비를 제어하는 듀티비 조정 수단;을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 1 항에 있어서,상기 듀티비 디지털 변환 수단은,상기 입력 클럭을 소정 단위로 지연시켜 상기 복수 개의 지연 클럭을 생성하는 클럭 분할 수단;비교 제어 신호에 응답하여 상기 입력 클럭과 상기 복수 개의 지연 클럭의 위상을 각각 비교하여 상기 복수 비트의 디지털 신호인 듀티 감지 신호를 생성하는 듀티비 감지 수단;을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 1 항에 있어서,상기 듀티비 정보 분석 수단은,하이 구간 신호 및 로우 구간 신호에 응답하여 상기 복수 비트의 디지털 신호로부터 복수 비트의 클럭 선택 신호 및 에지 조정 신호를 생성하는 신호 분석 수단;상기 복수 비트의 클럭 선택 신호에 응답하여 상기 복수 개의 지연 클럭 중 어느 하나를 선택하는 클럭 선택 수단;을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 1 항에 있어서,상기 듀티비 보정 수단은,상기 에지 조정 신호에 응답하여 상기 선택된 지연 클럭과 상기 입력 클럭의 에지 타이밍을 조정하여 라이징 클럭과 폴링 클럭을 생성하는 에지 조정 수단; 및상기 라이징 클럭과 상기 폴링 클럭의 위상을 혼합하여 출력 클럭을 생성하는 위상 혼합 수단;을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 2 항 또는 제 3 항에 있어서,상기 입력 클럭을 분주하여 상기 비교 제어 신호를 생성하고, 상기 입력 클럭의 하이 구간과 로우 구간을 판별하여 상기 하이 구간 신호 및 상기 로우 구간 신호를 생성하는 제어 신호 생성 수단을 추가로 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 입력 클럭의 듀티비를 감지하여 하이 구간의 길이 정보와 로우 구간의 길이 정보를 담는 듀티비 감지 신호를 생성하는 듀티비 감지 수단;상기 듀티비 감지 신호를 분석하여 제 1 및 제 2 에지 조정 신호를 생성하는 신호 분석 수단;상기 제 1 및 제 2 에지 조정 신호에 응답하여 상기 입력 클럭으로부터 소정 단위만큼 지연된 클럭의 에지를 조정하여 폴링 클럭을 생성하고, 상기 입력 클럭의 에지를 조정하여 라이징 클럭을 생성하는 에지 조정 수단; 및상기 폴링 클럭과 상기 라이징 클럭의 위상을 혼합하여 출력 클럭을 생성하는 위상 혼합 수단;을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 6 항에 있어서,상기 입력 클럭을 분주하여 상기 비교 제어 신호를 생성하고, 상기 입력 클럭의 하이 구간과 로우 구간을 판별하여 상기 하이 구간 신호 및 상기 로우 구간 신호를 생성하는 제어 신호 생성 수단을 추가로 포함하는 것을 특징으로 하는 듀티사이클 보정 회로.
- 제 7 항에 있어서,상기 제어 신호 생성 수단은,상기 입력 클럭을 소정 단위로 분주하여 상기 비교 제어 신호를 생성하는 비교 제어부; 및상기 입력 클럭의 하이 구간에 인에이블 되는 상기 하이 구간 신호와 상기 입력 클럭의 로우 구간에 인에이블 되는 상기 로우 구간 신호를 생성하는 구간 신호 생성부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 7 항에 있어서,상기 듀티비 감지 수단은,상기 비교 제어 신호에 응답하여 상기 입력 클럭과 상기 복수 개의 지연 클럭의 위상을 비교하여 복수 개의 위상 비교 신호를 생성하는 위상 비교부; 및상기 복수 개의 위상 비교 신호를 조합하여 복수 비트의 상기 듀티 감지 신호를 생성하는 신호 조합부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 9 항에 있어서,상기 위상 비교부는 상기 비교 제어 신호에 응답하여 상기 입력 클럭과 상기 복수 개의 지연 클럭 중 기 할당된 클럭의 동위상 구간을 추출하여 각각의 위상 비교 신호를 생성하는 복수 개의 위상 비교기를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 10 항에 있어서,상기 위상 비교기는,상기 비교 제어 신호와 상기 기 할당된 지연 클럭을 입력 받는 제 1 배타적 노어게이트;상기 비교 제어 신호와 상기 입력 클럭을 입력 받는 제 2 배타적 노어게이트; 및상기 제 2 배타적 노어게이트의 출력 신호에 응답하여 상기 제 1 배타적 노어게이트의 출력 신호를 래치하여 상기 위상 비교 신호로서 출력하는 플립플롭;을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 9 항에 있어서,상기 신호 조합부는 상기 복수 개의 위상 비교 신호 중 두 개씩을 조합하여 각각의 듀티 감지 신호를 생성하는 복수 개의 신호 조합기를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 6 항에 있어서,상기 신호 분석 수단은,상기 복수 비트의 듀티 감지 신호를 인코딩하여 복수 비트의 인코딩 신호를 생성하는 인코더;상기 하이 구간 신호에 응답하여 상기 복수 비트의 인코딩 신호를 래치하고 복수 비트의 제 1 래치 신호를 출력하는 제 1 래치;상기 로우 구간 신호에 응답하여 상기 복수 비트의 인코딩 신호를 래치하고 복수 비트의 제 2 래치 신호를 출력하는 제 2 래치;상기 복수 비트의 제 1 래치 신호와 상기 복수 비트의 제 2 래치 신호의 논리값을 비교하여 논리 판별 신호를 생성하는 논리 비교기;상기 논리 판별 신호에 응답하여 상기 제 1 래치 신호와 상기 제 2 래치 신호의 논리차를 연산하여 연산 신호를 생성하는 연산기; 및상기 연산 신호를 디코딩하여 상기 제 1 에지 조정 신호와 상기 제 2 에지 조정 신호를 생성하는 제 1 디코더;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 13 항에 있어서,상기 인코더는 상기 복수 비트의 듀티 감지 신호 중 몇 번째 신호가 제 1 레벨인지를 판별하여 두 번에 걸쳐 상기 입력 클럭의 하이 구간과 로우 구간에 대한 길이 정보를 각각 상기 복수 비트의 인코딩 신호로 변환하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 13 항에 있어서,상기 연산기는 상기 제 1 래치 신호와 상기 제 2 래치 신호 중 논리값이 큰 신호에서 작은 신호를 뺀 논리값을 갖는 상기 연산 신호를 생성하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 6 항에 있어서,상기 에지 조정 수단은,상기 제 1 에지 조정 신호에 응답하여 상기 입력 클럭으로부터 지연된 클럭의 에지를 조정하여 상기 폴링 클럭을 생성하는 제 1 에지 조정 수단; 및상기 제 2 에지 조정 신호에 응답하여 상기 입력 클럭의 에지를 조정하여 상기 라이징 클럭을 생성하는 제 2 에지 조정 수단;을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 16 항에 있어서,상기 제 1 에지 조정 수단은,상기 제 1 에지 조정 신호에 응답하여 제 1 구동부를 풀업하는 제 1 풀업부;외부 공급전원에 응답하여 상기 제 1 구동부를 풀다운하는 제 1 풀다운부;상기 제 1 풀업부의 풀업 동작과 상기 제 1 풀다운부의 풀다운 동작에 응답하여 상기 입력 클럭으로부터 지연된 클럭을 구동하는 제 1 구동부;그라운드 전원에 응답하여 제 2 구동부를 풀업하는 제 2 풀업부;상기 제 1 에지 조정 신호에 응답하여 상기 제 2 구동부를 풀다운하는 제 2 풀다운부; 및상기 제 2 풀업부의 풀업 동작과 상기 제 2 풀다운부의 풀다운 동작에 응답하여 상기 제 1 구동부의 출력 신호를 구동하여 상기 폴링 클럭을 출력하는 제 2 구동부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 16 항에 있어서,상기 제 2 에지 조정 수단은,상기 제 2 에지 조정 신호에 응답하여 제 1 구동부를 풀업하는 제 1 풀업부;외부 공급전원에 응답하여 상기 제 1 구동부를 풀다운하는 제 1 풀다운부;상기 제 1 풀업부의 풀업 동작과 상기 제 1 풀다운부의 풀다운 동작에 응답하여 상기 입력 클럭을 구동하는 제 1 구동부;그라운드 전원에 응답하여 제 2 구동부를 풀업하는 제 2 풀업부;상기 제 2 에지 조정 신호에 응답하여 상기 제 2 구동부를 풀다운하는 제 2 풀다운부; 및상기 제 2 풀업부의 풀업 동작과 상기 제 2 풀다운부의 풀다운 동작에 응답하여 상기 제 1 구동부의 출력 신호를 구동하여 상기 라이징 클럭을 출력하는 제 2 구동부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 13 항에 있어서,상기 신호 분석 수단은,상기 논리 판별 신호에 응답하여 상기 제 1 래치 신호와 상기 제 2 래치 신호 중 논리값이 더 큰 신호를 추출하는 먹스; 및상기 먹스로부터 전달되는 신호를 디코딩하여 복수 비트의 지연 인에이블 신호를 출력하는 제 2 디코더;를 추가로 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 19 항에 있어서,상기 복수 비트의 지연 인에이블 신호에 응답하여 상기 입력 클럭을 소정 단위로 지연시켜 복수 개의 지연 클럭을 생성하는 클럭 분할 수단; 및상기 복수 비트의 클럭 선택 신호에 응답하여 상기 복수 개의 지연 클럭 중 어느 하나를 반전하여 출력하는 클럭 선택 수단;을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 20 항에 있어서,상기 클럭 분할 수단은 상기 복수 비트의 지연 인에이블 신호 중 기 할당된 신호에 응답하여 상기 입력 클럭을 순차적으로 지연시켜 상기 복수 개의 지연 클럭을 생성하는 복수 개의 단위 지연기를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 20 항에 있어서,상기 클럭 선택 수단은,상기 클럭 선택 신호를 디코딩하여 선택 디코딩 신호를 생성하는 제 3 디코더; 및상기 선택 디코딩 신호에 응답하여 상기 복수 개의 지연 클럭 중 어느 하나를 반전하여 출력하는 클럭 선택부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 입력 클럭을 소정 단위로 지연시켜 복수 개의 지연 클럭을 생성하는 클럭 분할 수단;상기 입력 클럭의 듀티비 정보에 따라 상기 복수 개의 지연 클럭 중 어느 하나를 선택 지연 클럭으로서 출력하는 클럭 선택 수단;상기 입력 클럭의 하이 구간과 로우 구간의 길이차 정보에 따라 상기 선택 지연 클럭의 폴링 에지를 조정하여 폴링 클럭을 생성하고, 상기 입력 클럭의 폴링 에지를 조정하여 라이징 클럭을 생성하는 에지 조정 수단; 및상기 폴링 클럭과 상기 라이징 클럭의 위상을 혼합하여 출력 클럭을 생성하는 위상 혼합 수단;을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 23 항에 있어서,상기 클럭 분할 수단은 각각의 지연 인에이블 신호에 응답하여 상기 입력 클럭을 순차적으로 지연시켜 상기 복수 개의 지연 클럭을 생성하는 복수 개의 단위 지연기를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 23 항에 있어서,상기 클럭 선택 수단은,상기 입력 클럭의 듀티비 정보를 디코딩하여 선택 디코딩 신호를 생성하는 제 1 디코더; 및상기 선택 디코딩 신호에 응답하여 상기 복수 개의 지연 클럭 중 어느 하나를 상기 선택 지연 클럭으로서 출력하는 클럭 선택부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 23 항에 있어서,비교 제어 신호에 응답하여 상기 입력 클럭과 상기 복수 개의 지연 클럭의 위상을 각각 비교하여 복수 비트의 듀티 감지 신호를 생성하는 듀티비 감지 수단을 추가로 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 26 항에 있어서,상기 듀티비 감지 수단은,상기 비교 제어 신호에 응답하여 상기 입력 클럭과 상기 복수 개의 지연 클럭의 위상을 비교하여 복수 개의 위상 비교 신호를 생성하는 위상 비교부; 및상기 복수 개의 위상 비교 신호를 조합하여 상기 복수 비트의 듀티 감지 신호를 생성하는 신호 조합부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 27 항에 있어서,상기 위상 비교부는 상기 비교 제어 신호에 응답하여 상기 입력 클럭과 상기 복수 개의 지연 클럭 중 기 할당된 클럭의 동위상 구간을 추출하여 각각의 위상 비교 신호를 생성하는 복수 개의 위상 비교기를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 27 항에 있어서,상기 신호 조합부는 상기 복수 개의 위상 비교 신호 중 두 개씩을 조합하여 각각의 듀티 감지 신호를 생성하는 복수 개의 신호 조합기를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 24 항에 있어서하이 구간 신호 및 로우 구간 신호에 응답하여, 복수 비트의 상기 듀티 감지 신호로부터 복수 비트의 상기 지연 인에이블 신호, 상기 입력 클럭의 듀티비 정보 를 담는 복수 비트의 클럭 선택 신호 및 상기 입력 클럭의 하이 구간과 로우 구간의 길이차 정보를 담는 에지 조정 신호를 생성하는 신호 분석 수단을 추가로 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 30 항에 있어서,상기 신호 분석 수단은,상기 복수 비트의 듀티 감지 신호를 인코딩하여 복수 비트의 인코딩 신호를 생성하는 인코더;상기 하이 구간 신호에 응답하여 상기 복수 비트의 인코딩 신호를 래치하고 복수 비트의 제 1 래치 신호를 출력하는 제 1 래치;상기 로우 구간 신호에 응답하여 상기 복수 비트의 인코딩 신호를 래치하고 복수 비트의 클럭 선택 신호를 출력하는 제 2 래치;상기 복수 비트의 제 1 래치 신호와 상기 복수 비트의 클럭 선택 신호의 논리값을 비교하여 논리 판별 신호를 생성하는 논리 비교기;상기 논리 판별 신호에 응답하여 상기 제 1 래치 신호와 상기 클럭 선택 신호 중 논리값이 더 큰 신호를 추출하는 먹스;상기 먹스로부터 전달되는 신호를 디코딩하여 상기 복수 비트의 지연 인에이블 신호를 출력하는 제 1 디코더;상기 논리 판별 신호에 응답하여 상기 제 1 래치 신호와 상기 클럭 선택 신호의 논리차를 연산하여 연산 신호를 생성하는 연산기; 및상기 연산 신호를 디코딩하여 상기 에지 조정 신호를 생성하는 제 2 디코더;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 26 항 또는 제 30 항에 있어서,상기 입력 클럭을 분주하여 상기 비교 제어 신호를 생성하고, 상기 입력 클럭의 하이 구간과 로우 구간을 판별하여 상기 하이 구간 신호 및 상기 로우 구간 신호를 생성하는 제어 신호 생성 수단을 추가로 포함하는 것을 특징으로 하는 듀티사이클 보정 회로.
- 제 32 항에 있어서,상기 제어 신호 생성 수단은,상기 입력 클럭을 소정 단위로 분주하여 상기 비교 제어 신호를 생성하는 비교 제어부; 및상기 입력 클럭의 하이 구간에 인에이블 되는 상기 하이 구간 신호와 상기 입력 클럭의 로우 구간에 인에이블 되는 상기 로우 구간 신호를 생성하는 구간 신호 생성부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 23 항에 있어서,상기 에지 조정 신호는 제 1 에지 조정 신호 및 제 2 에지 조정 신호를 포함 하며,상기 에지 조정 수단은,상기 제 1 에지 조정 신호에 응답하여 상기 선택 지연 클럭의 폴링 에지를 조정하여 상기 폴링 클럭을 생성하는 제 1 에지 조정 수단; 및상기 제 2 에지 조정 신호에 응답하여 상기 입력 클럭의 폴링 에지를 조정하여 상기 라이징 클럭을 생성하는 제 2 에지 조정 수단;을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 34 항에 있어서,상기 제 1 에지 조정 수단은,상기 제 1 에지 조정 신호에 응답하여 제 1 구동부를 풀업하는 제 1 풀업부;외부 공급전원에 응답하여 상기 제 1 구동부를 풀다운하는 제 1 풀다운부;상기 제 1 풀업부의 풀업 동작과 상기 제 1 풀다운부의 풀다운 동작에 응답하여 상기 선택 지연 클럭을 구동하는 제 1 구동부;그라운드 전원에 응답하여 제 2 구동부를 풀업하는 제 2 풀업부;상기 제 1 에지 조정 신호에 응답하여 상기 제 2 구동부를 풀다운하는 제 2 풀다운부; 및상기 제 2 풀업부의 풀업 동작과 상기 제 2 풀다운부의 풀다운 동작에 응답하여 상기 제 1 구동부의 출력 신호를 구동하여 상기 폴링 클럭을 출력하는 제 2 구동부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 34 항에 있어서,상기 제 2 에지 조정 수단은,상기 제 2 에지 조정 신호에 응답하여 제 1 구동부를 풀업하는 제 1 풀업부;외부 공급전원에 응답하여 상기 제 1 구동부를 풀다운하는 제 1 풀다운부;상기 제 1 풀업부의 풀업 동작과 상기 제 1 풀다운부의 풀다운 동작에 응답하여 상기 입력 클럭을 구동하는 제 1 구동부;그라운드 전원에 응답하여 제 2 구동부를 풀업하는 제 2 풀업부;상기 제 2 에지 조정 신호에 응답하여 상기 제 2 구동부를 풀다운하는 제 2 풀다운부; 및상기 제 2 풀업부의 풀업 동작과 상기 제 2 풀다운부의 풀다운 동작에 응답하여 상기 제 1 구동부의 출력 신호를 구동하여 상기 라이징 클럭을 출력하는 제 2 구동부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- a) 입력 클럭을 소정 단위로 지연시켜 복수 개의 지연 클럭을 생성하는 단계;b) 상기 입력 클럭과 상기 복수 개의 지연 클럭의 위상을 각각 비교하여 상기 입력 클럭의 듀티비 정보를 복수 비트의 디지털 신호로 변환하는 단계;c) 상기 입력 클럭의 듀티비 정보를 분석하여 클럭 선택 신호 및 에지 조정 신호를 생성하는 단계;d) 상기 클럭 선택 신호에 응답하여 상기 복수 개의 지연 클럭 중 어느 하나를 선택하는 단계; 및e) 상기 에지 조정 신호에 응답하여 상기 선택된 지연 클럭과 상기 입력 클럭의 듀티비를 조정하는 단계;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
- 제 37 항에 있어서,상기 b) 단계는,b-1) 비교 제어 신호에 응답하여 상기 입력 클럭과 상기 복수 개의 지연 클럭의 위상을 비교하여 복수 개의 위상 비교 신호를 생성하는 단계; 및b-2) 상기 복수 개의 위상 비교 신호를 조합하여 상기 복수 비트의 디지털 신호인 듀티 감지 신호를 생성하는 단계;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
- 제 37 항에 있어서,상기 c) 단계는,c-1) 상기 복수 비트의 듀티 감지 신호를 인코딩하여 복수 비트의 인코딩 신호를 생성하는 단계;c-2) 상기 입력 클럭의 하이 구간에 상기 복수 비트의 인코딩 신호를 래치하고 복수 비트의 제 1 래치 신호를 출력하는 단계;c-3) 상기 입력 클럭의 로우 구간에 상기 복수 비트의 인코딩 신호를 래치하고 복수 비트의 클럭 선택 신호를 출력하는 단계;c-4) 상기 복수 비트의 제 1 래치 신호와 상기 복수 비트의 클럭 선택 신호의 논리값을 비교하여 논리 판별 신호를 생성하는 단계;c-5) 상기 논리 판별 신호에 응답하여 상기 제 1 래치 신호와 상기 클럭 선택 신호의 논리차를 연산하여 연산 신호를 생성하는 단계; 및c-6) 상기 연산 신호를 디코딩하여 상기 에지 조정 신호를 생성하는 단계;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
- 제 37 항에 있어서,상기 d) 단계는,d-1) 상기 클럭 선택 신호를 디코딩하여 선택 디코딩 신호를 생성하는 단계; 및d-2) 상기 선택 디코딩 신호에 응답하여 상기 복수 개의 지연 클럭 중 어느 하나를 선택하는 단계;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
- 제 37 항에 있어서,상기 e) 단계는,e-1) 상기 에지 조정 신호에 응답하여 상기 선택된 지연 클럭과 상기 입력 클럭의 폴링 에지를 조정하여 라이징 클럭과 폴링 클럭을 생성하는 단계; 및e-2) 상기 라이징 클럭과 상기 폴링 클럭의 위상을 혼합하여 출력 클럭을 생성하는 단계;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070035824A KR100897254B1 (ko) | 2007-04-12 | 2007-04-12 | 듀티 사이클 보정 회로 및 방법 |
US11/961,931 US7576581B2 (en) | 2007-04-12 | 2007-12-20 | Circuit and method for correcting duty cycle |
US12/500,007 US7782106B2 (en) | 2007-04-12 | 2009-07-09 | Circuit and method for correcting duty cycle |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070035824A KR100897254B1 (ko) | 2007-04-12 | 2007-04-12 | 듀티 사이클 보정 회로 및 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080092496A true KR20080092496A (ko) | 2008-10-16 |
KR100897254B1 KR100897254B1 (ko) | 2009-05-14 |
Family
ID=39853155
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070035824A KR100897254B1 (ko) | 2007-04-12 | 2007-04-12 | 듀티 사이클 보정 회로 및 방법 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7576581B2 (ko) |
KR (1) | KR100897254B1 (ko) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100945797B1 (ko) * | 2008-05-30 | 2010-03-08 | 주식회사 하이닉스반도체 | 듀티 사이클 보정 회로 및 방법 |
KR20150115473A (ko) * | 2014-04-04 | 2015-10-14 | 삼성전자주식회사 | 메모리 컨트롤러와 이를 포함하는 시스템 |
KR20190061367A (ko) * | 2017-11-27 | 2019-06-05 | 삼성전자주식회사 | 듀티 사이클 보정기 및 그 동작 방법 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101046722B1 (ko) * | 2009-07-01 | 2011-07-05 | 주식회사 하이닉스반도체 | 반도체 장치 |
US8018262B1 (en) | 2010-03-22 | 2011-09-13 | Elite Semiconductor Memory Technology Inc. | Duty cycle correction circuit |
KR101103070B1 (ko) * | 2010-04-30 | 2012-01-06 | 주식회사 하이닉스반도체 | 클럭 신호 듀티 보정 회로 |
KR101848758B1 (ko) * | 2011-12-08 | 2018-04-16 | 에스케이하이닉스 주식회사 | 반도체 장치 및 반도체 장치의 동작방법 |
US20130207703A1 (en) | 2012-02-10 | 2013-08-15 | International Business Machines Corporation | Edge selection techniques for correcting clock duty cycle |
KR20160042496A (ko) | 2014-10-10 | 2016-04-20 | 삼성전자주식회사 | 듀티 사이클 에러 검출 장치 및 이를 포함하는 듀티 사이클 보정 장치 |
CN106301354B (zh) * | 2015-05-29 | 2021-10-26 | 京微雅格(北京)科技有限公司 | 一种占空比校正装置及方法 |
US9817047B2 (en) * | 2015-10-13 | 2017-11-14 | International Business Machines Corporation | Duty cycle measurement |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0888545A (ja) * | 1994-09-19 | 1996-04-02 | Fujitsu Ltd | デューティ比補正方法および装置 |
KR100366618B1 (ko) * | 2000-03-31 | 2003-01-09 | 삼성전자 주식회사 | 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법 |
KR100360403B1 (ko) * | 2000-04-10 | 2002-11-13 | 삼성전자 주식회사 | 듀티 싸이클 보정회로 및 방법 |
KR100424180B1 (ko) | 2001-12-21 | 2004-03-24 | 주식회사 하이닉스반도체 | 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로 |
KR100486268B1 (ko) | 2002-10-05 | 2005-05-03 | 삼성전자주식회사 | 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법 |
KR100490655B1 (ko) | 2002-10-30 | 2005-05-24 | 주식회사 하이닉스반도체 | 듀티 사이클 보정 회로 및 그를 구비한 지연고정루프 |
KR100507873B1 (ko) * | 2003-01-10 | 2005-08-17 | 주식회사 하이닉스반도체 | 듀티 보정 회로를 구비한 아날로그 지연고정루프 |
KR100554981B1 (ko) * | 2003-11-20 | 2006-03-03 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
KR100713082B1 (ko) | 2005-03-02 | 2007-05-02 | 주식회사 하이닉스반도체 | 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프 |
KR100854496B1 (ko) * | 2006-07-03 | 2008-08-26 | 삼성전자주식회사 | 지연 동기 루프 및 이를 구비한 반도체 메모리 장치 |
-
2007
- 2007-04-12 KR KR1020070035824A patent/KR100897254B1/ko active IP Right Grant
- 2007-12-20 US US11/961,931 patent/US7576581B2/en active Active
-
2009
- 2009-07-09 US US12/500,007 patent/US7782106B2/en active Active
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100945797B1 (ko) * | 2008-05-30 | 2010-03-08 | 주식회사 하이닉스반도체 | 듀티 사이클 보정 회로 및 방법 |
US8228104B2 (en) | 2008-05-30 | 2012-07-24 | SK Hynix Inc. | Duty cycle correcting circuit and method of correcting a duty cycle |
KR20150115473A (ko) * | 2014-04-04 | 2015-10-14 | 삼성전자주식회사 | 메모리 컨트롤러와 이를 포함하는 시스템 |
KR20190061367A (ko) * | 2017-11-27 | 2019-06-05 | 삼성전자주식회사 | 듀티 사이클 보정기 및 그 동작 방법 |
Also Published As
Publication number | Publication date |
---|---|
US20090273382A1 (en) | 2009-11-05 |
US7782106B2 (en) | 2010-08-24 |
US7576581B2 (en) | 2009-08-18 |
KR100897254B1 (ko) | 2009-05-14 |
US20080252350A1 (en) | 2008-10-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100897254B1 (ko) | 듀티 사이클 보정 회로 및 방법 | |
US7863957B2 (en) | Duty cycle correction circuit and semiconductor integrated circuit apparatus including the same | |
US7915939B2 (en) | Duty cycle correction apparatus and semiconductor integrated circuit having the same | |
US7737746B2 (en) | DLL circuit and method of controlling the same | |
US7881132B2 (en) | Semiconductor memory device and operation method thereof | |
US7755405B2 (en) | DLL circuit and method of controlling the same | |
US8917130B2 (en) | Semiconductor device including a delay locked loop circuit | |
KR101003143B1 (ko) | 반도체 집적 회로 | |
US20030218490A1 (en) | Circuit and method for generating internal clock signal | |
US20050001663A1 (en) | Register controlled delay locked loop with reduced delay locking time | |
US7843743B2 (en) | Data output circuit for semiconductor memory apparatus | |
KR20100081483A (ko) | Dll 회로 및 그 제어 방법 | |
US6727738B2 (en) | Configuration for generating a clock including a delay circuit and method thereof | |
US7109767B1 (en) | Generating different delay ratios for a strobe delay | |
US8278985B2 (en) | Synchronization circuit | |
KR100845804B1 (ko) | 반도체 메모리 장치의 클럭 제어 회로 및 방법 | |
US6700414B2 (en) | Phase comparator accurately comparing phases of two clock signals and clock generation circuit employing the same | |
KR100762882B1 (ko) | 데이터 출력 인에이블 신호 제어 회로 | |
US9054713B2 (en) | Semiconductor device generating internal clock signal having higher frequency than that of input clock signal | |
JP2000049595A (ja) | Dll回路 | |
KR100728906B1 (ko) | 듀티 싸이클 보정장치 | |
US20130176797A1 (en) | Data output circuit | |
KR20090088109A (ko) | Dll 회로의 지연 라인 | |
KR20070031599A (ko) | Dll의 클럭 버퍼 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130426 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20140423 Year of fee payment: 6 |
|
FPAY | Annual fee payment | ||
FPAY | Annual fee payment |
Payment date: 20160422 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20170425 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20180425 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20190422 Year of fee payment: 11 |