KR20080088093A - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
반도체 소자의 금속배선 형성방법은, 하부 구조물이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 금속배선용 패턴을 형성하는 단계; 상기 금속배선용 패턴을 도전막으로 매립하여 금속배선을 형성하는 단계; 상기 금속배선의 표면에만 선택적으로 Ru막을 형성하는 단계; 상기 Ru막을 포함한 절연막 상에 층간절연막을 형성하는 단계; 및 상기 층간절연막을 식각하여 상기 Ru막을 노출시키는 홀을 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : 절연막
P : 금속배선용 패턴 112 : 베리어막
120 : 금속배선 130 : Ru막
140 : 층간절연막 H : 홀
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 상세하게는, 하부 금속배선이 노출되는 것을 방지하여 소자 특성 및 신뢰성을 개선하고 반도체 소자의 제조 수율을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로, 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기 적으로 연결하기 위해 금속배선이 형성되며, 상기 금속배선의 형성 공정으로서 다마신 공정이 제안된 바 있다. 상기 다마신 공정은 절연막을 식각하여 트렌치를 형성한 다음, 상기 트렌치를 텅스텐, 알루미늄, 구리 등의 도전성 물질로 매립하여 금속배선을 형성하는 기술이며, 싱글-다마신(Single-Damascene) 공정과 듀얼-다마신(Dual-Damascene) 공정으로 나눌 수 있다.
상기 다마신 공정의 적용하는 경우에는 다층 금속배선에서 상층 금속배선, 그리고, 상기 상층 금속배선과 하층 금속배선을 콘택시키기 위한 콘택콘택홀을 동시에 형성할 수 있을 뿐 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.
한편, 60nm급 이상의 반도체 소자의 경우에는 상기 도전성 물질로서 텅스텐을 주로 사용해왔다. 그러나, 반도체 소자의 고집적화 추세에 따라 미세해진 52nm급 이하의 소자의 제조시, RC 딜레이(RC Delay) 현상이 심화되어 기존의 텅스텐으로는 원하는 성능을 얻을 수 없으므로 상기 텅스텐보다 비저항 측면에서 우수한 알루미늄을 도전성 물질로 적용하게 되었다.
이하에서는, 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 간략하게 설명하도록 한다.
먼저, 소정의 하부 구조물이 형성된 반도체 기판 상에 상기 하부 구조물을 덮도록 절연막을 증착한 후, 상기 절연막을 식각하여 콘택홀을 형성한다. 이어서, 상기 콘택홀을 포함한 기판 표면 상에 확산방지막을 형성한 다음, 상기 확산방지막이 형성된 기판 결과물 상에 상기 콘택홀을 매립하도록 금속막, 예컨데, 텅스텐막, 또는, 알루미늄막을 증착한다.
계속해서, 상기 금속막에 대해 상기 절연막이 노출될 때까지 CMP(Chemical Mechanical Polishing), 또는, 에치백(Etch Back) 공정을 수행하여 평탄화시켜 플러그를 형성한다.
다음으로, 상기 플러그 형성된 절연막 상에 제1층간절연막을 증착하고, 그리고 나서, 상기 제1층간절연막을 식각하여 상기 플러그를 노출시키는 금속배선용 트렌치를 형성한 후, 상기 금속배선용 트렌치가 형성된 기판 전면 상에 베리어막을 형성한다.
이어서, 상기 베리어막 상에 상기 금속배선용 트렌치를 완전 매립하도록 알루미늄막을 증착한 다음, 상기 알루미늄막에 대해 상기 제1층간절연막이 노출될 때까지 CMP, 또는, 에치백하여 다마신 공정을 적용한 하부 금속배선을 형성한다. 이때, 상기 플러그와 하부 금속배선은 듀얼 다마신 공정을 적용하여 형성해도 무방하다.
그런 다음, 상기 하부 금속배선을 포함한 기판 결과물 상에 제2층간절연막을 증착한 후, 상기 제2층간절연막을 식각하여 하부 금속배선을 노출시키는 홀을 형성한다. 계속해서, 상기 홀 내에 금속막을 매립하여 후속으로 형성될 상부 금속배선과 하부 금속배선을 연결하는 콘택플러그를 형성한다. 그리고 나서, 상기 콘택플러그가 형성된 기판 결과물 상에 상기 콘택플러그를 통해 하부 금속배선과 콘택되는 상부 금속배선을 형성한다.
그러나, 전술한 종래 기술의 경우에는 상기 콘택플러그용 홀을 형성하기 위 한 식각 공정시 하부 금속배선의 알루미늄막이 노출되어 상기 식각 공정시 사용되는 식각 가스에 의해 알루미늄막이 손실되고 부식되며, 이 때문에, 소자 특성 및 신뢰성이 열화되며, 반도체 소자의 제조 수율이 저하된다.
본 발명은 다마신(Damascene) 공정을 적용한 금속배선의 형성시 하부 금속배선이 노출되는 것을 방지하여 상기 하부 금속배선이 손실되고 부식되는 것을 억제할 수 있는 반도체 소자의 금속배선 형성방법을 제공한다.
또한, 본 발명은 상기 하부 금속배선이 손실되고 부식되는 것을 억제하여 소자 특성 및 신뢰성을 개선하고 반도체 소자의 제조 수율을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 금속배선 형성방법은, 하부 구조물이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 금속배선용 패턴을 형성하는 단계; 상기 금속배선용 패턴을 도전막으로 매립하여 금속배선을 형성하는 단계; 상기 금속배선의 표면에만 선택적으로 Ru막을 형성하는 단계; 상기 Ru막을 포함한 절연막 상에 층간절연막을 형성하는 단계; 및 상기 층간절연막을 식각하여 상기 Ru막을 노출시키는 홀을 형성하는 단계;를 포함한다.
여기서, 상기 금속배선용 패턴은 콘택홀 및 트렌치이다.
상기 금속배선은 알루미늄막, 또는, 알루미늄 합금막으로 형성한다.
상기 알루미늄 합금막은 구리, 또는, 실리콘이 함유된 막이다.
상기 금속배선은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 및 ALD(Atomic Layer Deposition) 중 적어도 하나 이상의 방식으로 형성한다.
상기 금속배선을 형성하는 단계는, 상기 금속배선용 패턴이 형성된 기판 결과물 상에 상기 금속배선용 패턴을 매립하도록 도전막을 형성하는 단계; 및 상기 도전막을 상기 절연막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계;를 포함한다.
상기 금속배선용 패턴을 도전막으로 매립하여 금속배선을 형성하는 단계 후, 그리고, 상기 금속배선의 표면에만 선택적으로 Ru막을 형성하는 단계 전, 상기 금속배선이 형성된 기판 결과물을 350∼560℃의 온도로 열처리하는 단계;를 더 포함한다.
상기 Ru막은 5∼200Å의 두께로 형성한다.
상기 Ru막은 ALD, PE-ALD(Plasma Enhanced-Atomic Layer Deposition), CVD 및 Cycle-CVD 중 어느 하나의 방식으로 형성한다.
상기 ALD, 또는, PE-ALD 방식은, 상기 Ru막이 금속배선의 표면에만 선택적으로 형성되도록 절연막 상에서의 인큐베이션 싸이클(Incubation Cycle) 이내로 수행한다.
상기 인큐베이션 싸이클은 1∼400회이다.
상기 CVD, 또는, Cycle-CVD 방식은, 상기 Ru막이 금속배선의 표면에만 선택적으로 형성되도록 절연막 상에서의 인큐베이션 타임(Incubation Time) 이내로 수 행한다.
상기 인큐베이션 타임은 1∼300초이다.
상기 PE-ALD 방식은, 5∼2000W의 플라즈마 파워를 사용하여 수행한다.
상기 PE-ALD 방식은, NH3, N2O, O2, O3 및 H2 중 적어도 하나 이상의 가스를 사용하여 수행한다.
상기 Ru막을 형성하는 단계 후, 그리고, 상기 Ru막을 포함한 절연막 상에 층간절연막을 형성하는 단계 전, 상기 Ru막이 형성된 기판 결과물에 대해 O2 플라즈마 처리를 수행하는 단계;를 더 포함한다.
상기 O2 플라즈마 처리는 5∼2000W의 플라즈마 파워를 사용하여 수행한다.
상기 O2 플라즈마 처리는 1∼200초 동안 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 다마신(Damascene)공정을 통해 형성된 금속배선의 표면에만 선택적으로 Ru막을 형성한 다음, 상기 Ru막이 형성된 기판 결과물 상에 층간절연막을 증착하고, 그리고 나서, 상기 층간절연막을 식각하여 상기 Ru막을 노출시키는 홀을 형성한다.
상기 Ru막은 후속 식각 공정시 금속배선이 식각 가스에 노출되는 것을 방지하기 위해 형성해주는 것이며, 금속막 상에서는 인큐베이션 싸이클(Incubation Cycle)없이 바로 증착이 이루어지는 성질을 가진다. 따라서, 상기 Ru막은 상기 인큐베이션 싸이클을 조절하여 알루미늄막 상에서만 선택적으로 형성할 수 있다.
상기 알루미늄막 상에 Ru막이 형성되는 동안 산화막 재질의 절연막 상에 어느 정도의 Ru 성분이 핵생성 되더라도, 상기 절연막 상에서는 연속적인 Ru막이 형성되지 않기 때문에, 금속배선간 쇼트(Short)가 발생되지는 않는다.
따라서, 본 발명은 상기 금속배선의 표면에만 선택적으로 Ru막을 형성함으로써, 상기 홀을 형성하기 위한 식각 공정시 금속배선의 표면에 형성된 Ru막이 노출될 뿐, 상기 Ru막 아래의 금속배선은 노출되지 않으므로, 상기 식각 공정시 사용되는 식각 가스에 의해 금속배선이 손실되고 부식되는 것을 방지할 수 있으며, 이를 통해, 소자 특성 및 신뢰성을 개선하고 반도체 소자의 제조 수율을 향상시킬 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 게이트와 캐패시터를 비롯한 소정의 하부 구조물(도시안됨)들이 형성된 반도체 기판(100) 상에 상기 하부 구조물들을 덮도록 산화막 재질의 절연막(110)을 형성한다.
도 1b를 참조하면, 상기 절연막 상에 금속배선 형성 영역을 노출시키는 마스크패턴(도시안됨)을 형성한 다음, 상기 마스크패턴에 의해 노출된 절연막(110) 부분을 식각하여 금속배선용 패턴(P)을 형성한다. 그리고 나서, 상기 마스크패턴을 제거한다. 이때, 상기 금속배선용 패턴(P)은 콘택홀 및 트렌치 구조로 형성한다.
도 1c를 참조하면, 상기 금속배선용 패턴(P) 내에 상기 금속배선용 패턴(P)의 프로파일을 따라 확산방지용 베리어막(112)을 형성한다. 이때, 상기 금속배선용 패턴(P)과 콘택되는 하부 구조물이 폴리실리콘막으로 이루어진 경우에는, 실리사이드를 형성하는 원소들, 예컨데, Ti, Co, Ni, Pt 등과 같은 원소들을 먼저 증착하여 금속실리사이드막을 형성한 다음에, 상기 금속실리사이드막 상에 베리어막(112)을 형성함이 바람직하다.
이어서, 상기 베리어막(112)을 포함한 기판(100) 결과물 상에 상기 금속배선용 패턴(P)을 매립하도록 도전막을 형성한다.
상기 금속배선(120)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 및 ALD(Atomic Layer Deposition) 중 적어도 하나 이상의 방식을 통해 알루미늄막이나 알루미늄 합금막, 바람직하게는, 알루미늄막으로 형성하며, 상기 알루미늄 합금막으로 형성하는 경우에는 구리, 또는, 실리콘이 함유된 알루미늄막으로 형성한다.
예를 들어, 상기 금속배선(120)을 PVD 방식이나 CVD 방식을 통해 형성하는 방법도 가능하며, 먼저 CVD 방식을 통해 제1알루미늄막을 증착한 후, 다시 PVD 방식을 통해 제1알루미늄막 상에 제2알루미늄막을 증착하여 금속배선(120)을 형성하는 방법도 가능하다.
계속해서, 상기 알루미늄막 내에 잔존하는 공공이 매립되도록 기판(100) 결과물을 350∼560℃ 정도의 온도로 열처리한 다음, 상기 알루미늄막을 상기 절연막(110)이 노출될 때까지 CMP(Chemical Mechanical Polishing)하여 금속배선(120) 을 형성한다.
도 1d를 참조하면, 상기 금속배선(120)의 표면에만 선택적으로 5∼200Å 정도 두께의 Ru막(130)을 형성한다. 상기 Ru막(130)은 ALD, PE-ALD(Plasma Enhanced-Atomic Layer Deposition), CVD 및 Cycle-CVD 중 어느 하나의 방식으로 형성한다.
상기 Ru막(130)을 ALD, 또는, PE-ALD 방식으로 형성하는 경우에 상기 ALD, 또는, PE-ALD 방식은 상기 Ru막(130)이 금속배선(120)의 표면에만 선택적으로 형성되도록 절연막(110) 상에서의 인큐베이션 싸이클(Incubation Cycle) 이내, 바람직하게는, 400회 이내(1∼400회) 정도로 수행한다.
상기 Ru막(130)을 CVD, 또는, Cycle-CVD 방식으로 형성하는 경우에 상기 CVD, 또는, Cycle-CVD 방식은 상기 Ru막(130)이 금속배선(120)의 표면에만 선택적으로 형성되도록 절연막(110) 상에서의 인큐베이션 타임(Incubation Time) 이내, 바람직하게는, 5분 이내(1∼300초) 정도로 수행한다.
또한, 상기 Ru막(130)을 PE-ALD 방식으로 형성하는 경우에는, 5∼2000W 정도의 플라즈마 파워 및 NH3, N2O, O2, O3 및 H2 중 적어도 하나 이상의 가스를 사용하여 수행한다.
다음으로, 상기 절연막(110) 상에 미세하게 형성된 Ru 성분이 제거되도록 상기 Ru막(130) 이 형성된 기판(100) 결과물에 대해 O2 플라즈마 처리를 수행함이 바람직하다. 상기 O2 플라즈마 처리는 5∼2000W 정도의 플라즈마 파워를 사용하여 1∼200초 정도 동안 수행한다.
도 1e를 참조하면, 상기 Ru막(130)을 포함한 절연막(110) 상에 층간절연막(140)을 형성한다.
도 1f를 참조하면, 상기 층간절연막(140)을 식각하여 상기 Ru막(130)을 노출시키는 홀(H)을 형성한다. 이때, 상기 식각 공정은 F를 포함하는 식각 가스를 사용하는 건식 식각 방식으로 수행하며, 금속배선(120) 상부 표면의 Ru막(130)이 식각 정지막 역할을 함으로써, 상기 금속배선(120)이 노출되지 않는다.
이후, 도시지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 금속배선을 완성한다.
여기서, 본 발명은 금속배선의 상부 표면에만 Ru막을 선택적으로 형성함으로써 후속 식각 공정시 식각 가스에 금속배선이 노출되는 것을 방지할 수 있으므로, 상기 금속배선이 손실 및 부식되는 것을 방지할 수 있으며, 이를 통해, 소자 특성 및 신뢰성을 개선하고 반도체 소자의 제조수율을 향상시킬 수 있다.
한편, 전술한 본 발명의 실시예의 경우에는 하부 구조물과 콘택하는 콘택플러그와 금속배선을 동시에 형성하는 듀얼 다마신(Dual Damascene) 공정을 적용하였지만, 상기 콘택플러그와 금속배선을 싱글 다마신(Single Damascene) 다마신 공정을 적용하여 따로 형성하는 방법도 가능하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 다마신(Damascene) 공정을 적용하는 금속배선의 형성시 상기 금속배선 상부의 표면에 Ru막을 형성함으로써, 후속 식각 공정시 금속배선이 노출되는 것을 방지할 수 있다.
또한, 본 발명은 상기 금속배선이 노출되는 것을 방지하여 식각 가스에 의해 금속배선이 손실 및 부식되는 것을 방지할 수 있으며, 이를 통해, 소자 특성 및 신뢰성을 개선하고 반도체 소자의 제조수율을 향상시킬 수 있다.
Claims (18)
- 하부 구조물이 형성된 반도체 기판 상에 절연막을 형성하는 단계;상기 절연막을 식각하여 금속배선용 패턴을 형성하는 단계;상기 금속배선용 패턴을 도전막으로 매립하여 금속배선을 형성하는 단계;상기 금속배선의 표면에만 선택적으로 Ru막을 형성하는 단계;상기 Ru막을 포함한 절연막 상에 층간절연막을 형성하는 단계; 및상기 층간절연막을 식각하여 상기 Ru막을 노출시키는 홀을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 금속배선용 패턴은 콘택홀 및 트렌치인 것을 특징으로 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 금속배선은 알루미늄막, 또는, 알루미늄 합금막으로 형성하는 것을 특징으로 반도체 소자의 금속배선 형성방법.
- 제 3 항에 있어서,상기 알루미늄 합금막은 구리, 또는, 실리콘이 함유된 막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 금속배선은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 및 ALD(Atomic Layer Deposition) 중 적어도 하나 이상의 방식으로 형성하는 것을 특징으로 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 금속배선을 형성하는 단계는,상기 금속배선용 패턴이 형성된 기판 결과물 상에 상기 금속배선용 패턴을 매립하도록 도전막을 형성하는 단계; 및상기 도전막을 상기 절연막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계;를 포함하는 것을 특징으로 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 금속배선용 패턴을 도전막으로 매립하여 금속배선을 형성하는 단계 후, 그리고, 상기 금속배선의 표면에만 선택적으로 Ru막을 형성하는 단계 전,상기 금속배선이 형성된 기판 결과물을 350∼560℃의 온도로 열처리하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 Ru막은 5∼200Å의 두께로 형성하는 것을 특징으로 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 Ru막은 ALD, PE-ALD(Plasma Enhanced-Atomic Layer Deposition), CVD 및 Cycle-CVD 중 어느 하나의 방식으로 형성하는 것을 특징으로 반도체 소자의 금속배선 형성방법.
- 제 9 항에 있어서,상기 ALD, 또는, PE-ALD 방식은, 상기 Ru막이 금속배선의 표면에만 선택적으로 형성되도록 절연막 상에서의 인큐베이션 싸이클(Incubation Cycle) 이내로 수행하는 것을 특징으로 반도체 소자의 금속배선 형성방법.
- 제 10 항에 있어서,상기 인큐베이션 싸이클은 1∼400회인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 9 항에 있어서,상기 CVD, 또는, Cycle-CVD 방식은, 상기 Ru막이 금속배선의 표면에만 선택적으로 형성되도록 절연막 상에서의 인큐베이션 타임(Incubation Time) 이내로 수행하는 것을 특징으로 반도체 소자의 금속배선 형성방법.
- 제 12 항에 있어서,상기 인큐베이션 타임은 1∼300초인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 9 항에 있어서,상기 PE-ALD 방식은, 5∼2000W의 플라즈마 파워를 사용하여 수행하는 것을 특징으로 반도체 소자의 금속배선 형성방법.
- 제 9 항에 있어서,상기 PE-ALD 방식은, NH3, N2O, O2, O3 및 H2 중 적어도 하나 이상의 가스를 사용하여 수행하는 것을 특징으로 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 Ru막을 형성하는 단계 후, 그리고, 상기 Ru막을 포함한 절연막 상에 층간절연막을 형성하는 단계 전,상기 Ru막이 형성된 기판 결과물에 대해 O2 플라즈마 처리를 수행하는 단계;를 더 포함하는 것을 특징으로 반도체 소자의 금속배선 형성방법.
- 제 16 항에 있어서,상기 O2 플라즈마 처리는 5∼2000W의 플라즈마 파워를 사용하여 수행하는 것을 특징으로 반도체 소자의 금속배선 형성방법.
- 제 16 항에 있어서,상기 O2 플라즈마 처리는 1∼200초 동안 수행하는 것을 특징으로 반도체 소자의 금속배선 형성방법.
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