KR20080087441A - Semiconductor memory device - Google Patents

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KR20080087441A
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Abstract

A semiconductor memory device is provided to reduce current consumption in write operation by separately arranging global input/output lines for delivering data from respective repeaters to corresponding banks. A semiconductor memory device includes a controller(30) and a repeater(32). The controller generates a control signal using bank address and commands input from outside in write operation. The repeater selects one of plural bank groups in response to the control signal and delivers the data delivered from input/output pads to the selected bank groups. The controller selects one of the plural bank groups according to the state of a bank control signal having bank address information when a data input strobe signal generated by the commands is enabled.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}Semiconductor Memory Device {SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래의 쿼터(Quarter) 뱅크 구조의 반도체 메모리 장치에서 글로벌 입출력 라인들(WGIO_UP_RPT,RGIO_DN_RPT,WGIO_UP,WGIO_DN)의 배치를 설명하기 위한 도면.1 is a view for explaining the arrangement of global input / output lines WGIO_UP_RPT, RGIO_DN_RPT, WGIO_UP, WGIO_DN in a conventional quarter bank structure semiconductor memory device.

도 2는 종래의 하프(Half) 뱅크 구조의 반도체 메모리 장치에서 글로벌 입출력 라인들(WGIO,WGIO_COMM)의 배치를 설명하기 위한 도면.FIG. 2 is a diagram for describing an arrangement of global input / output lines WGIO and WGIO_COMM in a semiconductor memory device having a conventional half bank structure. FIG.

도 3은 본 발명의 하프 뱅크 구조의 반도체 메모리 장치에서 글로벌 입출력 라인들(WGIO,WGIO_UP,WGIO_DN)의 배치를 설명하기 위한 도면.FIG. 3 is a diagram illustrating an arrangement of global input / output lines WGIO, WGIO_UP, and WGIO_DN in a semiconductor memory device having a half bank structure according to the present invention.

도 4는 도 3의 글로벌 입출력 라인(WGIO,WGIO_UP,WGIO_DN) 주변에 배치되는 회로(30,32,34,36)의 연결 관계를 나타내는 블럭도.FIG. 4 is a block diagram showing a connection relationship between circuits 30, 32, 34, and 36 disposed around the global input / output lines WGIO, WGIO_UP, and WGIO_DN in FIG.

도 5는 도 4의 제어부(30)의 상세 구성의 일 예를 나타내는 회로도.FIG. 5 is a circuit diagram illustrating an example of a detailed configuration of the controller 30 of FIG. 4.

도 6은 도 4의 리피터(32)의 상세 구성의 일 예를 나타내는 회로도.FIG. 6 is a circuit diagram illustrating an example of a detailed configuration of the repeater 32 of FIG. 4.

도 7은 본 발명의 반도체 메모리 장치의 라이트 동작시 글로벌 입출력 라인(WGIO) 및 제어 신호 RGIO_CTRL_UP, RGIO_CTRL_DN의 상태를 나타내는 파형도.FIG. 7 is a waveform diagram illustrating states of a global input / output line (WGIO) and control signals RGIO_CTRL_UP and RGIO_CTRL_DN during a write operation of the semiconductor memory device of the present invention. FIG.

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 라이트 동작시 데이터 전달 경로인 글로벌 입출력 라인과 그 주변 회로를 포함하는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device including a global input / output line that is a data transfer path and a peripheral circuit thereof during a write operation.

일반적으로, 그래픽(Grarphic) DDR SDRAM과 같은 종래의 반도체 메모리 장치는 고속 동작을 위해 도 1과 같은 쿼터(Quarter) 뱅크 구조를 갖는다.In general, a conventional semiconductor memory device such as a graphic DDR SDRAM has a quarter bank structure as shown in FIG. 1 for high speed operation.

구체적으로, 도 1을 참조하면, 8 뱅크(BK0~BK7) 구조인 경우, 각 뱅크(BK0~BK7)는 네 영역에 분할 배치된다.Specifically, referring to FIG. 1, in the case of the structure of eight banks BK0 to BK7, each bank BK0 to BK7 is divided into four regions.

그리고, 상부에 배치되는 쿼터 뱅크들(BK0~BK7)과 하부에 배치되는 쿼터 뱅크들(BK0~BK7) 사이에는 입출력 패드들(도시되지 않음)이 배치되며, 상기 입출력 패드들과 리피터들(10) 사이에는 상기 각 입출력 패드에서 전달된 데이터를 리피터들(10)로 전달하는 글로벌 입출력 라인(WGIO_UP,WGIO_DN)이 연결된다.Input / output pads (not shown) are disposed between the quarter banks BK0 to BK7 disposed above and the quarter banks BK0 to BK7 disposed below, and the input / output pads and the repeaters 10 are disposed. ) Are connected to global input / output lines WGIO_UP and WGIO_DN that transfer data transmitted from each input / output pad to the repeaters 10.

상부에 배치되는 네 쿼터 뱅크(BK0~BK3)와 네 쿼터 뱅크(BK4~BK7) 사이에는 리피터들(10)에서 증폭된 글로벌 입출력 라인(WGIO_UP)의 데이터를 상부 쿼터 뱅크들(BK0~BK7)로 전달하는 글로벌 입출력 라인(WGIO_UP_RPT)이 배치된다.Between the four quarter banks BK0 to BK3 and the four quarter banks BK4 to BK7 disposed in the upper portion, data of the global input / output line WGIO_UP amplified by the repeaters 10 is transferred to the upper quarter banks BK0 to BK7. The global input / output line WGIO_UP_RPT is disposed.

또한, 하부에 배치되는 네 쿼터 뱅크(BK0~BK3)와 네 쿼터 뱅크(BK4~BK7) 사이에는 리피터들(10)에서 증폭된 글로벌 입출력 라인(WGIO_DN)의 데이터를 상부 쿼터 뱅크들(BK0~BK7)로 전달하는 글로벌 입출력 라인(WGIO_DN_RPT)이 배치된다.In addition, between the four quarter banks BK0 to BK3 and the four quarter banks BK4 to BK7 disposed below, data of the global input / output line WGIO_DN amplified by the repeaters 10 is transferred to the upper quarter banks BK0 to BK7. A global input / output line (WGIO_DN_RPT) to be delivered is disposed.

예를 들어, 도 1의 반도체 메모리 장치가 32개의 입출력 패드(도시되지 않음)를 갖는 경우, 입출력 패드들은 16개의 글로벌 입출력 라인(WGIO_UP)과 16개의 글로벌 입출력 라인(WGIO_DN)을 통해 각 영역에 대응되는 리피터들(10)과 연결된 다. 이때, 각 영역의 리피터들(10)에는 8개의 글로벌 입출력 라인(예컨대, WGIO_UP)이 연결된다.For example, when the semiconductor memory device of FIG. 1 has 32 input / output pads (not shown), the input / output pads correspond to each region through 16 global input / output lines WGIO_UP and 16 global input / output lines WGIO_DN. Are connected with repeaters 10. In this case, eight global input / output lines (eg, WGIO_UP) are connected to the repeaters 10 in each region.

그리고, 상부 각 영역에 대응되는 리피터들(10)은 8개의 글로벌 입출력 라인(WGIO_UP_RPT)을 통해 데이터를 상부 쿼터 뱅크들(BK0~BK7)로 전달하고, 하부 각 영역에 대응되는 리피터들(10)은 8개의 글로벌 입출력 라인(WGIO_DN_RPT)을 통해 데이터를 하부 쿼터 뱅크들(BK0~BK7)로 전달한다.The repeaters 10 corresponding to each upper area transfer data to the upper quarter banks BK0 to BK7 through eight global input / output lines WGIO_UP_RPT, and the repeaters 10 corresponding to each lower area. The data is transmitted to the lower quarter banks BK0 to BK7 through eight global input / output lines WGIO_DN_RPT.

이와 같이, 도 1의 쿼터 뱅크 구조는 각 영역의 쿼터 뱅크들(BK0~BK7)로 데이터를 전달하는 글로벌 입출력 라인들(WGIO_UP_RPT,WGIO_DN_RPT)이 분할 배치되므로, 라이트 동작 전류(IDD4W) 소모가 작은 장점이 있다.As described above, in the quarter bank structure of FIG. 1, since the global input / output lines WGIO_UP_RPT and WGIO_DN_RPT, which transfer data to the quarter banks BK0 to BK7 of each region, are separately arranged, the write operation current IDD4W consumes less. There is this.

하지만, 각 뱅크(BK0~BK7)가 4개로 분할 배치되므로, 분할된 쿼터 뱅크(BK0~BK7)마다 뱅크 제어 블럭(도시되지 않음), 예를 들어, 로오 디코더(X-decorder), 컬럼 디코더(Y-decorder), 입출력 감지 증폭기, 및 라이트 드라이버 등이 필요하다. 따라서, 메모리 칩 크기가 커지고 뱅크 제어 블럭에서 소모되는 전류가 큰 단점이 있다.However, since each bank BK0 to BK7 is divided into four, a bank control block (not shown) for each divided quarter bank BK0 to BK7, for example, a row decoder (X-decorder) and a column decoder ( Y-decorder, input / output sense amplifier, and write driver. Therefore, the memory chip size is large and the current consumed in the bank control block has a large disadvantage.

이러한 쿼터 뱅크 구조의 단점을 보완하기 위해, 종래에는 도 2와 같은 하프(Half) 뱅크 구조가 제안되었다.In order to make up for the disadvantages of the quarter bank structure, a half bank structure as shown in FIG. 2 has been conventionally proposed.

즉, 도 2를 참조하면, 8 뱅크(BK0~BK7) 구조인 경우, 각 뱅크(BK0~BK7)는 두 영역에 분할 배치되며, 각 뱅크(BK0~BK7)가 분할 배치되는 영역의 상부에는 네 하프 뱅크(BK0~BK3)가 각각 배치되고, 하부에는 네 하프 뱅크(BK4~BK7)가 각각 배치된다.That is, referring to FIG. 2, in the case of the structure of 8 banks BK0 to BK7, each bank BK0 to BK7 is divided into two regions, and four banks are arranged on the upper portion of the region where the banks BK0 to BK7 are divided and arranged. Half banks BK0 to BK3 are arranged, respectively, and four half banks BK4 to BK7 are arranged below.

그리고, 상부 하프 뱅크들(BK0~BK3)과 하부 하프 뱅크들(BK4~BK7) 사이에 32개의 입출력 패드(도시되지 않음)가 배치되는 경우, 입출력 패드들은 32개의 글로벌 입출력 라인(WGIO)을 통해 각 영역에 대응되는 리피터들(20)과 연결된다. 이때, 각 영역의 리피터들(20)에는 16개의 글로벌 입출력 라인(WGIO)이 연결된다.In addition, when 32 input / output pads (not shown) are disposed between the upper half banks BK0 to BK3 and the lower half banks BK4 to BK7, the input / output pads are connected through the 32 global input / output lines WGIO. It is connected to the repeaters 20 corresponding to each area. In this case, 16 global input / output lines (WGIOs) are connected to the repeaters 20 in each region.

또한, 각 영역의 네 하프 뱅크(BK0,BK1,BK4,BK5)와 네 하프 뱅크(BK2,BK3,BK6,BK7) 사이에는 리피터들(20)를 통해 증폭된 데이터를 각 하프 뱅크(BK0~BK7)로 전달하는 16개의 글로벌 입출력 라인(RGIO_COMM)이 배치된다.In addition, the data amplified through the repeaters 20 is divided between the four half banks BK0, BK1, BK4, and BK5 and the four half banks BK2, BK3, BK6, and BK7 in each region. 16 global input / output lines RGIO_COMM are transmitted.

이와 같이, 도 2의 하프 뱅크 구조는 쿼터 뱅크 구조에 비해 분할된 뱅크 수가 반으로 줄어들므로, 각 뱅크를 제어하기 위한 제어 블럭(도시되지 않음)을 절반만 사용해도 된다. 따라서, 메모리 칩 크기가 줄어들고, 뱅크 제어 블럭에 의한 전류 소모도 줄어드는 장점이 있다.As described above, since the half bank structure of FIG. 2 is reduced in half compared to the quarter bank structure, only half of a control block (not shown) for controlling each bank may be used. Therefore, the memory chip size is reduced, and the current consumption by the bank control block is also reduced.

하지만, 리피터들(20)에서 증폭된 데이터들을 각 하프 뱅크(BK0~BK7)로 전달하는 글로벌 입출력 라인(RGIO_COMM)의 길이가 쿼터 뱅크 구조의 글로벌 입출력 라인(예컨대, WGIO_UP_RPT)에 비해 약 두 배 늘어난다.However, the length of the global input / output line RGIO_COMM that transfers the data amplified by the repeaters 20 to each half bank BK0 to BK7 is about twice that of the global input / output line of the quarter bank structure (eg, WGIO_UP_RPT). .

따라서, 종래의 하프 뱅크 구조의 반도체 메모리 장치는 쿼터 뱅크 구조에 비해 약 두 배의 라이트 동작 전류를 소모하는 문제점이 있다.Therefore, the conventional half bank structure semiconductor memory device consumes about twice the write operation current as compared to the quarter bank structure.

또한, 글로벌 입출력 라인(RGIO_COMM)의 길이가 길어지면, 글로벌 입출력 라인(WGIO_COMM)의 슬롭(slop)이 나빠져서 라이트 동작 속도가 느려지는 문제점이 있다.In addition, when the length of the global input / output line RGIO_COMM becomes long, a slop of the global input / output line WGIO_COMM may be worse, resulting in a slow operation of the write operation.

따라서, 본 발명의 목적은 하프 뱅크 구조에서 글로벌 입출력 라인에 의한 라이트 동작 전류 소모를 줄이고자 함에 있다.Accordingly, an object of the present invention is to reduce the write operation current consumption by the global input / output line in the half bank structure.

본 발명의 다른 목적은 하프 뱅크 구조에서 글로벌 입출력 라인에 의해 영향을 받는 라이트 동작 속도를 개선하고자 함에 있다.Another object of the present invention is to improve the write operation speed affected by the global input / output line in the half bank structure.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 반도체 메모리 장치는, 라이트 동작시 외부에서 입력되는 커맨드와 뱅크 어드레스를 이용하여 제어 신호를 생성하는 제어부; 및 상기 제어 신호에 응답하여 다수의 뱅크 그룹 중 어느 하나를 선택하고, 상기 선택된 뱅크 그룹으로 입출력 패드에서 전달된 데이터를 전달하는 리피터;를 포함함을 특징으로 한다.In accordance with an aspect of the present invention, a semiconductor memory device includes: a controller configured to generate a control signal using a command and a bank address input from an external device during a write operation; And a repeater for selecting any one of the plurality of bank groups in response to the control signal and transferring data transmitted from the input / output pad to the selected bank group.

여기서, 상기 제어부는 상기 커맨드에 의해 발생하는 데이터 입력 스트로브 신호가 인에이블될 때 상기 뱅크 어드레스 정보를 가진 뱅크 제어 신호의 상태에 따라 상기 다수의 뱅크 그룹 중 어느 하나의 선택을 제어함이 바람직하다.The control unit may control selection of any one of the plurality of bank groups according to a state of a bank control signal having the bank address information when the data input strobe signal generated by the command is enabled.

그리고, 상기 리피터는, 상기 제어 신호에 응답하여 상기 입출력 패드에서 전달된 데이터에 상응하는 구동 신호를 출력하는 구동 신호 발생부; 상기 구동 신호에 응답하여 상기 데이터를 구동하는 구동부; 및 상기 구동부에서 출력된 신호를 래치하고, 상기 래치된 신호를 해당 뱅크 그룹으로 전달하는 래치부;를 포함함이 바람직하다.The repeater may include a driving signal generator configured to output a driving signal corresponding to data transmitted from the input / output pad in response to the control signal; A driving unit driving the data in response to the driving signal; And a latch unit for latching a signal output from the driver and transferring the latched signal to a corresponding bank group.

상기 리피터에서, 상기 구동 신호 발생부는 상기 제어 신호가 인에이블될 때 상기 데이터에 대응하여 풀 업 구동 신호와 풀 다운 구동 신호 중 어느 하나를 인 에이블시킴이 바람직하다.In the repeater, the driving signal generator may enable one of a pull-up driving signal and a pull-down driving signal corresponding to the data when the control signal is enabled.

또한, 상기 구동부는 상기 풀 업 구동 신호가 인에이블될 때 출력단을 전원 전압 레벨로 풀 업시키고, 상기 풀 다운 구동 신호가 인에이블될 때 상기 출력단을 접지 전압 레벨로 풀 다운시킴이 바람직하다.The driver may pull up the output terminal to the power supply voltage level when the pull-up driving signal is enabled, and pull down the output terminal to the ground voltage level when the pull-down driving signal is enabled.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 일면에 따른 반도체 메모리 장치는, 라이트 동작시 발생하는 데이터 입력 스트로브 신호와 뱅크 어드레스 정보를 가진 뱅크 제어 신호에 응답하여 입출력 패드에서 전달된 데이터를 제 1 및 제 2 글로벌 입출력 라인 중 어느 하나로 전달하는 데이터 입력부; 제 1 뱅크 그룹을 이루는 뱅크들의 라이트 동작을 각각 제어하는 제 1 라이트 스트로브 신호들에 응답하여 상기 제 1 글로벌 입출력 라인에서 전달된 데이터를 상기 제 1 뱅크 그룹의 해당 뱅크로 전달하는 제 1 라이트 드라이버 그룹; 및 제 2 뱅크 그룹을 이루는 뱅크들의 라이트 동작을 각각 제어하는 제 2 라이트 스트로브 신호들에 응답하여 상기 제 2 글로벌 입출력 라인에서 전달된 데이터를 상기 제 2 뱅크 그룹의 해당 뱅크로 전달하는 제 2 라이트 드라이버 그룹;을 포함함을 특징으로 한다.In accordance with another aspect of the present invention, a semiconductor memory device may include data transmitted from an input / output pad in response to a data input strobe signal generated during a write operation and a bank control signal having bank address information. A data input unit transferring one of the first and second global input / output lines; A first write driver group transferring data transferred from the first global I / O line to a corresponding bank of the first bank group in response to first write strobe signals respectively controlling write operations of banks forming a first bank group ; And a second write driver transferring data transferred from the second global input / output line to a corresponding bank of the second bank group in response to second write strobe signals respectively controlling write operations of banks of the second bank group. Group; characterized in that it comprises a.

여기서, 상기 데이터 입력 스트로브 신호는 라이트 동작시 외부에서 입력되는 커맨드에 의해 인에이블되는 신호이고, 상기 각 라이트 스트로브 신호는 상기 커맨드와 상기 뱅크 어드레스에 의해 인에이블되는 신호임이 바람직하다.Here, the data input strobe signal is a signal enabled by a command input from the outside during the write operation, and each write strobe signal is a signal enabled by the command and the bank address.

그리고, 상기 데이터 입력부는, 상기 데이터 입력 스트로브 신호와 상기 뱅크 제어 신호를 이용하여 제 1 및 제 2 제어 신호를 생성하는 제어부; 및 상기 제 1 및 제 2 제어 신호 중 어느 하나에 응답하여 상기 입출력 패드에서 전달된 데이 터를 상기 제 1 및 제 2 글로벌 입출력 라인 중 어느 하나로 전달하는 리피터;를 포함함이 바람직하다.The data input unit may include a controller configured to generate first and second control signals using the data input strobe signal and the bank control signal; And a repeater for transferring data transmitted from the input / output pad to any one of the first and second global input / output lines in response to any one of the first and second control signals.

상기 데이터 입력부에서, 상기 제어부는 상기 데이터 입력 스트로브 신호가 인에이블될 때 상기 뱅크 제어 신호의 상태에 따라 상기 제 1 및 제 2 제어 신호 중 어느 하나를 인에이블시킴이 바람직하다.In the data input unit, the controller may enable one of the first and second control signals according to the state of the bank control signal when the data input strobe signal is enabled.

또한, 상기 제어부는, 상기 데이터 입력 스트로브 신호를 지연시키는 지연부; 상기 지연부에서 출력된 신호와 상기 뱅크 제어 신호를 낸드 조합하여 상기 제 1 제어 신호로 출력하는 제 1 낸드 게이트; 상기 뱅크 제어 신호를 반전하는 인버터; 및 상기 지연부에서 출력된 신호와 상기 인버터에서 출력된 신호를 낸드 조합하여 상기 제 2 제어 신호로 출력하는 제 2 낸드 게이트;를 포함함이 바람직하다.The controller may further include a delay unit configured to delay the data input strobe signal; A first NAND gate NAND combining the signal output from the delay unit and the bank control signal to output the first control signal; An inverter for inverting the bank control signal; And a second NAND gate NAND combining the signal output from the delay unit and the signal output from the inverter to output the second control signal.

상기 리피터는, 상기 제 1 제어 신호에 응답하여 상기 입출력 패드에서 전달된 데이터에 상응하는 제 1 풀 업 구동 신호와 제 1 풀 다운 구동 신호를 출력하는 제 1 구동 신호 발생부; 상기 제 2 제어 신호에 응답하여 상기 입출력 패드에서 전달된 데이터에 상응하는 제 2 풀 업 구동 신호와 제 2 풀 다운 구동 신호를 출력하는 제 2 구동 신호 발생부; 상기 제 1 풀 업 구동 신호와 상기 제 1 풀 다운 구동 신호 중 어느 하나에 응답하여 상기 데이터를 구동하는 제 1 구동부; 상기 제 2 풀 업 구동 신호와 상기 제 2 풀 다운 구동 신호 중 어느 하나에 응답하여 상기 데이터를 구동하는 제 2 구동부; 상기 제 1 구동부에서 출력된 신호를 래치하고, 상기 래치된 신호를 상기 제 1 글로벌 입출력 라인으로 전달하는 제 1 래치부; 및 상기 제 2 구동부에서 출력된 신호를 래치하고, 상기 래치된 신호를 상기 제 2 글로벌 입출력 라인으로 전달하는 제 2 래치부;를 포함함이 바람직하다.The repeater may include a first driving signal generator configured to output a first pull-up driving signal and a first pull-down driving signal corresponding to data transmitted from the input / output pad in response to the first control signal; A second driving signal generator for outputting a second pull-up driving signal and a second pull-down driving signal corresponding to data transmitted from the input / output pad in response to the second control signal; A first driver configured to drive the data in response to any one of the first pull-up driving signal and the first pull-down driving signal; A second driver configured to drive the data in response to one of the second pull-up driving signal and the second pull-down driving signal; A first latch unit latching a signal output from the first driver and transferring the latched signal to the first global input / output line; And a second latch unit for latching a signal output from the second driver and transferring the latched signal to the second global input / output line.

상기 리피터에서, 상기 제 1 구동 신호 발생부는 상기 제 1 제어 신호가 인에이블될 때 상기 데이터에 대응하여 상기 제 1 풀 업 구동 신호와 상기 제 1 풀 다운 구동 신호 중 어느 하나를 인에이블시키고, 상기 제 2 구동 신호 발생부는 상기 제 2 제어 신호가 인에이블될 때 상기 데이터에 대응하여 상기 제 2 풀 업 구동 신호와 상기 제 2 풀 다운 구동 신호 중 어느 하나를 인에이블시킴이 바람직하다.In the repeater, the first driving signal generator enables one of the first pull up driving signal and the first pull down driving signal in response to the data when the first control signal is enabled, Preferably, the second driving signal generator enables one of the second pull-up driving signal and the second pull-down driving signal in response to the data when the second control signal is enabled.

또한, 상기 제 1 및 제 2 구동부는 상기 제 1 및 제 2 풀 업 구동 신호가 각각 인에이블될 때 각 출력단을 전원 전압 레벨로 풀 업시키고, 상기 제 1 및 제 2 풀 다운 구동 신호가 각각 인에이블될 때 상기 각 출력단을 접지 전압 레벨로 풀 다운시킴이 바람직하다.The first and second drivers may pull up each output terminal to a power supply voltage level when the first and second pull-up driving signals are enabled, respectively, and the first and second pull-down driving signals may be It is desirable to pull down each output stage to ground voltage level when enabled.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 또 다른 일면에 따른 반도체 메모리 장치는, 입출력 패드들이 배치되는 센터 영역을 기준으로 업 뱅크 그룹과 다운 뱅크 그룹으로 나누어지는 구조에서, 상기 센터 영역에 배치되며, 라이트 동작시 발생하는 데이터 입력 스트로브 신호와 뱅크 어드레스 정보를 가진 뱅크 제어 신호를 이용하여 제 1 및 제 2 제어 신호를 생성하는 제어부; 및 상기 센터 영역에 배치되며, 상기 제 1 및 제 2 제어 신호에 응답하여 입출력 패드에서 전달된 데이터를 상기 업 뱅크 그룹과 다운 뱅크 그룹 중 어느 하나로 전달하는 리피터;를 포함함을 특징으로 한다.A semiconductor memory device according to another aspect of the present invention for achieving the above object is disposed in the center region in a structure divided into an up bank group and a down bank group based on the center region where the input / output pads are disposed. And a controller configured to generate first and second control signals using a data input strobe signal generated during a write operation and a bank control signal having bank address information. And a repeater disposed in the center area and transferring data transferred from the input / output pad to either the up bank group or the down bank group in response to the first and second control signals.

여기서, 상기 각 뱅크 그룹은 상기 리피터에서 출력된 데이터를 글로벌 입출력 라인을 통해 제공받으며, 상기 각 뱅크 그룹을 이루는 뱅크들이 상기 글로벌 입 출력 라인 그룹을 사이에 두고 대칭되게 배치됨이 바람직하다.Here, each bank group receives data output from the repeater through a global input / output line, and the banks constituting the bank groups are arranged symmetrically with the global input / output line group interposed therebetween.

그리고, 상기 제어부는 상기 데이터 입력 스트로브 신호가 인에이블될 때 상기 뱅크 제어 신호의 상태에 따라 상기 제 1 및 제 2 제어 신호 중 어느 하나를 인에이블시킴이 바람직하다.The controller may enable one of the first and second control signals according to the state of the bank control signal when the data input strobe signal is enabled.

또한, 상기 리피터는, 상기 제 1 제어 신호에 응답하여 상기 입출력 패드에서 전달된 데이터에 상응하는 제 1 풀 업 구동 신호와 제 1 풀 다운 구동 신호를 출력하는 제 1 구동 신호 발생부; 상기 제 2 제어 신호에 응답하여 상기 입출력 패드에서 전달된 데이터에 상응하는 제 2 풀 업 구동 신호와 제 2 풀 다운 구동 신호를 출력하는 제 2 구동 신호 발생부; 상기 제 1 풀 업 구동 신호와 상기 제 1 풀 다운 구동 신호 중 어느 하나에 응답하여 상기 데이터를 구동하는 제 1 구동부; 상기 제 2 풀 업 구동 신호와 상기 제 2 풀 다운 구동 신호 중 어느 하나에 응답하여 상기 데이터를 구동하는 제 2 구동부; 상기 제 1 구동부에서 출력된 신호를 래치하고, 상기 래치된 신호를 상기 업 뱅크 그룹으로 전달하는 제 1 래치부; 및 상기 제 2 구동부에서 출력된 신호를 래치하고, 상기 래치된 신호를 상기 다운 뱅크 그룹으로 전달하는 제 2 래치부;를 포함함이 바람직하다.The repeater may further include: a first driving signal generator configured to output a first pull-up driving signal and a first pull-down driving signal corresponding to data transmitted from the input / output pad in response to the first control signal; A second driving signal generator for outputting a second pull-up driving signal and a second pull-down driving signal corresponding to data transmitted from the input / output pad in response to the second control signal; A first driver configured to drive the data in response to any one of the first pull-up driving signal and the first pull-down driving signal; A second driver configured to drive the data in response to one of the second pull-up driving signal and the second pull-down driving signal; A first latch unit for latching a signal output from the first driver and transferring the latched signal to the up bank group; And a second latch unit for latching a signal output from the second driver and transferring the latched signal to the down bank group.

상기 리피터에서, 상기 제 1 구동 신호 발생부는 상기 제 1 제어 신호가 인에이블될 때 상기 데이터에 대응하여 상기 제 1 풀 업 구동 신호와 상기 제 1 풀 다운 구동 신호 중 어느 하나를 인에이블시키고, 상기 제 2 구동 신호 발생부는 상기 제 2 제어 신호가 인에이블될 때 상기 데이터에 대응하여 상기 제 2 풀 업 구동 신호와 상기 제 2 풀 다운 구동 신호 중 어느 하나를 인에이블시킴이 바람직하다.In the repeater, the first driving signal generator enables one of the first pull up driving signal and the first pull down driving signal in response to the data when the first control signal is enabled, Preferably, the second driving signal generator enables one of the second pull-up driving signal and the second pull-down driving signal in response to the data when the second control signal is enabled.

또한, 상기 제 1 및 제 2 구동부는 상기 제 1 및 제 2 풀 업 구동 신호가 각각 인에이블될 때 각 출력단을 전원 전압 레벨로 풀 업시키고, 상기 제 1 및 제 2 풀 다운 구동 신호가 각각 인에이블될 때 상기 각 출력단을 접지 전압 레벨로 풀 다운시킴이 바람직하다.The first and second drivers may pull up each output terminal to a power supply voltage level when the first and second pull-up driving signals are enabled, respectively, and the first and second pull-down driving signals may be It is desirable to pull down each output stage to ground voltage level when enabled.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 반도체 메모리 장치는 각 뱅크가 서로 다른 영역에 분할 배치되고, 상기 각 영역에서 분할된 뱅크들이 그룹으로 나누어져 그룹당 하나의 글로벌 입출력 라인을 공유하며, 라이트 동작시 입력되는 라이트 커맨드와 뱅크 어드레스에 의해 상기 글로벌 입출력 라인들 중 어느 하나가 선택되어 해당 뱅크로 데이터가 전달되는 구성을 갖는다.In the semiconductor memory device of the present invention, each bank is divided into different regions, and banks divided in each region are divided into groups to share one global input / output line per group, and write commands and bank addresses input during a write operation. By selecting any one of the global input and output lines by the data transfer to the corresponding bank.

구체적으로, 도 3을 참조하면, 본 발명의 반도체 메모리 장치는 8 뱅크(BK0~BK7) 구조이고 입출력 패드(도시되지 않음)가 32개인 경우, 각 뱅크(BK0~BK7)가 두 영역에 분할 배치되며, 상기 각 영역에서 분할된 하프 뱅크들(BK0~BK7)은 입출력 패드들이 배치되는 센터 영역을 기준으로 업 뱅크 그룹(BK0~BK3)과 다운 뱅크 그룹(BK4~BK7)으로 나누어진다.Specifically, referring to FIG. 3, when the semiconductor memory device of the present invention has an 8 bank (BK0 to BK7) structure and 32 input / output pads (not shown), each bank BK0 to BK7 is divided into two regions. The half banks BK0 to BK7 divided in each area are divided into up bank groups BK0 to BK3 and down bank groups BK4 to BK7 based on the center area where the input / output pads are disposed.

그리고, 상부에 배치된 두 하프 뱅크(BK0,BK1)와 두 하프 뱅크(BK2,BK3) 사이에는 네 하프 뱅크(BK0~BK3)로 데이터를 각각 전달하는 8개의 글로벌 입출력 라인(WGIO_UP)이 배치되고, 하부에 배치된 두 하프 뱅크(BK4,BK5)와 두 하프 뱅크(BK6,BK7) 사이에는 네 하프 뱅크(BK4~BK7)로 데이터를 각각 전달하는 8개의 글 로벌 입출력 라인(WGIO_DN)이 배치된다.In addition, eight global input / output lines WGIO_UP for transferring data to four half banks BK0 to BK3 are disposed between the two half banks BK0 and BK1 and the two half banks BK2 and BK3. In addition, eight global input / output lines (WGIO_DN) for transferring data to the four half banks BK4 to BK7 are disposed between the two half banks BK4 and BK5 and the two half banks BK6 and BK7. .

그리고, 네 뱅크(BK0~BK3)와 네 뱅크(BK4~BK7) 사이에는 데이터 입력 스트로브 신호 DIN_STROBE와 뱅크 제어 신호 WT_BAEN로써 입출력 패드에서 전달된 데이터가 8개의 글로벌 입출력 라인(WGIO_UP)과 8개의 글로벌 입출력 라인(WGIO_DN) 중 어느 하나로 전달되도록 제어하는 데이터 입력부, 즉, 제어부(30)와 리피터(32)가 배치된다.In addition, data transmitted from the input / output pad between the four banks (BK0 to BK3) and the four banks (BK4 to BK7) is the data input strobe signal DIN_STROBE and the bank control signal WT_BAEN. The data input unit, that is, the control unit 30 and the repeater 32, are controlled to be transferred to any one of the lines WGIO_DN.

여기서, 데이터 입력 스트로브 신호 DIN_STROBE는 라이트 동작시 외부에서 입력되는 커맨드에 의해 인에이블되는 신호이고, 뱅크 제어 신호 WT_BAEN는 라이트 동작시 뱅크 어드레스 정보를 가진 신호이다.Here, the data input strobe signal DIN_STROBE is a signal enabled by an external command input during the write operation, and the bank control signal WT_BAEN is a signal having bank address information during the write operation.

그리고, 제어부(30)는 리피터(32)당 하나씩 배치되거나, 둘 이상의 리피터(32)당 하나씩 배치될 수 있으며, 상황에 따라서는 하나만 배치되어도 무방하다.In addition, one control unit 30 may be arranged per repeater 32 or one per two or more repeaters 32, and only one control unit 30 may be disposed according to a situation.

또한, 리피터(32)의 수는 메모리의 프리패치(prefetch) 동작에 따라 달라질 수 있다. 예를 들어, 반도체 메모리 장치가 4비트 프리패치로 동작할 경우, 각 하프 뱅크(BK4~BK7)에 한번에 4비트 데이터가 입력되므로, 리피터(32)는 하나의 글로벌 입출력 라인(WGIO_UP)과 하나의 글로벌 입출력 라인(WGIO_DN) 사이에 4개씩 연결된다. 따라서, 총 128개의 리피터(32)가 배치된다.In addition, the number of repeaters 32 may vary according to the prefetch operation of the memory. For example, when the semiconductor memory device operates with 4-bit prefetch, 4-bit data is input to each half bank BK4 to BK7 at one time, so that the repeater 32 has one global input / output line WGIO_UP and one bit. Four are connected between the global input / output lines (WGIO_DN). Thus, a total of 128 repeaters 32 are arranged.

이러한 구조를 갖는 본 발명의 반도체 메모리 장치에서, 각 리피터(32)에서 출력된 데이터는 실질적으로 각 하프 뱅크(BK0~BK7)에 대응되는 라이트 드라이버들(34,36)을 거쳐 해당 하프 뱅크(BK0~BK7)로 전달된다.In the semiconductor memory device of the present invention having such a structure, the data output from each repeater 32 is substantially passed through the write drivers 34 and 36 corresponding to the respective half banks BK0 to BK7. ~ BK7).

이러한 제어부(30), 리피터(32), 및 라이트 드라이버들(34,36)은 구체적으 로, 도 4와 같은 구성 및 연결 관계를 갖는다.Specifically, the controller 30, the repeater 32, and the write drivers 34 and 36 have a configuration and connection relationship as illustrated in FIG. 4.

즉, 도 4를 참조하면, 제어부(30)는 데이터 입력 스트로브 신호 DIN_STROBE와 뱅크 제어 신호 WT_BAEN에 응답하여 제어 신호 WT_CTRL_UP와 제어 신호 WT_CTRL_DN 중 어느 하나를 인에이블시킨다.That is, referring to FIG. 4, the controller 30 enables one of the control signal WT_CTRL_UP and the control signal WT_CTRL_DN in response to the data input strobe signal DIN_STROBE and the bank control signal WT_BAEN.

그리고, 리피터(32)는 제어 신호 WT_CTRL_UP와 제어 신호 WT_CTRL_DN 중 어느 하나에 응답하여 입출력 패드에서 글로벌 입출력 라인(WGIO)을 경유하여 전달된 데이터를 글로벌 입출력 라인(WGIO_UP)과 글로벌 입출력 라인(WGIO_DN) 중 어느 하나로 전달한다.In addition, the repeater 32 transmits data transmitted from the input / output pad via the global input / output line WGIO in response to any one of the control signal WT_CTRL_UP and the control signal WT_CTRL_DN among the global input / output line WGIO_UP and the global input / output line WGIO_DN. Pass it to either.

상부 하프 뱅크(BK0~BK3)에 대응되는 라이트 드라이버들(WDRV0~WDRV3)은 라이트 스트로브 신호 WT_STROBE<0:3>에 각각 응답하여 글로벌 입출력 라인(WGIO_UP)으로 전달된 데이터를 로컬 입출력 라인(LIO0~LIO3)으로 각각 전달한다.The write drivers WDRV0 to WDRV3 corresponding to the upper half banks BK0 to BK3 receive data transmitted to the global input / output line WGIO_UP in response to the write strobe signals WT_STROBE <0: 3>, respectively. Each to LIO3).

또한, 하부 하프 뱅크(BK4~BK7)에 대응되는 라이트 드라이버들(WDRV4~WDRV7)은 라이트 스트로브 신호 WT_STROBE<4:7>에 각각 응답하여 글로벌 입출력 라인(WGIO_DN)으로 전달된 데이터를 로컬 입출력 라인(LIO4~LIO7)으로 각각 전달한다.In addition, the write drivers WDRV4 to WDRV7 corresponding to the lower half banks BK4 to BK7 respectively transmit data transmitted to the global input / output line WGIO_DN in response to the write strobe signal WT_STROBE <4: 7>. LIO4 ~ LIO7) respectively.

그리고, 각 로컬 입출력 라인(LIO0~LIO3)으로 전달된 데이터는 각 하프 뱅크(BK0~BK7)의 해당 메모리 셀로 저장된다.The data transferred to each of the local input / output lines LIO0 to LIO3 is stored in corresponding memory cells of the half banks BK0 to BK7.

여기서, 각 라이트 드라이버(WDRV0~WDRV7)에 입력되는 라이트 스트로브 신호 WT_STROBE<0:7>는 라이트 동작시 외부에서 입력되는 커맨드와 뱅크 어드레스에 의해 인에이블되는 신호이다.Here, the write strobe signals WT_STROBE <0: 7> input to the write drivers WDRV0 to WDRV7 are signals that are enabled by externally input commands and bank addresses during the write operation.

한편, 데이터 입력 스트로브 신호 DIN_STROBE와 뱅크 제어 신호 WT_BAEN를 이용하여 제어 신호 WT_CTRL_UP와 제어 신호 WT_CTRL_DN를 생성하는 제어부(34)는 일 예로, 도 5와 같이 구성될 수 있다.Meanwhile, the controller 34 generating the control signal WT_CTRL_UP and the control signal WT_CTRL_DN using the data input strobe signal DIN_STROBE and the bank control signal WT_BAEN may be configured as shown in FIG. 5.

도 5를 참조하면, 제어부(30)는 데이터 입력 스트로브 신호 DIN_STROBE를 지연시켜 지연 데이터 입력 스트로브 신호 DIN_STROBE_D로 출력하는 지연 소자(DL), 지연 데이터 입력 스트로브 신호 DIN_STROBE_D와 뱅크 제어 신호 WT_BAEN를 낸드 조합하여 제어 신호 WT_CTRL_UP로 출력하는 낸드 게이트(NA1), 뱅크 제어 신호 WT_BAEN를 반전하는 인버터(IV1), 및 지연 데이터 입력 스트로브 신호 DIN_STROBE_D와 인버터(IV1)에서 출력된 신호를 낸드 조합하여 제어 신호 WT_CTRL_DN로 출력하는 낸드 게이트(NA2)로 구성될 수 있다.Referring to FIG. 5, the controller 30 controls a delay element DL for outputting the delayed data input strobe signal DIN_STROBE_D by delaying the data input strobe signal DIN_STROBE, and a delayed data input strobe signal DIN_STROBE_D and a bank control signal WT_BAEN. NAND combining the NAND gate NA1 output with the signal WT_CTRL_UP, the inverter IV1 inverting the bank control signal WT_BAEN, and the signal output from the delay data input strobe signal DIN_STROBE_D and the inverter IV1 as the control signal WT_CTRL_DN. It may be configured as a gate NA2.

이때, 지연 소자(DL)는 데이터 마진을 확보하기 위해 입출력 패드를 통해 입력된 데이터가 글로벌 입출력 라인(WGIO)을 경유하여 리피터(32)에 도착하기까지 걸리는 시간만큼 데이터 입력 스트로브 신호 DIN_STROBE를 지연시킨다.At this time, the delay element DL delays the data input strobe signal DIN_STROBE by the time it takes for the data input through the input / output pad to reach the repeater 32 via the global input / output line WGIO to secure the data margin. .

상기 도 5와 같은 구성을 갖는 제어부(30)는 데이터 입력 스트로브 신호 DIN_STROBE가 인에이블될 때, 뱅크 제어 신호 WT_BAEN의 상태에 따라서 제어 신호 WT_CTRL_UP와 제어 신호 WT_CTRL_DN 중 어느 하나를 인에이블시킨다.The controller 30 having the configuration as shown in FIG. 5 enables one of the control signal WT_CTRL_UP and the control signal WT_CTRL_DN according to the state of the bank control signal WT_BAEN when the data input strobe signal DIN_STROBE is enabled.

그리고, 제어 신호들 WT_CTRL_UP, WT_CTRL_DN에 응답하여 글로벌 입출력 라인(GIO)에서 전달된 데이터를 글로벌 입출력 라인 WGIO_UP, WGIO_DN 중 어느 하나로 전달하는 리피터(32)는 일 예로, 도 6과 같이 구성될 수 있다.In addition, the repeater 32 transferring data transmitted from the global input / output line GIO to any one of the global input / output lines WGIO_UP and WGIO_DN in response to the control signals WT_CTRL_UP and WT_CTRL_DN may be configured as shown in FIG. 6.

도 6을 참조하면, 리피터(32)는 두 구동 신호 생성부(60,61), 두 구동 부(62,63), 및 두 래치부(64,65)로 구성될 수 있다.Referring to FIG. 6, the repeater 32 may include two drive signal generators 60 and 61, two drive units 62 and 63, and two latch units 64 and 65.

구동 신호 생성부(60)는 제어 신호 WT_CTRL_UP에 응답하여 글로벌 입출력 라인(WGIO)에서 전달된 데이터에 상응하는 풀 업 구동 신호 DRV_UP1와 풀 다운 구동 신호 DRV_DN1를 출력한다.The driving signal generator 60 outputs the pull-up driving signal DRV_UP1 and the pull-down driving signal DRV_DN1 corresponding to the data transmitted from the global input / output line WGIO in response to the control signal WT_CTRL_UP.

이와 같이 풀 업 구동 신호 DRV_UP1와 풀 다운 구동 신호 DRV_DN1를 생성하는 구동 신호 생성부(60)는 글로벌 입출력 라인(WGIO)에서 전달된 데이터를 반전하는 인버터(IV2), 제어 신호 WT_CTRL_UP를 반전하는 인버터(IV3), 인버터(IV2)에서 출력된 신호와 인버터(IV3)에서 출력된 신호를 낸드 조합하여 풀 업 구동 신호 DRV_UP1로 출력하는 낸드 게이트(NA3), 인버터(IV3)에서 출력된 신호와 글로벌 입출력 라인(WGIO)에서 전달된 데이터를 낸드 조합하는 낸드 게이트(NA4), 및 낸드 게이트(NA4)에서 출력된 신호를 반전하여 풀 다운 구동 신호 DRV_DN1로 출력하는 인버터(IV4)로 구성될 수 있다.As such, the drive signal generator 60 generating the pull-up driving signal DRV_UP1 and the pull-down driving signal DRV_DN1 includes an inverter IV2 for inverting data transmitted from the global input / output line WGIO and an inverter for inverting the control signal WT_CTRL_UP ( IV3), the NAND gate NA3 outputting the pull-up driving signal DRV_UP1 by NAND combining the signal output from the inverter IV2 and the signal output from the inverter IV3, and the signal output from the inverter IV3 and the global input / output line. NAND gate NA4 for NAND combining data transferred from the WGIO, and inverter IV4 for inverting the signal output from the NAND gate NA4 and outputting the pull-down driving signal DRV_DN1.

또한, 구동 신호 생성부(61)는 제어 신호 WT_CTRL_DN에 응답하여 글로벌 입출력 라인(WGIO)에서 전달된 데이터에 상응하는 풀 업 구동 신호 DRV_UP2와 풀 다운 구동 신호 DRV_DN2를 출력한다.In addition, the driving signal generator 61 outputs the pull-up driving signal DRV_UP2 and the pull-down driving signal DRV_DN2 corresponding to the data transmitted from the global input / output line WGIO in response to the control signal WT_CTRL_DN.

이와 같이 풀 업 구동 신호 DRV_UP2와 풀 다운 구동 신호 DRV_DN2를 생성하는 구동 신호 생성부(61)는 글로벌 입출력 라인(WGIO)에서 전달된 데이터를 반전하는 인버터(IV5), 제어 신호 WT_CTRL_DN를 반전하는 인버터(IV6), 인버터(IV5)에서 출력된 신호와 인버터(IV6)에서 출력된 신호를 낸드 조합하여 풀 업 구동 신호 DRV_UP2로 출력하는 낸드 게이트(NA5), 인버터(IV6)에서 출력된 신호와 글로벌 입 출력 라인(WGIO)에서 전달된 데이터를 낸드 조합하는 낸드 게이트(NA6), 및 낸드 게이트(NA6)에서 출력된 신호를 반전하여 풀 다운 구동 신호 DRV_DN2로 출력하는 인버터(IV7)로 구성될 수 있다.As described above, the driving signal generator 61 generating the pull-up driving signal DRV_UP2 and the pull-down driving signal DRV_DN2 includes an inverter IV5 for inverting data transmitted from the global input / output line WGIO and an inverter for inverting the control signal WT_CTRL_DN ( IV6), the NAND gate NA5 outputting the pull-up driving signal DRV_UP2 by NAND combining the signal output from the inverter IV5 and the signal output from the inverter IV6, and the signal output from the inverter IV6 and the global input / output. NAND gate NA6 for NAND combining data transferred from line WGIO, and inverter IV7 for inverting the signal output from NAND gate NA6 and outputting the pull-down driving signal DRV_DN2.

구동부(62)는 풀 업 구동 신호 DRV_UP1와 풀 다운 구동 신호 DRV_DN1 중 어느 하나에 응답하여 데이터를 구동시킨다.The driver 62 drives data in response to any one of the pull-up driving signal DRV_UP1 and the pull-down driving signal DRV_DN1.

이와 같이 풀 업 구동 신호 DRV_UP1와 풀 다운 구동 신호 DRV_DN1에 의해 구동이 제어되는 구동부(62)는 풀 업 구동 신호 DRV_UP1에 응답하여 출력단을 전원 전압(VDD) 레벨로 풀 업시키는 피모스(PMOS) 트랜지스터(P1)와, 풀 다운 구동 신호 DRV_DN1에 응답하여 출력단을 접지 전압(VSS) 레벨로 풀 다운시키는 엔모스(NMOS) 트랜지스터(N1)로 구성될 수 있다.As described above, the driving unit 62 controlled by the pull-up driving signal DRV_UP1 and the pull-down driving signal DRV_DN1 controls the PMOS transistor to pull up the output terminal to the power supply voltage (VDD) level in response to the pull-up driving signal DRV_UP1. P1 and an NMOS transistor N1 that pulls down the output terminal to the ground voltage VSS level in response to the pull-down driving signal DRV_DN1.

또한, 구동부(63)는 풀 업 구동 신호 DRV_UP2와 풀 다운 구동 신호 DRV_DN2 중 어느 하나에 응답하여 데이터를 구동시킨다.In addition, the driver 63 drives data in response to any one of the pull-up driving signal DRV_UP2 and the pull-down driving signal DRV_DN2.

이와 같이 풀 업 구동 신호 DRV_UP2와 풀 다운 구동 신호 DRV_DN2에 의해 구동이 제어되는 구동부(63)는 풀 업 구동 신호 DRV_UP1에 응답하여 출력단을 전원 전압(VDD) 레벨로 풀 업시키는 피모스(PMOS) 트랜지스터(P2)와, 풀 다운 구동 신호 DRV_DN1에 응답하여 출력단을 접지 전압(VSS) 레벨로 풀 다운시키는 엔모스(NMOS) 트랜지스터(N2)로 구성될 수 있다.As described above, the driving unit 63 controlled by the pull-up driving signal DRV_UP2 and the pull-down driving signal DRV_DN2 controls the PMOS transistor to pull up the output terminal to the power supply voltage VDD level in response to the pull-up driving signal DRV_UP1. P2 and an NMOS transistor N2 that pulls down the output terminal to the ground voltage VSS level in response to the pull-down driving signal DRV_DN1.

래치부(64)는 구동부(62)에서 출력된 데이터를 래치하고, 래치된 데이터를 글로벌 입출력 라인 WGIO_UP으로 전달한다.The latch unit 64 latches data output from the driver 62 and transfers the latched data to the global input / output line WGIO_UP.

이와 같이 구동부(62)를 통해 구동된 데이터를 래치하는 래치부(64)는 구동 부(62)에서 출력된 데이터를 반전하여 글로벌 입출력 라인 WGIO_UP으로 전달하는 인버터(IV8)와, 글로벌 입출력 라인 WGIO_UP으로 전달되는 데이터를 반전하여 구동부(62)의 출력단으로 전달하는 인버터(IV9)로 구성될 수 있다.In this way, the latch unit 64 latching the data driven through the driver 62 is an inverter IV8 which inverts the data output from the driver 62 and transmits the data to the global input / output line WGIO_UP and the global input / output line WGIO_UP. Inverter IV9 may be configured to invert the transmitted data and transmit the inverted data to the output terminal of the driver 62.

또한, 래치부(65)는 구동부(63)에서 출력된 데이터를 래치하고, 래치된 데이터를 글로벌 입출력 라인 WGIO_DN으로 전달한다.In addition, the latch unit 65 latches the data output from the driver 63 and transfers the latched data to the global input / output line WGIO_DN.

이와 같이 구동부(63)를 통해 구동된 데이터를 래치하는 래치부(65)는 구동부(63)에서 출력된 데이터를 반전하여 글로벌 입출력 라인 WGIO_DN으로 전달하는 인버터(IV10)와, 글로벌 입출력 라인 WGIO_DN으로 전달되는 데이터를 반전하여 구동부(63)의 출력단으로 전달하는 인버터(IV11)로 구성될 수 있다.As such, the latch unit 65 latching the data driven through the driver 63 transmits the inverter IV10 which inverts the data output from the driver 63 and transmits the data to the global input / output line WGIO_DN and the global input / output line WGIO_DN. Inverter IV11 may invert the data to be transferred to the output terminal of the driving unit 63.

상기와 같은 구성을 갖는 본 발명의 반도체 메모리 장치의 라이트 동작을 도 7을 참조하여 상세히 살펴보면 아래와 같다.A write operation of the semiconductor memory device of the present invention having the above configuration will be described in detail with reference to FIG. 7 below.

우선, 외부 커맨드와 어드레스에 의해 뱅크(BK0) 라이트 명령이 발생하면, 입출력 패드를 통해 데이터가 메모리 칩 내부로 입력된다. 여기서, 입력된 데이터는 하이 레벨임을 가정한다.First, when a bank BK0 write command is generated by an external command and an address, data is input into the memory chip through an input / output pad. Here, it is assumed that the input data is at a high level.

입출력 패드를 통해 입력된 데이터는 데이터 입력 스트로브 신호 DIN_STROBE가 인에이블될 때 글로벌 입출력 라인(WGIO)을 경유하여 리피터(32)로 입력된다.Data input through the input / output pad is input to the repeater 32 via the global input / output line WGIO when the data input strobe signal DIN_STROBE is enabled.

그리고, 데이터 입력 스트로브 신호 DIN_STROBE가 인에이블될 때, 제어부(30)는 뱅크 제어 신호 WT_BAEN의 상태에 따라 제어 신호 WT_CTRL_UP와 제어 신호 WT_CTRL_DN 중 어느 하나를 인에이블시킨다.When the data input strobe signal DIN_STROBE is enabled, the controller 30 enables one of the control signal WT_CTRL_UP and the control signal WT_CTRL_DN according to the state of the bank control signal WT_BAEN.

뱅크(BK0) 라이트시 뱅크 제어 신호 WT_BAEN가 하이 레벨을 갖는다고 가정하 면, 뱅크 제어 신호 WT_BAEN가 하이 레벨일 때 제어 신호 WT_CTRL_UP가 인에이블된다. 이때, 제어 신호 WT_CTRL_UP는 지연 데이터 입력 스트로브 신호 DIN_STROBE에 대응하여 데이터 입력 스트로브 신호 DIN_STROBE가 인에이블된 후 소정 시간 뒤에 인에이블된다.Assuming that the bank control signal WT_BAEN has a high level when the bank BK0 is written, the control signal WT_CTRL_UP is enabled when the bank control signal WT_BAEN has a high level. At this time, the control signal WT_CTRL_UP is enabled after a predetermined time after the data input strobe signal DIN_STROBE is enabled in response to the delay data input strobe signal DIN_STROBE.

이와 같이 제어 신호 WT_CTRL_UP가 인에이블되면, 글로벌 입출력 라인(WGIO)에서 전달된 데이터는 리피터(32)를 통해 증폭 및 래치된 후 글로벌 입출력 라인(WGIO_UP)으로 전달되고, 글로벌 입출력 라인(WGIO_UP)으로 전달된 데이터는 라이트 드라이버(WDRV0)을 통해 증폭된 후 하프 뱅크(BK0)로 전달된다.As such, when the control signal WT_CTRL_UP is enabled, the data transmitted from the global input / output line (WGIO) is amplified and latched through the repeater 32, and then transferred to the global input / output line (WGIO_UP), and transferred to the global input / output line (WGIO_UP). The data is amplified by the write driver WDRV0 and then transferred to the half bank BK0.

뱅크(BK0) 라이트 이후 소정 시간 뒤에 뱅크(BK4) 라이트 명령이 발생하면, 마찬가지로 입출력 패드를 통해 데이터가 메모리 칩 내부로 입력된다. 여기서, 입력된 데이터는 로우 레벨임을 가정한다.When the bank BK4 write command occurs a predetermined time after the bank BK0 write, data is similarly inputted into the memory chip through the input / output pad. Here, it is assumed that the input data is at a low level.

입출력 패드를 통해 입력된 데이터는 데이터 입력 스트로브 신호 DIN_STROBE가 인에이블될 때 글로벌 입출력 라인(WGIO)을 경유하여 리피터(32)로 입력된다.Data input through the input / output pad is input to the repeater 32 via the global input / output line WGIO when the data input strobe signal DIN_STROBE is enabled.

그리고, 데이터 입력 스트로브 신호 DIN_STROBE가 인에이블될 때, 제어부(30)는 제어 신호 WT_CTRL_DN를 인에이블시킨다.Then, when the data input strobe signal DIN_STROBE is enabled, the controller 30 enables the control signal WT_CTRL_DN.

이와 같이 제어 신호 WT_CTRL_DN가 인에이블되면, 글로벌 입출력 라인(WGIO)에서 전달된 데이터는 리피터(32)를 통해 증폭 및 래치된 후 글로벌 입출력 라인(WGIO_DN)으로 전달되고, 글로벌 입출력 라인(WGIO_DN)으로 전달된 데이터는 라이트 드라이버(WDRV4)을 통해 증폭된 후 하프 뱅크(BK4)로 전달된다.As such, when the control signal WT_CTRL_DN is enabled, the data transmitted from the global input / output line (WGIO) is amplified and latched through the repeater 32 and then transferred to the global input / output line (WGIO_DN), and transmitted to the global input / output line (WGIO_DN). The data is amplified by the write driver WDRV4 and then transferred to the half bank BK4.

이상에서 살펴본 바와 같이, 본 발명의 반도체 메모리 장치는 글로벌 입출력 라인(WRIO)의 데이터를 제어부(30)와 리피터(32)에 의해 서로 다른 글로벌 입출력 라인(WGIO_UP,WGIO_DN) 중 어느 하나로 전달한다.As described above, the semiconductor memory device of the present invention transfers data of the global input / output line WRIO to one of the different global input / output lines WGIO_UP and WGIO_DN by the control unit 30 and the repeater 32.

그리고, 글로벌 입출력 라인(WGIO_UP)으로 데이터가 전달되면, 상부 하프 뱅크들(BK0~BK3)에 대응되는 라이트 드라이버들(WDRV0~WDRV3)이 동작하여 해당 하프 뱅크로 데이터를 전달하고, 글로벌 입출력 라인(WGIO_DN)으로 데이터가 전달되면, 하부 하프 뱅크들(BK4~BK7)에 대응되는 라이트 드라이버들(WDRV4~WDRV7)이 동작하여 해당 하프 뱅크로 데이터를 전달한다.When data is transferred to the global input / output line WGIO_UP, the write drivers WDRV0 to WDRV3 corresponding to the upper half banks BK0 to BK3 operate to transfer data to the corresponding half banks, and the global input / output line WGIO_UP operates. When data is transferred to WGIO_DN, the write drivers WDRV4 to WDRV7 corresponding to the lower half banks BK4 to BK7 operate to transfer data to the corresponding half banks.

즉, 라이트 드라이버들에 연결된 글로벌 입출력 라인이 상부와 하부에 나누어져 배치되므로, 글로벌 입출력 라인의 길이가 종래의 하프 뱅크 구조보다 짧아진다. 따라서, 라이트 동작 전류 소모가 줄어들 수 있는 효과가 있다.That is, since the global input / output lines connected to the write drivers are disposed in the upper and lower portions, the length of the global input / output lines is shorter than that of the conventional half bank structure. Therefore, there is an effect that the light operating current consumption can be reduced.

또한, 글로벌 입출력 라인의 길이가 종래보다 짧아져서 글로벌 입출력 라인의 슬롭이 개선되므로, 데이터 엑세스 타임이 줄어들고, 글로벌 입출력 라인에 연결되는 라이트 드라이버들의 전류 소모도 줄어들 수 있는 효과가 있다.In addition, since the length of the global input / output line is shorter than that of the related art, the slope of the global input / output line is improved, thereby reducing the data access time and reducing the current consumption of the write drivers connected to the global input / output line.

그리고, 글로벌 입출력 라인에 연결되는 라이트 드라이버의 수가 종래에 비해 줄어들므로, 라이트 드라이버들의 정션 로딩이 줄어들어 데이터 라이트 타임이 줄어들 수 있는 효과가 있다.In addition, since the number of write drivers connected to the global input / output line is reduced in comparison with the related art, the junction loading of the write drivers is reduced, thereby reducing the data write time.

아울러, 본 발명의 반도체 메모리 장치는 하프 뱅크 구조이므로, 쿼터 뱅크 구조에 비해 분할된 뱅크 수가 반으로 줄어든다. 따라서, 각 뱅크를 제어하기 위한 제어 블럭이 쿼터 뱅크 구조에 비해 절반만 배치되므로, 메모리 칩 크기가 줄어들고, 제어 블럭에 의한 전류 소모도 줄어들 수 있는 효과가 있다.In addition, since the semiconductor memory device of the present invention has a half bank structure, the number of divided banks is reduced by half compared to the quarter bank structure. Therefore, since only a control block for controlling each bank is disposed in half compared to the quarter bank structure, the size of the memory chip is reduced and the current consumption by the control block can be reduced.

한편, 본 발명은 하프 뱅크 구조뿐만 아니라 다른 다양한 뱅크 구조에서도 적용이 가능하다. 예를 들어, 본 발명의 반도체 메모리 장치는 다수의 뱅크를 포함하는 경우, 상기 뱅크들이 최소한 둘 이상의 뱅크 그룹으로 나누어져 소정 간격 이격되게 배치되고, 뱅크 그룹당 하나의 글로벌 입출력 라인을 공유하는 구조를 가질 수 있다.Meanwhile, the present invention can be applied to not only a half bank structure but also various other bank structures. For example, when the semiconductor memory device of the present invention includes a plurality of banks, the banks may be divided into at least two bank groups and disposed at predetermined intervals, and have a structure in which one global input / output line is shared per bank group. Can be.

즉, 본 발명의 반도체 메모리 장치는 다수의 뱅크를 소정 그룹으로 나누어 각 뱅크 그룹에 해당되는 글로벌 입출력 라인을 배치하고, 데이터 입력 스트로브 신호 DIN_STROBE와 뱅크 제어 신호 WT_BAEN를 이용하여 상기 각 뱅크 그룹에 연결되는 글로벌 입출력 라인 중 어느 하나가 선택되도록 제어한다.That is, the semiconductor memory device of the present invention divides a plurality of banks into predetermined groups to arrange global input / output lines corresponding to each bank group, and is connected to each bank group by using a data input strobe signal DIN_STROBE and a bank control signal WT_BAEN. Control to select one of the global input and output lines.

따라서, 글로벌 입출력 라인의 길이가 짧게 배치될 수 있으며, 상기 글로벌 입출력 라인에 연결되는 라이트 드라이버의 수도 줄일 수 있으므로, 고속 동작이 가능한 효과가 있다.Accordingly, the length of the global input / output line may be short, and the number of write drivers connected to the global input / output line may be reduced, thereby enabling high speed operation.

이와 같이, 본 발명은 각 리피터에서 출력된 데이터를 해당 뱅크로 전달하는 글로벌 입출력 라인을 분할 배치함으로써, 라이트 동작 전류 소모를 줄일 수 있는 효과가 있다.As described above, the present invention has the effect of reducing the write operation current consumption by dividing the global input and output lines for transferring the data output from each repeater to the corresponding bank.

그리고, 본 발명은 메모리 칩 내에 배치되는 서로 다른 뱅크들을 최소한 둘 이상의 그룹으로 나누고, 각 리피터에서 출력된 데이터가 서로 다른 글로벌 입출력 라인을 통해 해당 뱅크 그룹으로 전달되도록 함으로써, 글로벌 입출력 라인의 길이가 줄어들어 데이터 처리 속도가 향상되는 효과가 있다.In addition, the present invention divides different banks disposed in a memory chip into at least two groups, and transmits data output from each repeater to a corresponding bank group through different global I / O lines, thereby reducing the length of the global I / O lines. The data processing speed is improved.

또한, 본 발명은 라이트 드라이버들이 최소한 둘 이상의 그룹으로 나누어져 서로 다른 글로벌 입출력 라인에 연결되도록 배치함으로써, 라이트 드라이버의 정션에 의한 라인 로딩이 줄어들어 데이터 처리 속도가 향상되는 효과가 있다.In addition, the present invention is arranged in such a way that the write drivers are divided into at least two groups to be connected to different global input and output lines, thereby reducing the line loading by the junction of the write driver, thereby improving the data processing speed.

또한, 본 발명은 라이트 드라이버들과 리피터 사이에 배치되는 글로벌 입출력 라인의 길이를 짧게 배치함으로써, 라이트 드라이버의 구동 시간이 짧아도 충분한 레벨의 데이터가 뱅크로 전달될 수 있으므로, 라이트 드라이버에 의한 전류 소모가 줄어드는 효과가 있다.In addition, the present invention shortens the length of the global input / output line disposed between the write drivers and the repeater, so that even if the driving time of the write driver is short, sufficient level of data can be transferred to the bank, thereby reducing current consumption by the write driver. It has a decreasing effect.

아울러, 본 발명은 뱅크를 둘로 분할 배치하는 하프 뱅크 구조에서 라이트 드라이버들과 리피터 사이에 배치되는 글로벌 입출력 라인의 길이를 짧게 배치함으로써, 뱅크를 넷으로 분할 배치하는 쿼터 뱅크 구조에 비해 고집적, 및 저전력이 가능한 동시에 글로벌 입출력 라인의 길이에 의해 데이터 처리 속도 줄어는 것을 방지할 수 있는 효과가 있다.In addition, the present invention provides a higher integration and lower power than a quarter bank structure in which banks are divided into four by shortening the length of a global input / output line disposed between write drivers and repeaters in a half bank structure in which banks are divided into two. At the same time, the data processing speed can be prevented from being reduced by the length of the global input / output line.

본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.While the invention has been shown and described with reference to specific embodiments, the invention is not limited thereto, and the invention is not limited to the scope of the invention as defined by the following claims. Those skilled in the art will readily appreciate that modifications and variations can be made.

Claims (19)

다수의 뱅크 그룹을 포함하는 반도체 메모리 장치에 있어서,In a semiconductor memory device including a plurality of bank groups, 라이트 동작시 외부에서 입력되는 커맨드와 뱅크 어드레스를 이용하여 제어 신호를 생성하는 제어부; 및A controller configured to generate a control signal by using an externally input command and a bank address during a write operation; And 상기 제어 신호에 응답하여 상기 다수의 뱅크 그룹 중 어느 하나를 선택하고, 상기 선택된 뱅크 그룹으로 입출력 패드에서 전달된 데이터를 전달하는 리피터;를 포함함을 특징으로 하는 반도체 메모리 장치.And a repeater for selecting any one of the plurality of bank groups in response to the control signal and transferring data transmitted from an input / output pad to the selected bank group. 제 1 항에 있어서,The method of claim 1, 상기 제어부는 상기 커맨드에 의해 발생하는 데이터 입력 스트로브 신호가 인에이블될 때 상기 뱅크 어드레스 정보를 가진 뱅크 제어 신호의 상태에 따라 상기 다수의 뱅크 그룹 중 어느 하나의 선택을 제어함을 특징으로 하는 반도체 메모리 장치.And the controller controls selection of any one of the plurality of bank groups according to a state of a bank control signal having the bank address information when the data input strobe signal generated by the command is enabled. Device. 제 1 항에 있어서,The method of claim 1, 상기 리피터는,The repeater, 상기 제어 신호에 응답하여 상기 입출력 패드에서 전달된 데이터에 상응하는 구동 신호를 출력하는 구동 신호 발생부;A driving signal generator for outputting a driving signal corresponding to the data transmitted from the input / output pad in response to the control signal; 상기 구동 신호에 응답하여 상기 데이터를 구동하는 구동부; 및A driving unit driving the data in response to the driving signal; And 상기 구동부에서 출력된 신호를 래치하고, 상기 래치된 신호를 해당 뱅크 그룹으로 전달하는 래치부;를 포함함을 특징으로 하는 반도체 메모리 장치.And a latch unit for latching a signal output from the driver and transferring the latched signal to a corresponding bank group. 제 3 항에 있어서,The method of claim 3, wherein 상기 구동 신호 발생부는 상기 제어 신호가 인에이블될 때 상기 데이터에 대응하여 풀 업 구동 신호와 풀 다운 구동 신호 중 어느 하나를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.And the driving signal generator enables one of a pull-up driving signal and a pull-down driving signal in response to the data when the control signal is enabled. 제 4 항에 있어서,The method of claim 4, wherein 상기 구동부는 상기 풀 업 구동 신호가 인에이블될 때 출력단을 전원 전압 레벨로 풀 업시키고, 상기 풀 다운 구동 신호가 인에이블될 때 상기 출력단을 접지 전압 레벨로 풀 다운시킴을 특징으로 하는 반도체 메모리 장치.The driving unit pulls up an output terminal to a power supply voltage level when the pull-up driving signal is enabled, and pulls down the output terminal to a ground voltage level when the pull-down driving signal is enabled. . 라이트 동작시 발생하는 데이터 입력 스트로브 신호와 뱅크 어드레스 정보를 가진 뱅크 제어 신호에 응답하여 입출력 패드에서 전달된 데이터를 제 1 및 제 2 글로벌 입출력 라인 중 어느 하나로 전달하는 데이터 입력부;A data input unit configured to transfer data transmitted from the input / output pad to any one of the first and second global input / output lines in response to a data input strobe signal generated during a write operation and a bank control signal having bank address information; 제 1 뱅크 그룹을 이루는 뱅크들의 라이트 동작을 각각 제어하는 제 1 라이트 스트로브 신호들에 응답하여 상기 제 1 글로벌 입출력 라인에서 전달된 데이터를 상기 제 1 뱅크 그룹의 해당 뱅크로 전달하는 제 1 라이트 드라이버 그룹; 및A first write driver group transferring data transferred from the first global I / O line to a corresponding bank of the first bank group in response to first write strobe signals respectively controlling write operations of banks forming a first bank group ; And 제 2 뱅크 그룹을 이루는 뱅크들의 라이트 동작을 각각 제어하는 제 2 라이 트 스트로브 신호들에 응답하여 상기 제 2 글로벌 입출력 라인에서 전달된 데이터를 상기 제 2 뱅크 그룹의 해당 뱅크로 전달하는 제 2 라이트 드라이버 그룹;을 포함함을 특징으로 하는 반도체 메모리 장치.A second write driver transferring data transferred from the second global input / output line to a corresponding bank of the second bank group in response to second write strobe signals respectively controlling write operations of the banks forming the second bank group; And a group. 제 6 항에 있어서,The method of claim 6, 상기 데이터 입력 스트로브 신호는 라이트 동작시 외부에서 입력되는 커맨드에 의해 인에이블되는 신호이고, 상기 각 라이트 스트로브 신호는 상기 커맨드와 상기 뱅크 어드레스에 의해 인에이블되는 신호임을 특징으로 하는 반도체 메모리 장치.And the data input strobe signal is a signal enabled by a command input externally during a write operation, and each write strobe signal is a signal enabled by the command and the bank address. 제 6 항에 있어서,The method of claim 6, 상기 데이터 입력부는,The data input unit, 상기 데이터 입력 스트로브 신호와 상기 뱅크 제어 신호를 이용하여 제 1 및 제 2 제어 신호를 생성하는 제어부; 및A controller configured to generate first and second control signals using the data input strobe signal and the bank control signal; And 상기 제 1 및 제 2 제어 신호 중 어느 하나에 응답하여 상기 입출력 패드에서 전달된 데이터를 상기 제 1 및 제 2 글로벌 입출력 라인 중 어느 하나로 전달하는 리피터;를 포함함을 특징으로 하는 반도체 메모리 장치.And a repeater for transferring data transmitted from the input / output pad to any one of the first and second global input / output lines in response to any one of the first and second control signals. 제 8 항에 있어서,The method of claim 8, 상기 제어부는 상기 데이터 입력 스트로브 신호가 인에이블될 때 상기 뱅크 제어 신호의 상태에 따라 상기 제 1 및 제 2 제어 신호 중 어느 하나를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.And the controller enables one of the first and second control signals according to the state of the bank control signal when the data input strobe signal is enabled. 제 9 항에 있어서,The method of claim 9, 상기 제어부는,The control unit, 상기 데이터 입력 스트로브 신호를 지연시키는 지연부;A delay unit for delaying the data input strobe signal; 상기 지연부에서 출력된 신호와 상기 뱅크 제어 신호를 낸드 조합하여 상기 제 1 제어 신호로 출력하는 제 1 낸드 게이트;A first NAND gate NAND combining the signal output from the delay unit and the bank control signal to output the first control signal; 상기 뱅크 제어 신호를 반전하는 인버터; 및An inverter for inverting the bank control signal; And 상기 지연부에서 출력된 신호와 상기 인버터에서 출력된 신호를 낸드 조합하여 상기 제 2 제어 신호로 출력하는 제 2 낸드 게이트;를 포함함을 특징으로 하는 반도체 메모리 장치.And a second NAND gate NAND combining the signal output from the delay unit and the signal output from the inverter to output the second control signal. 제 8 항에 있어서,The method of claim 8, 상기 리피터는,The repeater, 상기 제 1 제어 신호에 응답하여 상기 입출력 패드에서 전달된 데이터에 상응하는 제 1 풀 업 구동 신호와 제 1 풀 다운 구동 신호를 출력하는 제 1 구동 신호 발생부;A first driving signal generator for outputting a first pull-up driving signal and a first pull-down driving signal corresponding to data transmitted from the input / output pad in response to the first control signal; 상기 제 2 제어 신호에 응답하여 상기 입출력 패드에서 전달된 데이터에 상응하는 제 2 풀 업 구동 신호와 제 2 풀 다운 구동 신호를 출력하는 제 2 구동 신 호 발생부;A second driving signal generator for outputting a second pull-up driving signal and a second pull-down driving signal corresponding to data transmitted from the input / output pad in response to the second control signal; 상기 제 1 풀 업 구동 신호와 상기 제 1 풀 다운 구동 신호 중 어느 하나에 응답하여 상기 데이터를 구동하는 제 1 구동부;A first driver configured to drive the data in response to any one of the first pull-up driving signal and the first pull-down driving signal; 상기 제 2 풀 업 구동 신호와 상기 제 2 풀 다운 구동 신호 중 어느 하나에 응답하여 상기 데이터를 구동하는 제 2 구동부;A second driver configured to drive the data in response to one of the second pull-up driving signal and the second pull-down driving signal; 상기 제 1 구동부에서 출력된 신호를 래치하고, 상기 래치된 신호를 상기 제 1 글로벌 입출력 라인으로 전달하는 제 1 래치부; 및A first latch unit latching a signal output from the first driver and transferring the latched signal to the first global input / output line; And 상기 제 2 구동부에서 출력된 신호를 래치하고, 상기 래치된 신호를 상기 제 2 글로벌 입출력 라인으로 전달하는 제 2 래치부;를 포함함을 특징으로 하는 반도체 메모리 장치.And a second latch unit latching a signal output from the second driver and transferring the latched signal to the second global input / output line. 제 11 항에 있어서,The method of claim 11, 상기 제 1 구동 신호 발생부는 상기 제 1 제어 신호가 인에이블될 때 상기 데이터에 대응하여 상기 제 1 풀 업 구동 신호와 상기 제 1 풀 다운 구동 신호 중 어느 하나를 인에이블시키고, 상기 제 2 구동 신호 발생부는 상기 제 2 제어 신호가 인에이블될 때 상기 데이터에 대응하여 상기 제 2 풀 업 구동 신호와 상기 제 2 풀 다운 구동 신호 중 어느 하나를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.The first driving signal generator enables one of the first pull-up driving signal and the first pull-down driving signal in response to the data when the first control signal is enabled, and the second driving signal. And the generation unit enables one of the second pull-up driving signal and the second pull-down driving signal in response to the data when the second control signal is enabled. 제 11 항에 있어서,The method of claim 11, 상기 제 1 및 제 2 구동부는 상기 제 1 및 제 2 풀 업 구동 신호가 각각 인에이블될 때 각 출력단을 전원 전압 레벨로 풀 업시키고, 상기 제 1 및 제 2 풀 다운 구동 신호가 각각 인에이블될 때 상기 각 출력단을 접지 전압 레벨로 풀 다운시킴을 특징으로 하는 반도체 메모리 장치.The first and second drivers may pull up each output terminal to a power supply voltage level when the first and second pull-up driving signals are enabled, respectively, and the first and second pull-down driving signals may be enabled. And pulling down each of the output terminals to a ground voltage level. 입출력 패드들이 배치되는 센터 영역을 기준으로 업 뱅크 그룹과 다운 뱅크 그룹으로 나누어지는 반도체 메모리 장치에 있어서,A semiconductor memory device which is divided into an up bank group and a down bank group based on a center area in which input / output pads are disposed, 상기 센터 영역에 배치되며, 라이트 동작시 발생하는 데이터 입력 스트로브 신호와 뱅크 어드레스 정보를 가진 뱅크 제어 신호를 이용하여 제 1 및 제 2 제어 신호를 생성하는 제어부; 및A control unit arranged in the center area to generate first and second control signals using a data input strobe signal generated during a write operation and a bank control signal having bank address information; And 상기 센터 영역에 배치되며, 상기 제 1 및 제 2 제어 신호에 응답하여 입출력 패드에서 전달된 데이터를 상기 업 뱅크 그룹과 다운 뱅크 그룹 중 어느 하나로 전달하는 리피터;를 포함함을 특징으로 하는 반도체 메모리 장치.And a repeater disposed in the center area and transferring the data transmitted from the input / output pad to any one of the up bank group and the down bank group in response to the first and second control signals. . 제 14 항에 있어서,The method of claim 14, 상기 각 뱅크 그룹은 상기 리피터에서 출력된 데이터를 글로벌 입출력 라인을 통해 제공받으며, 상기 각 뱅크 그룹을 이루는 뱅크들이 상기 글로벌 입출력 라인 그룹을 사이에 두고 대칭되게 배치됨을 특징으로 하는 반도체 메모리 장치.Wherein each bank group receives data output from the repeater through a global input / output line, and banks constituting the bank group are symmetrically arranged with the global input / output line group interposed therebetween. 제 14 항에 있어서,The method of claim 14, 상기 제어부는 상기 데이터 입력 스트로브 신호가 인에이블될 때 상기 뱅크 제어 신호의 상태에 따라 상기 제 1 및 제 2 제어 신호 중 어느 하나를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.And the controller enables one of the first and second control signals according to the state of the bank control signal when the data input strobe signal is enabled. 제 14 항에 있어서,The method of claim 14, 상기 리피터는,The repeater, 상기 제 1 제어 신호에 응답하여 상기 입출력 패드에서 전달된 데이터에 상응하는 제 1 풀 업 구동 신호와 제 1 풀 다운 구동 신호를 출력하는 제 1 구동 신호 발생부;A first driving signal generator for outputting a first pull-up driving signal and a first pull-down driving signal corresponding to data transmitted from the input / output pad in response to the first control signal; 상기 제 2 제어 신호에 응답하여 상기 입출력 패드에서 전달된 데이터에 상응하는 제 2 풀 업 구동 신호와 제 2 풀 다운 구동 신호를 출력하는 제 2 구동 신호 발생부;A second driving signal generator for outputting a second pull-up driving signal and a second pull-down driving signal corresponding to data transmitted from the input / output pad in response to the second control signal; 상기 제 1 풀 업 구동 신호와 상기 제 1 풀 다운 구동 신호 중 어느 하나에 응답하여 상기 데이터를 구동하는 제 1 구동부;A first driver configured to drive the data in response to any one of the first pull-up driving signal and the first pull-down driving signal; 상기 제 2 풀 업 구동 신호와 상기 제 2 풀 다운 구동 신호 중 어느 하나에 응답하여 상기 데이터를 구동하는 제 2 구동부;A second driver configured to drive the data in response to one of the second pull-up driving signal and the second pull-down driving signal; 상기 제 1 구동부에서 출력된 신호를 래치하고, 상기 래치된 신호를 상기 업 뱅크 그룹으로 전달하는 제 1 래치부; 및A first latch unit for latching a signal output from the first driver and transferring the latched signal to the up bank group; And 상기 제 2 구동부에서 출력된 신호를 래치하고, 상기 래치된 신호를 상기 다운 뱅크 그룹으로 전달하는 제 2 래치부;를 포함함을 특징으로 하는 반도체 메모리 장치.And a second latch unit for latching a signal output from the second driver and transferring the latched signal to the down bank group. 제 17 항에 있어서,The method of claim 17, 상기 제 1 구동 신호 발생부는 상기 제 1 제어 신호가 인에이블될 때 상기 데이터에 대응하여 상기 제 1 풀 업 구동 신호와 상기 제 1 풀 다운 구동 신호 중 어느 하나를 인에이블시키고, 상기 제 2 구동 신호 발생부는 상기 제 2 제어 신호가 인에이블될 때 상기 데이터에 대응하여 상기 제 2 풀 업 구동 신호와 상기 제 2 풀 다운 구동 신호 중 어느 하나를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.The first driving signal generator enables one of the first pull-up driving signal and the first pull-down driving signal in response to the data when the first control signal is enabled, and the second driving signal. And the generation unit enables one of the second pull-up driving signal and the second pull-down driving signal in response to the data when the second control signal is enabled. 제 17 항에 있어서,The method of claim 17, 상기 제 1 및 제 2 구동부는 상기 제 1 및 제 2 풀 업 구동 신호가 각각 인에이블될 때 각 출력단을 전원 전압 레벨로 풀 업시키고, 상기 제 1 및 제 2 풀 다운 구동 신호가 각각 인에이블될 때 상기 각 출력단을 접지 전압 레벨로 풀 다운시킴을 특징으로 하는 반도체 메모리 장치.The first and second drivers may pull up each output terminal to a power supply voltage level when the first and second pull-up driving signals are enabled, respectively, and the first and second pull-down driving signals may be enabled. And pulling down each of the output terminals to a ground voltage level.
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