KR100857430B1 - Circuit for inputting and?outputting Data of Semiconductor Memory Apparatus obtainable signal margin - Google Patents

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Abstract

신호 마진을 확보할 수 있는 반도체 메모리 소자의 데이터 입출력 장치를 개시한다. 개시된 본 발명의 데이터 입출력 장치는, 복수의 데이터가 입력되는 파이프래치 유닛, 및 파이프래치 유닛의 데이터 입출력을 제어하는 파이프래치 제어유닛을 포함한다. 파이프래치 제어유닛은 상기 파이프래치 유닛의 데이터 입출력 타이밍을 제어하는 신호를 생성하는 파이프래치 제어신호 생성부, 상기 파이프래치 제어신호의 윈도우를 선택적으로 조절하는 파이프입력 제어신호 조절부, 및 파이프래치 제어신호 생성부 및 파이프입력 제어신호 조절부의 입력부에 설치되어 상기 파이프래치 제어신호 조절부의 동작을 제어하는 제어부를 포함한다.

Figure R1020060132727

윈도우 조절, 파이프 래치, 타이밍

A data input / output device of a semiconductor memory element capable of securing a signal margin is disclosed. The data input / output device of the present invention includes a pipe latch unit into which a plurality of data is input, and a pipe latch control unit to control data input / output of the pipe latch unit. The pipe latch control unit includes a pipe latch control signal generator for generating a signal for controlling data input / output timing of the pipe latch unit, a pipe input control signal controller for selectively adjusting a window of the pipe latch control signal, and a pipe latch control. And a controller installed at an input of a signal generator and a pipe input control signal controller to control an operation of the pipe latch control signal controller.

Figure R1020060132727

Window Adjustment, Pipe Latches, Timing

Description

신호 마진을 확보할 수 있는 반도체 메모리 장치의 데이터 입출력 회로{Circuit for inputting and　outputting Data of Semiconductor Memory Apparatus obtainable signal margin} Circuit for inputting and outputting Data of Semiconductor Memory Apparatus obtainable signal margin

도 1은 본 발명의 실시예에 따른 반도체 메모리 소자의 데이터 입출력 장치를 보여주는 블록도, 1 is a block diagram illustrating a data input / output device of a semiconductor memory device according to an embodiment of the present invention;

도 2는 본 발명의 실시예에 따른 파이프래치 제어유닛을 보여주는 블록도, Figure 2 is a block diagram showing a pipe latch control unit according to an embodiment of the present invention,

도 3은 도 2의 윈도우 조절부를 상세하게 나타낸 회로도, 및 3 is a circuit diagram illustrating in detail the window control unit of FIG. 2, and

도 4는 본 발명의 다른 실시예에 따른 파이프래치 제어유닛을 보여주는 블록도이다. Figure 4 is a block diagram showing a pipe latch control unit according to another embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>

100 : 메모리 셀 110 : 컬럼 제어 유닛100 memory cell 110 column control unit

140 : 파이프래치 유닛 150 : 파이프래치 제어 유닛 140: pipe latch unit 150: pipe latch control unit

160 : 파이프래치 제어신호 생성부　160: pipe latch control signal generation unit

170 : 파이프래치 제어신호 조절부 170: pipe latch control signal adjusting unit

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 신호 마진을 확보할 수 있는 반도체 메모리 소자의 데이터 입출력 회로에 관한 것이다. The present invention relates to a semiconductor memory device, and more particularly, to a data input / output circuit of a semiconductor memory device capable of securing a signal margin.

디램(DRAM)과 같은 반도체 메모리 장치는 넓은 면적에 배치되는 다수의 정보 저장용 메모리 셀들을 포함한다.　 이러한 반도체 메모리 소자는 메모리 셀 들중 특정 메모리 셀에 기록된 정보를 독출(read)하거나 혹은 원하는 정보를 기입(write)할 수 있다. A semiconductor memory device, such as a DRAM, includes a plurality of information storage memory cells disposed in a large area. Such a semiconductor memory device may read information written in a specific memory cell among memory cells or write desired information.

이와 같은 반도체 메모리 장치들은 상기와 같은 정보의 독출 및 기입을 위해 계층적 구조로 형성되는 여러 단계의 데이터 라인 쌍들을 구비하고 있으며, 상기 데이터 라인 쌍들에 의해 선택되는 메모리 셀의 데이터가 외부로 출력된다.　 또한, 전송되는 데이터 값은 쌍을 이루는 2개의 데이터 라인의 전위의 대소 관계로 인식된다. 이때, 쌍을 이루는 2개의 데이터 라인의 전위차는 긴 길이의 버스 라인을 통과하면서 미세하게 약화될 수 있다. 상기 약화되는 데이터 라인쌍들의 전압차는 센스 앰프(Sense amp)에 의해 증폭되어 로직 로우 또는 로직 하이를 나타낸다. Such semiconductor memory devices have a plurality of data line pairs formed in a hierarchical structure for reading and writing the above information, and data of a memory cell selected by the data line pairs is output to the outside. . In addition, the data value to be transmitted is recognized as a magnitude relationship between the potentials of the two paired data lines. At this time, the potential difference between the two paired data lines may be slightly weakened while passing through the long bus line. The voltage difference between the weakened data line pairs is amplified by a sense amplifier to indicate logic low or logic high.

여기서, 일반적인 디램 소자의 데이터 독출은 다음과 같은 방식으로 진행될 수 있다.　 Here, data reading of a general DRAM device may be performed in the following manner.

독출된 데이터는 로컬 입출력 라인쌍(LIO, /LIO)을 통해 입출력 센스 앰프로 전달된다. 상기 입출력 센스 앰프는 상기 로컬 입출력 라인쌍(LIO,/LIO)의 신호를 증폭시키고, 증폭된 데이터들은 컬럼 선택 제어부에서 제공되는 입출력 스트로브(IOSTB)에 의해 글로벌 입출력 라인쌍(GIO,/GIOB)으로 전송된다.　 글로벌 입출력 라인쌍(GIO,/GIO)에 실린 데이터들은 멀티플렉서(multiplexer)에 전송되어 다중화 된다음, 상기 멀티플렉서에 의해 MX_EVEN 및 MX_ODD로 다중화된 복수의 데이터들은 파이프 래치부에 입력되고, 파이프 래치부로부터 출력되는 데이터(RDO,FDO)는 출력부를 통해 출력된다. The read data is transferred to the input / output sense amplifier through local input / output line pairs (LIO, / LIO). The input / output sense amplifier amplifies the signals of the local input / output line pairs (LIO, / LIO), and the amplified data is inputted to the global input / output line pairs (GIO, / GIOB) by an input / output strobe (IOSTB) provided by a column selection controller. Is sent. Data carried on the global input / output line pairs (GIO, / GIO) are transmitted to a multiplexer and multiplexed. Then, a plurality of data multiplexed into the MX_EVEN and MX_ODD by the multiplexer is input to the pipe latch unit, and from the pipe latch unit. The output data RDO and FDO are output through the output unit.

이때, 반도체 메모리 소자는 파이프 래치부의 데이터 입력 타이밍을 결정하는 파이프래치 제어부를 더 포함하며, 상기 파이프래치 제어부는 상기 파이프 래치부의 입력 타이밍을 결정하는 제어신호(PINB)를 생성한다. In this case, the semiconductor memory device may further include a pipe latch control unit configured to determine a data input timing of the pipe latch unit, and the pipe latch control unit generates a control signal PINB that determines an input timing of the pipe latch unit.

여기서, 상기 파이프래치 제어신호(PINB)은 컬럼선택 인에이블신호에서 얻어진 파이프 입력 스트로브 신호(PINSTBB)를 지연시킨 신호일 수 있으며, 상기 입출력 스트로브 신호(IOSTB) 역시 상기 컬럼선택 인에이블 신호에서 얻어진 신호일 수 있다. The pipe latch control signal PINB may be a signal delayed from the pipe input strobe signal PINSTBB obtained from the column select enable signal, and the input / output strobe signal IOSTB may also be a signal obtained from the column select enable signal. have.

이러한 상기 입출력 스트로브 신호(IOSTB)와 파이프래치 제어신호(PINB)는 적절한 신호 적재 타이밍을 얻기 위하여, 타이밍 지연 또는 유효 윈도우(valid window) 조절이 필요하다. The input / output strobe signal IOSTB and the pipelatch control signal PINB need a timing delay or a valid window adjustment to obtain an appropriate signal loading timing.

그런데, 상기 타이밍 지연의 경우, 각 해당 신호 라인에 지연 소자를 설치하면 되지만, 유효 윈도우를 변경하여야 하는 경우는 상기 입출력 스트로브 신호(IOSTB) 또는 파이프래치 제어신호(PINB)를 생성하는 컬럼선택 인에이블 신호의 유효 윈도우를 변경하는 것이 요구된다. However, in the case of the timing delay, a delay element may be provided in each corresponding signal line, but when the effective window needs to be changed, the column selection enable for generating the input / output strobe signal IOSTB or the pipelatch control signal PINB. It is required to change the valid window of the signal.

예컨대 입출력 스트로브 신호의 타이밍을 맞추기 위하여 유효 윈도우를 조절한 경우, 상기 컬럼선택 인에이블 신호에서 파생되는 파이프래치 제어신호의 유효 윈도우 역시 변형되어 버린다. 이로 인해, 상기 파이프래치 제어신호의 신호 마진 이 감소되고, 이를 보상하기 위한 별도의 수정(revision) 공정이 요구된다.　 상기한 신호 마진 감소는 칩의 신뢰성 저하라는 문제점을 유발할 뿐 아니라, 상기 수정 공정을 진행함으로 인해 제조 공비가 상승되는 문제점이 있다. For example, when the effective window is adjusted to match the timing of the input / output strobe signal, the effective window of the pipe latch control signal derived from the column selection enable signal is also deformed. As a result, the signal margin of the pipe latch control signal is reduced, and a separate revision process is required to compensate for this. The reduction of the signal margin not only causes a problem of lowering the reliability of the chip, but also increases the manufacturing cost due to the modification process.

따라서, 본 발명의 목적은 동일한 신호에서 파생되는 입출력 신호들을 독립적으로 윈도우를 조절할 수 있는 반도체 메모리 장치의 데이터 입출력 회로를 제공하는 것이다. Accordingly, an object of the present invention is to provide a data input / output circuit of a semiconductor memory device capable of independently adjusting windows of input / output signals derived from the same signal.

상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 메모리 소자의 데이터 입출력 장치는 복수의 데이터가 입력되는 파이프래치 유닛, 및 상기 파이프래치 유닛의 데이터 입출력을 제어하는 파이프래치 제어유닛을 포함한다. 상기 파이프래치 제어유닛은 상기 파이프래치 유닛의 데이터 입출력 타이밍을 제어하는 신호를 생성하는 파이프래치 제어신호 생성부, 및 상기 파이프래치 제어신호의 윈도우를 선택적으로 조절하는 파이프래치 제어신호 조절부를 포함한다. In order to achieve the above object of the present invention, the data input and output device of the semiconductor memory device of the present invention includes a pipe latch unit to which a plurality of data is input, and a pipe latch control unit for controlling data input and output of the pipe latch unit. . The pipe latch control unit includes a pipe latch control signal generator for generating a signal for controlling data input / output timing of the pipe latch unit, and a pipe latch control signal controller for selectively adjusting a window of the pipe latch control signal.

또한, 본 발명의 복수의 데이터가 입력되는 파이프래치 유닛, 및 상기 파이프래치 유닛의 데이터 입출력을 제어하는 파이프래치 제어유닛을 포함한다. 상기 상기 파이프래치 제어유닛은 상기 파이프래치 유닛의 데이터 입출력 타이밍을 제어하는 파이프래치 제어신호를 생성하는 파이프래치 제어신호 생성부, 상기 파이프래치 제어신호의 윈도우를 선택적으로 조절하는 파이프래치 제어신호 조절부, 및 상기 파이프래치 제어신호 생성부 및 파이프래치 제어신호 조절부의 입력부에 설치되어 상기 파이프래치 제어신호 조절부의 동작을 제어하는 제어부를 포함한다. The apparatus further includes a pipe latch unit into which a plurality of data of the present invention is input, and a pipe latch control unit controlling data input / output of the pipe latch unit. The pipe latch control unit may include a pipe latch control signal generation unit configured to generate a pipe latch control signal for controlling data input / output timing of the pipe latch unit, and a pipe latch control signal adjusting unit selectively adjusting a window of the pipe latch control signal. And a control unit installed at an input of the pipe latch control signal generator and the pipe latch control signal controller to control an operation of the pipe latch control signal controller.

상기 파이프래치 제어신호 생성부는, 파이프입력 스트로브신호를 소정 시간 지연시키는 노말모드 파이프래치 제어신호 생성부, 상기 노말모드 파이프래치 제어신호생성부의 출력 신호를 재차 지연시키는 테스트모드 파이프래치 제어신호 생성부, 및 상기 노말모드 파이프래치 제어신호 생성부의 출력 또는 테스트모드 파이프래치 제어신호 생성부의 출력을 선택하는 지연 선택부를 포함한다. The pipe latch control signal generator comprises: a normal mode pipe latch control signal generator for delaying a pipe input strobe signal for a predetermined time, a test mode pipe latch control signal generator for delaying an output signal of the normal mode pipe latch control signal generator again; And a delay selector configured to select an output of the normal mode pipe latch control signal generator or an output of a test mode pipe latch control signal generator.

상기 파이프래치 제어신호 조절부는, 상기 파이프입력 스트로브신호를 입력받는 펄스 발생부, 및 상기 펄스 발생부의 입력 부분에 연결되는 윈도우 조절부를 포함한다. The pipe latch control signal controller may include a pulse generator configured to receive the pipe input strobe signal, and a window controller connected to an input portion of the pulse generator.

상기 윈도우 조절부는, 상기 파이프입력 스트로브신호를 지연시키는 제 1 서브지연부, 상기 제 1 지연부의 출력 신호를 재차 지연시키는 제 2 서브지연부, 및 상기 제 1 서브지연부의 출력 또는 제 2 서브지연부의 출력을 선택하는 지연 선택부를 포함한다. The window adjusting unit may include a first sub delay unit delaying the pipe input strobe signal, a second sub delay unit delaying the output signal of the first delay unit, and an output or second sub delay unit of the first sub delay unit. And a delay selector for selecting an output.

상기 제 1 서브지연부 또는 제 2 서브지연부는, 복수의 인버터들로 구성된 인버터 체인, 상기 복수의 인버터들의 연결 노드에 구비된 NMOS 트랜지스터 및 PMOS 트랜지스터, 및 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트와 상기 인버터들의 연결 노드 사이에 연결된 퓨즈를 포함한다. The first sub delay unit or the second sub delay unit includes an inverter chain including a plurality of inverters, NMOS transistors and PMOS transistors provided at connection nodes of the plurality of inverters, and gates of the NMOS transistors and PMOS transistors and the inverters. A fuse connected between the connection nodes of the same.

상기 지연 선택부는, 윈도우 조절 신호에 응답해서 제 1 서브지연부의 신호를 통과시키는 제 1 패스 게이트, 및 상기 윈도우 조절 신호에 응답해서 제 2 서브지연부의 신호를 통과시키는 제 2 패스 게이트를 포함한다. The delay selector includes a first pass gate through which a signal of the first sub delay unit passes in response to the window adjustment signal, and a second pass gate through which a signal of the second sub delay unit passes through the window adjustment signal.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

본 발명은 선택적인 윈도우 조절이 가능한 반도체 메모리 소자의 데이터 입출력 장치를 제공한다. 이러한 반도체 메모리 소자의 데이터 입출력 장치의 윈도우 조절 부재는 적어도 하나의 지연 부재들을 포함하고, 상기 지연 부재들은 테스트 동작신호에 따라 선택적으로 지연 부재로서 동작되어, 해당 신호의 윈도우를 적절히 조절할 수 있을 것이다. 이러한 제어 신호들의 선택적인 윈도우 조절에 의해 신호 마진을 확보할 수 있을 것이며, 나아가, 제품의 신뢰성을 개선할 수 있을 것이다. The present invention provides a data input / output device of a semiconductor memory device capable of selective window adjustment. The window adjusting member of the data input / output device of the semiconductor memory device may include at least one delay member, and the delay members may be selectively operated as the delay member according to the test operation signal, thereby appropriately adjusting the window of the corresponding signal. By selective window adjustment of these control signals, signal margins can be secured, further improving product reliability.

도 1을 참조하면, 반도체 메모리 소자의 데이터 입출력 장치는, 메모리 셀(100)로 부터 제공된 복수의 데이터를 입력받는 파이프 래치유닛(140), 파이프 래치 제어유닛(150) 및 출력부(180)를 포함한다. Referring to FIG. 1, a data input / output device of a semiconductor memory device may include a pipe latch unit 140, a pipe latch control unit 150, and an output unit 180 that receive a plurality of data provided from a memory cell 100. Include.

상기 메모리 셀(100)은 다수의 단위 셀(도시되지 않음) 뿐만 아니라, 컬럼 선택 제어부(110), 입출력 센스 앰프(120) 및 멀티플렉서(130)를 더 구비할 수 있다. The memory cell 100 may further include a column selection controller 110, an input / output sense amplifier 120, and a multiplexer 130 as well as a plurality of unit cells (not shown).

알려진 바와 같이, 반도체 메모리 소자의 메모리 셀(100)은 수 개의 단위 셀(도시되지 않음)로 구성된다. 각각의 단위 셀에 저장되어 있는 데이터는 메모리 소자의 독출 동작 개시에 의해, 비트 라인 센스 앰프(도시되지 않음)에서 1차적으로 증폭되고, 그 증폭된 데이터가 로컬 입출력 라인쌍(LIO,/LIO)으로 전송된다.　 로컬 입출력 라인쌍(LIO,/LIO)에 적재된 데이터는 입출력 센스 앰프(IOSA,120)에서 2차적으로 증폭된 후, 글로벌 입출력 라인쌍(GIO,/GIO)으로 전송된다.　 이때, 입출력 센스 앰프(120)에서 글로벌 입출력 라인쌍(GIO,/GIO)으로 데이터가 전송되는 타이밍은 입출력 스트로브 신호(IOSTB)에 의해 결정된다. 상기 입출력 스트로브 신호(IOSTB)는 상술한 바와 같이 컬럼 선택 인에이블 신호(YiO Enable signal)로부터 파생된 신호로서, 예를 들어, 상기 컬럼 선택 인에이블 신호(YiO Enable signal)를 제 1 지연기(112)에 의해 소정 타이밍 지연시킨 신호일 수 있다.　여기서, 도면부호 114는 파이프입력 스트로브신호(PINSTBB)를 생성하기 위하여 상기 컬럼 선택 인에이블 신호(YiO Enable signal)를 지연시키는 제 2 지연기이다. 상기 글로벌 입출력 라인쌍(GIO,/GIO)에 적재된 데이터는 멀티플렉서(130)에 전송되고, 상기 멀티플렉서(130)에 의해 MX_EVEN 및 MX_ODD 데이터로 다중화된다. 다중화된 MX_EVEN 및 MX_ODD 데이터가 상기 파이프 래치부(140)에 전송된다. 상기 다중화된 MX_EVEN 및 MX_ODD 데이터는 파이프래치 제어 유닛(150)에서 제공되는 파이프래치 제어신호(PINB)에 의해 입력 타이밍이 결정된다.　 As is known, the memory cell 100 of the semiconductor memory device is composed of several unit cells (not shown). Data stored in each unit cell is first amplified by a bit line sense amplifier (not shown) by starting a read operation of a memory device, and the amplified data is local input / output line pairs (LIO, / LIO). Is sent to. The data loaded on the local input / output line pairs (LIO, / LIO) are secondly amplified by the input / output sense amplifiers (IOSA) 120 and then transmitted to the global input / output line pairs (GIO, / GIO). At this time, the timing at which data is transmitted from the input / output sense amplifier 120 to the global input / output line pairs GIO and / GIO is determined by the input / output strobe signal IOSTB. As described above, the input / output strobe signal IOSTB is a signal derived from a column enable enable signal, and the first delay unit 112 may be configured to receive the column select enable signal. May be a signal delayed by a predetermined timing. Here, reference numeral 114 denotes a second delayer which delays the column select enable signal YiO Enable signal to generate a pipe input strobe signal PINSTBB. Data loaded on the global input / output line pairs GIO / GIO is transmitted to the multiplexer 130 and multiplexed into MX_EVEN and MX_ODD data by the multiplexer 130. The multiplexed MX_EVEN and MX_ODD data are transmitted to the pipe latch unit 140. The input timing of the multiplexed MX_EVEN and MX_ODD data is determined by the pipe latch control signal PINB provided from the pipe latch control unit 150.

상기 파이프래치 제어유닛(150)은 파이프래치 제어신호 생성부(160) 및 파이프래치 제어신호 조절부(170)로 구성될 수 있다. The pipe latch control unit 150 may be composed of a pipe latch control signal generator 160 and a pipe latch control signal controller 170.

상기 파이프래치 제어신호 생성부(160)는 도 2에 도시된 바와 같이, 노말모드(normal mode) 파이프래치 제어신호 생성부(162), 테스트모드(test mode) 파이프래치 제어신호 생성부(164), 및 제어신호 선택부(166)로 구성될 수 있다.　 상기 노말모드 파이프래치 제어신호 생성부(162) 및 테스트모드 파이프래치 제어신호 생성부(164)는 일종의 지연 부재로서, 다수의 인버터 체인으로 구성될 수 있다. 상기 노말모드 파이프래치 제어신호 생성부(162)는 일반적인 동작시 파이프입력 스트로브신호(PINSTBB)를 지연시키고, 상기 테스트모드 파이프래치 제어신호 생성부(164)는 반도체 메모리 소자의 테스트 동작시 상기 노말모드 파이프래치 제어신호 생성부(162)의 출력 신호를 재차 지연시킨다. 　 As illustrated in FIG. 2, the pipe latch control signal generator 160 includes a normal mode pipe latch control signal generator 162 and a test mode pipe latch control signal generator 164. , And the control signal selector 166. The normal mode pipe latch control signal generator 162 and the test mode pipe latch control signal generator 164 may be configured as a plurality of inverter chains as a kind of delay member. The normal mode pipelatch control signal generator 162 delays the pipe input strobe signal PINSTBB during normal operation, and the test mode pipelatch control signal generator 164 performs the normal mode during the test operation of the semiconductor memory device. The output signal from the pipe latch control signal generator 162 is delayed again.

제어신호 선택부(166)는 테스트 모드 선택 신호(TM_PTRCALL)에 응답하여 상기 노말모드 파이프래치 제어신호 생성부(162)의 지연을 채택할 것인지, 또는 테스트모드 파이프래치 제어신호 생성부(164)의 지연을 채택할 것인지를 결정한다. 이러한 제어신호 선택부(166)는 테스트 모드 선택 신호(TM_PTRCALL)에 응답하여 노말모드 파이프래치 제어신호 생성부(162)의 출력 신호를 통과시키는 제 1 패스 게이트(PG1), 및 상기 테스트 모드 선택 신호(TM_PTRCALL)에 응답하여 테스트모드 파이프래치 제어신호 생성부(164)의 출력 신호를 통과시키는 제 2 패스 게이트(PG2)를 포함한다. 또한, 제어신호 선택부(166)는 상기 패스 게이트들(PG1,PG2)을 통과한 신호를 버퍼링 및 지연시키기 위한 버퍼부(167)를 추가로 포함할 수 있다. The control signal selector 166 adopts a delay of the normal mode pipelatch control signal generator 162 in response to the test mode selector signal TM_PTRCALL, or of the test mode pipelatch control signal generator 164. Decide whether to adopt a delay. The control signal selector 166 may include a first pass gate PG1 through which an output signal of the normal mode pipelatch control signal generator 162 passes in response to a test mode select signal TM_PTRCALL, and the test mode select signal. And a second pass gate PG2 configured to pass the output signal of the test mode pipelatch control signal generator 164 in response to TM_PTRCALL. The control signal selector 166 may further include a buffer unit 167 for buffering and delaying signals passing through the pass gates PG1 and PG2.

파이프래치 제어신호 조절부(170)는 펄스 발생부(172) 및 윈도우 조절부(174)로 구성될 수 있다.　　 The pipe latch control signal controller 170 may include a pulse generator 172 and a window controller 174.

상기 펄스 발생부(172)는 알려진 바와 같이, 예컨대 제 3 지연기(168)에 의해 소정 시간 지연된 파이프입력 스트로브신호(PINSTBB) 및 상기 윈도우 조절부(174)의 출력 신호를 입력받는 낸드 게이트(ND1), 및 낸드 게이트(ND1)의 출력을 반전시키는 인버터(IV)로 구성될 수 있다.　 The pulse generator 172 is, as is known, for example, a NAND gate ND1 receiving a pipe input strobe signal PINSTBB delayed by a third delayer 168 and an output signal of the window controller 174. ) And an inverter IV for inverting the output of the NAND gate ND1.

상기 윈도우 조절부(174)는 파이프입력 스트로브신호(PINSTBB)의 유효 윈도우를 조절하는 회로부로서, 도 3에 도시된 바와 같이, 제 1 서브 지연부(174-1), 제 2 서브 지연부(174-2) 및 지연 선택부(174-3)로 구성될 수 있다. The window adjusting unit 174 is a circuit unit for adjusting an effective window of the pipe input strobe signal PINSTBB. As shown in FIG. 3, the first sub delay unit 174-1 and the second sub delay unit 174. -2) and delay selector 174-3.

제 1 서브 지연부(174-1)는 제 1 내지 제 4 인버터(IV11,IV12,IV13,IV14), 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)로 구성될 수 있다. 상기 제 1 내지 제 4 인버터(IV11,IV12,IV13,IV14)는 시리즈로 연결되어 인버터 체인(inverter chain)을 구성하고, 상기 인버터들간의 연결 노드, 예컨대, 상기 제 2 인버터(IV12)와 제 3 인버터(IV3) 사이의 노드에 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)가 각각 연결된다.　 상기 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)은 그것의 소오스 및 드레인이 플로팅(floating)되어 있을 수도 있고, 혹은 그것의 소오스 및 드레인이 서로 연결되어 모스 캐패시터로 작용할 수도 있다. 이때, 제 2 인버터(IV12)와 제 3 인버터(IV13) 사이의 노드와, 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)의 입력(게이트) 사이에 퓨즈(F11,F12)가 각각 연결된다. 상기 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)는 추가적인 지연 부재로 작용하여, 제 2 인버터(IV12)의 출력이 로우인 경우, 제 1 PMOS 트랜지스터(P1)가 구동되고, 제 2 인버터(IV12)의 출력이 하이인 경우, 제 1 NMOS 트랜지스터(N1)가 구동된다.　 또한, 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)는 필요에 따라 상기 퓨즈(F11,F12)들의 선택적인 커팅에 의해 지연 부재로 동작하지 않을 수 있다. The first sub delay unit 174-1 may include first to fourth inverters IV11, IV12, IV13, and IV14, a first PMOS transistor P1, and a first NMOS transistor N1. The first to fourth inverters IV11, IV12, IV13, and IV14 are connected in series to form an inverter chain, and a connection node between the inverters, for example, the second inverter IV12 and the third inverter. The first PMOS transistor P1 and the first NMOS transistor N1 are respectively connected to a node between the inverters IV3. The first PMOS transistor P1 and the first NMOS transistor N1 may have their sources and drains floating, or their sources and drains may be connected to each other to function as MOS capacitors. In this case, the fuses F11 and F12 are respectively connected between the node between the second inverter IV12 and the third inverter IV13 and the input (gate) of the first PMOS transistor P1 and the first NMOS transistor N1. Connected. The first PMOS transistor P1 and the first NMOS transistor N1 serve as additional delay members, and when the output of the second inverter IV12 is low, the first PMOS transistor P1 is driven and the second PMOS transistor P1 is driven. When the output of the inverter IV12 is high, the first NMOS transistor N1 is driven. In addition, the first PMOS transistor P1 and the first NMOS transistor N1 may not operate as delay members by selectively cutting the fuses F11 and F12 as necessary.

제 2 서브 지연부(174-2) 역시 제 1 서브 지연부(174-1)와 마찬가지로, 제 5 내지 제 8 인버터(IV15,IV16,IV17,IV18), 제 2 PMOS 트랜지스터(P2) 및 제 1 NMOS 트랜지스터(N2)를 포함할 수 있고, 상기 제 2 서브 지연부(174-2)를 구성하는 각 소자는 제 1 서브 지연부(174-1)와 동일한 방식으로 연결될 수 있다. Like the first sub delay unit 174-1, the second sub delay unit 174-2 also includes the fifth to eighth inverters IV15, IV16, IV17, and IV18, the second PMOS transistor P2, and the first sub delay unit 174-2. The NMOS transistor N2 may be included, and each element constituting the second sub delay unit 174-2 may be connected in the same manner as the first sub delay unit 174-1.

지연 선택부(174-3)는 윈도우 조절 신호(TM_PINWIN)에 따라 상기 제 1 서브 지연부(174-1)의 지연 경로를 채택할 것인지, 또는 제 2 서브 지연부(174-2)의 지연 경로를 동시에 채택할 것인지를 결정한다. 이러한 지연 선택부(174-3)는 윈도우 조절 신호(TM_PINWIN)에 응답하여 제 1 서브 지연부(174-1)의 출력 신호를 통과시키는 제 3 패스 게이트(PG3), 및 상기 윈도우 조절 신호(TM_PINWIN)에 응답하여 제 2 서브 지연부(174-2)의 출력 신호를 통과시키는 제 4 패스 게이트(PG4)로 구성될 수 있다.　 여기서, 상기 윈도우 조절신호(TM_PINWIN)는 테스트 모드시 사용되는 신호일 수 있다. The delay selector 174-3 may adopt the delay path of the first sub delay unit 174-1 or the delay path of the second sub delay unit 174-2 according to the window control signal TM_PINWIN. Decide whether to adopt them simultaneously. The delay selector 174-3 may include a third pass gate PG3 that passes the output signal of the first sub delay unit 174-1 in response to the window control signal TM_PINWIN, and the window control signal TM_PINWIN. ) May be configured as a fourth pass gate PG4 that passes the output signal of the second sub delay unit 174-2. The window control signal TM_PINWIN may be a signal used in a test mode.

출력부(180)는 파이프 래치유닛(140)의 출력 신호를 증폭시키는 증폭 부재(도시되지 않음) 및 상기 증폭 부재(도시되지 않음)에서 출력된 데이터를 드라이빙하기 위한 드라이빙 부재(도시되지 않음)를 포함하여 데이터(DQ)를 출력한다. The output unit 180 includes an amplifying member (not shown) for amplifying the output signal of the pipe latch unit 140 and a driving member (not shown) for driving data output from the amplifying member (not shown). And outputs the data DQ.

이와 같은 구성을 갖는 반도체 메모리 소자의 데이터 입출력 장치는 다음과 같이 구동된다. The data input / output device of the semiconductor memory element having such a configuration is driven as follows.

컬럼 선택 인에이블 신호(YiO enable signal)에서 파생되는 입출력 스트로브 신호(IOSTB)에 의해 입출력 센스 앰프(120)에서 증폭된 데이터가 적절한 타이밍에 글로벌 입출력 라인쌍(GIO,/GIO)에 적재된다. 이때, 상기 증폭된 데이터가 적절한 타이밍에 글로발 입출력 라인쌍(GIO,/GIO)에 적재되기 위해서 상기 입출력 스트로브 신호(IOSTB) 즉, 컬럼 선택 인에이블 신호(YiO Enable signal)의 타이밍 및 윈도우가 조절될 수 있다. The data amplified in the input / output sense amplifier 120 by the input / output strobe signal IOSTB derived from the column select enable signal YiO enable signal is loaded into the global input / output line pairs GIO and GIO at appropriate timings. In this case, the timing and the window of the input / output strobe signal IOSTB, that is, the column select enable signal YiO enable signal, may be adjusted so that the amplified data is loaded on the global input / output line pairs GIO, / GIO at an appropriate timing. Can be.

이러한 경우, 상기 컬럼 선택 인에이블 신호(YiO Enable signal)에서 파생되는 파이프입력 스트로브신호(PINSTBB)의 윈도우가 변형되어, 파이프 래치 유닛(140)의 동작을 개시하기 위한 파이프래치 제어신호(PINB)의 윈도우가 변형될 수 있다. In this case, the window of the pipe input strobe signal PINSTBB derived from the column enable enable signal YiO Enable signal is deformed, so that the pipe latch control signal PINB for starting the pipe latch unit 140 is started. The window may be deformed.

본 실시예는 파이프래치 제어신호(PINB)를 생성하는 파이프래치 제어유닛(150)내에 파이프래치 제어신호(PINB)의 윈도우를 선택적으로 조절할 수 있는 윈도우 조절부(174)를 설치하는 것이다. The present embodiment is to install a window control unit 174 that can selectively adjust the window of the pipe latch control signal (PINB) in the pipe latch control unit 150 for generating a pipe latch control signal (PINB).

상기 파이프래치 제어유닛(150)의 윈도우 조절부(174)는 윈도우 조절 신호(TM_PINWIN)에 따라 선택적으로 동작한다. The window control unit 174 of the pipe latch control unit 150 operates selectively according to the window control signal TM_PINWIN.

즉, 윈도우 조절이 필요치 않는 경우, 윈도우 조절 신호(TM_PINWIN)는 로우상태가 된다. 그러면, 제 3 패스 게이트(PG3)가 턴온되어, 상기 제 3 패스 게이트(PG3)를 통해 제 1 서브 지연부(174-1)를 거친 신호 즉, 노말 동작 신호가　 파이프 래치 유닛(140)에 제공된다. That is, when the window adjustment is not necessary, the window adjustment signal TM_PINWIN goes low. Then, the third pass gate PG3 is turned on, and a signal passing through the first sub delay unit 174-1 through the third pass gate PG3, that is, a normal operation signal is provided to the pipe pipe latch unit 140. do.

한편, 파이프래치 제어신호(PINB)의 윈도우 조절이 필요한 경우, 상기 윈도우 조절 신호(TM_PINWIN)를 하이로 인에이블시킨다. 그러면, 제 4 패스 게이트(PG4)가 턴온되어, 제 1 및 제 2 서브 지연부(174-1,174-2)가 모두 지연 부재로 동작된다. 이에 따라, 파이프입력 스트로브신호(PINSTBB)의 실질적인 지연시간이 증대되어, 윈도우 폭이 조절(증대)된 파이프입력 제어신호(PINB)가 생성된다. 이러한 파이프입력 제어신호(PINB)는 파이프래치 유닛(140)에 입력되어, 적절한 데이터 입력 타이밍을 제공한다.　 On the other hand, when window adjustment of the pipe latch control signal PINB is necessary, the window control signal TM_PINWIN is enabled high. Then, the fourth pass gate PG4 is turned on, and both the first and second sub delay units 174-1 and 174-2 are operated as delay members. As a result, the substantial delay time of the pipe input strobe signal PINSTBB is increased to generate the pipe input control signal PINB whose window width is adjusted (increased). The pipe input control signal PINB is input to the pipe latch unit 140 to provide proper data input timing.

윈도우 조절부(174)를 포함하는 파이프래치 제어신호 조절부(170)의 설치에 의해 파이프래치 유닛(140)을 구동시키는 파이프래치 제어신호(PINB)의 윈도우를 선택적으로 조절할 수 있다. By installing the pipe latch control signal adjusting unit 170 including the window adjusting unit 174, the window of the pipe latch control signal PINB for driving the pipe latch unit 140 may be selectively adjusted.

또한, 도 4에 도시된 바와 같이, 상기 파이프입력 신호 생성부(160) 및 제어신호 조절부(170)의 입력 부분에 선택 신호부(175)를 추가로 설치할 수 있다.　 선택 신호부(175)는 상기 도 3의 지연 선택부(174-3)의 구성과 동일할 수 있다. 즉, 상기 선택 신호부(175)는 모드선택신호(TM_PIN)에 응답하는 제 5 패스 게이트(PG5) 및 제 6 패스 게이트(PG6)를 포함한다. 이때, 모드선택신호(TM_PIN)는 테스트 모드 및 노말 모드를 결정하는 신호일 수 있으며, 이러한 경우, 상기한 윈도우 조절은 테스트 동작시 수행될 수 있다. In addition, as illustrated in FIG. 4, the selection signal unit 175 may be additionally installed at the input portions of the pipe input signal generator 160 and the control signal controller 170. The selection signal unit 175 may have the same configuration as that of the delay selection unit 174-3 of FIG. 3. That is, the selection signal unit 175 includes a fifth pass gate PG5 and a sixth pass gate PG6 in response to the mode selection signal TM_PIN. In this case, the mode selection signal TM_PIN may be a signal for determining the test mode and the normal mode. In this case, the window adjustment may be performed during the test operation.

이와 같은 선택 신호부(175)의 설치에 의해, 노말 동작을 수행할 것인지 테스트 동작(윈도우 조절 동작)을 수행할 것인지 결정하여, 파이프래치 제어신호(PINB)의 윈도우 조절이 필요없는 경우, 파이프래치 제어신호 조절부(170)의 불필요한 동작을 방지할 수 있어, 전력 소모를 줄일 수 있다. By installing the selection signal unit 175 as described above, it is determined whether to perform a normal operation or a test operation (window adjustment operation), and when the window adjustment of the pipe latch control signal PINB is not necessary, the pipe latch Unnecessary operation of the control signal adjusting unit 170 can be prevented, thereby reducing power consumption.

본 발명은 상기한 실시에에 국한되는 것은 아니다. The present invention is not limited to the above embodiments.

본 실시예에서 제 1 및 제 2 서브 지연부(174-1,174-2)는 4개의 인버터로 구 현하였지만, 여기에 국한되지 않고 윈도우 조절 마진을 고려하여 4개 이상 또는 4개 이하로 구현할 수 있음은 물론이다. In the present embodiment, the first and second sub delay units 174-1 and 174-2 are implemented as four inverters, but the present invention is not limited thereto, and the first and second sub delay units 174-1 and 174-2 may be implemented as four or more or four or less in consideration of the window adjustment margin. Of course.

또한, 본 실시예에서는 파이프래치 제어신호 조절부(170)에 제공되는 신호로서 테스트 모드 선택 신호(TM_PTRCALL), 윈도우 조절 신호(PIN_WIN), 모드 선택 신호(TM_PIN)를 이용하였지만, 여기에 국한되지 않고, 다양한 테스트 모드 신호가 적용될 수 있음은 당업자에게 자명하다. In addition, although the test mode selection signal TM_PTRCALL, the window control signal PIN_WIN, and the mode selection signal TM_PIN are used as the signals provided to the pipe latch control signal adjusting unit 170 in the present embodiment, the present invention is not limited thereto. It will be apparent to those skilled in the art that various test mode signals can be applied.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다. 　　　 Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. .

이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 파이프래치 제어유닛내에 윈도우 조절부를 포함하는 파이프래치 제어신호 조절부를 설치하여, 필요에 따라, 예를 들어 테스트 동작시 파이프래치 제어신호의 윈도우를 선택적으로 조절할 수 있다. As described in detail above, according to the present invention, a pipe latch control signal adjusting unit including a window adjusting unit is provided in the pipe latch control unit, and optionally, for example, a window of the pipe latch control signal is selectively used during a test operation. I can regulate it.

이에 따라, 파이프래치 제어신호의 마진을 확보할 수 있어, 소자의 신뢰성을 개선할 수 있다. 또한, 이러한 본 발명의 데이터 입출력 장치는, 테스트 동작 신호와 동일한 신호를 사용하므로써, 추가의 설계 비용을 감축할 수 있다. As a result, a margin of the pipe latch control signal can be ensured, and the reliability of the device can be improved. Further, the data input / output device of the present invention can reduce additional design costs by using the same signal as the test operation signal.

또한, 파이프래치 제어유닛의 입력 부분에 윈도우 조절부의 동작을 제어하는 선택신호부를 더 설치함에 따라, 상기 필요시에만 파이프래치 제어신호 조절부를 구동시키므로써, 전력 소모를 줄일 수 있다. In addition, by installing the selection signal unit for controlling the operation of the window control unit in the input portion of the pipe latch control unit, by driving the pipe latch control signal control unit only when necessary, it is possible to reduce the power consumption.

Claims (11)

복수의 데이터가 입력되는 파이프래치 유닛; 및 A pipe latch unit into which a plurality of data are input; And 상기 파이프래치 유닛의 데이터 입출력을 제어하는 파이프래치 제어유닛을 포함하고, It includes a pipe latch control unit for controlling data input and output of the pipe latch unit, 상기 파이프래치 제어유닛은, The pipe latch control unit, 상기 파이프래치 유닛의 데이터 입출력 타이밍을 제어하는 파이프래치 제어신호를 생성하는 파이프래치 제어신호 생성부; 및 A pipe latch control signal generator configured to generate a pipe latch control signal for controlling data input / output timing of the pipe latch unit; And 상기 파이프래치 제어신호의 윈도우를 선택적으로 조절하는 파이프래치 제어신호 조절부를 포함하는 반도체 메모리 소자의 데이터 입출력 장치. And a pipe latch control signal controller for selectively adjusting the window of the pipe latch control signal. 제 1 항에 있어서, 상기 파이프래치 제어신호 생성부는, The method of claim 1, wherein the pipe latch control signal generation unit, 노말 모드시, 파이프입력 스트로브신호를 소정 시간 지연시키는 노말모드 파이프래치 제어신호 생성부; A normal mode pipe latch control signal generator configured to delay a pipe input strobe signal for a predetermined time in a normal mode; 테스트 모드시, 상기 노말모드 파이프래치 제어신호생성부의 출력 신호를 재차 지연시키는 테스트모드 파이프래치 제어신호 생성부; 및 A test mode pipe latch control signal generation unit configured to delay the output signal of the normal mode pipe latch control signal generation unit again in a test mode; And 상기 노말모드 파이프래치 제어신호 생성부의 출력 또는 테스트모드 파이프래치 제어신호 생성부의 출력을 선택하는 지연 선택부를 포함하는 반도체 메모리 소자의 데이터 입출력 장치. And a delay selector configured to select an output of the normal mode pipelatch control signal generator or an output of a test mode pipelatch control signal generator. 제 2 항에 있어서, 상기 파이프래치 제어신호 조절부는, The method of claim 2, wherein the pipe latch control signal adjusting unit, 상기 파이프입력 스트로브신호를 입력받는 펄스 발생부; 및 A pulse generator for receiving the pipe input strobe signal; And 상기 펄스 발생부의 입력 부분에 연결되는 윈도우 조절부를 포함하는 반도체 메모리 소자의 데이터 입출력 장치. And a window controller connected to an input portion of the pulse generator. 제 3 항에 있어서, 상기 윈도우 조절부는, The method of claim 3, wherein the window control unit, 상기 파이프입력 스트로브신호를 지연시키는 제 1 서브지연부; A first sub delay unit for delaying the pipe input strobe signal; 상기 제 1 서브지연부의 출력 신호를 재차 지연시키는 제 2 서브지연부; 및 A second sub delay unit configured to delay the output signal of the first sub delay unit again; And 상기 제 1 서브지연부의 출력 또는 제 2 서브지연부의 출력을 선택하는 지연 선택부를 포함하는 반도체 메모리 소자의 데이터 입출력 장치. And a delay selector configured to select an output of the first sub delay unit or an output of the second sub delay unit. 제 4 항에 있어서, 상기 제 1 서브지연부 또는 제 2 서브지연부는, The method of claim 4, wherein the first sub delay unit or the second sub delay unit, 복수의 인버터들로 구성된 인버터 체인; An inverter chain composed of a plurality of inverters; 상기 복수의 인버터들의 연결 노드에 구비된 NMOS 트랜지스터 및 PMOS 트랜지스터; 및 An NMOS transistor and a PMOS transistor provided at connection nodes of the plurality of inverters; And 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트와 상기 인버터들의 연결 노드 사이에 연결된 퓨즈를 포함하는 반도체 메모리 소자의 데이터 입출력 장치. And a fuse connected between a gate of the NMOS transistor and a PMOS transistor and a connection node of the inverters. 제 5 항에 있어서, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 소오스, 드레인은 플로팅되어 있는 반도체 메모리 소자의 데이터 입출력 장치. 6. The data input / output device of a semiconductor memory device according to claim 5, wherein the source and the drain of the NMOS transistor and the PMOS transistor are floating. 제 5 항에 있어서, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터 각각의 소오스, 드레인은 서로 연결되어 있는 반도체 메모리 소자의 데이터 입출력 장치. 6. The data input / output device of a semiconductor memory device according to claim 5, wherein a source and a drain of each of the NMOS transistor and the PMOS transistor are connected to each other. 제 4 항에 있어서, 상기 윈도우 조절부의 상기 지연 선택부는, The method of claim 4, wherein the delay selector of the window control unit, 윈도우 조절 신호에 응답해서 제 1 서브지연부의 신호를 통과시키는 제 1 패스 게이트; 및 A first pass gate configured to pass a signal of the first sub delay unit in response to the window control signal; And 상기 윈도우 조절 신호에 응답해서 제 2 서브지연부의 신호를 통과시키는 제 2 패스 게이트를 포함하는 반도체 메모리 소자의 데이터 입출력 장치. And a second pass gate configured to pass a signal of a second sub delay unit in response to the window control signal. 제 1 항에 있어서, 상기 파이프래치 제어신호 조절부는 노말모드에서 테스트 모드로 모드를 변경시켜주는 신호에 의해 선택적으로 동작하는 반도체 메모리 소자의 데이터 입출력 장치. The data input / output device of claim 1, wherein the pipe latch control signal controller selectively operates by a signal for changing a mode from a normal mode to a test mode. 제 1 항 내지 제 9 항 중 선택되는 한 항에 있어서, 상기 파이프래치 제어유닛은, 상기 파이프래치 제어신호 생성부 및 파이프래치 제어신호 조절부의 입력부에 설치되어, 상기 파이프래치 제어신호 조절부의 동작을 제어하는 제어부를 더 포함하는 반도체 메모리 소자의 데이터 입출력 장치. 10. The pipe latch control unit of claim 1, wherein the pipe latch control unit is provided at an input of the pipe latch control signal generator and the pipe latch control signal controller. The data input / output device of the semiconductor memory device further comprising a control unit for controlling. 제 10 항에 있어서, 상기 제어부는, The method of claim 10, wherein the control unit, 테스트 모드 선택 신호에 응답해서 파이프입력 스트로브 신호를 통과시키는 제 3 패스 게이트; 및 A third pass gate for passing a pipe input strobe signal in response to a test mode selection signal; And 상기 모드 선택 신호에 응답해서 상기 파이프래치 제어신호 조절부의 동작을 차단하는 제 4 패스 게이트를 포함하는 반도체 메모리 소자의 데이터 입출력 장치.And a fourth pass gate to block an operation of the pipe latch control signal controller in response to the mode selection signal.
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