KR20080086987A - 실리콘 탄화물 소자들을 위한 에지 말단 구조들 및 이와결합한 실리콘 탄화물 소자들의 제조 방법들 - Google Patents

실리콘 탄화물 소자들을 위한 에지 말단 구조들 및 이와결합한 실리콘 탄화물 소자들의 제조 방법들 Download PDF

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Abstract

실리콘 탄화물 반도체 소자를 위한 에지 말단 구조는, 실리콘 탄화물-계 접합을 적어도 부분적으로 둘러싸고, 실리콘 탄화물층 내에 공간적으로 이격된 복수의 동심 부유 보호 고리들(34), 상기 부유 보호 고리들 상의 절연층, 및 상기 부유 보호 고리들 사이에 상기 실리콘 탄화물층의 표면에 인접한 실리콘 탄화물 표면 전하 보상 영역(38)을 포함한다. 실리콘 질화물층(56)은 상기 실리콘 탄화물층 상에 위치하고, 유기 방지층(66)은 상기 실리콘 질화물층 상에 위치한다. 산화물층은 상기 실리콘 질화물층 및 상기 실리콘 탄화물층의 표면 사이에 위치할 수 있다. 에지 말단 구조들을 형성하는 방법이 또한 개시된다.
마이크로 전자 소자, 실리콘 탄화물 소자, 에지 말단 구조, 동심 부유 보호 고리

Description

실리콘 탄화물 소자들을 위한 에지 말단 구조들 및 이와 결합한 실리콘 탄화물 소자들의 제조 방법들{Edge termination structures for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same}
본 발명은 마이크로 전자 소자들에 관한 것으로서, 보다 상세하게는 실리콘 탄화물 소자들을 위한 에지 말단에 관한 것이다.
(관계 출원들과의 상호참조)
본 출원은, 2003년 12월 9일 출원된 미국특허출원번호 제10/731,860호의 분할출원이고, 2003년 1월 15일 출원된 미국임시특허출원번호 제60/440,193호 "실리콘 탄화물 소자들을 위한 다중 부유 보호 고리 에지 말단 및 이와 결합한 실리콘 탄화물 소자들 제조 방법(MULTIPLE FLOATING GUIDE RING EDGE TERMINATION FOR SILICON CARBIDE DEVICES AND METHODS OF FABRICATING SILICON CARBIDE DEVICES INCORPORATING SAME)"의 우선권을 주장하는 2005년 11월 8일 출원된 미국특허출원번호 제11/268,789호, "실리콘 탄화물 소자들을 위한 다중 부유 보호 고리 에지 말단 및 이와 결합한 실리콘 탄화물 소자들 제조 방법(MULTIPLE FLOATING GUARD RING EDGE TERMINATION FOR SILICON CARBIDE DEVICES AND METHODS OF FABRICATING SILICON CARBIDE DEVICES INCORPORATING SAME)"의 일부계속출원(continuation in part, CIP)이며, 이에 개시된 내용들은 전체로서 설명하는 바와 같이 본 명세서에서 참조로서 결합된다.
예를 들어, 약 600V 내지 약 2.5 kV 사이에서 전압들을 사용할 수 있는 고전압 실리콘 탄화물 (SiC) 쇼트키 다이오드들은, 유사한 전압 등급들로 제조된 실리콘 PIN 다이오드들을 완성하도록 기대된다. 이러한 다이오드들은, 그들의 활성영역에 의존하여, 약 100 암페어 또는 그 이상의 전류를 사용할 수 있다. 고전압 쇼트키 다이오드들은, 특히 전력 조건, 분배 및 제어의 분야에서 많은 주요 어플리케이션들을 가진다.
이러한 어플리케이션들 내의 SiC 쇼트키 다이오드의 주요 특징은 스위칭 속도이다. 통상적으로 실리콘계 PIN 소자들은 상대적으로 낮은 스위칭 속도들을 나타낸다. 실리콘 PIN 다이오드는, 그의 전압 등급에 의존하여, 약 20 kHz의 최대 스위칭 속도를 가질 수 있다. 반면, 실리콘 탄화물계 소자들은 이론적으로 매우 높은 스위칭 속도들을 가질 수 있고, 이는 예를 들어, 실리콘에 비하여 약 100배 이상이다. 또한, 실리콘 탄화물 소자들은 실리콘 소자들에 비하여 높은 전류 밀도를 사용할 수 있다.
종래의 SiC 쇼트키 다이오드 구조는 드리프트(drift) 영역으로서 기능하는 n- 에피택셜 층이 그 상에 형성된 n-형 SiC 기판을 가진다. 일반적으로 소자는 상기 n-층 상에 직접적으로 형성된 쇼트키 콘택을 포함한다. 상기 쇼트키 콘택을 둘 러싸는 것은 통상적으로 이온 주입에 의하여 형성되는 p-형 접합 말단 연장(junction termination extension, JTE) 영역이다. 주입되는 이온들(implants)은 알루미늄, 보론, 또는 모든 적절한 p-형 도판트일 수 있다. 상기 JTE 영역의 목적은 에지들에서 집중된 전기장을 감소시키거나 또는 방지하는 것이고, 또한 공핍 영역과 상기 소자의 표면과의 상호작용을 감소시키거나 또는 방지하는 것이다. 표면 영향들은 불균일하게 확장되는 공핍 영역을 야기할 수 있고, 이는 상기 소자의 항복전압에 나쁜 영향을 끼칠 수 있다. 다른 말단 기술들은 표면 영향들에 의하여 더 강하게 영향받을 수 있는 보호 고리들 및 부유 필드 고리들을 포함한다. 또한, 상기 공핍 영역이 상기 소자의 에지로 연장되는 것을 방지하기 위하여, 채널 정지 영역이 질소 또는 인과 같은 n-형 도판트들의 이온 주입에 의하여 형성될 수 있다.
SiC 쇼트키 다이오드들의 추가적인 종래의 말단들은 Singh 등에 의한 "낮은 누설 및 높은 수율을 가지는 4H-SiC 쇼트키 다이오드들의 평면 말단들(Planar Terminations in 4H-SiC Schottky Diodes With Low Leakage And High Yields)" (ISPSD '97, pp. 157-160)에 개시되어 있다. SiC 쇼트키 배리어 다이오드를 위한 p-형 에피택시 보호 고리 말단은 "고전압 SiC 쇼트키 배리어 다이오드들을 위한 보호 고리 말단(The Guard-Ring Termination for High-Voltage SiC Schottky Barrier Diodes)"에 개시되어 있다. 또한, 다른 말단 기술들은 PCT 출원번호 제WO 97/08754호, "전압 흡수 에지를 가지는 PN 접합을 포함하는 SiC 반도체 소자(SiC Semiconductor Device Comprising A PN Junction With A Voltage Absorbing Edge)" 에 개시되어 있다
상술한 바와 같이, 접합 말단 연장(joint termination extension, JTE), 다중 부유 보호 고리들(multiple floating guard ring, MFGR) 및 필드 플레이트들(field plate, FP)은 고전압 실리콘 탄화물 소자들 내의 말단 구성들 내에 일반적으로 사용된다. JTE는 매우 효과적인 에지 말단일 수 있으나, JTE는 또한 활성 도핑 농도의 산출물과 접합 깊이의 엄격한 제어를 요구한다. 또한, 추가되는 제조 비용들은 추가된 포토리소그래피 및 이온주입 단계들의 결과로서 발생할 수 있다.
필드 플레이트(FP)는 또한 소자의 에지 말단을 위한 종래의 기술이며, 비용-효과적일 수 있다. 종래의 필드 플레이트 소자들에 있어서, 높은 필드들은 금속 필드 플레이트 하에 산화물층에 의하여 지지된다. 이러한 기술은 반도체 내의 가장 높은 필드가 상대적으로 낮은 실리콘 소자들을 위하여 적절하게 수행된다. 그러나, SiC 소자들에 있어서, 차단 상태의 전기장들은 매우 높을 수 있고(2 MV/cm까지), 산화물-반도체 계면에서 2.5의 인수로서 곱해진다. 이는 매우 높은 산화물 필드들을 형성하고, 장기간의 신뢰성 문제를 야기할 수 있다. 따라서, 필드 플레이트는 SiC 소자들에의 사용에는 적합하지 않다.
JTE에 추가하여 다중 부유 보호 고리들은, 주입 이온 도즈 변화에 대한 JTE의 민감도를 감소하기 위한 기술로서 제안된다. 이에 대하여는 Kinoshita 등의 "보호 고리 도움 RESURF: SiC 전력 소자들을 위한 안정적이고 높은 항복 전압을 제공하는 새로운 말단 구조(Guard Ring Assisted RESURF: A New Termination Structure Providing Stable and High Breakdown Voltage for SiC Power Devices)" (Tech. Digest of ISPSD '02, pp. 253-256)를 참조한다. 이러한 기술들은 주입 이온 도즈 변화에 대한 민감도를 감소시킨다고 알려져 있다. 그러나, 상기 보호 고리들은 상기 JTE의 내부 에지 및 상기 JTE의 외부에 추가됨에 따라, 말단을 위해 사용되는 면적은 JTE 만의 면적에 비하여 거의 세 배로 증가된다.
또한, JTE에 비하여 적은 제조 단계들을 사용하기 때문에, MFGR은 에지 말단의 비용-효과적인 방법일 수 있다. 그러나, MFGR은 산화물-반도체 계면에서 표면 전하들에 대하여 매우 민감할 수 있다. 이상적인 다중 부유 보호 고리들(MFGR) 말단의 이상적인 전기장 프로화일이 도 1(a) 내지 도 1(d)에 도시되어 있다. 도 1(a)는 종래의 MFGR 소자를 도시하며, p-형 SiC 보호 고리들 사이의 공간은 단순화를 위하여 균일하게 도시되어 있다. 차단 상태에서, 상기 공핍 영역은 주접합(main junction)에서 시작되어 측방향 및 수직으로 연장된다. 상기 공핍 영역이 제1 보호 고리를 천공하는 경우에는, 상기 제1 보호 고리의 포텐셜은 상기 주접합에 고정된다. 여기에서, 상기 보호 고리의 펀치-스루 측은 n-영역 내로 작은 양의 홀들을 주입한다. 이와 같이 손실된 전하는 상기 보호 고리의 외부 에지에서 n 전하의 공핍에 의하여 대치된다. 상기 공핍 영역이 최종 보호 고리에 도달할 때까지, 이러한 펀치-스루 및 전하 주입이 계속된다. 상기 보호 고리들 사이의 공핍된 n-전하의 양이 동일하므로(균일한 공간 MFGR), 도 1(b)에 도시된 바와 같이, 각각의 보호고리가 나타내는 피크 x-필드는 모든 보호고리들에 대하여 동일하다. 그러나, 도 1(c)에 도시된 바와 같이, 피크 y-필드는 모든 보호 고리들에 대하여 다르며, 이는 n-전하 공핍의 양이 모든 보호 고리들에 대하여 다르기 때문이다. 가장 높은 y-필드 값은 상기 주접합에서 나타나고, 후속하는 보호 고리들은 y-필드의 레벨들을 감소시킨다. x-필드와 y-필드의 벡터 합은 도 1(d)에 도시되어 있고, 도 1(a)에 원으로 표시된 상기 주접합의 바닥 구석에서 가장 높은 전기장을 나타낸다. 따라서, 균일하게 공간을 차지하는 MFGR 말단이 사용되는 경우에는, 항복은 원으로 표시된 상기 주접합의 바닥 에지에서 발생할 수 있다. 각각의 부유 보호 고리가 동일한 전기장을 지지하는 것을 원하는 경우에는, 상기 보호 고리들 사이의 공간이 달라질 수 있다. 상기 주접합과 가장 안쪽의 보호 고리 사이의 공간은 가장 작을 수 있고, 가장 바깥쪽의 보호 고리에서의 공간이 가장 클 수 있다.
MFGR 말단 구성에서의 가장 중요한 관점들 중 하나는, 산화물-반도체 계면에서의 전하에 대한 높은 민감도이다. 금속-산화물-반도체(MOS) 트랜지스터들의 MOS 게이트 영역들에서의 총 전하는 매우 낮을 수 있다. 그러나, 필드 산화물물은 열적으로 성장한 게이트 산화물들과 비교하여 통상적으로 매우 낮은 품질을 가지며, 플라즈마 공정 단계들은 더 많은 산화물 전하들을 가질 수 있다. 많은 양의 포지티브 전하가 산화물- 반도체 계면에 존재하는 경우에 있어서, 가볍게 도핑된 n-층의 표면이 n+ 영역들로 되며, 이는 균일-포텐셜 라인들을 압축한다. 이는 산화물-반도체 계면에서 매우 높은 필드가 되며, 따라서 소자들을 위한 차단 전압을 감소할 수 있는 부유 보호 고리들의 유효성을 감소시킬 수 있다. 또한, 대부분 포지티브인 이러한 전하는 산화물-반도체 계면을 향하여 또는 이로부터 이동하며, 시간에 의존하는 항복 전압, 또는 항복 워크-아웃(walk-out)을 야기한다. 항복 워크-아웃은 상기 항복 전압이 제1 수치에서 시작하고, 시간과 바이어스에 따라 증가하는 것 을 지칭한다. 이러한 문제점은 실리콘 탄화물 소자들 내에서 더 두드러지며, 이는 필드 산화물들이 일반적으로 증착되기 때문이다. 통상적으로 증착된 산화물들은 열적으로 성장한 층들과 비교하여 열등한 특성을 가지며, 실리콘 탄화물 소자 내의 산화물-반도체 계면은 실리콘 소자와 비교하여 더 높은 전하 밀도를 가진다.
각각의 보호 고리 상에 오프셋(offset) 필드 플레이트들을 위치시키는 것이 일마즈(Yilmaz)의, "좁은 접합들을 가지는 고전압 차단 구조들의 최적화 및 표면 전하 민감성(Optimization and Surface Charge Sensitivity of High Voltage Blocking Structures with Shallow Junctions)" (IEEE Transactions on Electron Devices, Vol. 38, No. 3, July 1991, pp. 1666-1675)에 의하여 제안되었다. 이러한 구조는 도 2에 도시되어 있다. 도 2에 도시된 바와 같이, n-형 반도체 층(10)은 그 내에 형성된 주접합(12)과 일련의 부유 보호 고리들(14)을 가진다. 산화물층(16)은 반도체 층(10) 상에 제공되고, 산화물층(16) 내에 개구부들이 제공된다. 오프셋 필드 플레이트들(18)은, 부유 보호 고리들(14)과 접촉하고 산화물층(16) 상으로 연장되도록 개구부들 내에 제공된다.
상기 일마즈(Yilmaz)의 논문에는, 각각의 보호 고리가 지지하는 전압이 균일하게 분포하고 기생 전하들에 대한 민감도는 계면에 인접하여 균일-포텐셜 라인들을 확장함으로써 감소시킬 수 있다는 것이 개시되어 있다. 이러한 기술은 실리콘 소자들에서 상대적으로 용이하게 수행될 수 있고, 이는 실리콘 소자들 내의 드리프트 층의 도핑 밀도가 일반적으로 낮기 때문이고, 보호 고리들은 그들 사이에 적절하게 큰 공간을 가질 수 있다. 그러나, 실리콘 탄화물 소자들에 있어서, 상기 드 리프트 층 내의 도핑 밀도들은, 동일한 차단 능력을 가지는 실리콘 소자에 비하여, 100 배 또는 그 이상이고, 또한 각각의 보호고리가 지지하는 전기장은, 실리콘 소자에 비하여, 10 배 또는 그 이상이다. 따라서, 실리콘 소자와 비교하여 상기 보호 고리들은 서로에 대하여 매우 가깝게 위치할 필요가 있을 수 있고, 요구될 수 있는 필드 산화물 두께는, 실리콘 소자에 사용되는 경우에 비하여, 더 두꺼울 수 있다. 실리콘 탄화물 소자들의 경우에는, 이러한 요구들이, 예를 들어 포토리소그래피와 같은 종래의 제조 기술들을 사용하여 달성하기 어려울 수 있고, 이는 오프셋 필드 플레이트-부유 보호 고리 구조가 각각의 보호고리와 분리되어 접촉하는 각각의 필드 플레이트를 가지기 때문이고, 상기 보호 고리의 에지가 후속의 보호 고리의 에지와 중첩되지 않아야 하기 때문이다. 이러한 요구들을 충족하기 위하여 각각의 보호 고리는 연장될 필요가 있을 수 있고, 보호 고리들의 정렬 공차는 0.25 μm 이하가 되어야 한다. 이러한 정렬 요구들은, SiC를 위한 종래의 콘택 정렬계를 이용하여 달성하는 것이 불가능하지 않더라도 어려울 수 있다. 또한, 산화물의 두께가 요구될 수 있으므로, 스텝 커버리지들은 오프셋 필드 플레이트-부유 보호 고리 구조에 대한 새로운 문제점일 수 있다. 또한, 필드 플레이트 설계에 있어서, 상기 산화물이 필드 또는 전압들을 지지하기 때문에, 산화물의 품질은 요구하는 결과를 달성하기 위하여 중요할 수 있다. 실리콘 탄화물 소자들 내의 산화물들은 실리콘 소자들 내에 산화물에 비하여 일반적으로 낮은 품질을 가질 수 있다. 또한, 상기 오프셋 필드 플레이트-부유 보호 고리 구조는 실리콘 탄화물 소자들에 대하여 적용되지 못할 수 있다.
종래의 보호 고리를 기초로 하는 SiC 쇼트키 소자들은 상기 실리콘 탄화물의 표면의 양극 산화가 더 수행될 수 있고, 이는 역 차단 상태에서 보호 고리들를 통하여 흐르는 중요한 전류 흐름과 관련될 수 있다. 양극 산화 공정에 있어서, 실리콘 탄화물 표면 상의 폴리이미드 패시베이션 층들 내에 포함된 산소는, 실리콘 산화물을 형성하기 위한 높은 전기장들에 의하여 야기된 전류의 존재에 의하여, 실리콘 탄화물 기판과 반응할 수 있다. 상기 실리콘 탄화물 표면의 양극 산화는 상기 실리콘 탄화물 표면 상의 낮은 품질의 산화물층을 형성할 수 있고, 이에 따라 에지 말단의 유효성을 감소할 수 있다.
본 발명의 일부 실시예들은 실리콘 탄화물 반도체 소자를 위한 에지 말단 구조를 제공한다. 상기 에지 말단 구조는, 실리콘 탄화물-계 접합을 적어도 부분적으로 둘러싸고, 실리콘 탄화물층 내에 공간적으로 이격된 복수의 동심 부유 보호 고리들, 상기 부유 보호 고리들 상의 절연층, 및 상기 부유 보호 고리들 사이에 상기 절연층에 인접한 실리콘 탄화물 표면 전하 보상 영역을 포함한다. 실리콘 질화물층은 상기 실리콘 탄화물층 상에 있고, 유기 방지층은 상기 실리콘 질화물층 상에 있다. 상기 에지 말단 구조는 상기 실리콘 탄화물층 및 상기 실리콘 질화물층 사이에 산화물층을 더 포함할 수 있다. 상기 실리콘 질화물층은 약 500 Å 내지 약 1 μm 의 범위의 두께를 가진다.
상기 유기 방지층은 폴리이미드를 포함할 수 있고, 상기 실리콘 질화물층에 비하여 더 높은 습기 함량을 가질 수 있다.
상기 부유 보호 고리들은 상기 실리콘 탄화물층 내로 제1 거리로 연장될 수 있고, 상기 표면 전하 보상 영역은 상기 실리콘 탄화물층 내로 제2 거리로 연장될 수 있고, 상기 제2 거리는 상기 제1 거리에 비하여 작을 수 있다. 상기 표면 전하 보상 영역은 보호 고리들에 비하여 가볍게 도핑될 수 있다.
일부 실시예들에 있어서, 상기 표면 전하 보상 영역은, 상기 부유 보호 고리들 중에 인접한 고리들 사이에 완전히 연장될 수 있다. 다른 실시예들에 있어서, 상기 표면 전하 보상 영역은, 상기 부유 보호 고리들 중에 인접한 고리들 사이에 연장되나, 두 개의 인접한 부유 보호 고리들 사이에 완전히 연장되지 않을 수 있다.
상기 표면 전하 보상 영역은 상기 실리콘 탄화물층 상의 제2 실리콘 탄화물층을 포함할 수 있다. 상기 산화물층에 인접한 상기 표면 전하 보상 영역의 표면이 상기 산화물층의 표면 전하들에 의하여 부분적으로 공핍되고, 역 바이어스가 상기 소자에 인가되는 경우에는 완전히 공핍되도록, 상기 표면 전하 보상 영역은 도판트 농도를 가질 수 있다.
상기 표면 전하 보상 영역은 약 1 × 1012 내지 7 × 1012 cm- 2 의 도즈 전하를 가질 수 있다.
본 발명의 다른 실시예들에 따른 실리콘 탄화물 반도체 소자를 위한 에지 말단 구조는, 실리콘 탄화물-계 접합을 적어도 부분적으로 둘러싸고, 실리콘 탄화물층 내에 공간적으로 이격된 복수의 동심 부유 보호 고리들, 상기 부유 보호 고리들 상의 절연층, 및 상기 부유 보호 고리들 사이에 상기 실리콘 탄화물층의 표면에 인접한 실리콘 탄화물 표면 전하 보상 영역을 포함한다. 상기 절연층은 상기 실리콘 탄화물층 상의 습기 장벽 및 상기 습기 장벽 상의 환경 보호층을 포함할 수 있다.
상기 에지 말단 구조는, 상기 실리콘 탄화물층 및 상기 습기 장벽층 사이에 표면 패시베이션 층을 더 포함할 수 있다. 상기 표면 패시베이션 층은 산화물, 예를 들어 열 산화물을 포함할 수 있다. 상기 습기 장벽은 실리콘 질화물을 포함할 수 있다. 상기 환경 보호층은 폴리이미드를 포함할 수 있다.
본 발명의 다른 실시예들에 따른 실리콘 탄화물 반도체 소자를 위한 에지 말단 구조는, 실리콘 탄화물-계 접합을 적어도 부분적으로 둘러싸고, 실리콘 탄화물층 내에 공간적으로 이격된 복수의 동심 부유 보호 고리들, 상기 실리콘 탄화물층의 표면 상의 방지층, 및 상기 부유 보호 고리들 사이 및 상기 실리콘 탄화물층의 표면의 실리콘 탄화물 표면 전하 보상 영역을 포함한다. 상기 실리콘 탄화물 반도체 소자는, N2 분위기에 350 시간 및 그에 이어서 공기(air) 분위기에 168 시간 동안 10kHz에서 0V 내지 600V 사이에서 싸이클되는 역 바이어스 전압에 노출되는 경우에, 실질적으로 양극 산화를 나타내지 않는 표면을 포함한다.
본 발명의 다른 실시예들에 따른 실리콘 탄화물 반도체 소자를 위한 에지 말단 구조 형성 방법은, 실리콘 탄화물-계 반도체 접합의 적어도 부분을 둘러싸고, 실리콘 탄화물층의 표면 내에 공간적으로 이격된 복수의 동심 부유 보호 고리들을 형성하는 단계, 상기 실리콘 탄화물층의 표면에 상기 부유 보호 고리들 사이의 실리콘 탄화물 표면 전하 보상 영역을 형성하는 단계, 상기 실리콘 탄화물 상의 표면에 실리콘 질화물층을 형성하는 단계, 및 상기 실리콘 질화물층 상에 유기 방지층을 형성하는 단계를 포함한다.
상기 방법은, 상기 실리콘 탄화물층 및 상기 실리콘 질화물층 사이에 산화물층을 형성하는 단계를 더 포함한다. 상기 실리콘 질화물층은 약 500 Å 내지 약 1 μm 의 범위의 두께를 가질 수 있다. 상기 유기 방지층은 폴리이미드를 포함할 수 있다.
본 발명의 이점들과 특징들 및 이를 완성하는 방법은 바람직하고 예시적인 실시예들을 나타내는 첨부된 도면들과 함께 하기의 본 발명의 상세한 설명을 참조하면 보다 명백할 것이다
도 1(a) 내지 도 1(d)는 종래의 MFGR 구조 및 상기 구조의 이상적인 필드 프로파일을 도시한다.
도 2는 오프셋 필드 플레이트들을 가지는 MFGR 구조를 도시한다.
도 3은 본 발명의 실시예들에 따른 에지 말단 구조의 단면도이다.
도 4는 본 발명의 다른 실시예들에 따른 에지 말단 구조의 단면도이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 에지 말단 구조의 가능한 동작을 도시하는 단면도들이다.
도 6a 및 도 6j는 본 발명의 실시예들에 따른 에지 말단 구조들을 제조하는 방법들을 도시하는 단면도들이다.
도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 6 개의 분리된 웨이퍼들 상에 제공된 4 개의 보호 고리 말단 구조를 가지는 쇼트키 소자들을 위한 항복 전압들의 분배도들이다.
도 7b, 도 8b, 도 9b, 도 10b, 도 11b 및 도 12b는 6 개의 분리된 웨이퍼들 상에 제공된 6 개의 보호 고리 말단 구조를 가지는 쇼트키 소자들을 위한 항복 전압들의 분배도들이다.
도 7c, 도 8c, 도 9c, 도 10c, 도 11c 및 도 12c는 6 개의 분리된 웨이퍼들 상에 제공된 8 개의 보호 고리 말단 구조를 가지는 쇼트키 소자들을 위한 항복 전압들의 분배도들이다.
도 7d, 도 8d, 도 9d, 도 10d, 도 11d 및 도 12d는 6 개의 분리된 웨이퍼들 상에 제공된 최종 보호 고리 말단 구조에서 JTE를 가지는 8 개의 보호 고리(guard ring, GR) 말단 구조를 가지는 쇼트키 소자들을 위한 항복 전압들의 분배도들이다.
도 7e, 도 8e, 도 9e, 도 10e, 도 11e 및 도 12e는 여섯 개의 분리된 웨이퍼들 상에 제공된 보호 고리 및 JTE 말단 구조를 가지는 쇼트키 소자들을 위한 항복 전압들의 분배도들이며, 이는 키노시타 등(Kinoshita et al.)에 의한 "보호 고리 지지 RESURP: SiC 전력 소자들을 위한 안정적이고 높은 항복 전압을 제공하는 새로운 말단 구조(Guard Ring Assisted RESURP: A New Termination Structure Providing Stable and High Breakdown Voltage for SiC Power Devices)" (Tech. Digest of ISPSD O2, pp. 253-256 (일본 논문))와 유사하다.
도 7f, 도 8f, 도 9f, 도 10f, 도 11f 및 도 12f는 여섯 개의 분리된 웨이퍼 들 상에 제공된 전하 보상층 말단 구조와 함께 1.75 μm의 보호 고리를 가지는 쇼트키 소자들을 위한 항복 전압들의 분배도들이다.
도 7g, 도 8g, 도 9g, 도 10g, 도 11g 및 도 12g는 여섯 개의 분리된 웨이퍼들 상에 제공된 전하 보상층 말단 구조와 함께 2.0 μm의 보호 고리를 가지는 쇼트키 소자들을 위한 항복 전압들의 분배도들이다.
도 7h, 도 8h, 도 9h, 도 10h, 도 11h 및 도 12h는 여섯 개의 분리된 웨이퍼들 상에 제공된 JTE 말단 구조를 가지는 쇼트키 소자들을 위한 항복 전압들의 분배도들이다.
도 13은 실리콘 탄화물 표면의 양극 산화를 나타내는 4H-SiC 쇼트키 다이오드의 단면 TEM 사진이다.
도 14는 본 발명의 일부 실시예들에 따라 에지 말단을 가지는 SiC 쇼트키 다이오드의 단면을 도시한다.
도 15는 본 발명의 일부 실시예들에 따라 에지 말단을 가지는 SiC 쇼트키 다이오드의 단면을 도시한다.
도 16a는 주요한 양극 산화를 나타내는 종래의 SiC 쇼트키 다이오드의 에지 말단 구조의 평면 사진이다.
도 16b는 본 발명의 일부 실시예들에 따라 감소된 양극 산화를 나타내는 SiC 쇼트키 다이오드의 에지 말단 구조의 평면 사진이다.
도 16c는 본 발명의 일부 실시예들에 따라 주요한 감소된 양극 산화를 나타내는 SiC 쇼트키 다이오드의 에지 말단 구조의 평면 사진이다.
이하, 본 발명의 실시예들이 도시되어 있는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 본 기술분야의 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 요소들을 설명하기 위하여 사용되지만, 이들 요소들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 요소를 다른 요소와 구별하기 위하여만 사용된다. 예를 들어, 본 발명의 범위를 벗어나지 않고서도 제1 요소는 제2 요소를 지칭할 수 있고, 또한 이와 유사하게 제2 요소는 제1 요소를 지칭할 수 있다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 또는 그 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprises, includes)" 및/또는 "포함하는(comprising, including)"은 언급한 형상들, 숫자들, 단계들, 동작들, 부재들, 및/또는 요소들의 존재를 특정하는 것이며, 하나 이상의 다른 형상들, 숫자들, 단계들, 동작들, 부재들, 요소들 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
정의되지 않은 경우에는, 본 명세서에 사용되는 모든 용어들(기술적 과학적 용어들을 포함함)은 본 발명이 속하는 기술분야의 당업자에 의하여 일반적으로 이해되는 바와 동일한 의미를 가진다. 본 명세서에 사용되는 용어들은 본 명세서 및 관련 기술의 문맥상의 의미와 일치하는 의미를 가지는 것으로 더 해석될 수 있으며, 본 명세서에 명시적으로 정의되지 않는 한 이상적이거나 또는 과도하게 형식적인 의미로 해석되지는 않는다고 이해할 수 있다.
도면들에 도시된 바와 같이, 층들 또는 영역들의 크기들은 설명을 목적으로 과장되며, 따라서 일반적인 구조들 또는 본 발명을 설명하기 위하여 제공된다. 또한, 본 발명의 다양한 측면들은 기판 상에 형성된 층 또는 다른 층을 참조하여 설명한다. 본 기술 분야의 당업자들에 의하여 이해되는 바와 같이, 다른 층 또는 기판 상에 형성된 층에 대한 참조들은 추가되는 층들이 개재되는 것을 계획할 수 있다. 본 명세서에서는, 개재층 없이 다른 층 또는 기판 상에 형성된 층에 대한 참조들은 상기 기판 또는 기판 상에 "직접적으로" 형성되는 것으로 설명된다.
하기에 설명한 바와 같이, 본 발명의 실시예들은 P-N, 쇼트키, PiN 또는 다른 반도체 소자들과 같은 반도체 소자들의 개선된 에지 말단을 제공할 수 있다. 본 발명의 일부 실시예들은 실리콘 탄화물(SiC) 소자들을 위한 에지 말단을 제공한다. 예를 들어, 본 발명의 실시예들은 SiC 쇼트키 다이오드들, 접합 배리어 쇼트키 (junction barrier Schottky, JBS) 다이오드들, PiN 다이오드들, 사이리스터 들(thyristors), 트랜지스터들, 또는 다른 SiC 소자들을 위한 에지 말단으로 사용될 수 있다. 본 발명의 실시예들은 산화물-반도체 표면 전하들에 대한 다중 부유 보호 고리 말단의 민감도를 감소시킬 수 있다. 일부 실시예들에 있어서, 상기 다중 부유 보호 고리들에 추가하여 얇은 p-형 층과 같은 표면 전하 보상층을 제공할 수 있다. 상기 표면 전하 보상층은 상기 실리콘 탄화물 소자들 내의 산화물-반도체 계면들에서 전하들의 효과들을 적어도 부분적으로 중성화하도록 사용될 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 실리콘 탄화물 반도체 소자(20)의 단면도이다. 도 3에 도시된 바와 같이, 가볍게 도핑된 n-형 실리콘 탄화물층과 같은 실리콘 탄화물층(30)에는 예를 들어, p-형 실리콘 탄화물의 주접합(32)과 p-형 실리콘 탄화물 부유 보호 고리들과 같은 복수의 부유 보호 고리들(34)이 그 내부에 형성된다. 실리콘 탄화물층(30)은 n+ 4H-SiC 기판 상에 형성될 수 있다. 산화물층과 같은 절연층(26)은 실리콘 탄화물층(30) 상에 제공된다. 절연층(26)은 증착된 산화물 또는 성장된 산화물일 수 있고, 본 기술분야의 당업자에게 공지된 기술들을 사용하여 형성될 수 있다. 본 발명의 일부 실시예들에 있어서, 절연층(26)은 SiO2와 같은 산화물, Si3N4와 같은 질화물, 산화물-질화물-산화물 구조 및/또는 산질화물 또는 폴리이미드 층과 같은 유기 박막들일 수 있다.
도 3에 도시된 바와 같이, 표면 필드를 감소하기 위한 동일 포텐셜 라인들을 확장하기 위하여, p-형 실리콘 탄화물과 같은 실리콘 탄화물의 얇은 영역들이 공간 적으로 이격된 부유 보호 고리들(34) 사이에 제공되고, 이에 따라 표면 전하 보상 영역들 또는 층들(36)이 제공된다. 도 3에 도시된 바와 같이, 표면 전하 보상 영역들(36) 각각은 두 개의 인접한 제1 보호 고리들(34)과 인접하여 접촉할 수 있고, 상기 제1 보호 고리로부터 두 개의 인접한 제2 보호 고리들(34)을 향하여 연장될 수 있다. 또는, 둘 또는 그 이상의 실리콘 탄화물의 얇은 영역들은 서로 인접한 부유 보호 고리들(34) 사이에 제공될 수 있고, 상기 둘 또는 그 이상의 얇은 영역들은 상기 부유 보호 고리들의 각각으로부터 서로를 향하여 연장될 수 있다. 본 발명의 실시예들에 있어서, 표면 전하 보상 영역들(36)은 크기, 도핑, 또는 인접한 보호 고리들(34)에 대한 위치에 있어서 동일할 필요는 없다. 표면 전하 보상 영역들(36)은 예를 들어, p-형 실리콘 탄화물의 층으로서 제공될 수 있다.
도 3에 도시된 바와 같은, p-형 실리콘 탄화물 표면 전하 보상 영역들이 n-형 실리콘 탄화물층 내에 제공되는 구조에 있어서, 상기 표면 전하 보상 영역들 또는 층들(36)의 도즈 전하(농도 × 깊이 = 도즈)는 약 1 × 1012 내지 약 1 × 1013 cm-2 범위일 수 있다. 산화물-반도체 계면은 약 1 × 10 내지 약 2 × 10 cm-2 범위의 포지티브 전하를 가질 수 있다. 통상적으로 표면 전하 보상 영역들(36)의 표면은 상기 포지티브 표면 전하들에 의하여 공핍될 수 있고, 표면 전하 보상 영역들(36) 내의 상기 공핍 영역 내의 네가티브 전하들은 상기 산화물 계면 전하들로부터 근원되는 전기장 라인들을 종료하고, 상기 포지티브 계면 전하들의 네가티브 효과들을 중성화한다. 또한, 이러한 영역들은 낮은 전압(상기 소자의 차단 전압보다 낮음)에서 완전히 공핍될 수 있을 정도로 표면 전하 보상 영역들(36)의 전하량은 충분히 작으며, 보호 고리들이 적절하게 기능하기 위하여 요구될 수 있다. 따라서, 표면 전하 보상 영역들(36)은 상기 다중 부유 보호 고리 말단이 산화물 전하 내의 전하들에 대하여 덜 민감하거나 무감각하게 할 수 있다. 따라서, 본 발명의 실시예들에 따라 표면 전하 보상 영역들(36)의 동작은, 어펠즈 등(Appels et al)의 "고전압 얇은 층 소자들(RESURF 소자들) (High-voltage thin film layer devices)" (IEDM Tech. Dig., 1979, pp. 238-241)의 RESURF 원리를 사용하는, JTE 말단으로부터 매우 다르게 기능할 수 있고, 본 명세서에서 개시된 표면 전하 보상 영역들(36)의 기능은 상기 산화물 전하들을 보상하기 때문이며, 반면 측방향 필드가 감소되거나 및/또는 최소화하기 위하여, 종래의 JTE 내의 p-층은 상기 드리프트 층의 공핍 영역 내의 전하를 수직적으로 종료하도록 사용할 수 있다.
도 3에 도시된 구조는 산화물 전하들의 보상에 대하여 효과적일 수 있으나, 포토리소그래피에 요구될 수 있는 엄격한 정렬 공차들 때문에, 실리콘 탄화물 소자들 내에 제공된 부유 보호 고리들 사이의 작은 공간은 이러한 소자들의 제조를 어렵게 한다. 따라서, 실리콘 탄화물 소자들에 있어서, 도 4에 도시된 바와 같은 모든 보호 고리들에 연결하도록, p-층들을 보상하고 모든 표면-전하를 하나의 패턴으로 합병하는 것이 더 효과적일 수 있다. 따라서, 도 4에 도시된 바와 같이, 부유 보호 고리들(34)의 인접한 고리들 사이에서 제공된 표면 전하 보상층(38)를 가지도록 실리콘 탄화물 소자(20)가 제공된다. 소자(20)에 있어서, 전하 보상층(38)은 p-형 실리콘 탄화물층으로서 도시된다. 도 3에 도시된 바와 같이, 이러한 p- 층(38)은 약 1 × 1012 내지 약 1 × 1013 cm-2 범위의 총전하를 가질 수 있다. 이러한 p-층(38)의 전하는 포지티브 산화물 전하들을 중성화할 수 있고, 따라서 산화물-반도체 계면 전하들에 대하여 덜 민감한 소자를 형성할 수 있다.
일부 실시예들에 있어서, 표면 전하 보상 영역들/층(36, 38)은 약 0.1 μm 내지 약 2 μm의 범위의 두께를 가질 수 있다. 또한, 본 발명의 실시예들에 있어서, 표면 전하 보상 영역들(36)이 인접한 부유 보호 고리들과 연결되지 않고, 약 0.1 μm 내지 약 2 μm 범위의 간격이 제공될 수 있다.
본 발명의 일부 실시예들에 있어서, 부유 보호 고리들(34)은 균일하게 위치하거나, 불균일하게 위치하거나 또는 균일과 불균일의 조합되어 위치한다. 또한, 보호 고리들(34)은 상기 실리콘 탄화물층 내로 약 0.1 μm 내지 약 2 μm의 범위로 확장될 수 있다. 일부 경우에 있어서, 보호 고리들(34)은 상기 실리콘 탄화물층 내로 약 0.1 μm 내지 약 1 μm의 범위로 확장될 수 있다. 보호 고리들(34)은 약 0.1 μm 내지 약 10 μm의 범위의 공간일 수 있다. 또한, 본 발명의 일부 실시예들에 있어서, 약 1 내지 약 100 범위의 보호 고리들(34)이 제공될 수 있다. 보호 고리들(34)은 상기 소자의 주접합으로부터 약 2 μm 내지 약 1 mm 범위의 거리로 연장될 수 있다. 부유 보호 고리들(34)은 약 1 × 1018 cm-3 내지 약 1 × 10 cm-3 범위의 도판트 농도를 가질 수 있다. 일부 실시예들에 있어서, 부유 보호 고리들(34)은 약 1 × 1019 cm-3 내지 약 1 × 1020 cm-3 범위의 도판트 농도를 가질 수 있다.
본 발명의 일부 실시예들에 따른 소자들의 제조에 있어서, p-층(38) 또는 p-형 영역들(36)은 보호 고리들(34)을 형성하기 전 또는 그 후에 형성될 수 있다. 이러한 영역들(36) 또는 층(38)은 예를 들어, 이온 주입에 의하여 제공될 수 있거나, 또는 본 기술분야의 당업자에게 공지된 다른 기술들에 의하여 제공될 수 있다. 또한, p-층 및/또는 p-영역들은, 층(30) 상에 형성된 에피택셜 성장 SiC 층 또는 증착 SiC층일 수 있으며, 상기 영역들의 경우에 있어서, 원하는 표면 전하 보상 영역들 및/또는 층들을 제공하기 위하여 패턴될 수 있다. 이러한 경우에 있어서, 상기 보호 고리들은 SiC 층이 형성되기 전에 또는 그 후에 형성될 수 있다. 주입된 p-형 도판트들은 1300℃ 또는 그 이상의 온도에서 어닐링에 의하여 활성화될 수 있다.
본 발명의 일부 실시예들에 따른 말단의 동작이 도 5a 및 도 5b에 도시되어 있다. 도 5a에 도시된 바와 같이, 작은 역 바이어스가 인가되는 경우에는, 표면 전하 보상층(38; surface charge compensation layer, SCCL)의 중립 부분(즉, 산화물 전하에 의하여 공핍되지 않은 층(38)의 부분)은 공핍이 시작되고 공핍 영역(50)을 제공한다. 도 5a에 도시된 바와 같이, SCCL(38)이 완전히 공핍되지 않으므로, 모든 보호 고리들이 이 지점에서 전기적으로 연결되고 가장 바깥의 보호 고리의 외측으로 연장되는 SCCL(38)의 부분은 상기 공핍 영역의 확장에 의하여 미성숙한 항복을 방지한다. 더 높은 역 바이어스를 인가하여, SCCL(38)은 완전히 공핍되고, 상기 보호 고리들은 전기적으로 절연된다. 그러나, 상기 보호 고리들은 캐패시턴스들(도 5a 도시된 C1, C2, C3 및 C4)에 의하여 여전히 서로 커플링된다. 보호 고 리들 사이의 캐패시턴스들에 따라서, 상기 소자에 인가된 전압이 분리된다.
예를 들어, 도 5a에 도시된 바와 같이, V1이 주접합(32)과 제1 보호 고리(34) 사이의 전압이고, V2가 제1 보호 고리(34)와 제2 보호 고리(34) 사이의 전압이고, V3이 상기 제2 보호 고리와 제3 보호 고리 사이의 전압이고, V4가 상기 제3 보호 고리와 n-층(30)의 전압인 경우에는, "V1 = ((1/C1)/(1/Cl+1/C2+1/C3+l/C4))×총 전압"이 되고, 여기에서 상기 총 전압은 V1+V2+V3+V4 이다. 각각의 보호 고리의 포텐셜은 이러한 캐패시턴스 비율들과 인가된 역 바이어스 전압에 의하여 결정되고, 이에 따라 수직 방향으로 각각의 보호 고리 하의 공핍의 폭을 결정한다. 각각의 보호 고리의 포텐셜은 상기 주접합에 가까울수록 증가된다. 결과적으로, 도 5b에 도시된 매끈하게 확장되는 공핍 영역(50)이 달성될 수 있다.
본 개시의 관점에서 본 기술분야의 당업자에 의하여 이해될 수 있는 바와 같이, 본 발명의 실시예들은 P-N 주접합을 참조하여 도시되어 있으나, 본 발명의 실시예들에 따른 에지 말단 기술들은 쇼트키 접합들과 같은 다른 소자들 및/또는 접합 형태들과 사용될 수 있다.
본 발명의 실시예들에 따라서 접합 에지 말단 구조들을 제조하는 방법은 도 6a 내지 도 6j를 참조하여 설명하기로 한다. 도 6a에 도시된 바와 같이, 실리콘 탄화물층(30)은 그 내부에 접합(32)과 공간적으로 이격된 동심 부유 보호 고리들(34)을 가진다. 이러한 영역들은, 예를 들어 실리콘 탄화물 기판 및/또는 에피택셜 층 내로 이온 주입에 의하여 형성된다.
도 6b에 도시된 바와 같이, 마스크 층(100)은 상기 실리콘 탄화물층 상에 형성되고 또한 패터닝될 수 있고, 접합(32)과 보호 고리(34) 영역들과 상응할 수 있다. 마스크 층(100)은 종래의 마스크 물질들로 형성될 수 있고, 예를 들어 종래의 포토리소그래피 또는 본 기술분야의 당업자에게 공지된 다른 기술들을 이용하여 패터닝될 수 있다. 마스크 층(100)은 접합(32)과 보호 고리들(34)에 인접하여 윈도우들을 개구한다. 상기 윈도우들은 인접한 보호 고리들(34)의 사이 및/또는 보호 고리(34)과 접합(32) 사이에 부분적으로 또는 완전하게 연장될 수 있다.
도 6c는 이온 주입 마스크로서 마스크 층(100)을 이용하여 이온 주입을 통하여 형성된 표면 전하 보상 영역들(36)을 도시한다. 이어서, 마스크 층(100)은 제거될 수 있고(도 6d 참조), 절연층(26)이 결과적인 구조 상에 형성될 수 있다(도 6e 참조). 절연층(26)은 예를 들어, 열 산화에 의하거나 및/또는 산화물의 증착에 의하여 상기 결과적인 구조 상에 형성될 수 있다.
도 6f는 본 발명의 다른 실시예들에 따른 에지 말단 구조의 제조 방법을 도시한다. 도 6f에 도시된 바와 같이, 실리콘 탄화물층(30)은 그 상에 형성된 얇은 실리콘 탄화물층(120)을 가진다. 실리콘 탄화물층(120)은 이온 주입층 및/또는 에피택셜층일 수 있고, 표면 전하 보상 영역들 및/또는 층을 참조하여 상술한 바와 같은 두께 및 도핑 레벨을 가질 수 있다.
도 6g는 마스크 층(140)의 형성 및 패터닝을 도시한다. 마스크 층(140)은 종래의 마스크 기술을 사용하여 형성될 수 있고, 상기 표면 전하 보상 영역들과 상응한다. 상기 마스크 내의 윈도우들은 접합(32) 및/또는 보호 고리들(34)에 상응 할 수 있다. 접합(32) 및/또는 보호 고리들(34)을 제공하기 위하여, 이온 주입 마스크로서 마스크 층(140)을 이용하여 실리콘 탄화물층(30) 내에 이온들이 주입된다(도 6h 참조). 이어서, 마스크 층(140)은 제거되고(도 6i 참조), 절연층(26)은 결과적인 구조 상에 형성된다(도 6j 참조). 절연층(26)은 열 산화에 의하거나 및/또는 산화물을 증착에 의하여 상기 결과적인 구조 상에 형성될 수 있다.
본 발명의 실시예들이 제조에서 특정한 동작들을 참조하여 본 개시와 관련된 기술 분야의 당업자가 이해할 수 있는 바와 같이, 특정한 마스크 패턴들 등은 설명되어 있어도, 다른 동작들, 동작들의 순서들, 마스크 패턴들 등을 본 발명의 가르침으로부터 이용하여 사용될 수 있다. 예를 들어, 보호 고리들 및 표면 전하 보상 영역들의 이온 주입의 다른 순서가 제공될 수 있다. 또한, 소자의 제조에 있어서 특정한 동작들은 제조된 소자에 의존할 수 있다. 따라서, 예를 들어, 트랜지스터의 제조는 다이오드의 제조와 비교하여 다른 제조 단계들을 가질 수 있다. 이에 따라, 본 발명의 실시예들은 제조에서 특정한 동작들을 한정하는 것은 아니며, 본 명세서에 개시된 바와 같이 에지 말단 구조들을 제공하는 제조 공정들을 포함한다.
실시 예들
이하의 실시예들은 특정한 본 발명의 실시예들의 예시적으로 나타내고, 본 발명의 실시예들을 한정하기 위한 것은 아니다.
본 발명의 실시예들에 따른 접합 말단 기술들을 이용하여, 1.58 mm2의 활성 영역을 가지는 쇼트키 다이오드들이 제조되었다. 다양한 접합 말단 구성들이 하기의 표 1에 개시되어 있다. 표 1에 있어서, 상기 소자들은 보호 고리들(GR)의 갯수, 접합 말단 연장(JTE)의 존재 여부, 상기 JTE가 존재하는 경우에는 상기 JTE의 위치, 및 상기 소자 내부의 전하 보상층(p 층)의 존재여부에 따라 정의되어 있다. 1-영역 JTE의 참조는 단일 도핑 레벨 JTE를 가지는 소자를 지칭한다. 또한, 상기 소자들의 다양한 물리적 및 전기적 특성들이 표 1에 제공되어 있다. 표 1에 있어서, BV는 항복 전압(breakdown voltage)을 지칭하고, 제조된 6 개의 웨이퍼들 상의 소자들을 대한 평균 항복 전압(AVE) 및 최대 항복 전압(MAX)이 제공된다.
4 GR 6 GR 8 GR + 최종 GR 상의 JTE 8 GR 6 GR + P 층 A 6 GR + P 층 B GR + JTE (기노시타등) 1-영역 JTE
GR 폭 3.25μm 3.0μm
GR 공간 1.75μm 2.0μm
활성 P층 도즈 3e12 3e12
활성 JTE 도즈 1e13 1e13
BV 워크 아웃 대부분 대부분 대부분 대부분 일부 일부 일부 최소
웨이퍼 1 AVE BV 606.7 670.0 593 678 707 722 664.5 711.4
웨이퍼 1 MAX BV 742 787 808 824 851 870 820 825
웨이퍼 2 AVE BV 623.7 639.2 660.0 676.3 685.6 722.2 712.6 741.9
웨이퍼 2 MAX BV 715 763 740 755 866 880 905 850
웨이퍼 3 AVE BV 671.6 709.2 720.1 736.9 739.4 695.1 793.3 779.5
웨이퍼 3 MAX BV 748 817 836 843 907 968 979 1056
웨이퍼 4 AVE BV 678.4 755 713 729.4 739.6 746.5 702.7 713.7
웨이퍼 4 MAX BV 906 880 922 904 915 885 790 905
웨이퍼 5 AVE BV 717.9 755 781.6 776 821.1 801.1 855.6 804.4
웨이퍼 5 MAX BV 790 915 905 885 1007 947 1100 1046
웨이퍼 6 AVE BV 637.8 696.2 656.2 602.9 631.6 660.1 654.4 686.4
웨이퍼 6 MAX BV 760 836 817 805 782 820 851 926
6 개의 웨이퍼들은 7.1e15 까지의 도핑농도를 가지는 웨이퍼 1, 7.7e15 까지의 도핑농도를 가지는 웨이퍼 2, 6.25e15 까지의 도핑농도를 가지는 웨이퍼 3, 6.3e15 까지의 도핑농도를 가지는 웨이퍼 4, 5.3e15 까지의 도핑농도를 가지는 웨이퍼 5, 및 5.5e15 까지의 도핑농도를 가지는 웨이퍼 6으로서 제조되었다. p-층 소자들의 모든 주입 이온들은 포토레지스트 마스크를 이용하여 실온에서 수행되었다. 그러나, 다른 주입 온도도 사용될 수 있다. 모든 소자들을 위한 도판트로서 보론이 사용되었다. 도 7a 내지 도 12h는, 표 1에 개시된 바와 같이, 6 개의 웨이퍼들을 위한 다양한 말단 유형들을 가지는 소자들의 분배도이다. 표 1에 개시된 바와 같이, 가볍게 도핑된 p-층은 전하 보상층이 없이 유사한 보호 고리 소자들의 개선을 제공할 수 있다.
도 7a 내지 도 12h는 표 1의 소자들 사이의 항복 전압 분배를 도시한다. 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 6 개의 분리된 웨이퍼들 상에 제공된 4 개의 보호 고리 말단 구조를 가지는 쇼트키 소자들을 위한 항복 전압들의 분배도들이다. 도 7b, 도 8b, 도 9b, 도 10b, 도 11b 및 도 12b는 6 개의 분리된 웨이퍼들 상에 제공된 6 개의 보호 고리 말단 구조를 가지는 쇼트키 소자들을 위한 항복 전압들의 분배도들이다. 도 7c, 도 8c, 도 9c, 도 10c, 도 11c 및 도 12c는 6 개의 분리된 웨이퍼들 상에 제공된 8 개의 보호 고리 말단 구조를 가지는 쇼트키 소자들을 위한 항복 전압들의 분배도들이다. 도 7d, 도 8d, 도 9d, 도 10d, 도 11d 및 도 12d는 6 개의 분리된 웨이퍼들 상에 제공된 최종 보호 고리 말단 구조에서 JTE를 가지는 8 개의 보호 고리 말단 구조를 가지는 쇼트키 소자들을 위한 항복 전압들의 분배도들이다. 도 7e, 도 8e, 도 9e, 도 10e, 도 11e 및 도 12e는 여섯 개의 분리된 웨이퍼들 상에 제공된 보호 고리 및 JTE 말단 구조를 가지는 쇼트키 소자들을 위한 항복 전압들의 분배도들이며, 이는 키노시타 등(Kinoshita et al.)에 의한 "보호 고리 지지 RESURP: SiC 전력 소자들을 위한 안정적이고 높은 항복 전압을 제공하는 새로운 말단 구조(Guard Ring Assisted RESURP: A New Termination Structure Providing Stable and High Breakdown Voltage for SiC Power Devices)" (Tech. Digest of ISPSD O2, pp. 253-256, 일본 논문)와 유사하다. 도 7f, 도 8f, 도 9f, 도 10f, 도 11f 및 도 12f는 여섯 개의 분리된 웨이퍼들 상에 제공된 전하 보상층 말단 구조와 함께 1.75 μm의 보호 고리를 가지는 쇼트키 소자들을 위한 항복 전압들의 분배도들이다. 도 7g, 도 8g, 도 9g, 도 10g, 도 11g 및 도 12g는 여섯 개의 분리된 웨이퍼들 상에 제공된 전하 보상층 말단 구조와 함께 2.0 μm의 보호 고리를 가지는 쇼트키 소자들을 위한 항복 전압들의 분배도들이다. 도 7h, 도 8h, 도 9h, 도 10h, 도 11h 및 도 12h는 여섯 개의 분리된 웨이퍼들 상에 제공된 JTE 말단 구조를 가지는 쇼트키 소자들을 위한 항복 전압들의 분배도들이다.
상술한 바와 같이, 종래의 보호 고리를 기초로 한 SiC 쇼트키 소자들은 상기 실리콘 탄화물의 표면의 양극 산화가 더 진행될 수 있고, 이는 역 차단 상태에서 상기 보호 고리들를 통하여 흐르는 중요한 전류 흐름과 관련될 수 있다. 종래의 SiC 쇼트키 다이오드에 있어서, 폴리이미드와 같은 유기 방지층은 에지 말단 구조를 포함하여, SiC 소자에 대한 환경적 및/또는 물리적인 방어를 제공하기 위하여, SiC 기판의 표면 상에 형성될 수 있다. 그러나, 불행히도 폴리이미드 방지층은 많은 양의 습기를 포함하거나 및/또는 흡수할 수 있다.
양극 산화 공정에 있어서, 상기 실리콘 탄화물 표면 상의 폴리이미드 층 내의 습기에 포함된 산소는 실리콘 산화물을 형성하기 위하여 높은 전기장에 의하여 야기되는 전류의 존재 하에 실리콘 탄화물 기판과 반응할 수 있다. 상기 실리콘 탄화물 표면의 양극 산화는 상기 실리콘 탄화물 표면 상의 낮은 품질의 산화물층을 형성할 수 있고, 이에 따라 상기 에지 말단의 효율성을 감소시킬 수 있다. 실리콘 탄화물 쇼트키 소자의 표면에서의 양극 산화의 예로서 도 13에 소자의 단면 투과전자현미경 사진으로 나타나 있다. 도 13에 도시된 바와 같이, 작은 공극(43) 및 고체 물질(45)이 보호 고리들에 인접하여 실리콘 탄화물층(30)의 표면에 형성될 수 있다. 에너지 분산 x-선(Energy Dispersive X-ray, EDX) 분석에 의하면, 상기 고체 물질은 실리콘과 산소를 포함하고, 이는 실리콘 탄화물 표면의 양극 산화를 강하게 제시한다.
본 발명의 일부 실시예들은 SiC 소자 내의 피크 표면 전기장들을 감소시킬 수 있는 에지 말단 구조들을 제공한다. 피크 표면 전기장들의 감소는 양극 산화를 감소시킬 수 있다. 그러나, 표면 전기장들이 감소된다고 하여도, 상기 실리콘 탄화물 소자의 표면에는 양극 산화가 일부 발생하고, 소자 성능에 나쁜 영향을 끼칠 수 있다.
양극 산화의 발생을 감소시키기 위하여, 유기 방지층 내에 포함되거나 및/또는 흡수된 습기와 상기 실리콘 탄화물 내의 실리콘과의 반응을 감소시키거나 및/또는 가능하면 방지하도록, 상기 실리콘 탄화물 표면 상에 습기 장벽층을 제공할 수 있다. 예를 들어, 도 14에 도시된 바와 같이, 본 발명의 일부 실시예들은 그 상에 n-형 실리콘 탄화물층(30)과 쇼트키 접합을 형성하는 쇼트키 콘택(52)을 가지는 가볍게 도핑된 n-형 실리콘 탄화물층과 같은 실리콘 탄화물층(30)을 포함하는 소자 구조(50) 및 상기 쇼트키 접합을 둘러싸는 p-형 실리콘 탄화물 부유 보호 고리들과 같은 복수의 부유 보호 고리들(34)를 가진다. 상술한 바와 같이, JBS 그리드(미도시)는 쇼트키 콘택(52) 하측에 제공될 수 있다. 상기 표면 필드를 감소시키고 이에 따라 표면 전하 보상 영역들 또는 층들(36) 제공하기 위하여 균일-포텐셜 라인들을 확장하도록, p-형 실리콘 탄화물과 같은 실리콘 탄화물의 얇은 영역들(38)이 공간적으로 이격된 부유 보호 고리들(34) 사이에 제공된다. 도 15에 도시된 바와 같이, p-형 실리콘 탄화물의 얇은 영역들(38)은 인접한 보호 고리들(34) 사이에 완전하게 연장될 수 있다. 또는, 도 3과 관련하여 설명한 바와 같이, p-형 실리콘 탄화물의 얇은 영역들(38)은 인접한 보호 고리들(34) 사이에 단지 부분적으로 연장될 수 있다.
폴리이미드를 포함할 수 있는 유기 방지층(66)은 소자 구조(50)의 표면 상에 형성된다. 방지층(66)은 쇼트키 콘택(52) 상을 향하고 및/또는 부분적으로 그 상으로 연장될 수 있고, 부유 보호 고리들(34) 및 p-형 실리콘 탄화물 영역들(38)을 포함하는 상기 에지 말단 구조를 가로질러 연장될 수 있다. 추가로, 습기 장벽(56)은 실리콘 탄화물층(30)과 방지층(66) 사이에 제공된다. 습기 장벽(56)은 예를 들어, 실리콘 질화물(SiN)의 얇은 층을 포함할 수 있고, 이러한 층은 반응 스퍼터링 및/또는 플라즈마 강화 화학기상증착(PECVD)에 의하여 형성될 수 있다. 습기 장벽(56)은 보호 고리들(34)과 인접하게 위치하여 방지층(66) 내의 습기를 감소시키거나 및/또는 가능하면 방지시킬 수 있으나, 그들은 고전압을 견디고 그 내에 누설 전류가 흐를 수 있다. 따라서, 실리콘 탄화물층(32)의 표면의 양극 산화는 감소시킬 수 있고 및/또는 억제될 수 있고, 하나 또는 그 이상의 방지층들이 형성될 수 있다. 이는 예를 들어, 2006년 1월 10일 출원된 동시 계류중(co-pending)이고 일반 양도된(commonly-assigned) 미국특허출원번호 제 호의 "고전압 실리콘 탄화물 반도체 소자들을 위한 환경에 강한 패시베이션 구조들(Environmentally Robust Passivation Structures for High- Voltage Silicon Carbide Semiconductor Devices)"에 개시되고, 이는 본 명세서에 참조로서 결합된다.
실리콘 질화물 습기 장벽층(56)은 약 500 Å 내지 약 1 μm 범위의 두께를 가질 수 있다. 일부 실시예들에 있어서, SiN 습기 장벽층(56)은 쇼트키 콘택(52)을 포함하는 실리콘 탄화물층(30)의 표면 상에 증착될 수 있다. 폴리이미드 방지층(66)은 종래의 포토리소그래피 기술들을 이용하여 실리콘 질화물층(56) 상에 증착되고 패터닝될 수 있고, 실리콘 질화물층(56)은 식각 마스크로서 패턴된 폴리이미드 방지층(66)을 이용하여 선택적으로 식각될 수 있다.
본 발명의 다른 실시예들이 도 15에 도시되어 있다. 본 명세서에 개시된 바와 같이, 소자 구조(60)는 도 14에 도시된 소자 구조(50)와 유사하다. 즉, 소자 구조(60)는, 그 상에 쇼트키 접합을 형성하는 쇼트키 콘택(52)을 가지는 가볍게 도핑된 n-형 실리콘 탄화물층(30) 및 상기 쇼트키 접합을 둘러싸는 SiC 층(30) 내에 p-형 실리콘 탄화물 부유 보호 고리들과 같은 복수의 부유 보호 고리들(34)을 포함한다. p-형 실리콘 탄화물의 얇은 영역들(38)은 공간적으로 이격된 부유 보호 고리들(34) 사이에 제공되고, 유기 방지층(66)이 소자 구조(60)의 표면 상에 형성된다. 습기 장벽층(56)이 유기 방지층(66)과 실리콘 탄화물층(30) 사이에 제공된다.
또한, 소자 구조(60)는 실리콘 탄화물층(30)과 습기 장벽층(56) 사이에 표면 패시베이션 층(58)을 포함한다. 표면 패시베이션 층(58)은 열 산화물층과 같은 고 품질의 산화물층을 포함하고, 습기 장벽(56)의 형성 이전에 형성될 수 있다. 패시베이션 층(58)은 실리콘 탄화물층(30)의 고 품질의 표면 패시베이션을 제공할 수 있고, 예를 들어, 실리콘 탄화물층(30)의 표면이나 또는 그에 인접하여 계면 상태들의 밀도를 감소시킬 수 있다. 열 산화물 패시베이션 층(58)은 약 5 nm 내지 약 100 nm 범위의 두께를 가질 수 있다.
도 16a는 인접한 보호 고리들 사이의 얇은 p-형 실리콘 탄화물 영역들(38)을 포함하지 않는 종래의 SiC 쇼트키 다이오드의 에지 말단 구조의 평면 사진이다. 도 16a에 도시된 폴리이미드 방지층을 포함하는 소자는 그의 애노드가 접지되어 환경적인 테스트를 거쳤으며, 상기 다이오드의 캐소드 상의 전압은 10 kHz의 주파수에서 518 시간 동안 0V 내지 600V 범위에서 싸이클되었다. 상기 테스트의 처음 350 시간에서는 상기 소자는 불활성 질소 환경에서 전압 싸이클되었다. 상기 테스트의 마지막 168 시간에서는, 환경은 공기이고, 이는 많은 양의 습기를 포함하였다. 사진은 전압 싸이클 이후에 상기 보호 고리들에 인접하여 두드러진 양극 산화를 나타낸다.
도 16b는 습기 장벽층이 없이 인접한 보호 고리들(34) 사이에 얇은 p-형 실리콘 탄화물 영역들(38)을 포함하는 SiC 쇼트키 다이오드의 에지 말단 구조의 평면 사진이다. 도 16b에 도시된 소자는 질소 내에서 350 시간 및 공기 내에서 168 시간 동안 100V/600V 싸이클이 수행되었다. 도 16b에 도시된 소자는 일부 양극 산화를 나타내지만, 도 16a에 도시된 소자에 비하여 작다. 이는 보호 고리들(34) 내의 감소된 피크 전기장들에 기인한다.
도 16c는 인접한 보호 고리들(34) 사이에 얇은 p-형 실리콘 탄화물 영역들(38)을 포함하고, 실리콘 탄화물층(30)의 표면 상에 습기 장벽층(56)을 가지는, SiC 쇼트키 다이오드의 에지 말단 구조의 평면 사진이다. 도 16c에 도시된 소자는 질소 내에서 350 시간 및 공기 내에서 168 시간 동안 100V/600V 싸이클이 수행되었다. 테스트 후에 도 16c에 도시된 소자는 두드러지게 감소된 양극 산화를 나타내며, 200배의 배율의 광학 현미경에서 양극 산화가 나타나지 않는다.
쇼트키 다이오드는 본 발명의 예시적인 실시예로서 개시되어 있으며, 본 발명의 실시예들에 따라 PIN 다이오드들, 사이리스터들, JFET들 등과 같은 높은 역 차단 전압들을 지지하는 소자 구조들의 다른 형태들은 에지 말단 구조를 포함할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명은 P-N, 쇼트키, PiN 등과 반도체 소자들에 개선된 에지 말단을 제공할 수 있다. 예를 들어, 본 발명은 SiC 쇼트키 다이오드들, 접합 배리어 쇼트키 다이오드들, PiN 다이오드들, 사이리스터들(thyristors), 트랜지스터들, 또는 다른 SiC 소자들을 위한 에지 말단으로 사용될 수 있다. 본 발명은 다중 부유 보호 고 리들에 추가하여 얇은 p-형 층과 같은 표면 전하 보상층을 제공할 수 있으며, 이러한 표면 전하 보상층은 상기 실리콘 탄화물 소자들 내의 산화물-반도체 계면들에서 전하들의 효과들을 적어도 부분적으로 중성화하도록 사용될 수 있다.

Claims (23)

  1. 실리콘 탄화물-계 접합을 적어도 부분적으로 둘러싸고, 실리콘 탄화물층 내에 공간적으로 이격된 복수의 동심 부유 보호 고리들;
    상기 부유 보호 고리들 사이에 상기 실리콘 탄화물층의 표면에 인접한 실리콘 탄화물 표면 전하 보상 영역;
    상기 실리콘 탄화물층 상의 실리콘 질화물층; 및
    상기 실리콘 질화물층 상의 유기 방지층;을 포함하는 실리콘 탄화물 반도체 소자를 위한 에지 말단 구조.
  2. 제 1 항에 있어서,
    상기 실리콘 탄화물층 및 상기 실리콘 질화물층 사이에, 상기 실리콘 탄화물층의 표면 상의 산화물층을 더 포함하는 것을 특징으로 하는 에지 말단 구조.
  3. 제 1 항에 있어서,
    상기 실리콘 질화물층은 약 500 Å 내지 약 1 μm 의 범위의 두께를 가지는 것을 특징으로 하는 에지 말단 구조.
  4. 제 1 항에 있어서,
    상기 유기 방지층은 폴리이미드(polyimide)를 포함하는 것을 특징으로 하는 에지 말단 구조.
  5. 제 1 항에 있어서,
    상기 유기 방지층은 상기 실리콘 질화물층에 비하여 더 높은 습기 함량을 가지는 것을 특징으로 하는 에지 말단 구조.
  6. 제 1 항에 있어서,
    상기 부유 보호 고리들은 상기 실리콘 탄화물층 내로 제1 깊이로 연장되고,
    상기 표면 전하 보상 영역은 상기 실리콘 탄화물층 내로 제2 깊이로 연장되고,
    상기 제2 깊이는 상기 제1 깊이에 비하여 작은 것을 특징으로 하는 에지 말단 구조.
  7. 제 1 항에 있어서,
    상기 표면 전하 보상 영역은 보호 고리들에 비하여 가볍게 도핑된 것을 특징으로 하는 에지 말단 구조.
  8. 제 1 항에 있어서,
    상기 표면 전하 보상 영역은, 상기 부유 보호 고리들 중에 서로 인접한 고리들 사이에 완전히 연장되는 것을 특징으로 하는 에지 말단 구조.
  9. 제 1 항에 있어서,
    상기 표면 전하 보상 영역은, 상기 부유 보호 고리들 중에 서로 인접한 고리들 사이에 연장되나, 두 개의 인접한 부유 보호 고리들 사이에 완전히 연장되지 않는 것을 특징으로 하는 에지 말단 구조.
  10. 제 1 항에 있어서,
    상기 표면 전하 보상 영역은 상기 실리콘 탄화물층 상의 제2 실리콘 탄화물층을 포함하는 것을 특징으로 하는 에지 말단 구조.
  11. 제 1 항에 있어서,
    상기 산화물층에 인접한 상기 표면 전하 보상 영역의 표면이 상기 산화물층의 표면 전하들에 의하여 부분적으로 공핍되고, 역 바이어스가 상기 소자에 인가되는 경우에는 완전히 공핍되도록, 상기 표면 전하 보상 영역은 도판트 농도를 가지는 것을 특징으로 하는 에지 말단 구조.
  12. 제 1 항에 있어서,
    상기 표면 전하 보상 영역은 약 1 × 1012 내지 7 × 1012 cm- 2 의 도즈 전하를 가지는 것을 특징으로 하는 에지 말단 구조.
  13. 실리콘 탄화물-계 접합을 적어도 부분적으로 둘러싸고, 실리콘 탄화물층 내에 공간적으로 이격된 복수의 동심 부유 보호 고리들;
    상기 부유 보호 고리들 사이에 상기 실리콘 탄화물층의 표면에 인접한 실리콘 탄화물 표면 전하 보상 영역;
    상기 실리콘 탄화물층 상의 습기 장벽; 및
    상기 습기 장벽 상의 환경 보호층;을 포함하고,
    상기 습기 장벽 및 상기 환경 보호층은 다른 물질들의 층들을 포함하는 실리콘 탄화물 반도체 소자를 위한 에지 말단 구조.
  14. 제 13 항에 있어서,
    상기 실리콘 탄화물층 및 상기 습기 장벽층 사이에 표면 패시베이션 층을 더 포함하고,
    상기 표면 패시베이션 층 및 상기 습기 장벽은 다른 물질들의 층들을 포함하는 것을 특징으로 하는 에지 말단 구조.
  15. 제 14 항에 있어서,
    상기 표면 패시베이션 층은 산화물을 포함하는 것을 특징으로 하는 에지 말단 구조.
  16. 제 15 항에 있어서,
    상기 산화물은 열 산화물을 포함하는 것을 특징으로 하는 에지 말단 구조.
  17. 제 13 항에 있어서,
    상기 습기 장벽은 실리콘 질화물을 포함하는 것을 특징으로 하는 에지 말단 구조.
  18. 제 13 항에 있어서,
    상기 환경 보호층은 폴리이미드를 포함하는 것을 특징으로 하는 에지 말단 구조.
  19. 실리콘 탄화물-계 접합을 적어도 부분적으로 둘러싸고, 실리콘 탄화물층 내에 공간적으로 이격된 복수의 동심 부유 보호 고리들;
    상기 실리콘 탄화물층의 표면 상의 방지층; 및
    상기 실리콘 탄화물층의 표면에서 상기 부유 보호 고리들 사이의 실리콘 탄화물 표면 전하 보상 영역;을 포함하고,
    상기 실리콘 탄화물층의 표면은, N2 분위기에 350 시간 및 그에 이어서 공기 분위기에 168 시간 동안 10kHz에서 0V 내지 600V 사이에서 싸이클되는 역 바이어스 전압에 노출되는 경우에, 실질적으로 양극 산화를 나타내지 않는 실리콘 탄화물 반 도체 소자를 위한 에지 말단 구조.
  20. 실리콘 탄화물-계 반도체 접합의 적어도 부분을 둘러싸고, 실리콘 탄화물층의 표면 내에 공간적으로 이격된 복수의 동심 부유 보호 고리들을 형성하는 단계;
    상기 실리콘 탄화물층의 표면에서 상기 부유 보호 고리들 사이의 실리콘 탄화물 표면 전하 보상 영역을 형성하는 단계;
    상기 부유 보호 고리들 상에 실리콘 질화물층을 형성하는 단계; 및
    상기 실리콘 질화물층 상에 유기 방지층을 형성하는 단계;를 포함하는 실리콘 탄화물 반도체 소자를 위한 에지 말단 구조 형성 방법.
  21. 제 20 항에 있어서,
    상기 실리콘 질화물층을 형성하는 단계는, 상기 실리콘 탄화물층 상에 산화물층을 형성하는 단계 이후에 수행되는 것을 특징으로 하는 방법.
  22. 제 20 항에 있어서,
    상기 실리콘 질화물층은 약 500 Å 내지 약 1 μm 의 범위의 두께를 가지는 것을 특징으로 하는 방법.
  23. 제 20 항에 있어서,
    상기 유기 방지층은 폴리이미드를 포함하는 것을 특징으로 하는 방법.
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