KR20080086158A - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 기판 상에 화소 영역을 정의하는 복수의 게이트 라인과 데이터 라인과, 상기 게이트 라인과 데이터 라인의 교차영역에 형성되는 박막 트랜지스터와, 상기 화소 영역에 형성되어 상기 박막 트랜지스터와 접속된 화소 전극과, 상기 화소 전극과 동일 패턴으로 상기 화소 전극 상에 형성된 화소 보호막을 포함하는 것을 특징으로 한다.
셀갭, 4마스크, 보호막

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 실시예에 따른 액정표시장치의 박막 트랜지스터 기판을 나타낸 평면도
도 2는 도 1의 Ⅰ-Ⅰ＇ 내지 Ⅲ-Ⅲ＇선에 따른 박막 트랜지스터 기판과 컬러필터 기판을 나타낸 단면도
도 3a 내지 도 3h는 도 2에 도시된 박막 트랜지스터 기판의 제조방법을 단계적으로 나타낸 공정단면도들
*도면의 주요부분에 대한 부호의 설명*
Cst : 스토리지 캐패시터 10 : 제 1 기판
12 : 게이트 전극 14 : 게이트 패드
16 : 게이트 절연막 18 : 반도체층
20a, 20b : 소스 및 드레인 전극 22 : 데이터 패드
26 : 보호막 28 : 화소 전극
36 : 화소 보호막 37 : 패드 보호막
100 : 제 2 기판 102 : 블랙 매트릭스
104 : 컬러 필터층 106 : 공통 전극
본 발명은 액정표시장치에 관한 것으로, 특히 도전성 이물질에 의해 하부 기판의 화소 전극과 상부 기판의 공통 전극이 쇼트되는 것을 방지할 수 있는 액정표시장치 및 그 제조방법에 관한 것이다.
일반적인 액정표시장치는 액정의 전기적 및 광학적 특성을 이용하여 화상을 표시하는 액정 패널과, 액정 패널에 구동 신호를 인가하는 구동부로 구분된다.
액정 패널은 일정 간격을 갖고 합착된 제 1, 제 2 기판과, 상기 제 1, 제 2 기판 사이에 형성된 액정층으로 구성된다.
제 1 기판은 복수의 게이트 라인과, 게이트 절연막을 사이에 두고 게이트 라인과 교차하게 형성되어 화소 영역을 정의한 복수의 데이터 라인과, 게이트 라인과 데이터 라인이 교차하는 부분에 형성된 박막 트랜지스터와, 각 화소 영역에 형성되어 박막 트랜지스터와 접속된 화소 전극으로 구성된다. 이를 박막 트랜지스터 어레이 기판이라 한다.
제 2 기판은 색상을 구현하는 컬러필터들과, 컬러필터들 간의 구분 및 외부광 반사 방지를 위한 블랙 매트릭스와, 화상을 구현하기 위한 공통 전극으로 구성된다. 이를 컬러필터 어레이 기판이라 한다.
이와 같이 형성된 제 1 기판 및 제 2 기판은 액정층을 사이에 두고 서로 정렬되어 합착된다.
최근에는 액정의 응답속도의 향상을 위해 제 1 기판 및 제 2 기판 사이의 셀갭(cell gap)을 감소시키는 추세이나, 이 경우 공정과정에서 발생한 도전성 이물질에 의해 제 1 기판 상의 화소 전극과 제 2 기판의 공통 전극이 쇼트(short)되어 구동 불량이 발생하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 상부 기판의 공통 전극과 하부 기판의 화소 전극이 도전성 이물질에 의해 쇼트되는 것을 방지할 수 있는 액정표시장치 및 그 제조방법을 제공하는 것에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 한 특징에 따른 액정표시장치는 기판 상에 화소 영역을 정의하는 복수의 게이트 라인과 데이터 라인과, 상기 게이트 라인과 데이터 라인의 교차영역에 형성되는 박막 트랜지스터와, 상기 화소 영역에 형성되어 상기 박막 트랜지스터와 접속된 화소 전극과, 상기 화소 전극과 동일 패턴으로 상기 화소 전극 상에 형성된 화소 보호막을 포함한다.
본 발명의 다른 특징에 따른 액정표시장치의 제조 방법은 기판 상에 게이트 라인 및 게이트 전극을 포함한 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴이 형성된 기판 상에 게이트 절연막 및 반도체층을 형성하고, 반도체층 상에 데이터 라인, 소스 및 드레인 전극이 형성되는 단계와, 상기 소스 및 드레인 전극이 형성된 기판 상에 제 1 콘택홀을 포함하는 보호막을 형성하는 단계와, 상기 보호막 상에 상기 드레인 전극과 전기적으로 접속되는 화소 전극을 형성하는 단계와, 상기 화소 전극 상에 화소 보호막을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참고하여 본 발명의 실시예에 따른 액정표시장치와 그 제조방법을 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 액정표시장치의 박막 트랜지스터 기판을 나타낸 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ＇ 내지 Ⅲ-Ⅲ＇선에 따른 박막 트랜지스터 기판과 컬러필터 기판을 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 박막 트랜지스터 기판은 제 1 기판(10) 상에 화소 영역을 정의하는 복수의 게이트 라인(GL) 및 데이터 라인(DL)과, 게이트 라인(GL)과 데이터 라인(DL)의 교차영역에 형성되는 박막 트랜지스터(TFT)와, 화소 영역에 형성되어 상기 박막 트랜지스터(TFT)와 제 1 콘택홀(40)을 통해 접속된 화소전극(28)과, 게이트 라인(GL)에 접속되는 게이트 패드(14)와, 데이터 라인(DL)에 접속되는 데이터 패드(22)로 구성된다.
박막 트랜지스터(TFT)는 게이트 라인(GL)에서 분기된 게이트 전극(12)과, 게이트 전극(12)이 형성된 제 1 기판(10)의 전면에 형성된 게이트 절연막(16)과, 게이트 절연막(16) 상에 게이트 전극(12)과 중첩되게 활성층(18b) 및 오믹 콘택층(18a)으로 형성된 반도체층(18)과, 데이터 라인(DL)에서 분기되어 반도체층(18) 상에 형성된 소스 전극(20a), 반도체층(18) 상에 소스 전극(20a)과 마주하게 형성된 드레인 전극(20b)으로 구성된다. 여기서 반도체층(18)은 데이터 라인(DL)과도 중첩되면서 연장된다.
화소 전극(28)은 보호막(26)과 화소 보호막(36) 사이에 형성되고, 보호막(26)을 관통하는 제 1 콘택홀(40)을 통해 드레인 전극(20b)과 접속된다. 또한, 화소 전극(28)은 게이트 절연막(16) 및 보호막(26)을 사이에 두고 전단 게이트 라인(GL)과 중첩되어 스토리지 캐패시터(Cst)를 형성한다.
게이트 패드(14)는 게이트 라인(GL)으로부터 연장되는 게이트 하부 패드(14a)와, 게이트 하부 패드(14a) 상의 게이트 절연막 및 보호막(26)을 관통하는 제 2 콘택홀(50)을 통해 게이트 하부 패드(14a)와 전기적으로 접속되는 게이트 상부 패드(14b)로 구성된다.
데이터 패드(22)는 데이터 라인(DL)으로부터 연장되는 데이터 하부 패드(22a)와, 데이터 하부 패드(22a) 상의 보호막(26)을 관통하는 제 3 콘택홀(60)을 통해 데이터 하부 패드(22a)와 전기적으로 접속되는 데이터 상부 패드(22b)로 구성된다.
게이트 상부 패드(14b) 및 데이터 상부 패드(22b) 상에는 패드 보호막(37)이 형성되며, 제 2 보호막(36)의 제 4 및 제 5 콘택홀(65, 75)을 통해 게이트 상부 패드(14b) 및 데이터 상부 패드(22b)가 노출되어 후속 공정에서 구동 집적 회로와 전기적으로 접속된다.
이와 같은 제 1 기판(10) 상에는 일정 간격으로 액정층을 사이에 두고 컬러필터 기판이 합착 된다.
컬러필터 기판은 제 2 기판(100)에 화소영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층(102)과, 컬러 색상을 표현하기 위한 R, G, B 컬러 필터 층(104)과, 컬러 필터층(104) 상에 공통 전압을 공급하는 공통 전극(106)을 구비한다.
본 발명에 따르면, 제 1 기판의 화소 전극 상에 절연막을 추가하여 형성함으로써 제 2 기판과의 합착시 셀갭이 감소되어도 공정 과정시 발생한 도전성 이물질에 의해 제 1 기판 상의 화소 전극과 제 2 기판의 공통 전극이 쇼트(short)되는 문제점을 방지할 수 있다.
따라서, 쇼트 불량 없이 셀갭이 감소될 수 있으므로 액정의 동작속도를 향상시킬 수 있다.
도 3a 내지 도 3h는 도 2에 도시된 박막 트랜지스터 기판의 제조방법을 나타낸 공정단면도이다.
도 3a를 참조하면, 제 1 기판(10) 상에 게이트 하부 패드(14a), 게이트 전극(12) 및 게이트 라인(GL)을 포함하는 게이트 패턴이 형성된다.
구체적으로, 제 1 기판(10) 상에 게이트 금속층을 스퍼터링 등과 같은 증착 방법으로 형성한다. 이어서, 제 1 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝되어 게이트 하부 패드(14a), 게이트 전극(12) 및 게이트 라인(GL)을 포함하는 게이트 패턴이 형성된다.
게이트 금속층의 재료로는 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴 합금(Mo alloy), 구리(Cu) 등이 이용된다.
도 3b를 참조하면, 게이트 패턴 상에 게이트 절연막(16), 반도체층(18), 소스 /드레인 금속층(20)이 순차적으로 형성되고, 소스/드레인 금속층(20) 상에 제 1 포토레지스트 패턴(70)이 형성된다.
구체적으로, 게이트 전극(12)을 포함하는 제 1 기판(10) 전면에 PECVD(Plasma Enhanced Chemical Vapor Deposition)등의 증착 방법으로 게이트 절연막(16), 비정질실리콘(a-Si)층(18b) 및 불순물(n+)이 도핑된 비정질실리콘층(18a)이 순차적으로 형성된다. 이어서, 소스/드레인 금속층(20)을 스퍼터링 등의 증착 방법으로 형성된다.
게이트 절연막(16)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속층(20)의 재료로는 게이트 전극(12)과 같은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴 합금(Mo alloy), 구리(Cu) 등이 이용된다.
소스/드레인 금속층(20) 상에 포토레지스트가 형성되고 제 2 마스크로써 회절마스크(diffraction mask)나 하프톤마스크(half-tone mask)가 정렬된다. 제2 마스크(도시하지 않음)에는 광을 차단하는 광차단부, 입사광의 일부를 투과시키는 반투과부 또는 회절부, 입사광 대부분을 투과시키는 투과부를 포함한다.
제 2 마스크를 이용하여 포토레지스트를 노광 및 현상하여, 데이터 라인(DL),소스 및 드레인 전극, 데이터 하부 패드를 포함한 소스/드레인 패턴이 형성될 부분 상측에 두께가 다른 제 1 포토레지스트 패턴(70)을 형성한다. 제 1 포토레지스트 패턴(70)은 소스/드레인 패턴이 형성될 부분에서는 제 1 두께를 갖고, 소스 및 드레인 전극이 분리될 채널 영역에서는 제 1 두께보다 낮은 제 2 두께를 갖는다.
이어서, 도 3c와 같이 제 1 포토레지스트 패턴(70)을 마스크로 이용한 식각공정으로 소스/드레인 금속층(20), 비정질실리콘(a-Si)층(18b) 및 불순물(n+)이 도핑된 비정질실리콘층(18a)이 패터닝됨으로써 제1 포토레지스트 패턴(70)과 중첩된 영역에 데이터 라인(DL), 소스 전극(20a)과 접속된 드레인 전극(20b), 데이터 하부 패드(22a)를 포함한 소스/드레인 패턴, 활성층(18b) 및 오믹 콘택층(18a)이 형성된다. 식각 공정으로는 소스/드레인 금속층(20)은 습식 또는 건식 식각공정으로, 반도체층(18)은 건식 식각공정으로 형성 가능하다.
그 다음 에싱(Ashing) 공정을 통해 제 1 포토레지스트 패턴(70)의 두께를 감소시킴으로써, 소스/드레인 전극(20a/20b)이 분리될 채널 영역 상의 제 1 포토레지스트 패턴(70)은 제거된다.
그리고 두께가 감소된 제 1 포토레지스트 패턴(70)을 마스크로 소스 전극(20a) 및 드레인 전극(20b)의 연결부를 식각하여 소스 및 드레인 전극(20a, 20b)을 분리하고 이어서, 노출된 오믹콘택층(18a)이 제거된다.
도 3e를 참조하면, 반도체층(18) 및 소스/드레인 패턴이 형성된 게이트 절연막(16) 상에 제 1 콘택홀(40) 내지 제 3 콘택홀(60)을 포함하는 보호막(26)이 형성된다.
구체적으로, 반도체층(18) 및 소스/드레인 패턴이 형성된 게이트 절연막(16) 상에 보호막(26)이 형성된 후, 제 3 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 패터닝되어 드레인 전극(20b)을 노출시키는 제 1 콘택홀(40), 게이트 하부 패드(14a) 및 데이터 하부 패드(22a)를 노출시키는 제 2 및 제 3 콘택홀(50, 60)이 형성된다.
보호막(26)은 게이트 절연막(16)과 같은 무기 절연물질이 PECVD 등의 증착 방법으로 증착되어 형성되거나, 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB(Benzocyclobuten) 또는 PFCB(Perfluorocyclobutane) 등과 같은 유기 절연물질이 스핀 또는 스핀리스 등의 코팅 방법으로 코팅되어 형성된다.
도 3f를 참조하면, 보호막(26) 상에 투명 도전층(30)과, 절연막(35)이 순차적으로 형성된다.
구체적으로, 제 1 내지 제 3 콘택홀(40, 60)을 포함하는 보호막(26) 상에 투명 도전층(30)과 절연막(35)을 순차적으로 증착한 후, 절연막(35) 상에 포토레지스트가 형성되고 제 4 마스크로써 회절마스크(diffraction mask)나 하프톤마스크(half-tone mask)가 정렬된다. 제 4 마스크를 이용하여 포토레지스트를 노광 및 현상하여, 화소 전극(28), 게이트 상부 패드(14b), 데이터 상부 패드(22b)를 포함한 투명 도전패턴이 형성될 부분 상측에 두께가 다른 제 2 포토레지스트 패턴(80)을 형성한다. 제 2 포토레지스트 패턴(80)은 투명 도전패턴이 형성될 부분에서는 제 1 두께를 갖고, 투명 도전패턴의 게이트 상부 패드(14b) 및 데이터 하부 패드(22a)가 노출될 영역에서 상대적으로 낮은 제 2 두께를 갖는다.
투명 도전층(30)은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide:ITZO) 등이 있다.
이어서, 도 3g와 같이 제 2 포토레지스트 패턴(80)을 마스크로 이용한 식각 공정으로 투명 도전층(30) 및 절연막이 패터닝됨으로써 제 2 포토레지스트 패턴(80)과 중첩된 영역에 화소 전극(28), 게이트 상부 패드(14b), 데이터 상부 패드(22b)를 포함한 투명 도전패턴, 화소 보호막(36) 및 패드 보호막(37)이 형성된다. 화소 보호막(36)은 화소 전극(28) 상에 형성되며, 패드 보호막(37)은 게이트 상부 패드(14b) 및 데이터 상부 패드(22b) 상에 형성된다.
이어, 에싱(Ashing) 공정을 통해 제 2 포토레지스트 패턴(80)의 두께를 감소시킴으로써, 게이트 상부 패드(14b)와 게이트 하부 패드(14a)의 콘택부 및 데이터 상부 패드(22b)와 데이터 하부 패드(22a)의 콘택부 상의 제 2 포토레지스트 패턴(80)은 제거된다.
그리고, 도 3h와 같이 두께가 감소된 제 2 포토레지스트 패턴(80)을 마스크로 이용한 식각공정으로 게이트 상부 패드(14b) 및 데이터 하부 패드(22b) 상의 절연막(37)이 패터닝됨으로써 게이트 하부 패드(14a)와 게이트 상부 패드(14b)의 콘택부와, 데이터 하부 패드(22b)와 데이터 상부 패드(22a)의 콘택부가 노출되도록 제 4 콘택홀(65) 및 제 5 콘택홀(75)이 형성된다.
이와 같이 완성된 제 1 기판(10)의 박막 트랜지스터 영역 상에는 일정한 간격을 두고 컬러필터 기판이 합착된다. 컬러필터 기판은 제 2 기판(100)에은 화소영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층(102)과, 컬러 색상을 표현하기 위한 R, G, B 컬러 필터층(104)과, 컬러 필터층(104) 상에 공통 전압을 공급하는 공통 전극(106)을 구비한다.
따라서, 제 1 기판의 화소 전극 상에 절연막을 추가하여 형성함으로써, 제 2 기판과의 합착시 셀갭이 감소되어도 즉, 셀갭의 폭이 4㎛이하로 제작되더라도 공정 과정시 발생한 도전성 이물질에 의해 제 1 기판 상의 화소 전극과 제 2 기판의 공통 전극이 쇼트(short)되는 문제점을 방지할 수 있다. 이에 따라, 쇼트 불량 없이 셀갭이 감소될 수 있으므로 액정의 동작속도를 향상시킬 수 있다. 또한, 투명 도전패턴과 그 위의 절연막을 동일한 마스크를 이용하여 형성함으로써 화소 전극과 화소 전극 상의 절연막이 동일한 패턴으로 형성되며, 이에 따라 마스크 공정을 절감할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같은 본 발명에 의한 액정표시장치 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 하부 기판의 화소 전극 상에 화소 보호막을 형성함으로써, 도전성 이물질에 의해 하부 기판의 화소 전극과 상부 기판의 공통 전극이 쇼트되는 것을 방지할 수 있다.
둘째, 셀갭을 쇼트 불량 없이 감소시킴으로써, 액정의 동작속도를 향상시킬 수 있다.
셋째, 투명 도전패턴과 그 위의 절연막을 동일한 마스크를 이용하여 형성함으로써 마스크 제조 공정 및 제조 단가를 절감할 수 있다.

Claims (9)

  1. 기판 상에 화소 영역을 정의하는 복수의 게이트 라인 및 데이터 라인과,
    상기 게이트 라인과 데이터 라인의 교차영역에 형성되는 박막 트랜지스터와,
    상기 화소 영역에 형성되어 상기 박막 트랜지스터와 접속된 화소 전극과,
    상기 화소 전극과 동일 패턴으로 상기 화소 전극 상에 형성된 화소 보호막을 포함하는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 게이트 라인과 접속된 게이트 패드와, 상기 데이터 라인과 접속된 데이터 패드를 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  3. 제 2 항에 있어서,
    상기 게이트 패드 및 상기 데이터 패드 상에 콘택부가 노출되도록 패드 보호막이 형성되는 것을 특징으로 하는 액정표시장치.
  4. 기판 상에 게이트 라인 및 게이트 전극을 포함한 게이트 패턴을 형성하는 단계와,
    상기 게이트 패턴이 형성된 기판 상에 게이트 절연막 및 반도체층을 형성하고, 반도체층 상에 데이터 라인, 소스 및 드레인 전극을 형성하는 단계와,
    상기 소스 및 드레인 전극이 형성된 기판 상에 콘택홀을 포함하는 보호막을 형성하는 단계와,
    상기 보호막 상에 상기 콘택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소 전극을 형성하는 단계와,
    상기 화소 전극과 동일 패턴으로 상기 화소 전극 상에 화소 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 화소 전극과 화소 보호막은 동일한 마스크를 이용하여 형성된 것을 특징으로 하는 액정표시장치의 제조방법.
  6. 제 4 항에 있어서,
    기판 상에 상기 게이트 라인과 함께 게이트 하부 패드를 형성하는 단계와,
    상기 데이터 라인과 함께 상기 반도체층과 중첩된 데이터 하부 패드를 형성하는 단계와,
    상기 보호막 상에 상기 게이트 하부 패드 및 데이터 하부 패드를 각각 노출하는 다수의 콘택홀을 형성하는 단계와,
    상기 보호막 상에 상기 다수의 콘택홀 각각을 통해 상기 게이트 하부 패드 및 데이터 하부 패드와 각각 접속된 게이트 상부 패드 및 데이터 상부 패드를 형성하는 단계를 추가로 구비하는 것을 특징으로 하는 액정표시장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 게이트 상부 패드 및 데이터 상부 패드 각각의 일부를 노출하는 패드 보호막을 형성하는 단계를 추가로 구비하는 것을 특징으로 하는 액정표시장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 게이트 상부 패드 및 데이터 상부 패드와 상기 패드 보호막은 동일한 마스크를 이용하여 형성된 것을 특징으로 하는 액정표시장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 화소 전극 및 화소 보호막, 게이트 상부 패드와 데이터 상부 패드 및 패드 보호막을 형성하는 단계는,
    상기 보호막 상에 투명 도전층 및 절연막을 적층하는 단계와,
    상기 절연막 상에 제 1 및 제 2 두께를 갖는 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 마스크로 하여 상기 투명 도전층 및 절연막을 패터닝하여 화소 전극 및 화소 보호막, 게이트 상부 패드, 데이터 상부 패드 및 패드 보호막을 형성하는 단계와,
    상기 포토레지스트 패턴의 두께가 감소된 상기 제 2 두께 영역을 제거하고 패드 보호막의 일부를 식각하여 상기 게이트 상부 패드 및 상기 데이터 상부 패드를 노출하는 단계와,
    상기 포토레지스트 패턴을 제거하는 단계를 추가로 구비하는 것을 특징으로 하는 액정표시장치의 제조방법.
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