KR20080084389A - Liquid crystal display and driving method thereof - Google Patents

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Abstract

An LCD(Liquid Crystal Display) device is provided to reduce size and the number of output pins of a control PCBs(Printed Circuit Board) by implementing an output port of a timing controller as a single output port. An LCD(Liquid Crystal Display) panel(30) includes first and second data line groups, plural gate lines across the first and second data line groups, and plural liquid crystal cells. First and second data circuit groups include data ICs(Integrated Circuit) for supplying data to the first and second data line groups. First and second source PCBs(Printed Circuit Board)(41A,41B) are connected to the first and second data line groups. A timing controller(31) outputs timing control signals for controlling the first and second data line groups, and data through a single output port. A control PCB(40) includes the timing controller. Connection wires are used for connecting electrically the single output port to the first and second source PCBs.

Description

액정표시장치와 그 구동방법{LIQUID CRYSTAL DISPLAY AND DRIVING METHOD THEREOF}Liquid crystal display and its driving method {LIQUID CRYSTAL DISPLAY AND DRIVING METHOD THEREOF}

도 1은 액정표시장치의 액정셀을 보여 주는 등가 회로도.1 is an equivalent circuit diagram showing a liquid crystal cell of a liquid crystal display device.

도 2는 싱글 소스 PCB를 가지는 액정표시장치를 나타내는 도면. 2 shows a liquid crystal display device having a single source PCB.

도 3은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도. 3 is a block diagram illustrating a liquid crystal display according to an exemplary embodiment of the present invention.

도 4는 도 3에 도시된 타이밍 콘트롤러와 데이터 IC들의 접속 구조를 상세히 나타내는 도면. FIG. 4 is a diagram showing in detail the connection structure of the timing controller and data ICs shown in FIG. 3; FIG.

도 5는 도 3 및 도 4에 도시된 타이밍 콘트롤러의 데이터 처리부를 상세히 나타내는 블록도.5 is a block diagram illustrating in detail a data processor of the timing controller illustrated in FIGS. 3 and 4.

도 6 및 도 7은 도 5에 도시된 데이터 변조부의 출력 예를 나타내는 파형도.6 and 7 are waveform diagrams showing an output example of the data modulator shown in FIG.

도 8은 도 4에 도시된 타이밍 콘트롤러와 데이터 IC들 사이의 신호 전송경로를 나타내는 도면. 8 is a diagram illustrating a signal transmission path between the timing controller and data ICs shown in FIG. 4;

도 9는 도 4에 도시된 데이터 IC를 상세히 나타내는 블록도.9 is a block diagram showing in detail the data IC shown in FIG.

도 10은 도 9에 도시된 DAC를 상세히 나타내는 회로도.FIG. 10 is a circuit diagram showing in detail the DAC shown in FIG.

도 11 및 도 12는 소스 PCB를 분리하고 타이밍 콘트롤러의 출력포트를 더블 출력포트로 구성한 예를 나타내는 도면들.11 and 12 are views illustrating an example in which a source PCB is separated and an output port of a timing controller is configured as a double output port.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

30 : 액정표시패널 31 : 타이밍 콘트롤러30 liquid crystal display panel 31 timing controller

32 : 데이터 구동회로 33 : 게이트 구동회로 32: data driving circuit 33: gate driving circuit

40 : 콘트롤 PCB 41A, 41B, 131A, 131B : 소스 PCB 40: Control PCB 41A, 41B, 131A, 131B: Source PCB

42 : 소스 COF 43A, 43B, 113A, 113B : FFC42: source COF 43A, 43B, 113A, 113B: FFC

44, 114A, 114B : 연결 배선 51, 121 : 2 포트 확장부44, 114A, 114B: Connection wiring 51, 121: 2-port extension

52, 122 : 데이터 변조부 53 : 싱글 출력포트52, 122: data modulator 53: single output port

61 : 쉬프트 레지스터 62 : 데이터 복원부61: shift register 62: data recovery unit

63, 64 : 래치 65 : DAC 63, 64: Latch 65: DAC

66 : 차지쉐어회로 67 : 출력회로66: charge share circuit 67: output circuit

71 : P-디코더 72 : N-디코더71: P-decoder 72: N-decoder

73 : 멀티플렉서 120 : 좌/우 데이터 분리부73: multiplexer 120: left and right data separation unit

141, 142 : 더블 출력포트 141, 142: Double output port

본 발명은 액정표시장치에 관한 것으로, 특히 콘트롤 인쇄회로보드(Printed Circuit Board 이하 "PCB"라 함)를 간소화하도록 한 액정표시장치와 그 구동방법에 관한 것이다. The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device and a driving method thereof for simplifying a control printed circuit board (hereinafter referred to as "PCB").

액정표시장치는 비디오신호에 따라 액정셀들의 광투과율을 조절하여 화상을 표시한다. 액티브 매트릭스(Active Matrix) 타입의 액정표시장치는 도 1과 같이 액정셀(Clc)마다 형성된 박막트랜지스터(Thin Film Transistor, TFT)를 이용하여 액정셀들에 공급되는 데이터전압을 스위칭하여 데이터를 능동적으로 제어하므로 동화상의 표시품질을 높일 수 있다. 도 1에 있어서, 도면부호 "Cst"는 액정셀(Clc)에 충전된 데이터전압을 유지하기 위한 스토리지 커패시터(Storage Capacitor, Cst), 'DL'은 데이터전압이 공급되는 데이터라인, 그리고 'GL'은 스캔전압이 공급되는 게이트라인을 각각 의미한다.The liquid crystal display device displays an image by adjusting light transmittance of liquid crystal cells according to a video signal. The active matrix type liquid crystal display device actively converts data by switching data voltages supplied to the liquid crystal cells by using a thin film transistor (TFT) formed for each liquid crystal cell (Clc) as shown in FIG. 1. By controlling, the display quality of a moving image can be improved. In FIG. 1, reference numeral “Cst” denotes a storage capacitor Cst for maintaining a data voltage charged in a liquid crystal cell Clc, “DL” denotes a data line to which a data voltage is supplied, and “GL”. Denotes a gate line to which a scan voltage is supplied.

이러한 액정표시장치는 최근의 텔레비젼이나 모니터가 대화면화되면서 소형뿐만 아니라 중대형 모델의 개발이 진행되고 있다. 액정표시장치는 도 2와 같이 콘트롤 PCB(20), 소스 PCB(22), 그 소스 PCB(22)와 콘트롤 PCB(20)를 전기적으로 연결하는 케이블(21), 소스 PCB(22)와 액정표시패널(25)에 연결된 다수의 소스 COF(Chip on film)를 구비한다. In recent years, as a liquid crystal display device has a large screen, a development of not only a small but also a medium-large model is in progress. As shown in FIG. 2, the liquid crystal display includes a control PCB 20, a source PCB 22, a cable 21 electrically connecting the source PCB 22 and the control PCB 20, a source PCB 22, and a liquid crystal display. A plurality of source chip on film (COF) connected to panel 25 is provided.

소스 COF(24)는 소스 PCB(22)와 액정표시패널(25)의 데이터패드들에 전기적으로 접속된다. 이 소스 COF(24)에는 데이터 집적회로(Integrated Circuit 이하 "IC"라 함)(23)가 실장된다. 소스 COF(24)는 소스 TCP(Tape Carrier Package)로 대신될 수 있다. The source COF 24 is electrically connected to the data PCBs of the source PCB 22 and the liquid crystal display panel 25. A data integrated circuit (hereinafter referred to as "IC") 23 is mounted on this source COF 24. The source COF 24 may be replaced with a source Tape Carrier Package (TCP).

소스 PCB(23)에는 콘트롤 PCB(20)로부터의 디지털 비디오 데이터들과 타이밍 제어신호들을 전송하기 위한 신호배선들이 형성된다. Signal wirings for transmitting digital video data and timing control signals from the control PCB 20 are formed in the source PCB 23.

콘트롤 PCB(20)에는 제어회로와 데이터 전송회로 등이 실장된다. 이 콘트롤 PCB(20)는 소스 PCB(22)의 데이터 IC에 데이터를 공급하고 데이터 IC의 동작을 제어하기 위한 타이밍 제어신호들을 케이블(21)을 통해 소스 PCB(22)에 공급한다. The control circuit 20 includes a control circuit and a data transmission circuit. The control PCB 20 supplies data to the data IC of the source PCB 22 and timing control signals for controlling the operation of the data IC to the source PCB 22 through the cable 21.

도 2와 같은 액정표시장치에서 액정표시패널(25)이 커지게 되면 그 만큼 데이터라인들과 소스 TCP들(24)이 많아지고 그 결과, 소스 PCB(22)도 커지게 된다. 이 경우에, 소스 PCB(22)와 소스 TCP(24)의 정렬(align)이 어렵게 된다. 소스 PCB(22)가 커지면 기존 SMT(Surface Mount Technology) 장비와 같은 자동화 실장장치는 상대적으로 작은 크기의 소스 PCB(22)를 기준으로 설계되었기 때문에 큰 소스 PCB(22)를 다룰 수 없다. 콘트롤 PCB(20)는 액정표시장치가 대형화될 수록 메모리와 같은 회로소자들이 많아지고 출력핀수가 증가하는 문제점이 있다.In the liquid crystal display device of FIG. 2, when the liquid crystal display panel 25 becomes large, the data lines and the source TCPs 24 increase accordingly, and as a result, the source PCB 22 also becomes large. In this case, the alignment of the source PCB 22 and the source TCP 24 becomes difficult. As the source PCB 22 grows larger, automated mounting devices, such as conventional Surface Mount Technology (SMT) equipment, are designed based on a relatively small size of the source PCB 22 and thus cannot handle the large source PCB 22. As the control PCB 20 increases in size, the number of circuit elements such as a memory increases and the number of output pins increases.

따라서, 본 발명의 목적은 종래 기술의 문제점들을 해결하고자 안출된 발명으로써 소스 PCB를 분할하고 콘트롤 PCB의 크기와 출력핀 수를 줄이도록 한 액정표시장치와 그 구동방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a liquid crystal display device and a method of driving the same, which divides the source PCB and reduces the size of the control PCB and the number of output pins.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 각각 다수의 데이터라인들을 포함한 제1 및 제2 데이터라인군, 상기 제1 및 제2 데이터라인군과 교차하는 다수의 게이트라인을 포함하고 다수의 액정셀들이 매트릭스 형태로 배치된 액정표시패널; 제1 데이터라인군에 데이터를 공급하기 위한 데이터 IC들을 포함한 제1 데이터 회로군; 상기 제1 데이터 회로군이 접속된 제1 소스 PCB; 제1 데이터라인군에 데이터를 공급하기 위한 데이터 IC들을 포함한 제2 데이터 회로군; 상기 제2 데이터 회로군이 접속된 제2 소스 PCB; 상기 제1 및 제2 데이터 회로군들을 제어하기 위한 타이밍 제어신호와 상기 데이터를 싱글 출력포트를 통해 출력하는 타이밍 콘트롤러; 상기 타이밍 콘트롤러가 실장된 콘트롤 PCB; 및 상기 싱글 출력포트를 상기 제1 및 제2 소스 PCB에 전기적으로 연결하기 위한 연결배선들을 구비한다. In order to achieve the above object, a liquid crystal display according to an exemplary embodiment of the present invention includes a first and a second data line group each including a plurality of data lines, and a plurality of gate lines intersecting the first and second data line groups. A liquid crystal display panel including a plurality of liquid crystal cells arranged in a matrix form; A first data circuit group including data ICs for supplying data to the first data line group; A first source PCB to which the first data circuit group is connected; A second data circuit group including data ICs for supplying data to the first data line group; A second source PCB to which the second data circuit group is connected; A timing controller for controlling the first and second data circuit groups and a timing controller configured to output the data through a single output port; A control PCB on which the timing controller is mounted; And connection wirings for electrically connecting the single output port to the first and second source PCBs.

상기 제1 및 제2 데이터 회로군 각각은 상기 데이터 IC가 실장된 COF(Chip on film)와 TCP(Tape Carrier Package) 중 어느 하나를 구비한다. Each of the first and second data circuit groups includes any one of a chip on film (COF) and a tape carrier package (TCP) on which the data IC is mounted.

상기 연결배선들은 상기 제1 소스 PCB와 상기 콘트롤 PCB를 전기적으로 연결하기 위한 제1 케이블; 상기 제2 소스 PCB와 상기 콘트롤 PCB를 전기적으로 연결하기 위한 제2 케이블; 및 상기 콘트롤 PCB 상에 형성되어 상기 싱글 출력포트를 상기 제1 및 제2 케이블에 전기적으로 연결하기 위한 2 포트 연결 배선들을 구비한다. The connection wires may include a first cable for electrically connecting the first source PCB and the control PCB; A second cable for electrically connecting the second source PCB and the control PCB; And two port connection wires formed on the control PCB to electrically connect the single output port to the first and second cables.

상기 타이밍 콘트롤러는 입력 주파수로 입력되는 디지털 비디오 데이터를 기수 화소 데이터와 우수 화소 데이터로 분리하여 그 데이터들을 상기 입력 주파수의 1/2 주파수로 출력하는 2 포트 확장부; 및 상기 2 포트 확장부로부터의 데이터들을 변조하여 상기 싱글 출력포트를 통해 출력되는 데이터의 스윙폭을 줄이고 상기 입력 주파수 대비 2배 높은 주파수로 상기 데이터를 출력하는 데이터 변조부를 구비 한다.The timing controller includes: a two-port expansion unit for dividing digital video data input at an input frequency into odd pixel data and even pixel data, and outputting the data at one-half frequency of the input frequency; And a data modulator for modulating data from the two-port expansion unit to reduce a swing width of data output through the single output port and output the data at a frequency twice as high as the input frequency.

상기 데이터 변조부는 mini LVDS(low-voltage differential signaling) 방식과 RSDS(Reduced Swing Differential Signaling) 방식 중 어느 하나로 상기 데이터를 변조한다. The data modulator modulates the data using any one of a mini low-voltage differential signaling (LVDS) scheme and a reduced swing differential signaling (RSDS) scheme.

상기 콘트롤 PCB는 상기 타이밍 제어신호의 파형 옵션정보를 상기 타이밍 콘트롤러에 공급하는 메모리; 및 상기 액정표시패널의 구동전압을 발생하는 전압원을 구비한다. The control PCB includes a memory for supplying waveform option information of the timing control signal to the timing controller; And a voltage source for generating a driving voltage of the liquid crystal display panel.

본 발명의 실시예에 따른 액정표시장치의 구동방법은 제1 데이터라인군에 데이터를 공급하기 위한 데이터 IC들을 포함한 제1 데이터 회로군을 제1 소스 PCB에 접속하고, 제1 데이터라인군에 데이터를 공급하기 위한 데이터 IC들을 포함한 제2 데이터 회로군을 제2 소스 PCB에 접속하는 단계; 싱글 출력포트를 가지는 타이밍 콘트롤러를 콘트롤 PCB에 실장하는 단계; 및 상기 싱글 출력포트를 상기 제1 및 제2 소스 PCB에 전기적으로 연결하여 상기 싱글 출력포트로부터의 타이밍 제어신호와 상기 데이터를 상기 제1 및 제2 소스 PCB들에 공급하는 단계를 포함한다. In a method of driving a liquid crystal display according to an exemplary embodiment of the present invention, a first data circuit group including data ICs for supplying data to a first data line group is connected to a first source PCB, and data is transmitted to the first data line group. Connecting a second data circuit group including data ICs to supply a second source PCB; Mounting a timing controller having a single output port on a control PCB; And electrically connecting the single output port to the first and second source PCBs to supply timing control signals and data from the single output port to the first and second source PCBs.

이하, 도 3 내지 도 12를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 3 to 12.

도 3을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(30), 타이밍 콘트롤러(31), 데이터 구동회로(32), 및 게이트 구동회로(33)를 구비한다. Referring to FIG. 3, the liquid crystal display according to the exemplary embodiment includes a liquid crystal display panel 30, a timing controller 31, a data driving circuit 32, and a gate driving circuit 33.

액정표시패널(30)은 두 장의 유리기판 사이에 액정분자들이 형성된다. 이 액정표시패널(30)은 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인들(G1 내지 Gn)이 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다. In the liquid crystal display panel 30, liquid crystal molecules are formed between two glass substrates. The liquid crystal display panel 30 includes m × n liquid crystal cells Clc in which m data lines D1 to Dm and n gate lines G1 to Gn are arranged in a matrix by a cross structure. Include.

액정표시패널(30)의 하부 유리기판에는 데이터라인들(D1 내지 Dm), 게이트라인들(G1 내지 Gn), TFT들, TFT에 접속된 액정셀(Clc)의 화소전극들(1), 및 스토리지 커패시터(Cst) 등이 형성된다. 액정표시패널(30)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2)이 형성된다. 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. 액정표시패널(30)의 상부 유리기판과 하부 유리기판 상에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. The lower glass substrate of the liquid crystal display panel 30 includes data lines D1 to Dm, gate lines G1 to Gn, TFTs, pixel electrodes 1 of a liquid crystal cell Clc connected to a TFT, and The storage capacitor Cst and the like are formed. The black matrix, the color filter, and the common electrode 2 are formed on the upper glass substrate of the liquid crystal display panel 30. The common electrode 2 is formed on the upper glass substrate in a vertical electric field driving method such as twisted nematic (TN) mode and vertical alignment (VA) mode, and has an in plane switching (IPS) mode and a fringe field switching (FFS) mode. In the same horizontal electric field driving method, the pixel electrode 1 is formed on the lower glass substrate. On the upper glass substrate and the lower glass substrate of the liquid crystal display panel 30, a polarizing plate having an optical axis orthogonal to each other is attached, and an alignment film for setting the pretilt angle of the liquid crystal is formed on the inner surface in contact with the liquid crystal.

타이밍 콘트롤러(31)는 수직/수평 동기신호, 데이터인에이블, 클럭신호 등의 타이밍신호를 입력받아 데이터 구동회로(32)와 게이트 구동회로(33)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. 이러한 제어신호들은 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 게이트 출력 인에이블신호(Gate Output Enable : GOE), 소스 샘플링 클럭(Source Sampling Clock : SSC), 소스 출력 인에이블신호(SOE), 극성제어신호(POL)를 포함한다. 게이트 스타트 펄스(GSP)는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 지시한다. 게이트 쉬프트 클럭신호(GSC)는 게이트 구동회로 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 타이밍 제어신호로써 TFT의 온(ON) 기간에 대응하는 펄스폭으로 발생된다. 게이트 출력 신호(GOE)는 게이트 구동회로(33)의 출력을 지시한다. 소스 샘플링 클럭(SSC)은 라이징(Rising) 또는 폴링(Falling) 에지에 기준하여 데이터 구동회로(32) 내에서 데이터의 래치동작을 지시한다. 소스 출력 인에이블신호(Source Output Enable : SOE)는 데이터 구동회로(32)의 출력을 지시한다. 극성제어신호(Polarity : POL)는 액정표시패널(30)의 액정셀들(Clc)에 공급될 데이터전압의 극성을 지시한다. 이하에서, 게이트 구동회로(33)를 제어하기 위한 게이트 타이밍 제어신호 즉, 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭신호(GSC), 게이트 출력 인에이블신호(GOE)에 대하여는 상세한 설명을 생략하기로 한다. 또한, 타이밍 콘트롤러(31)는 디지털 비디오 데이터를 기수 화소 데이터들(RGBodd)과 우수 화소 데이터들(RGBeven)로 분리하고 그 데이터들을 데이터 구동회로(32)에 공급한다. 데이터의 전송경로 상에서 EMI와 데이터전압의 스윙폭을 줄이기 위하여, 타이밍 콘트롤러(31)는 데이터를 mini LVDS(low-voltage differential signaling) 방식 또는 RSDS(Reduced Swing Differential Signaling) 방식으로 변조하여 데이터 구동회로(32)에 공급한다. The timing controller 31 receives timing signals such as a vertical / horizontal synchronization signal, a data enable signal, a clock signal, and generates control signals for controlling the operation timing of the data driver circuit 32 and the gate driver circuit 33. . These control signals include a gate start pulse (GSP), a gate shift clock signal (GSC), a gate output enable signal (GOE), and a source sampling clock (SSC). And a source output enable signal SOE and a polarity control signal POL. The gate start pulse GSP indicates a starting horizontal line at which scanning starts in one vertical period in which one screen is displayed. The gate shift clock signal GSC is input to a shift register in the gate driving circuit and is a timing control signal for sequentially shifting the gate start pulse GSP, and is generated with a pulse width corresponding to the ON period of the TFT. The gate output signal GOE indicates the output of the gate driving circuit 33. The source sampling clock SSC instructs a latch operation of data in the data driving circuit 32 based on a rising or falling edge. The source output enable signal SOE indicates the output of the data driving circuit 32. The polarity control signal POL indicates the polarity of the data voltage to be supplied to the liquid crystal cells Clc of the liquid crystal display panel 30. Hereinafter, detailed descriptions of the gate timing control signal for controlling the gate driving circuit 33, that is, the gate start pulse GSP, the gate shift clock signal GSC, and the gate output enable signal GOE will be omitted. do. In addition, the timing controller 31 separates the digital video data into odd pixel data RGBodd and even pixel data RGBeven and supplies the data to the data driving circuit 32. In order to reduce the swing width of the EMI and the data voltage on the data transmission path, the timing controller 31 modulates the data by mini-low-voltage differential signaling (LVDS) or reduced swing differential signaling (RSDS). 32).

데이터 구동회로(32)는 타이밍 콘트롤러(31)의 제어 하에 디지털 비디오 데이터(RGBodd, RGBeven)를 래치한다. 그리고 데이터 구동회로(32)는 디지털 비디오 데이터를 극성제어신호(POL/FGDPOL)에 따라 아날로그 정극성/부극성 감마보상전압 으로 변환하여 정극성/부극성 아날로그 데이터전압을 발생하고 그 데이터전압을 데이터라인들(D1 내지 Dm)에 공급한다. The data driving circuit 32 latches the digital video data RGBodd and RGBeven under the control of the timing controller 31. The data driving circuit 32 converts the digital video data into analog positive / negative gamma compensation voltages according to the polarity control signals POL / FGDPOL to generate positive / negative analog data voltages and converts the data voltages into data. Supply to lines D1 to Dm.

게이트 구동회로(33)는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀의 TFT 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터 및 레벨 쉬프터와 게이트라인(G1 내지 Gn) 사이에 접속되는 출력 버퍼를 각각 포함하는 다수의 게이트 드라이브 집적회로들로 구성된다. 이 게이트 구동회로(33)는 스캔펄스들을 순차적으로 출력한다. The gate driving circuit 33 includes a shift register and a level shifter for converting the output signal of the shift register into a swing width suitable for driving the TFT of the liquid crystal cell, and an output buffer connected between the level shifter and the gate lines G1 to Gn, respectively. It consists of a plurality of gate drive integrated circuits. The gate driving circuit 33 sequentially outputs scan pulses.

도 4는 도 3에 도시된 액정표시패널(30), 데이터 구동회로(32) 및 타이밍 콘트롤러(31)의 조립상태를 나타내는 도면이다. FIG. 4 is a view showing an assembled state of the liquid crystal display panel 30, the data driving circuit 32, and the timing controller 31 shown in FIG.

도 4를 참조하면, 데이터 구동회로(32)는 다수의 데이터 IC들(32a)을 포함한다. 다수의 데이터 IC들(32a)은 소스 COF(42)에 각각 실장된다. 소스 COF(42)들은 두 개로 분할된 제1 및 제2 소스 PCB들(41A, 41B)에 나누어 연결된다. 소스 COF들(42)의 입력단자들은 제1 및 제2 소스 PCB들(41A, 41B)의 출력단자들에 전기적으로 접속되고, 제1 및 제2 소스 COF들(42)의 출력단자들은 ACF(anisotropic conductive film)를 통해 액정표시패널(30)의 하부 유리기판에 형성된 데이터 패드들에 전기적으로 접속된다. 제1 및 제2 소스 PCB들(41A, 41B)에는 디지털 비디오 데이터들(RGBodd, RGBeven)이 전송되는 버스배선들, 데이터 타이밍 제어신호들이 전송되는 버스배선들, 구동전압들이 전송되는 버스배선들이 형성된다. Referring to FIG. 4, the data driver circuit 32 includes a plurality of data ICs 32a. Multiple data ICs 32a are each mounted in a source COF 42. Source COFs 42 are divided into two divided first and second source PCBs 41A, 41B. The input terminals of the source COFs 42 are electrically connected to the output terminals of the first and second source PCBs 41A and 41B, and the output terminals of the first and second source COFs 42 are ACF ( It is electrically connected to data pads formed on the lower glass substrate of the liquid crystal display panel 30 through an anisotropic conductive film. The first and second source PCBs 41A and 41B have bus wirings for transmitting digital video data RGBodd and RGBeven, bus wirings for transmitting data timing control signals, and bus wirings for driving voltages. do.

제1 소스 PCB들(41A)의 입력단자들은 제1 FFC(Flexible Flat Cable)(43A)를 경유하여 콘트롤 PCB(40) 상에 형성된 2 포트(port) 연결 배선들(44)에 연결된다. 제2 소스 PCB들(41B)의 입력단자들은 제2 FFC(Flexible Flat Cable)(43B)를 경유하여 콘트롤 PCB(40) 상에 형성된 2 포트 연결 배선들(44)에 연결된다. Input terminals of the first source PCBs 41A are connected to two port connecting wires 44 formed on the control PCB 40 via a first flexible flat cable (FFC) 43A. The input terminals of the second source PCBs 41B are connected to the two port connecting wires 44 formed on the control PCB 40 via the second flexible flat cable (FFC) 43B.

콘트롤 PCB(40)에는 타이밍 콘트롤러(31), EEPROM(31a), 액정표시패널(30)의 구동전압을 발생하기 위한 직류-직류 변환기(DC-DC Converter) 등의 회로와 함께, 2 포트 연결 배선들(44)이 형성된다. 직류-직류 변환기에서 생성되는 구동전압은 게이트하이전압(Vgh), 게이트로우전압(Vgl), 공통전압(Vcom), 고전위전원전압(Vdd), 저전위전원전압(Vss), 고전위전원전압(Vdd)과 저전위전원전압(Vss) 사이에서 분압되는 다수의 감마기준전압(Gamma reference voltages) 등을 포함한다. 감마기준전압들은 디지털 비디오 데이터들(RGBodd, RGBeven)의 비트수로 표현 가능한 계조 수 만큼 데이터 IC들(32a) 내에서 분압되어 각 계조에 해당하는 아날로그 감마보상전압으로 세분화된다. 게이트하이전압(Vgh), 게이트로우전압(Vgl)은 스캔펄스의 스윙전압이다. EEPROM(31a)은 타이밍 콘트롤러(31)로부터 생성되는 타이밍 제어신호들에 대한 파형 옵션정보가 다수의 모드별로 저장되어 사용자로부터의 명령에 따라 해당 모드에서 파형 정보를 타이밍 콘트롤러(31)에 공급한다. 타이밍 콘트롤러(31)는 EEPROM(31a)으로부터의 파형 옵션정보에 따라 각각의 모드에서 서로 다른 형태로 타이밍 제어신호들을 생성한다. The control PCB 40 has a circuit such as a DC-DC converter for generating a driving voltage of the timing controller 31, the EEPROM 31a, and the liquid crystal display panel 30, and a two-port connection wiring. Field 44 is formed. The driving voltages generated by the DC-DC converter are gate high voltage (Vgh), gate low voltage (Vgl), common voltage (Vcom), high potential supply voltage (Vdd), low potential supply voltage (Vss), and high potential supply voltage. A plurality of gamma reference voltages, etc., which are divided between Vdd and the low potential power supply voltage Vss. The gamma reference voltages are divided in the data ICs 32a by the number of gray levels that can be represented by the number of bits of the digital video data RGBodd and RGBeven, and subdivided into analog gamma compensation voltages corresponding to each gray level. The gate high voltage Vgh and the gate low voltage Vgl are swing voltages of the scan pulse. The EEPROM 31a stores waveform option information for timing control signals generated from the timing controller 31 for each of a plurality of modes, and supplies waveform information to the timing controller 31 in a corresponding mode according to a command from a user. The timing controller 31 generates timing control signals in different forms in each mode according to the waveform option information from the EEPROM 31a.

콘트롤 PCB(40)에 형성된 2 포트 연결 배선들(44)은 "Y" 자 형태로 패터닝되어 도 5에 도시된 타이밍 콘트롤러(31)의 싱글 출력포트(53)를 제1 및 제2 FFC(43A, 43B)에 연결한다. 이 2 포트 연결 배선들(44)을 통해 타이밍 콘트롤러(40)로부터 생성된 디지털 비디오 데이터들(RGBodd, RGBeven) 및 타이밍 제어신 호들과 , 직류-직류 변환기로부터 생성된 구동전압들이 제1 및 제2 FFC(43A, 43B)에 공급된다. The two port connecting wires 44 formed on the control PCB 40 are patterned in a “Y” shape so that the single output port 53 of the timing controller 31 shown in FIG. 5 is connected to the first and second FFCs 43A. , 43B). The digital video data (RGBodd, RGBeven) and timing control signals generated from the timing controller 40 and the driving voltages generated from the DC-DC converter through the two port connection wires 44 are first and second. It is supplied to FFC 43A, 43B.

도 5는 타이밍 콘트롤러(31)에서 데이터 처리부분을 나타내는 도면이다. 5 is a diagram illustrating a data processing portion in the timing controller 31.

도 5를 참조하면, 타이밍 콘트롤러(31)는 2 포트 확장부(51)와 데이터 변조부(52)를 구비한다. Referring to FIG. 5, the timing controller 31 includes a two port extension unit 51 and a data modulation unit 52.

2 포트 확장부(51)는 시스템의 메인보드로부터 소정의 주파수(f)로 입력되는 디지털 비디오 데이터(RGB)를 기수 화소 데이터(RGBodd)와 우수 화소 데이터(RGBeven)로 분리하여 그 데이터들(RGBodd, RGBeven)을 1/2 주파수(1/2 f)로 데이터 변조부(52)에 공급한다. 2 포트 확장부(51)로부터 출력되는 데이터들(RGBodd, RGBeven)의 스윙폭은 TTL(transistor-to-transistor) 레벨인 3.3V 정도로 비교적 높다. The two-port expansion unit 51 separates the digital video data RGB inputted from the main board of the system at a predetermined frequency f into the odd pixel data RGBodd and the even pixel data RGBeven, and the data RGBodd. , RGBeven is supplied to the data modulator 52 at 1/2 frequency (1/2 f). The swing widths of the data RGBodd and RGBeven output from the two-port expansion unit 51 are relatively high, such as 3.3 V, which is a TTL (transistor-to-transistor) level.

데이터 변조부(52)는 mini LVDS 방식으로 데이터를 변조하여 2 포트 확장부(51)로부터의 데이터들(RGBodd, RGBeven)의 스윙폭을 300mV~600mV 정도로 낮추고 mini LVDS 클럭에 따라 데이터의 주파수를 2배(2f)로 높인다. 데이터 변조부(52)로부터 출력되는 신호들은 3쌍(RGB)의 기수 화소 데이터들(RGBodd), 3쌍의 우수 화소 데이터(RGBeven) 및 1쌍의 mini 클럭(mini CLK)을 포함한다. 각 쌍들은 정극성 신호와 부극성 신호를 포함한다. 한편, 데이터 변조부(52)는 RSDS 방식으로 데이터를 변조할 수도 있다. The data modulator 52 modulates the data using the mini LVDS method to reduce the swing widths of the data RGBodd and RGBeven from the two-port expansion unit 51 to about 300 mV to 600 mV and to reduce the frequency of the data according to the mini LVDS clock. Increase to 2x. The signals output from the data modulator 52 include three pairs of RGB pixel data RGBodd, three pairs of even pixel data RGBeven, and one pair of mini clocks Mini CLK. Each pair includes a positive signal and a negative signal. Meanwhile, the data modulator 52 may modulate data by the RSDS method.

도 6 및 도 7은 데이터 변조부(52)로부터 출력되는 데이터의 일예를 나타내는 것으로, mini LVDS 방식으로 변조된 데이터의 일예이다. 6 and 7 illustrate an example of data output from the data modulator 52, which is an example of data modulated by the mini LVDS method.

도 6에서, "Data CLK"은 시스템의 메인보드로부터 생성되는 데이터 클럭이며, "mini LVDS CLK"은 데이터 변조부(52)로부터 생성되어 데이터와 함께 전송되는 클럭이다. 그리고 "mini LVDS RGB"는 리셋파형을 포함하여 데이터 변조부(52)에 의해 변조된 정극성 데이터파형이다. 데이터 변조부(52)는 정극성 데이터파형의 역위상으로 부극성 데이터파형을 생성하고, 각각 도 7과 같이 정극성 데이터파형(P)과 부극성 데이터파형(N)을 포함한 6 쌍의 데이터들과 한 쌍의 mini LVDS 클럭을 데이터 IC들(32a)에 전송한다. 첫 번째 데이터를 샘플링하는 제1 데이터 IC(32a)는 리셋파형에 이어서 발생하는 스타트펄스(start)를 데이터 샘플링시작 시점으로 인식하여 스타트펄스(start)에 이어서 공급되는 데이터들을 샘플링하기 시작한다. In FIG. 6, "Data CLK" is a data clock generated from the main board of the system, and "mini LVDS CLK" is a clock generated from the data modulator 52 and transmitted with the data. &Quot; mini LVDS RGB " is a positive data waveform modulated by the data modulator 52 including the reset waveform. The data modulator 52 generates the negative data waveform with the inverse phase of the positive data waveform, and includes six pairs of data including the positive data waveform P and the negative data waveform N, respectively, as shown in FIG. 7. And a pair of mini LVDS clocks to the data ICs 32a. The first data IC 32a sampling the first data recognizes the start pulse (start) generated after the reset waveform as the data sampling start time and starts sampling the data supplied after the start pulse (start).

도 8은 타이밍 콘트롤러(31)와 데이터 IC(32a)들 사이의 신호전송 경로를 나타낸다. 8 shows a signal transmission path between the timing controller 31 and the data ICs 32a.

도 8을 참조하면, 타이밍 콘트롤러(31)에 의해 mini LVDS 방식 또는 RSDS 방식으로 변조된 디지털 비디오 데이터들 중에서 좌측 데이터들(RGBodd, RGBeven)은 타이밍 콘트롤러(31)의 싱글 출력포트(53), 2 포트 연결 배선(44), 및 제1 FFC(43A)를 경유하여 제1 소스 PCB(41A)에 접속된 데이터 IC들(32a)에 전송된다. 좌측 데이터들(RGBodd, RGBeven)은 액정표시패널(30)의 좌반부 화면에 표시될 데이터들이다. 타이밍 콘트롤러(31)에 의해 mini LVDS 방식 또는 RSDS 방식으로 변조된 우측 데이터들(RGBodd, RGBeven)은 타이밍 콘트롤러(31)의 싱글 출력포트(53), 2 포트 연결 배선(44), 및 제2 FFC(43B)를 경유하여 제2 소스 PCB(41B)에 접속된 데이터 IC들(32a)에 전송된다. 우측 데이터들(RGBodd, RGBeven)은 액정표시패널(30)의 우반부 화면에 표시될 데이터들이다. Referring to FIG. 8, among the digital video data modulated by the timing controller 31 using the mini LVDS method or the RSDS method, the left data RGBodd and RGBeven are single output ports 53 and 2 of the timing controller 31. It is transmitted to the data ICs 32a connected to the first source PCB 41A via the port connection wiring 44 and the first FFC 43A. The left data RGBodd and RGBeven are data to be displayed on the left half screen of the liquid crystal display panel 30. The right data RGBodd and RGBeven modulated by the timing controller 31 in the mini LVDS method or the RSDS method include the single output port 53, the two-port connection wiring 44, and the second FFC of the timing controller 31. The data ICs 32a are connected to the second source PCB 41B via 43B. The right data RGBodd and RGBeven are data to be displayed on the right half screen of the liquid crystal display panel 30.

첫 번째 데이터를 샘플링하는 최좌측의 제1 데이터 IC(32a)는 도 6 및 도 7에서 스타트펄스 이후의 데이터를 자신의 출력채널 수만큼 샘플링한 후에 그 다음 데이터의 샘플링 타이밍을 지시하는 캐리신호(carry)를 발생하여 제2 데이터 IC(32a)에 공급한다. 마찬가지로, 캐리신호(carry)는 이웃한 데이터 IC들(32a)에 순차적으로 전달된다. 제1 및 제2 소스 PCB들(41A, 41B) 사이에서 캐리신호(carry)는 제2 FFC(43B), 콘트롤 PCB(40) 상에 형성된 2 포트 연결 배선(44) 및 제1 FFC(43A)를 경유하여 전송된다. 한편, 데이터 IC들(32a)의 데이터 샘플링방향은 반대로 조정될 수 있다. 이 경우, 제1 및 제2 소스 PCB들(41A, 41B) 사이에서 캐리신호(carry)는 제1 FFC(43A), 2 포트 연결 배선(44) 및 제2 FFC(43B)를 경유하여 전송된다. The leftmost first data IC 32a for sampling the first data samples the carry signal indicating the sampling timing of the next data after sampling the data after the start pulse by the number of output channels thereof in FIGS. 6 and 7. a carry) is generated and supplied to the second data IC 32a. Similarly, the carry signal is sequentially transmitted to neighboring data ICs 32a. The carry signal between the first and second source PCBs 41A and 41B is transmitted to the second FFC 43B, the two port connection wiring 44 formed on the control PCB 40 and the first FFC 43A. Is sent via. On the other hand, the data sampling direction of the data ICs 32a can be reversely adjusted. In this case, a carry signal is transmitted between the first and second source PCBs 41A and 41B via the first FFC 43A, the two port connection wiring 44 and the second FFC 43B. .

콘트롤 PCB(40) 상에 실장된 직류-직류 변환기로부터 발생되는 구동전압들은 2 포트 연결 배선(44), 제1 FFC(43A) 및 제2 FFC(43B)를 경유하여 모든 데이터 IC들(32a)에 동시에 공급된다. The driving voltages generated from the DC-DC converter mounted on the control PCB 40 are all data ICs 32a via the two port connection wiring 44, the first FFC 43A, and the second FFC 43B. Are supplied at the same time.

도 9 및 도 10은 데이터 IC(32a)를 상세히 나타내는 회로도이다. 9 and 10 are circuit diagrams showing the data IC 32a in detail.

도 9 및 도 10을 참조하면, 데이터 IC(32a) 각각은 쉬프트 레지스(61), 데이터 복원부(62), 제1 래치 어레이(63), 제2 래치 어레이(64), 디지털/아날로그 변환기(이하, "DAC"라 한다)(65), 차지쉐어회로(Charge Share Circuit)(66) 및 출력회로(67)를 포함한다. 9 and 10, each of the data ICs 32a may include a shift register 61, a data recovery unit 62, a first latch array 63, a second latch array 64, and a digital-to-analog converter. Hereinafter referred to as "DAC" 65, a charge share circuit 66, and an output circuit 67 are included.

데이터 복원부(62)는 타이밍 콘트롤러(31)에 의해 분리된 기수 화소 데이터(RGBodd)와 우수 화소 데이터(RGBeven)를 일시 저장하고 타이밍 콘트롤러(31)에 의해 변조방식에 대응하는 복조방식으로 변조된 데이터를 복원한다. 예컨대, 데이터 복원부(62)는 도 7과 같이 정극성 데이터가 하이 논리일 때 '1'을 발생하고, 정극성 데이터가 로우 논리일 때 '0'을 발생하여 데이터를 복원한다. 그리고 데이터 복원부(62)는 복원된 데이터들(RGBodd,RGBeven)을 제1 래치 어레이(63)에 공급한다. The data recovery unit 62 temporarily stores odd pixel data RGBodd and even pixel data RGBeven separated by the timing controller 31, and modulates the demodulation method corresponding to the modulation method by the timing controller 31. Restore the data. For example, the data recovery unit 62 generates '1' when the positive data is high logic and generates '0' when the positive data is low logic to restore the data. The data recovery unit 62 supplies the restored data RGBodd and RGBeven to the first latch array 63.

쉬프트레지터(61)는 소스 샘플링 클럭(SSC)에 따라 샘플링신호를 쉬프트시킨다. 또한, 쉬프트 레지지터(61)는 제1 래치 어레이(63)의 래치수를 초과하는 데이터가 공급될 때 캐리신호(Carry)를 발생한다. The shift register 61 shifts the sampling signal according to the source sampling clock SSC. In addition, the shift register 61 generates a carry signal Carry when data exceeding the number of latches of the first latch array 63 is supplied.

제1 래치 어레이(63)는 쉬프트 레지스터(61)로부터 순차적으로 입력되는 샘플링신호에 응답하여 데이터 복원부(62)로부터의 디지털 비디오 데이터들(RGBeven, RGBodd)을 샘프링하고, 그 데이터들(RGBeven, RGBodd)을 1 수평라인 분씩 래치한 다음, 1 수평라인 분의 데이터를 동시에 출력한다. The first latch array 63 samples the digital video data RGBeven and RGBodd from the data restoring unit 62 in response to a sampling signal sequentially input from the shift register 61, and stores the data RGBeven. , RGBodd) is latched by one horizontal line, and then one horizontal line of data is simultaneously output.

제2 래치 어레이(64)는 제1 래치 어레이(63)로부터 입력되는 1 수평라인분의 데이터를 래치한 다음, 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 다른 데이터 IC들(32a)의 제2 래치 어레이(64)와 동시에 래치된 디지털 비디오 데이터들(RGBeven, RGBodd)을 출력한다. The second latch array 64 latches one horizontal line of data input from the first latch array 63 and then, during the low logic period of the source output enable signal SOE, the other latches 64 of the other data ICs 32a. The digital video data RGBeven and RGBodd latched simultaneously with the second latch array 64 are output.

DAC(65)는 도 10과 같이 정극성 감마기준전압(GH)이 공급되는 P-디코더(PDEC)(71), 부극성 감마기준전압(GL)이 공급되는 N-디코더(NDEC)(72), 극성제어 신호들(POL)에 응답하여 P-디코더(71)의 출력과 N-디코더(72)의 출력을 선택하는 멀티플렉서(73)를 포함한다. P-디코더(71)는 제2 래치 어레이(64)로부터 입력되는 디지털 비디오 데이터들(RGBeven, RGBodd)을 디코드하여 그 데이터의 계조값에 해당하는 정극성 감마보상전압(GH)을 출력하고, N-디코더(122)는 제2 래치 어레이(64)로부터 입력되는 디지털 비디오 데이터들(RGBeven, RGBodd)을 디코드하여 그 데이터의 계조값에 해당하는 부극성 감마보상전압(GH)을 출력한다. 멀티플렉서(73)는 극성제어신호(POL)에 응답하여 정극성의 감마보상전압과 부극성의 감마보상전압을 선택한다. The DAC 65 includes a P-decoder (PDEC) 71 supplied with a positive gamma reference voltage GH and an N-decoder (NDEC) 72 supplied with a negative gamma reference voltage GL as shown in FIG. 10. And a multiplexer 73 for selecting the output of the P-decoder 71 and the output of the N-decoder 72 in response to the polarity control signals POL. The P-decoder 71 decodes the digital video data RGBeven and RGBodd input from the second latch array 64, and outputs a positive gamma compensation voltage GH corresponding to the gray level of the data. The decoder 122 decodes the digital video data RGBeven and RGBodd input from the second latch array 64 and outputs a negative gamma compensation voltage GH corresponding to the grayscale value of the data. The multiplexer 73 selects a positive gamma compensation voltage and a negative gamma compensation voltage in response to the polarity control signal POL.

차지쉐어회로(66)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 이웃한 데이터 출력채널들을 단락(short)시켜 이웃한 데이터전압들의 평균값을 차지쉐어전압으로 출력하거나, 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 데이터 출력채널들에 공통전압(Vcom)을 공급하여 정극성 데이터전압과 부극성 데이터전압의 급격한 변화를 줄인다. The charge share circuit 66 shorts the neighboring data output channels during the high logic period of the source output enable signal SOE to output the average value of the neighboring data voltages as the charge share voltage, or the source output enable signal. The common voltage Vcom is supplied to the data output channels during the high logic period of the SOE to reduce the sudden change of the positive data voltage and the negative data voltage.

출력회로(67)는 버퍼를 포함하여 데이터라인(D1 내지 Dk)으로 공급되는 아날로그 데이터전압의 신호감쇠를 최소화한다.The output circuit 67 includes a buffer to minimize attenuation of the analog data voltage supplied to the data lines D1 to Dk.

한편, 도 11과 같이 소스 PCB를 분리하고 타이밍 콘트롤러(111)의 출력포트를 소스 PCB의 분할 수만큼 복수로 분할하는 방법도 고려할 수 있으나, 이 경우에 타이밍 콘트롤러(111)와 콘트롤 PCB(110)가 커질 수 밖에 없다. Meanwhile, as shown in FIG. 11, a method of separating the source PCB and dividing the output ports of the timing controller 111 into a plurality of divisions of the source PCB may be considered. In this case, the timing controller 111 and the control PCB 110 may be considered. Is bound to grow.

이를 상세히 설명하면 다음과 같다. This will be described in detail as follows.

타이밍 콘트롤러(111)의 출력포트가 2 개로 분리된다고 가정할 때 타이밍 콘 트롤러(111)는 도 12와 같이 좌/우 데이터 분리부(120), 2 포트 확장부(121) 및 데이터 변조부(52)를 구비한다. Assuming that the output ports of the timing controller 111 are divided into two, the timing controller 111 includes the left / right data separator 120, the two-port expander 121, and the data modulator 52 as shown in FIG. 12. ).

좌/우 데이터 분리부(120)는 프레임 메모리를 이용하여 입력 주파수(f)로 입력되는 입력 디지털 비디오 데이터(RGB)를 좌측 데이터(RGBl)와 우측 데이터(RGBr)로 분리한다. 좌/우 데이터 분리부(120)로부터 출력되는 데이터들(RGBl, RGBr)은 입력 주파수의 1/2 주파수(f/2)로 2 포트 확장부(121)에 공급된다. 이러한 좌/우 데이터 분리부(120)로 인하여 타이밍 콘트롤러(111)의 출력 포트를 분리하면 타이밍 콘트롤러(111)의 크기가 커질 수 밖에 없다. The left / right data separator 120 separates the input digital video data RGB input at the input frequency f into left data RGBl and right data RGBr using a frame memory. The data RGBl and RGBr output from the left and right data separators 120 are supplied to the two-port expansion unit 121 at 1/2 frequency f / 2 of the input frequency. When the output port of the timing controller 111 is separated by the left / right data separation unit 120, the size of the timing controller 111 is inevitably increased.

2 포트 확장부(121)는 좌/우 데이터 분리부(120)로부터 1/2 주파수(f/2)로 입력되는 좌/우 데이터들(RGBl, RGBr)을 기수 화소 데이터(RGBlodd, RGBrodd)와 우수 화소 데이터(RGBleven, RGBreven)로 분리하여 그 데이터들(RGBodd, RGBeven)을 1/4 주파수(f/4)로 데이터 변조부(52)에 공급한다. The two-port expansion unit 121 stores the left and right data RGBl and RGBr inputted from the left and right data separation unit 120 at 1/2 frequency f / 2 and the odd pixel data RGBlodd and RGBrodd. The data is separated into even pixel data RGBleven and RGBreven, and the data RGBodd and RGBeven are supplied to the data modulator 52 at 1/4 frequency f / 4.

데이터 변조부(122)는 mini LVDS 방식으로 데이터를 변조하는 경우에 4 배속 mini LVDS 클럭에 따라 2 포트 확장부(121)로부터의 데이터들(RGBlodd, RGBrodd, RGBleven, RGBreven)의 주파수를 높여 입력 주파수와 같은 주파수(f)로 좌측 데이터(RGBlodd, RGBleven)와 우측 데이터(RGBrodd, RGBreven)를 서로 다른 출력포트로 분할 출력한다. 좌측 데이터(RGBlodd, RGBleven)와 우측 데이터(RGBrodd, RGBreven) 각각은 3쌍의 기수 화소 데이터들, 3쌍의 우수 화소 데이터들 및 1쌍의 mini 클럭을 포함하므로 타이밍 콘트롤러(111)의 출력핀들의 수는 전술한 본 발명의 실시예에 비하여 2 배 이상 필요하게 된다. 좌측 데이터(RGBlodd, RGBleven)는 타이밍 콘트롤러(111)의 제1 출력포트(141)와 제1 연결배선(113A)을 경유하여 제1 소스 PCB(131A)에 전송되며, 우측 데이터(RGBrodd, RGBreven)는 타이밍 콘트롤러(111)의 제2 출력포트(141)와 제2 연결배선(113B)을 경유하여 제2 소스 PCB(131B)에 전송된다. The data modulator 122 increases the frequency of the data (RGBlodd, RGBrodd, RGBleven, RGBreven) from the 2-port expansion unit 121 according to the 4x mini LVDS clock when modulating data in the mini LVDS method. The left data (RGBlodd, RGBleven) and the right data (RGBrodd, RGBreven) are split and output to different output ports at the same frequency f. Since the left data RGBlodd and RGBleven and the right data RGBrodd and RGBreven each include three pairs of odd pixel data, three pairs of even pixel data, and one pair of mini clocks, the output pins of the timing controller 111 The number is required twice or more as compared to the embodiment of the present invention described above. The left data RGBlodd and RGBleven are transmitted to the first source PCB 131A via the first output port 141 and the first connection line 113A of the timing controller 111 and the right data RGBrodd and RGBreven. Is transmitted to the second source PCB 131B via the second output port 141 and the second connection wiring 113B of the timing controller 111.

결과적으로, 소스 PCB를 분리하는 경우에 타이밍 콘트롤러와 그 출력핀 수를 줄이고 콘트롤 PCB의 크기를 줄이기 위해서는 타이밍 콘트롤러의 출력포트를 싱글포트로 구성하는 것이 바람직하다.As a result, when separating the source PCB, it is preferable to configure the output port of the timing controller as a single port in order to reduce the number of timing controllers and their output pins and to reduce the size of the control PCB.

상술한 바와 같이, 본 발명에 따른 액정표시장치와 그 구동방법은 소스 PCB를 분할하고 타이밍 콘트롤러의 출력포트를 싱글 출력포트로 구성하여 콘트롤 PCB의 크기와 출력핀 수를 줄일 수 있다. As described above, the LCD and the driving method thereof according to the present invention can reduce the size of the control PCB and the number of output pins by dividing the source PCB and configuring the output port of the timing controller as a single output port.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (7)

각각 다수의 데이터라인들을 포함한 제1 및 제2 데이터라인군, 상기 제1 및 제2 데이터라인군과 교차하는 다수의 게이트라인을 포함하고 다수의 액정셀들이 매트릭스 형태로 배치된 액정표시패널; A liquid crystal display panel including first and second data line groups each including a plurality of data lines, a plurality of gate lines intersecting the first and second data line groups, and a plurality of liquid crystal cells arranged in a matrix; 제1 데이터라인군에 데이터를 공급하기 위한 데이터 IC들을 포함한 제1 데이터 회로군; A first data circuit group including data ICs for supplying data to the first data line group; 상기 제1 데이터 회로군이 접속된 제1 소스 PCB; A first source PCB to which the first data circuit group is connected; 제1 데이터라인군에 데이터를 공급하기 위한 데이터 IC들을 포함한 제2 데이터 회로군; A second data circuit group including data ICs for supplying data to the first data line group; 상기 제2 데이터 회로군이 접속된 제2 소스 PCB; A second source PCB to which the second data circuit group is connected; 상기 제1 및 제2 데이터 회로군들을 제어하기 위한 타이밍 제어신호와 상기 데이터를 싱글 출력포트를 통해 출력하는 타이밍 콘트롤러; A timing controller for controlling the first and second data circuit groups and a timing controller configured to output the data through a single output port; 상기 타이밍 콘트롤러가 실장된 콘트롤 PCB; 및 A control PCB on which the timing controller is mounted; And 상기 싱글 출력포트를 상기 제1 및 제2 소스 PCB에 전기적으로 연결하기 위한 연결배선들을 구비하는 것을 특징으로 하는 액정표시장치. And connecting wires for electrically connecting the single output port to the first and second source PCBs. 제 1 항에 있어서, The method of claim 1, 상기 제1 및 제2 데이터 회로군 각각은,Each of the first and second data circuit groups, 상기 데이터 IC가 실장된 COF(Chip on film)와 TCP(Tape Carrier Package) 중 어느 하나를 구비하는 것을 특징으로 하는 액정표시장치. And any one of a chip on film (COF) and a tape carrier package (TCP) in which the data IC is mounted. 제 1 항에 있어서, The method of claim 1, 상기 연결배선들은,The connection wirings, 상기 제1 소스 PCB와 상기 콘트롤 PCB를 전기적으로 연결하기 위한 제1 케이블; A first cable for electrically connecting the first source PCB and the control PCB; 상기 제2 소스 PCB와 상기 콘트롤 PCB를 전기적으로 연결하기 위한 제2 케이블; 및 A second cable for electrically connecting the second source PCB and the control PCB; And 상기 콘트롤 PCB 상에 형성되어 상기 싱글 출력포트를 상기 제1 및 제2 케이블에 전기적으로 연결하기 위한 2 포트 연결 배선들을 구비하는 것을 특징으로 하는 액정표시장치. And two port connection wires formed on the control PCB to electrically connect the single output port to the first and second cables. 제 1 항에 있어서, The method of claim 1, 상기 타이밍 콘트롤러는, The timing controller, 입력 주파수로 입력되는 디지털 비디오 데이터를 기수 화소 데이터와 우수 화소 데이터로 분리하여 그 데이터들을 상기 입력 주파수의 1/2 주파수로 출력하는 2 포트 확장부; 및 A two-port expansion unit for dividing digital video data input at an input frequency into odd pixel data and even pixel data and outputting the data at a frequency 1/2 of the input frequency; And 상기 2 포트 확장부로부터의 데이터들을 변조하여 상기 싱글 출력포트를 통해 출력되는 데이터의 스윙폭을 줄이고 상기 입력 주파수 대비 2배 높은 주파수로 상기 데이터를 출력하는 데이터 변조부를 구비하는 것을 특징으로 하는 액정표시장 치. And a data modulator for modulating data from the two-port expansion unit to reduce a swing width of data output through the single output port and output the data at a frequency twice as high as the input frequency. Device. 제 4 항에 있어서, The method of claim 4, wherein 상기 데이터 변조부는, The data modulator, mini LVDS(low-voltage differential signaling) 방식과 RSDS(Reduced Swing Differential Signaling) 방식 중 어느 하나로 상기 데이터를 변조하는 것을 특징으로 하는 액정표시장치. A liquid crystal display device characterized by modulating the data by any one of a mini low-voltage differential signaling (LVDS) scheme and a reduced swing differential signaling (RSDS) scheme. 제 1 항에 있어서, The method of claim 1, 상기 콘트롤 PCB는, The control PCB, 상기 타이밍 제어신호의 파형 옵션정보를 상기 타이밍 콘트롤러에 공급하는 메모리; 및A memory for supplying waveform option information of the timing control signal to the timing controller; And 상기 액정표시패널의 구동전압을 발생하는 전압원을 구비하는 것을 특징으로 하는 액정표시장치. And a voltage source for generating a driving voltage of the liquid crystal display panel. 각각 다수의 데이터라인들을 포함한 제1 및 제2 데이터라인군, 상기 제1 및 제2 데이터라인군과 교차하는 다수의 게이트라인을 포함하고 다수의 액정셀들이 매트릭스 형태로 배치된 액정표시패널을 포함한 액정표시장치의 구동방법에 있어서, A first and second data line groups each including a plurality of data lines, a plurality of gate lines intersecting the first and second data line groups, and a liquid crystal display panel in which a plurality of liquid crystal cells are arranged in a matrix form. In the driving method of a liquid crystal display device, 제1 데이터라인군에 데이터를 공급하기 위한 데이터 IC들을 포함한 제1 데이터 회로군을 제1 소스 PCB에 접속하고, 제1 데이터라인군에 데이터를 공급하기 위 한 데이터 IC들을 포함한 제2 데이터 회로군을 제2 소스 PCB에 접속하는 단계; A second data circuit group including data ICs for supplying data to the first data line group, the first data circuit group including data ICs for supplying data to the first data line group, and the data ICs for supplying data to the first data line group Connecting to a second source PCB; 싱글 출력포트를 가지는 타이밍 콘트롤러를 콘트롤 PCB에 실장하는 단계; 및 Mounting a timing controller having a single output port on a control PCB; And 상기 싱글 출력포트를 상기 제1 및 제2 소스 PCB에 전기적으로 연결하여 상기 싱글 출력포트로부터의 타이밍 제어신호와 상기 데이터를 상기 제1 및 제2 소스 PCB들에 공급하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법. Electrically connecting the single output port to the first and second source PCBs to supply timing control signals and data from the single output port to the first and second source PCBs. A method of driving a liquid crystal display device.
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