KR100864976B1 - Liquid crystal display - Google Patents

Liquid crystal display Download PDF

Info

Publication number
KR100864976B1
KR100864976B1 KR1020070030333A KR20070030333A KR100864976B1 KR 100864976 B1 KR100864976 B1 KR 100864976B1 KR 1020070030333 A KR1020070030333 A KR 1020070030333A KR 20070030333 A KR20070030333 A KR 20070030333A KR 100864976 B1 KR100864976 B1 KR 100864976B1
Authority
KR
South Korea
Prior art keywords
data
pcb
liquid crystal
source
crystal display
Prior art date
Application number
KR1020070030333A
Other languages
Korean (ko)
Other versions
KR20080088022A (en
Inventor
민웅기
최병진
송홍성
장수혁
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020070030333A priority Critical patent/KR100864976B1/en
Priority to US12/003,584 priority patent/US8289258B2/en
Priority to JP2007341171A priority patent/JP4750780B2/en
Priority to CN2007101606945A priority patent/CN101266762B/en
Publication of KR20080088022A publication Critical patent/KR20080088022A/en
Application granted granted Critical
Publication of KR100864976B1 publication Critical patent/KR100864976B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G09G2310/0218—Addressing of scan or signal lines with collection of electrodes in groups for n-dimensional addressing

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 콘트롤 PCB를 간소화하도록 한 액정표시장치에 관한 것이다. The present invention relates to a liquid crystal display device for simplifying a control PCB.

이 액정표시장치는 제1 및 제2 데이터라인군과, 상기 데이터라인군들과 분리된 LOG 배선을 포함한 액정표시패널; 타이밍 제어신호와 데이터를 싱글 출력포트를 통해 출력하고 구동전압을 발생하는 콘트롤 PCB; 상기 타이밍 제어신호, 상기 데이터 및 상기 구동전압을 상기 제1 데이터라인군에 공급하기 위한 제1 데이터 IC들을 포함한 제1 데이터 회로군; 상기 제1 데이터 회로군이 접속된 제1 소스 PCB; 상기 LOG 배선을 통해 공급되는 상기 타이밍 제어신호, 상기 데이터 및 상기 구동전압을 상기 제2 데이터라인군에 공급하기 위한 제2 데이터 IC들을 포함한 제2 데이터 회로군; 상기 제2 데이터 회로군이 접속되는 제2 소스 PCB; 및 상기 콘트롤 PCB와 상기 제1 소스 PCB를 전기적으로 연결하기 위한 연결부를 구비하고; 상기 제1 및 제2 데이터 회로군 중 적어도 어느 하나에 형성된 더미배선들에서 상기 구동전압을 전송하기 위한 더미배선의 선 폭은 다른 더미배선들의 선 폭보다 넓은 것을 특징으로 한다.The liquid crystal display device comprises: a liquid crystal display panel including first and second data line groups and a LOG wiring separated from the data line groups; A control PCB for outputting timing control signals and data through a single output port and generating a driving voltage; A first data circuit group including first data ICs for supplying the timing control signal, the data and the driving voltage to the first data line group; A first source PCB to which the first data circuit group is connected; A second data circuit group including second data ICs for supplying the timing control signal, the data, and the driving voltage to the second data line group supplied through the LOG wiring; A second source PCB to which the second data circuit group is connected; And a connection portion for electrically connecting the control PCB and the first source PCB; The line width of the dummy line for transmitting the driving voltage in the dummy lines formed in at least one of the first and second data circuit groups may be wider than the line width of the other dummy lines.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}Liquid Crystal Display {LIQUID CRYSTAL DISPLAY}

도 1은 액정표시장치의 액정셀을 보여 주는 등가 회로도.1 is an equivalent circuit diagram showing a liquid crystal cell of a liquid crystal display device.

도 2는 싱글 소스 PCB를 가지는 액정표시장치를 나타내는 도면. 2 shows a liquid crystal display device having a single source PCB.

도 3은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도. 3 is a block diagram illustrating a liquid crystal display according to an exemplary embodiment of the present invention.

도 4는 도 3에 도시된 타이밍 콘트롤러와 데이터 IC들의 접속 구조를 상세히 나타내는 도면. FIG. 4 is a diagram showing in detail the connection structure of the timing controller and data ICs shown in FIG. 3; FIG.

도 5는 소스 COF에 형성된 더미 배선들과 액정표시패널의 기판 상에 형성된 LOG 배선들을 나타내는 평면도. FIG. 5 is a plan view illustrating dummy wirings formed in a source COF and LOG wirings formed on a substrate of a liquid crystal display panel. FIG.

도 6은 도 3 및 도 4에 도시된 타이밍 콘트롤러의 데이터 처리부를 상세히 나타내는 블록도.6 is a block diagram illustrating in detail a data processor of the timing controller illustrated in FIGS. 3 and 4.

도 7 및 도 8은 도 6에 도시된 데이터 변조부의 출력 예를 나타내는 파형도.7 and 8 are waveform diagrams illustrating an output example of the data modulator shown in FIG. 6;

도 9는 도 4에 도시된 타이밍 콘트롤러와 데이터 IC들 사이의 신호 전송경로를 나타내는 도면. FIG. 9 is a diagram illustrating a signal transmission path between the timing controller and data ICs shown in FIG. 4; FIG.

도 10은 도 4에 도시된 데이터 IC를 상세히 나타내는 블록도.FIG. 10 is a block diagram showing in detail the data IC shown in FIG. 4; FIG.

도 11은 도 10에 도시된 감마보상전압 발생부를 상세히 나타내는 회로도.FIG. 11 is a circuit diagram illustrating in detail a gamma compensation voltage generation unit illustrated in FIG. 10.

도 12는 도 10에 도시된 DAC를 상세히 나타내는 회로도.12 is a circuit diagram showing in detail the DAC shown in FIG.

도 13 및 도 14는 소스 PCB를 분리하고 타이밍 콘트롤러의 출력포트를 더블 출력포트로 구성한 예를 나타내는 도면들.13 and 14 illustrate an example in which a source PCB is separated and an output port of a timing controller is configured as a double output port.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

30 : 액정표시패널 31 : 타이밍 콘트롤러30 liquid crystal display panel 31 timing controller

32 : 데이터 구동회로 33 : 게이트 구동회로 32: data driving circuit 33: gate driving circuit

40 : 콘트롤 PCB 41A, 41B, 131A, 131B : 소스 PCB 40: Control PCB 41A, 41B, 131A, 131B: Source PCB

42 : 소스 COF 43, 113A, 113B : FFC42: source COF 43, 113A, 113B: FFC

44, 114A, 114B : 연결 배선 61, 121 : 2 포트 확장부44, 114A, 114B: Wiring 61, 121: 2-port extension

62, 122 : 데이터 변조부 63 : 싱글 출력포트62, 122: data modulator 63: single output port

91 : 쉬프트 레지스터 92 : 데이터 복원부91: shift register 92: data recovery unit

93, 94 : 래치 95 : 감마전압 발생부93, 94: latch 95: gamma voltage generator

96 : DAC 97: 차지쉐어회로 96: DAC 97: Charge Share Circuit

98 : 출력회로 101 : P-디코더98: output circuit 101: P-decoder

102 : N-디코더 103 : 멀티플렉서102: N-decoder 103: multiplexer

120 : 좌/우 데이터 분리부 141, 142 : 더블 출력포트120: left / right data separator 141, 142: double output port

본 발명은 액정표시장치에 관한 것으로, 특히 콘트롤 인쇄회로보드(Printed Circuit Board 이하 "PCB"라 함)를 간소화하도록 한 액정표시장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device for simplifying a control printed circuit board (hereinafter referred to as "PCB").

액정표시장치는 비디오신호에 따라 액정셀들의 광투과율을 조절하여 화상을 표시한다. 액티브 매트릭스(Active Matrix) 타입의 액정표시장치는 도 1과 같이 액정셀(Clc)마다 형성된 박막트랜지스터(Thin Film Transistor 이하 "TFT"라 함)를 이용하여 액정셀들에 공급되는 데이터전압을 스위칭하여 데이터를 능동적으로 제어하므로 동화상의 표시품질을 높일 수 있다. 도 1에 있어서, 도면부호 "Cst"는 액정셀(Clc)에 충전된 데이터전압을 유지하기 위한 스토리지 커패시터(Storage Capacitor, Cst), 'DL'은 데이터전압이 공급되는 데이터라인, 그리고 'GL'은 스캔전압이 공급되는 게이트라인을 각각 의미한다.The liquid crystal display device displays an image by adjusting light transmittance of liquid crystal cells according to a video signal. The active matrix type liquid crystal display device switches the data voltage supplied to the liquid crystal cells by using a thin film transistor (hereinafter referred to as TFT) formed for each liquid crystal cell Clc as shown in FIG. 1. By actively controlling data, the display quality of moving images can be improved. In FIG. 1, reference numeral “Cst” denotes a storage capacitor Cst for maintaining a data voltage charged in a liquid crystal cell Clc, “DL” denotes a data line to which a data voltage is supplied, and “GL”. Denotes a gate line to which a scan voltage is supplied.

액정표시장치는 최근의 텔레비젼이나 모니터가 대화면화되면서 소형뿐만 아니라 중대형 모델의 개발이 진행되고 있다. 이러한 액정표시장치는 도 2와 같이 콘트롤 PCB(20), 소스 PCB(22), 소스 PCB(22)와 콘트롤 PCB(20)에 연결된 케이블(21), 소스 PCB(22)와 액정표시패널(25)에 연결된 다수의 소스 COF(Chip on film : 24)를 구비한다. In recent years, LCDs have been developed in large and medium sized models as well as small and large TVs and monitors. 2, the control PCB 20, the source PCB 22, the cable 21 connected to the source PCB 22 and the control PCB 20, the source PCB 22, and the liquid crystal display panel 25 as shown in FIG. 2. ) And a plurality of source COFs (Chip on film: 24).

소스 COF(24)는 소스 PCB(22)와 액정표시패널(25)의 데이터패드들에 전기적으로 접속된다. 이 소스 COF(24)에는 데이터 집적회로(Integrated Circuit 이하 "IC"라 함)(23)가 실장된다.The source COF 24 is electrically connected to the data PCBs of the source PCB 22 and the liquid crystal display panel 25. A data integrated circuit (hereinafter referred to as "IC") 23 is mounted on this source COF 24.

소스 PCB(22)에는 콘트롤 PCB(20)로부터의 디지털 비디오 데이터들과 타이밍 제어신호들을 전송하기 위한 신호배선들이 형성된다. Source wirings 22 are provided with signal wirings for transmitting digital video data and timing control signals from the control PCB 20.

콘트롤 PCB(20)에는 제어회로와 데이터 전송회로 등이 실장된다. 이 콘트롤 PCB(20)는 소스 PCB(22)의 데이터 IC(23)에 데이터를 공급하고 데이터 IC(23)의 동작을 제어하기 위한 타이밍 제어신호들을 케이블(21)을 통해 소스 PCB(22)에 공급한다. The control circuit 20 includes a control circuit and a data transmission circuit. The control PCB 20 supplies timing control signals for supplying data to the data IC 23 of the source PCB 22 and controlling the operation of the data IC 23 to the source PCB 22 through the cable 21. Supply.

도 2와 같은 액정표시장치에서 액정표시패널(25)이 커지게 되면 그 만큼 데이터라인들과 소스 COF들(24)이 많아지고 그 결과, 소스 PCB(22)도 커지게 된다. 이 경우에, 소스 PCB(22)와 소스 COF(24)의 정렬(align)이 어렵게 된다. 소스 PCB(22)가 커지면 기존 SMT(Surface Mount Technology) 장비와 같은 자동화 실장장치는 상대적으로 작은 크기의 소스 PCB(22)를 기준으로 설계되었기 때문에 큰 소스 PCB(22)를 다룰 수 없다. 또한, 액정표시장치가 대형화될 수록 메모리와 같은 회로소자들이 많아지고 출력핀수가 증가함으로써 콘트롤 PCB(20) 제작시 단가가 상승하는 문제점이 있다.In the liquid crystal display device of FIG. 2, when the liquid crystal display panel 25 becomes larger, the data lines and the source COFs 24 become larger, and as a result, the source PCB 22 becomes larger. In this case, alignment of the source PCB 22 and the source COF 24 becomes difficult. As the source PCB 22 grows larger, automated mounting devices, such as conventional Surface Mount Technology (SMT) equipment, are designed based on a relatively small size of the source PCB 22 and thus cannot handle the large source PCB 22. In addition, as the size of the LCD increases, the number of circuit elements such as a memory increases and the number of output pins increases, thereby increasing the cost of manufacturing the control PCB 20.

따라서, 본 발명의 목적은 종래 기술의 문제점들을 해결하고자 안출된 발명으로써 소스 PCB를 분할하고 콘트롤 PCB의 크기와 출력핀 수를 줄이도록 한 액정표시장치를 제공함에 있다. Accordingly, an object of the present invention is to provide a liquid crystal display device which divides a source PCB and reduces the size of the control PCB and the number of output pins.

본 발명의 다른 목적은 분할된 소스 PCB들 사이에서 구동전압의 편차를 최소화하도록 한 액정표시장치를 제공함에 있다.Another object of the present invention is to provide a liquid crystal display device which minimizes a variation in driving voltage between divided source PCBs.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 제1 및 제2 데이터라인군과, 상기 데이터라인군들과 분리된 LOG 배선을 포함한 액정표시패널; 타이밍 제어신호와 데이터를 싱글 출력포트를 통해 출력하고 구동전압을 발생하는 콘트롤 PCB; 상기 타이밍 제어신호, 상기 데이터 및 상기 구동전압을 상기 제1 데이터라인군에 공급하기 위한 제1 데이터 IC들을 포함한 제1 데이터 회로군; 상기 제1 데이터 회로군이 접속된 제1 소스 PCB; 상기 LOG 배선을 통해 공급되는 상기 타이밍 제어신호, 상기 데이터 및 상기 구동전압을 상기 제2 데이터라인군에 공급하기 위한 제2 데이터 IC들을 포함한 제2 데이터 회로군; 상기 제2 데이터 회로군이 접속되는 제2 소스 PCB; 및 상기 콘트롤 PCB와 상기 제1 소스 PCB를 전기적으로 연결하기 위한 연결부를 구비하고; 상기 제1 및 제2 데이터 회로군 중 적어도 어느 하나에 형성된 더미배선들에서 상기 구동전압을 전송하기 위한 더미배선의 선 폭은 다른 더미배선들의 선 폭보다 넓은 것을 특징으로 한다.In order to achieve the above object, a liquid crystal display device according to an embodiment of the present invention includes a liquid crystal display panel including a first and second data line group, and a LOG wiring separated from the data line group; A control PCB for outputting timing control signals and data through a single output port and generating a driving voltage; A first data circuit group including first data ICs for supplying the timing control signal, the data and the driving voltage to the first data line group; A first source PCB to which the first data circuit group is connected; A second data circuit group including second data ICs for supplying the timing control signal, the data, and the driving voltage to the second data line group supplied through the LOG wiring; A second source PCB to which the second data circuit group is connected; And a connection portion for electrically connecting the control PCB and the first source PCB; The line width of the dummy line for transmitting the driving voltage in the dummy lines formed in at least one of the first and second data circuit groups may be wider than the line width of the other dummy lines.

상기 더미배선들은, 상기 제1 및 제2 데이터 IC들이 실장되는 COF(Chip on film)와 TCP(Tape Carrier Package) 중 어느 하나에 형성된다.The dummy wires are formed in any one of a chip on film (COF) and a tape carrier package (TCP) on which the first and second data ICs are mounted.

상기 다른 더미배선들을 통해 상기 타이밍 제어신호 및 상기 데이터가 전송된다.The timing control signal and the data are transmitted through the other dummy wires.

상기 콘트롤 PCB에는, 상기 타이밍 제어신호와 상기 데이터를 싱글 출력포트를 통해 출력하는 타이밍 콘트롤러; 및 상기 구동전압을 발생하는 전원 발생회로가 실장된다.The control PCB, the timing controller for outputting the timing control signal and the data through a single output port; And a power generation circuit for generating the driving voltage.

상기 연결부는, 상기 제1 소스 PCB와 상기 콘트롤 PCB를 전기적으로 연결하기 위한 케이블; 및 상기 콘트롤 PCB 상에 형성되어 상기 싱글 출력포트와 상기 전원 발생회로의 출력단을 상기 케이블에 전기적으로 연결하기 위한 연결 배선을 구비한다.The connection unit, a cable for electrically connecting the first source PCB and the control PCB; And a connection line formed on the control PCB to electrically connect the single output port and the output terminal of the power generation circuit to the cable.

상기 타이밍 콘트롤러는, 입력 주파수로 입력되는 상기 데이터를 기수 화소 데이터와 우수 화소 데이터로 분리하여 그 데이터들을 상기 입력 주파수의 1/2 주파수로 출력하는 2 포트 확장부; 및 상기 2 포트 확장부로부터의 데이터들을 변조하여 상기 싱글 출력포트를 통해 상기 입력 주파수 대비 2배 높은 주파수로 상기 데이터를 출력하는 데이터 변조부를 구비한다.The timing controller may include: a two-port expansion unit for dividing the data input at an input frequency into odd pixel data and even pixel data, and outputting the data at a half frequency of the input frequency; And a data modulator for modulating data from the two-port expansion unit and outputting the data at a frequency twice higher than the input frequency through the single output port.

상기 데이터 변조부는, mini LVDS(low-voltage differential signaling) 방식과 RSDS(Reduced Swing Differential Signaling) 방식 중 어느 하나로 상기 데이터를 변조한다. The data modulator modulates the data using any one of a mini low-voltage differential signaling (LVDS) scheme and a reduced swing differential signaling (RSDS) scheme.

상기 데이터 IC들 각각은, 상기 변조된 데이터를 복원하는 데이터 복원부를 구비한다.Each of the data ICs includes a data recovery unit for recovering the modulated data.

이하, 도 3 내지 도 14를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 3 to 14.

도 3을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(30), 타이밍 콘트롤러(31), 데이터 구동회로(32), 및 게이트 구동회로(33)를 구비한다. Referring to FIG. 3, the liquid crystal display according to the exemplary embodiment includes a liquid crystal display panel 30, a timing controller 31, a data driving circuit 32, and a gate driving circuit 33.

액정표시패널(30)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정 표시패널(30)은 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인들(G1 내지 Gn)이 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다. In the liquid crystal display panel 30, a liquid crystal layer is formed between two glass substrates. The liquid crystal display panel 30 includes m × n liquid crystal cells Clc in which m data lines D1 to Dm and n gate lines G1 to Gn are arranged in a matrix by a cross structure. Include.

액정표시패널(30)의 하부 유리기판에는 데이터라인들(D1 내지 Dm), 게이트라인들(G1 내지 Gn), TFT들, TFT에 접속된 액정셀(Clc)의 화소전극들(1), 및 스토리지 커패시터(Cst) 등이 형성된다. 이 액정표시패널(30)의 하부 유기기판에는 후술하는 소스 COF들 사이에서 데이터, 데이터 타이밍 제어신호, 구동전압 등을 전송하는 라인 온 글라스(Lines On Glass 이하, "LOG"라 함) 배선들이 형성된다. The lower glass substrate of the liquid crystal display panel 30 includes data lines D1 to Dm, gate lines G1 to Gn, TFTs, pixel electrodes 1 of a liquid crystal cell Clc connected to a TFT, and The storage capacitor Cst and the like are formed. On the lower organic substrate of the liquid crystal display panel 30, line on glass wirings (hereinafter referred to as "LOG") for transmitting data, a data timing control signal, a driving voltage, and the like are formed between source COFs described below. do.

액정표시패널(30)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2)이 형성된다. 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. 액정표시패널(30)의 상부 유리기판과 하부 유리기판 상에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. The black matrix, the color filter, and the common electrode 2 are formed on the upper glass substrate of the liquid crystal display panel 30. The common electrode 2 is formed on the upper glass substrate in a vertical electric field driving method such as twisted nematic (TN) mode and vertical alignment (VA) mode, and has an in plane switching (IPS) mode and a fringe field switching (FFS) mode. In the same horizontal electric field driving method, the pixel electrode 1 is formed on the lower glass substrate. On the upper glass substrate and the lower glass substrate of the liquid crystal display panel 30, a polarizing plate having an optical axis orthogonal to each other is attached, and an alignment film for setting the pretilt angle of the liquid crystal is formed on the inner surface in contact with the liquid crystal.

타이밍 콘트롤러(31)는 수직/수평 동기신호, 데이터인에이블, 클럭신호 등의 타이밍신호를 입력받아 데이터 구동회로(32)와 게이트 구동회로(33)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등의 게이트 타이밍 제어신호들을 포함한다. 게이트 스타트 펄스(GSP)는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 지시한다. 게이트 쉬프트 클럭신호(GSC)는 게이트 구동회로 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 타이밍 제어신호로써 TFT의 온(ON) 기간에 대응하는 펄스폭으로 발생된다. 게이트 출력 신호(GOE)는 게이트 구동회로(33)의 출력을 지시한다. 또한, 타이밍 제어신호들은 소스 샘플링 클럭(Source Sampling Clock : SSC), 소스 출력 인에이블신호(SOE), 극성제어신호(POL) 등을 포함한 데이터 타이밍 제어신호들을 포함한다. 소스 샘플링 클럭(SSC)은 라이징(Rising) 또는 폴링(Falling) 에지에 기준하여 데이터 구동회로(32) 내에서 데이터의 래치동작을 지시한다. 소스 출력 인에이블신호(Source Output Enable : SOE)는 데이터 구동회로(32)의 출력을 지시한다. 극성제어신호(Polarity : POL)는 액정표시패널(30)의 액정셀들(Clc)에 공급될 데이터전압의 극성을 지시한다. 또한, 타이밍 콘트롤러(31)는 디지털 비디오 데이터를 기수 화소 데이터들(RGBodd)과 우수 화소 데이터들(RGBeven)로 분리하고 그 데이터들을 데이터 구동회로(32)에 공급한다. 데이터의 전송경로 상에서 EMI와 데이터전압의 스윙폭을 줄이기 위하여, 타이밍 콘트롤러(31)는 데이터를 mini LVDS(low-voltage differential signaling) 방식 또는 RSDS(Reduced Swing Differential Signaling) 방식으로 변조하여 데이터 구동회로(32)에 공급한다. The timing controller 31 receives timing signals such as a vertical / horizontal synchronization signal, a data enable signal, a clock signal, and generates timing control signals for controlling the operation timing of the data driver circuit 32 and the gate driver circuit 33. do. The timing control signals include gate timing control signals such as a gate start pulse (GSP), a gate shift clock signal (GSC), a gate output enable signal (GOE), and the like. The gate start pulse GSP indicates a starting horizontal line at which scanning starts in one vertical period in which one screen is displayed. The gate shift clock signal GSC is input to a shift register in the gate driving circuit and is a timing control signal for sequentially shifting the gate start pulse GSP, and is generated with a pulse width corresponding to the ON period of the TFT. The gate output signal GOE indicates the output of the gate driving circuit 33. In addition, the timing control signals include data timing control signals including a source sampling clock (SSC), a source output enable signal (SOE), a polarity control signal (POL), and the like. The source sampling clock SSC instructs a latch operation of data in the data driving circuit 32 based on a rising or falling edge. The source output enable signal SOE indicates the output of the data driving circuit 32. The polarity control signal POL indicates the polarity of the data voltage to be supplied to the liquid crystal cells Clc of the liquid crystal display panel 30. In addition, the timing controller 31 separates the digital video data into odd pixel data RGBodd and even pixel data RGBeven and supplies the data to the data driving circuit 32. In order to reduce the swing width of the EMI and the data voltage on the data transmission path, the timing controller 31 modulates the data by mini-low-voltage differential signaling (LVDS) or reduced swing differential signaling (RSDS). 32).

데이터 구동회로(32)는 타이밍 콘트롤러(31)의 제어 하에 디지털 비디오 데이터(RGBodd, RGBeven)를 래치한다. 그리고 데이터 구동회로(32)는 디지털 비디오 데이터를 극성제어신호(POL)에 따라 아날로그 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압을 발생하고 그 데이터전압을 데이터라인들(D1 내지 Dm)에 공급한다. The data driving circuit 32 latches the digital video data RGBodd and RGBeven under the control of the timing controller 31. The data driving circuit 32 converts the digital video data into an analog positive / negative gamma compensation voltage according to the polarity control signal POL to generate a positive / negative analog data voltage and converts the data voltage into data lines. It supplies to (D1-Dm).

게이트 구동회로(33)는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀의 TFT 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터 및 레벨 쉬프터와 게이트라인(G1 내지 Gn) 사이에 접속되는 출력 버퍼를 각각 포함하는 다수의 게이트 IC들로 구성된다. 이 게이트 구동회로(33)는 스캔펄스들을 순차적으로 출력한다. 이러한 게이트 구동회로(33)의 IC들은 COF 또는 TCP(Tape Carrier Package)에 실장되어 ACF(anisotropic conductive film)로 액정표시패널(30)의 하부 유리기판에 형성된 게이트 패드들에 접속된다. 또한 게이트 구동회로(33)는 게이트 인 패널(Gate In Panel) 공정을 이용하여 화소 어레이에 형성된 데이터라인(D1 내지 Dm), 게이트라인(G1 내지 Gn) 및 TFT들과 동시에 액정표시패널(30)의 하부 유리기판 상에 직접 형성될 수 있다. 또한, 게이트 구동회로(33)의 IC는 칩온글래스(Ghip On Galss) 방식으로 액정표시패널(30)의 하부 유리기판 상에 직접 접착될 수도 있다. The gate driving circuit 33 includes a shift register and a level shifter for converting the output signal of the shift register into a swing width suitable for driving the TFT of the liquid crystal cell, and an output buffer connected between the level shifter and the gate lines G1 to Gn, respectively. It consists of a number of gate ICs, including. The gate driving circuit 33 sequentially outputs scan pulses. The ICs of the gate driving circuit 33 are mounted in a COF or Tape Carrier Package (TCP) and connected to gate pads formed on the lower glass substrate of the liquid crystal display panel 30 using an anisotropic conductive film (ACF). In addition, the gate driving circuit 33 may simultaneously use the liquid crystal display panel 30 together with data lines D1 to Dm, gate lines G1 to Gn, and TFTs formed in the pixel array using a gate in panel process. It can be formed directly on the lower glass substrate of the. In addition, the IC of the gate driving circuit 33 may be directly bonded to the lower glass substrate of the liquid crystal display panel 30 by a chip on glass (Ghip On Galss) method.

도 4는 도 3에 도시된 액정표시패널(30), 데이터 구동회로(32) 및 타이밍 콘트롤러(31)의 조립상태를 나타내는 도면이다. 도 5는 소스 COF에 형성된 더미 배선들과 액정표시패널(30)의 기판 상에 형성된 LOG 배선들을 나타내는 도면이다. FIG. 4 is a view showing an assembled state of the liquid crystal display panel 30, the data driving circuit 32, and the timing controller 31 shown in FIG. FIG. 5 illustrates dummy wirings formed in the source COF and LOG wirings formed on the substrate of the liquid crystal display panel 30.

도 4 및 도 5를 참조하면, 데이터 구동회로(32)는 다수의 제1 및 제2 데이터 IC들(32a,32b)을 포함한다. 4 and 5, the data driving circuit 32 includes a plurality of first and second data ICs 32a and 32b.

다수의 데이터 IC들(32a,32b)은 소스 COF(42)에 각각 실장된다. 소스 COF(42)는 소스 TCP(Tape Carrier Package)로 대신될 수 있다. 소스 COF(42)들은 두 개로 분할된 제1 및 제2 소스 PCB들(41A, 41B)에 나누어 연결된다. 소스 COF들(42)의 입력단자들은 제1 및 제2 소스 PCB들(41A, 41B)의 출력단자들에 전기적으로 접속되고, 소스 COF들(42)의 출력단자들은 ACF를 통해 액정표시패널(30)의 하부 유리기판에 형성된 데이터 패드들에 전기적으로 접속된다. 소스 COF들(42)에는 도 5와 같이 데이터 타이밍 제어신호와 구동전압을 전송하는 더미배선들(51)이 형성된다. 더미배선들(51)은 디지털 비디오 데이터(RGBodd, RGBeven)와 캐리신호를 포함한 데이터 타이밍 제어신호를 전송하는 제1 더미배선들(51a)과, 고전위 전원전압(Vdd), 저전위 전압전원(Vss), 및 감마기준전압(Gamma reference voltages) 등의 구동전압들을 전송하는 제2 더미배선들(51b)로 나눠진다. 제1 소스 PCB(41A)에 연결된 소스 COF들(42) 중에서 제2 소스 PCB(41B)와 이웃하는 소스 COF(42)와, 제2 소스 PCB(41B)에 연결된 소스 COF들(42) 중에서 제1 소스 PCB(41A)와 이웃하는 소스 COF들(42) 사이에서, 액정표시패널(30)의 하부 유리기판에는 그 소스 COF들(42) 사이에서 데이터, 캐리신호를 포함한 데이터 타이밍 제어신호 및 구동전압을 전송하는 LOG 배선들(45)이 형성된다. LOG 배선들(45)은 공정 특성상 큰 라인저항을 가지며, 라인저항들의 합은 도 5의 점선 부분에 도시된 바와 같은 등가저항(Rlog)으로 대체될 수 있다. 이 등가저항(Rlog)에 의한 전압강하로 인해 제2 소스 PCB(41B)로부터 공급되는 구동전압의 크기는 제1 소스 PCB(41A)로부터 공급되는 구동전압의 크기에 비해 감소하게 된다. 이러한 양 소스 PCB(41A,41B)에서의 구동전압의 편차는 동일한 디지털 비디오 데이터에 대응하여 도 10의 감마보상전압 발생부(95)로부터 발생되는 감마보상전압(VGH,VGL)의 편차를 유발하게 된다. 따라서, 본 발명의 실시예에서는 도 5와 같이 구동전압을 전송하는 제2 더미배선들(51b)의 선폭을 데이터 타이밍 제어신호를 전송하는 제1 더미배선들(51a)의 선폭보다 넓게 한다. 아울러, 제2 더미배선들(51b)과 전기적으로 접속되는 제2 LOG 배선들(45b)의 선폭도 제1 더미배선들(51a)과 전기적으로 접속되는 제1 LOG 배선들(45a)의 선폭보다 크게 함이 바람직하다. 일반적으로 저항의 크기는 저항체의 길이에 비례하고 저항체의 단위면적에 반비례하므로, 제2 더미배선들(51b)의 선폭을 넓히면 그 만큼 라인저항으로 인한 전압강하량이 줄어든다. 참고로, 제1 더미배선들(51a)의 선폭은 넓힐 필요가 없다. 왜냐하면, 제1 더미배선들(51a)은 디지털 비디오 데이터(RGBodd, RGBeven)와 캐리신호를 포함한 데이터 타이밍 제어신호를 전송하므로 제1 LOG 배선들(45a)의 라인저항들에 영향받지 않기 때문이다.Multiple data ICs 32a and 32b are each mounted in source COF 42. The source COF 42 may be replaced with a source Tape Carrier Package (TCP). Source COFs 42 are divided into two divided first and second source PCBs 41A, 41B. The input terminals of the source COFs 42 are electrically connected to the output terminals of the first and second source PCBs 41A and 41B, and the output terminals of the source COFs 42 are connected to the liquid crystal display panel through the ACF. 30 is electrically connected to the data pads formed on the lower glass substrate of 30). The source COFs 42 are formed with dummy wirings 51 for transmitting a data timing control signal and a driving voltage as shown in FIG. 5. The dummy wires 51 may include first dummy wires 51a for transmitting data timing control signals including digital video data RGBodd and RGBeven, a carry signal, a high potential power voltage Vdd, and a low potential voltage power supply ( Vss), and second dummy wires 51b for transmitting driving voltages such as gamma reference voltages. Among the source COFs 42 connected to the first source PCB 41A, the source COF 42 neighboring the second source PCB 41B and the source COFs 42 connected to the second source PCB 41B. 1 Between the source PCB 41A and the neighboring source COFs 42, the lower glass substrate of the liquid crystal display panel 30 has data timing control signals and drive including data and carry signals between the source COFs 42. LOG wires 45 are formed which transmit voltage. The LOG lines 45 have a large line resistance due to process characteristics, and the sum of the line resistances may be replaced with an equivalent resistance Rlog as shown in the dotted line of FIG. 5. Due to the voltage drop by the equivalent resistance Rlog, the magnitude of the driving voltage supplied from the second source PCB 41B is reduced compared to the magnitude of the driving voltage supplied from the first source PCB 41A. The deviation of the driving voltages in both of the source PCBs 41A and 41B causes variation in the gamma compensation voltages VGH and VGL generated from the gamma compensation voltage generator 95 of FIG. 10 in response to the same digital video data. do. Therefore, in the exemplary embodiment of the present invention, as shown in FIG. 5, the line widths of the second dummy wires 51b for transmitting the driving voltage are wider than the line widths of the first dummy wires 51a for transmitting the data timing control signal. In addition, the line widths of the second LOG wires 45b electrically connected to the second dummy wires 51b are also larger than those of the first LOG wires 45a electrically connected to the first dummy wires 51a. It is preferable to enlarge. In general, since the size of the resistor is proportional to the length of the resistor and inversely proportional to the unit area of the resistor, increasing the line width of the second dummy wirings 51b reduces the amount of voltage drop due to the line resistance. For reference, the line widths of the first dummy wires 51a need not be widened. This is because the first dummy wires 51a transmit data timing control signals including the digital video data RGBodd and RGBeven and a carry signal, and thus are not affected by the line resistances of the first LOG wires 45a.

제1 및 제2 소스 PCB들(41A, 41B)에는 디지털 비디오 데이터들(RGBodd, RGBeven)이 전송되는 버스배선들, 데이터 타이밍 제어신호들이 전송되는 버스배선들, 구동전압들이 전송되는 버스배선들이 형성된다. The first and second source PCBs 41A and 41B have bus wirings for transmitting digital video data RGBodd and RGBeven, bus wirings for transmitting data timing control signals, and bus wirings for driving voltages. do.

제1 소스 PCB(41A)의 입력단자들은 FFC(Flexible Flat Cable)(43)를 경유하여 콘트롤 PCB(40) 상에 형성된 연결 배선들(44)에 전기적으로 접속된다. 제2 소스 PCB(41B)는 콘트롤 PCB(40)에 연결되지 않는다. 분할된 소스 PCB들(41A, 41B)은 LOG 배선들과 소스 COF들(42)을 경유하여 전기적으로 접속된다. 따라서, 제1 소스 PCB(41A)는 콘트롤 PCB(40)에 형성된 연결배선들(44)을 경유하여 콘트롤 PCB(40)로부터 디지털 비디오 데이터(RGBodd, RGBeven), 데이터 타이밍 신호 및 구 동전압들을 공급받고, 제2 소스 PCB(41B)는 LOG 배선들(45)과 소스 COF들(42)을 경유하여 제1 소스 PCB(41A)로부터 디지털 비디오 데이터(RGBodd, RGBeven), 데이터 타이밍 신호 및 구동전압들을 공급받는다. The input terminals of the first source PCB 41A are electrically connected to the connection wires 44 formed on the control PCB 40 via the flexible flat cable 43. The second source PCB 41B is not connected to the control PCB 40. The divided source PCBs 41A and 41B are electrically connected via the LOG wirings and the source COFs 42. Accordingly, the first source PCB 41A supplies digital video data (RGBodd, RGBeven), data timing signals and driving voltages from the control PCB 40 via the connection wires 44 formed on the control PCB 40. The second source PCB 41B receives the digital video data RGBodd, RGBeven, data timing signals and driving voltages from the first source PCB 41A via the LOG wirings 45 and the source COFs 42. To be supplied.

콘트롤 PCB(40)에는 타이밍 콘트롤러(31), EEPROM(31a), 액정표시패널(30)의 구동전압을 발생하기 위한 직류-직류 변환기(DC-DC Converter) 등의 회로와 함께, 연결 배선들(44)이 형성된다. 직류-직류 변환기에서 생성되는 구동전압은 게이트하이전압(Vgh), 게이트로우전압(Vgl), 공통전압(Vcom), 고전위전원전압(Vdd), 저전위전원전압(Vss), 고전위전원전압(Vdd)과 저전위전원전압(Vss) 사이에서 분압되는 다수의 감마기준전압(Gamma reference voltages) 등을 포함한다. 감마기준전압들은 디지털 비디오 데이터들(RGBodd, RGBeven)의 비트수로 표현 가능한 계조 수 만큼 데이터 IC들(32a,32b) 내에서 각 계조에 해당하는 아날로그 감마보상전압으로 세분화된다. 게이트하이전압(Vgh), 게이트로우전압(Vgl)은 스캔펄스의 스윙전압이다. EEPROM(31a)은 타이밍 콘트롤러(31)로부터 생성되는 타이밍 제어신호들에 대한 파형 옵션정보가 다수의 모드별로 저장되어 사용자로부터의 명령에 따라 해당 모드에서 파형 정보를 타이밍 콘트롤러(31)에 공급한다. 타이밍 콘트롤러(31)는 EEPROM(31a)으로부터의 파형 옵션정보에 따라 각각의 모드에서 서로 다른 형태로 타이밍 제어신호들을 생성한다. The control PCB 40, along with circuits such as a DC-DC converter for generating a driving voltage of the timing controller 31, the EEPROM 31a, and the liquid crystal display panel 30, is connected to the wiring lines ( 44) is formed. The driving voltages generated by the DC-DC converter are gate high voltage (Vgh), gate low voltage (Vgl), common voltage (Vcom), high potential supply voltage (Vdd), low potential supply voltage (Vss), and high potential supply voltage. A plurality of gamma reference voltages, etc., which are divided between Vdd and the low potential power supply voltage Vss. The gamma reference voltages are subdivided into analog gamma compensation voltages corresponding to each gray level in the data ICs 32a and 32b by the number of gray levels that can be represented by the number of bits of the digital video data RGBodd and RGBeven. The gate high voltage Vgh and the gate low voltage Vgl are swing voltages of the scan pulse. The EEPROM 31a stores waveform option information for timing control signals generated from the timing controller 31 for each of a plurality of modes, and supplies waveform information to the timing controller 31 in a corresponding mode according to a command from a user. The timing controller 31 generates timing control signals in different forms in each mode according to the waveform option information from the EEPROM 31a.

콘트롤 PCB(40)에 형성된 연결 배선들(44)은 도 6에 도시된 타이밍 콘트롤러(31)의 싱글 출력포트(63)를 FFC(43)에 연결한다. 이 연결 배선들(44)을 통해 타이밍 콘트롤러(31)로부터 생성된 디지털 비디오 데이터들(RGBodd, RGBeven) 및 타이밍 제어신호들과 , 직류-직류 변환기로부터 생성된 구동전압들이 FFC(43)에 전달된다. The connection wires 44 formed on the control PCB 40 connect the single output port 63 of the timing controller 31 shown in FIG. 6 to the FFC 43. Digital video data (RGBodd, RGBeven) and timing control signals generated from the timing controller 31 and driving voltages generated from the DC-DC converter are transmitted to the FFC 43 through the connection wires 44. .

도 6은 타이밍 콘트롤러(31)에서 데이터 처리부분을 나타내는 도면이다. 6 is a diagram illustrating a data processing portion in the timing controller 31.

도 6을 참조하면, 타이밍 콘트롤러(31)는 2 포트 확장부(61)와 데이터 변조부(62)를 구비한다. Referring to FIG. 6, the timing controller 31 includes a two port extension unit 61 and a data modulator 62.

2 포트 확장부(61)는 시스템의 메인보드로부터 소정의 입력 주파수(f)로 입력되는 디지털 비디오 데이터(RGB)를 기수 화소 데이터(RGBodd)와 우수 화소 데이터(RGBeven)로 분리하여 그 데이터들(RGBodd, RGBeven)을 1/2 주파수(1/2 f)로 데이터 변조부(62)에 공급한다. 여기서, 주파수를 1/2로 줄이는 이유는 EMI(Electromagnetic Interference)를 줄이기 위함이다. 2 포트 확장부(61)로부터 출력되는 데이터들(RGBodd, RGBeven)의 스윙폭은 TTL(transistor-to-transistor) 레벨인 3.3V 정도로 비교적 높다. The two-port expansion unit 61 separates the digital video data RGB inputted from the mainboard of the system at a predetermined input frequency f into odd pixel data RGBodd and even pixel data RGBeven. RGBodd and RGBeven are supplied to the data modulator 62 at 1/2 frequency (1/2 f). Here, the reason for reducing the frequency by 1/2 is to reduce the electromagnetic interference (EMI). The swing widths of the data RGBodd and RGBeven output from the two-port extension 61 are relatively high at 3.3V, which is a transistor-to-transistor (TTL) level.

데이터 변조부(62)는 mini LVDS 방식으로 데이터를 변조하여 2 포트 확장부(61)로부터의 데이터들(RGBodd, RGBeven)의 스윙폭을 300mV~600mV 정도로 낮추고 4 배속 mini LVDS 클럭에 따라 데이터의 주파수를 입력 주파수(f) 대비 2배(2f)로 높인다. 데이터 변조부(62)로부터 출력되는 데이터의 주파수가 입력 주파수(f) 대비 2배(2f)로 높아지더라도 데이터들(RGBodd, RGBeven)의 스윙폭이 상술한 바와 같이 300mV~600mV 정도로 대폭적으로 낮아지므로 EMI는 거의 증가되지 않는다. 데이터 변조부(62)로부터 출력되는 신호들은 3쌍(RGB)의 기수 화소 데이터들(RGBodd), 3쌍의 우수 화소 데이터(RGBeven) 및 1쌍의 mini 클럭(mini CLK)을 포함한다. 각 쌍들은 정극성 신호와 부극성 신호를 포함한다. 한편, 데이터 변조부(62)는 RSDS 방식으로 데이터를 변조할 수도 있다. The data modulator 62 modulates the data using the mini LVDS method to reduce the swing width of the data RGBodd and RGBeven from the 2-port expansion unit 61 to about 300 mV to 600 mV and to adjust the frequency of the data according to the 4x mini LVDS clock. Increase to 2 times (2f) of input frequency (f). Even if the frequency of the data output from the data modulator 62 is twice as high as the input frequency f, the swing widths of the data RGBodd and RGBeven are significantly lowered to about 300 mV to 600 mV as described above. EMI is hardly increased. The signals output from the data modulator 62 include three pairs of RGB pixel data RGBodd, three pairs of even pixel data RGBeven and a pair of mini clocks Mini CLK. Each pair includes a positive signal and a negative signal. Meanwhile, the data modulator 62 may modulate data using the RSDS method.

도 7 및 도 8은 데이터 변조부(62)로부터 출력되는 데이터의 일예를 나타내는 것으로, mini LVDS 방식으로 변조된 데이터의 일예이다. 7 and 8 illustrate an example of data output from the data modulator 62, which is an example of data modulated by the mini LVDS method.

도 7에서, "Data CLK"은 시스템의 메인보드로부터 생성되는 데이터 클럭이며, "mini LVDS CLK"은 데이터 변조부(62)로부터 생성되어 데이터와 함께 전송되는 클럭이다. 그리고 "mini LVDS RGB"는 리셋파형을 포함하여 데이터 변조부(62)에 의해 변조된 정극성 데이터파형이다. 데이터 변조부(62)는 정극성 데이터파형의 역위상으로 부극성 데이터파형을 생성하고, 각각 도 8과 같이 정극성 데이터파형(P)과 부극성 데이터파형(N)을 포함한 6 쌍의 데이터들과 한 쌍의 mini LVDS 클럭을 데이터 IC들(32a,32b)에 전송한다. 첫 번째 데이터를 샘플링하는 데이터 IC는 리셋파형에 이어서 발생하는 스타트펄스(start)를 데이터 샘플링시작 시점으로 인식하여 스타트펄스(start)에 이어서 공급되는 데이터들을 샘플링하기 시작한다. 따라서, 타이밍 콘트롤러(31)는 별도의 배선을 통해 소스 스타트 펄스(Source Start Pulse, SSP)를 발생하지 않는다. In FIG. 7, "Data CLK" is a data clock generated from the main board of the system, and "mini LVDS CLK" is a clock generated from the data modulator 62 and transmitted with the data. &Quot; mini LVDS RGB " is a positive data waveform modulated by the data modulator 62 including a reset waveform. The data modulator 62 generates the negative data waveform in the inverse phase of the positive data waveform, and each of six pairs of data including the positive data waveform P and the negative data waveform N as shown in FIG. 8. And a pair of mini LVDS clocks to the data ICs 32a and 32b. The data IC sampling the first data recognizes a start pulse (start) following the reset waveform as the data sampling start time and starts sampling data supplied after the start pulse (start). Therefore, the timing controller 31 does not generate a source start pulse SSP through a separate wiring.

도 9는 타이밍 콘트롤러(31)와 데이터 IC(32a,32b)들 사이의 신호전송 경로를 나타낸다. 9 shows a signal transmission path between the timing controller 31 and the data ICs 32a and 32b.

도 9를 참조하면, 타이밍 콘트롤러(31)에 의해 mini LVDS 방식 또는 RSDS 방식으로 변조된 디지털 비디오 데이터들 중에서 우측 데이터들(RGBodd, RGBeven)은 타이밍 콘트롤러(31)의 싱글 출력포트(63), 연결 배선(44), 및 FFC(43)를 경유하여 제1 소스 PCB(41A)에 접속된 제1 데이터 IC들(32a)에 전송된다. 우측 데이터들(RGBodd, RGBeven)은 액정표시패널(30)의 우반부 화면에 표시될 데이터들이다. 타이밍 콘트롤러(31)에 의해 mini LVDS 방식 또는 RSDS 방식으로 변조된 좌측 데이터들(RGBodd, RGBeven)은 타이밍 콘트롤러(31)의 싱글 출력포트(63), 연결 배선(44), 제1 소스 PCB(41A), 소스 COF(42)의 더미배선(51), 및 액정표시패널(30)의 LOG 배선(45)을 경유하여 제2 소스 PCB(41B)에 접속된 제2 데이터 IC들(32b)에 전송된다. 좌측 데이터들(RGBodd, RGBeven)은 액정표시패널(30)의 좌반부 화면에 표시될 데이터들이다. 9, among the digital video data modulated by the mini LVDS method or the RSDS method by the timing controller 31, the right data RGBodd and RGBeven are connected to the single output port 63 of the timing controller 31. The wiring 44 is transferred to the first data ICs 32a connected to the first source PCB 41A via the FFC 43. The right data RGBodd and RGBeven are data to be displayed on the right half screen of the liquid crystal display panel 30. The left data RGBodd and RGBeven, which are modulated by the timing controller 31 in the mini LVDS method or the RSDS method, include the single output port 63, the connection line 44, and the first source PCB 41A of the timing controller 31. ), The dummy wiring 51 of the source COF 42, and the second data ICs 32b connected to the second source PCB 41B via the LOG wiring 45 of the liquid crystal display panel 30. do. The left data RGBodd and RGBeven are data to be displayed on the left half screen of the liquid crystal display panel 30.

타이밍 콘트롤러(31)에서 발생되는 데이터 타이밍 제어신호들은 데이터와 함께 타이밍 콘트롤러(31)의 싱글 출력포트(63), 연결 배선(44), 및 FFC(43)를 경유하여 제1 소스 PCB(41A)에 접속된 제1 데이터 IC들(32a)에 전송된다. 또한, 데이터 타이밍 제어신호들은 타이밍 콘트롤러(31)의 싱글 출력포트(63), 연결 배선(44), 제1 소스 PCB(41A), 소스 COF(42)의 더미배선(51), 및 액정표시패널(30)의 LOG 배선(45)을 경유하여 제2 소스 PCB(41B)에 접속된 제2 데이터 IC들(32b)에 전송된다. The data timing control signals generated by the timing controller 31 together with the data are transmitted to the first source PCB 41A via the single output port 63 of the timing controller 31, the connection wiring 44, and the FFC 43. Are transmitted to the first data ICs 32a connected to the. In addition, the data timing control signals include the single output port 63 of the timing controller 31, the connection wiring 44, the first source PCB 41A, the dummy wiring 51 of the source COF 42, and the liquid crystal display panel. It is transmitted to the second data ICs 32b connected to the second source PCB 41B via the LOG wiring 45 of 30.

첫 번째 데이터를 샘플링하는 최좌측의 데이터 IC(32b)는 도 7 및 도 8에서 스타트펄스 이후의 데이터를 자신의 출력채널 수만큼 샘플링한 후에 그 다음 데이터의 샘플링 타이밍을 지시하는 캐리신호(carry)를 발생하여 우측으로 바로 이웃하는 데이터 IC(32b)에 공급한다. 마찬가지로, 캐리신호(carry)는 이웃한 데이터 IC들(32b)에 순차적으로 전달된다. 제1 및 제2 소스 PCB들(41A,41B) 사이에서 캐리 신호(carry)는 액정표시패널(30)에 형성된 LOG 배선(45)을 통해 전송된다. 한편, 데이터 IC들(32a,32b)의 데이터 샘플링방향은 반대로 조정될 수 있다. 이 경우, 제1 및 제2 소스 PCB들(41B) 사이에서 캐리신호(carry)는 반대방향으로 전송된다. The leftmost data IC 32b sampling the first data samples a carry signal indicating the sampling timing of the next data after sampling the data after the start pulse by the number of output channels thereof in FIGS. 7 and 8. Is generated and supplied to the data IC 32b immediately neighboring to the right. Similarly, the carry signal is sequentially transmitted to neighboring data ICs 32b. A carry signal is transmitted between the first and second source PCBs 41A and 41B through a LOG line 45 formed in the liquid crystal display panel 30. On the other hand, the data sampling direction of the data ICs 32a and 32b can be reversely adjusted. In this case, a carry signal is transmitted in the opposite direction between the first and second source PCBs 41B.

콘트롤 PCB(40) 상에 실장된 직류-직류 변환기로부터 발생되는 구동전압들은 직류-직류 변환기의 출력단자, 연결 배선(44) 및 FFC(43)를 경유하여 제1 소스 PCB(41A)에 접속된 제1 데이터 IC들(32a)에 전송된다. 또한, 구동전압들은 직류-직류 변환기의 출력단자, 연결 배선(44), 제1 소스 PCB(41A), 소스 COF(42)의 더미배선(51), 및 액정표시패널(30)의 LOG 배선(45)을 경유하여 제2 소스 PCB(41B)에 접속된 제2 데이터 IC들(32b)에 전송된다. The driving voltages generated from the DC-DC converter mounted on the control PCB 40 are connected to the first source PCB 41A via the output terminal of the DC-DC converter, the connection wiring 44 and the FFC 43. Are transmitted to the first data ICs 32a. In addition, the driving voltages may include the output terminal of the DC-DC converter, the connection wiring 44, the first source PCB 41A, the dummy wiring 51 of the source COF 42, and the LOG wiring of the liquid crystal display panel 30. 45 is sent to the second data ICs 32b connected to the second source PCB 41B.

도 10 내지 도 12는 제1 데이터 IC(32a)를 상세히 나타내는 회로도이다. 10 to 12 are circuit diagrams showing the first data IC 32a in detail.

도 10 내지 도 12를 참조하면, 제1 데이터 IC(32a) 각각은 쉬프트 레지스터(91), 데이터 복원부(92), 제1 래치 어레이(93), 제2 래치 어레이(94), 감마보상전압 발생부(95), 디지털/아날로그 변환기(이하, "DAC"라 한다)(96), 차지쉐어회로(Charge Share Circuit)(97) 및 출력회로(98)를 포함한다. 10 to 12, each of the first data IC 32a may include a shift register 91, a data recovery unit 92, a first latch array 93, a second latch array 94, and a gamma compensation voltage. A generator 95, a digital-to-analog converter (hereinafter referred to as "DAC") 96, a charge share circuit 97 and an output circuit 98 are included.

데이터 복원부(92)는 타이밍 콘트롤러(31)에 의해 분리된 기수 화소 데이터(RGBodd)와 우수 화소 데이터(RGBeven)를 일시 저장하고 타이밍 콘트롤러(31)에 의해 변조방식에 대응하는 복조방식으로 변조된 데이터를 복원한다. 예컨대, 데이터 복원부(92)는 도 8과 같이 정극성 데이터가 하이 논리일 때 '1'을 발생하고, 정극성 데이터가 로우 논리일 때 '0'을 발생하여 데이터를 복원한다. 그리고 데이터 복원부(92)는 복원된 데이터들(RGBodd,RGBeven)을 제1 래치 어레이(93)에 공급한 다. The data recovery unit 92 temporarily stores odd pixel data RGBodd and even pixel data RGBeven separated by the timing controller 31 and modulates the demodulation method corresponding to the modulation method by the timing controller 31. Restore the data. For example, as illustrated in FIG. 8, the data recovery unit 92 generates '1' when the positive data is high logic and generates '0' when the positive data is low logic to restore the data. The data recovery unit 92 supplies the restored data RGBodd and RGBeven to the first latch array 93.

쉬프트레지터(91)는 소스 샘플링 클럭(SSC)에 따라 샘플링신호를 쉬프트시킨다. 또한, 쉬프트 레지지터(91)는 제1 래치 어레이(93)의 래치수를 초과하는 데이터가 공급될 때 캐리신호(Carry)를 발생한다. 첫 번째 데이터를 샘플링하는 제1 데이터 IC(32a)의 쉬프트레지스터(91)는 데이터버스를 통해 데이터에 앞서 공급되는 리셋신호와 스타트펄스에 이어서 공급되는 데이터를 첫 번째 샘플링할 데이터로 판단한다. The shift register 91 shifts the sampling signal according to the source sampling clock SSC. In addition, the shift register 91 generates a carry signal Carry when data exceeding the number of latches of the first latch array 93 is supplied. The shift register 91 of the first data IC 32a sampling the first data determines the reset signal supplied before the data through the data bus and the data supplied following the start pulse as the first data to be sampled.

제1 래치 어레이(93)는 쉬프트 레지스터(91)로부터 순차적으로 입력되는 샘플링신호에 응답하여 데이터 복원부(92)로부터의 디지털 비디오 데이터들(RGBeven, RGBodd)을 샘플링하고, 그 데이터들(RGBeven, RGBodd)을 1 수평라인 분씩 래치한 다음, 1 수평라인 분의 데이터를 동시에 출력한다. The first latch array 93 samples the digital video data RGBeven and RGBodd from the data restoring unit 92 in response to a sampling signal sequentially input from the shift register 91, and stores the data RGBeven, RGBodd) is latched by one horizontal line, and then one horizontal line of data is output at the same time.

제2 래치 어레이(94)는 제1 래치 어레이(93)로부터 입력되는 1 수평라인분의 데이터를 래치한 다음, 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 다른 데이터 IC들의 제2 래치 어레이(94)와 동시에 래치된 디지털 비디오 데이터들(RGBeven, RGBodd)을 출력한다. The second latch array 94 latches one horizontal line of data input from the first latch array 93 and then, during the low logic period of the source output enable signal SOE, the second latch array of other data ICs. At the same time as 94, the latched digital video data RGBeven and RGBodd are output.

감마보상전압 발생부(95)는 도 11과 같이 공통전압(Vcom)을 사이에 두고 고전위 전원전압(Vdd)과 저전위 전원전압(Vss) 사이에서 분압되는 다수의 감마기준전압들을 디지털 비디오 데이터들(RGBodd, RGBeven)의 비트수로 표현 가능한 계조 수(i) 만큼 더욱 세분화하여 각 계조에 해당하는 정극성 감마보상전압들(VGH0 내지 VGH(i-1))과 부극성 감마보상전압들(VGL0 내지 VGL(i-1))을 발생한다. 이를 위해 감마보상전압 발생부(95)는 고전위 전원전압(Vdd)과 저전위 전원전압(Vss) 사이에서 서로 직렬로 접속된 다수의 분압용 저항들(R01 내지 Ri1, R02 내지 Ri2)을 포함하는 저항 스트링(String)을 구비한다. The gamma compensation voltage generation unit 95 stores a plurality of gamma reference voltages divided between the high potential power voltage Vdd and the low potential power voltage Vss with the common voltage Vcom therebetween as shown in FIG. 11. The gamma compensation voltages VGH0 to VGH (i-1) and the negative gamma compensation voltages corresponding to each gray level are further subdivided by the number of gray levels i represented by the number of bits RGBodd and RGBeven. VGL0 to VGL (i-1)). To this end, the gamma compensation voltage generator 95 includes a plurality of voltage divider resistors R01 to Ri1 and R02 to Ri2 connected in series between a high potential power voltage Vdd and a low potential power voltage Vss. A resistance string is provided.

DAC(96)는 도 12와 같이 정극성 감마보상전압(VGH)이 공급되는 P-디코더(PDEC)(101), 부극성 감마보상전압(VGL)이 공급되는 N-디코더(NDEC)(102), 극성제어신호들(POL)에 응답하여 P-디코더(101)의 출력과 N-디코더(102)의 출력을 선택하는 멀티플렉서(103)를 포함한다. P-디코더(101)는 제2 래치 어레이(94)로부터 입력되는 디지털 비디오 데이터들(RGBeven, RGBodd)을 디코드하여 그 데이터의 계조값에 해당하는 정극성 감마보상전압(VGH)을 출력하고, N-디코더(102)는 제2 래치 어레이(94)로부터 입력되는 디지털 비디오 데이터들(RGBeven, RGBodd)을 디코드하여 그 데이터의 계조값에 해당하는 부극성 감마보상전압(VGL)을 출력한다. 멀티플렉서(103)는 극성제어신호(POL)에 응답하여 정극성의 감마보상전압(VGH)과 부극성의 감마보상전압(VGL)을 선택한다. The DAC 96 includes a P-decoder (PDEC) 101 supplied with a positive gamma compensation voltage (VGH) and an N-decoder (NDEC) 102 supplied with a negative gamma compensation voltage (VGL) as shown in FIG. And a multiplexer 103 for selecting the output of the P-decoder 101 and the output of the N-decoder 102 in response to the polarity control signals POL. The P-decoder 101 decodes the digital video data RGBeven and RGBodd input from the second latch array 94 and outputs a positive gamma compensation voltage VGH corresponding to the grayscale value of the data. The decoder 102 decodes the digital video data RGBeven and RGBodd input from the second latch array 94 and outputs a negative gamma compensation voltage VGL corresponding to the gray value of the data. The multiplexer 103 selects the positive gamma compensation voltage VGH and the negative gamma compensation voltage VGL in response to the polarity control signal POL.

차지쉐어회로(97)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 이웃한 데이터 출력채널들을 단락(short)시켜 이웃한 데이터전압들의 평균값을 차지쉐어전압으로 출력하거나, 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 데이터 출력채널들에 공통전압(Vcom)을 공급하여 정극성 데이터전압과 부극성 데이터전압의 급격한 변화를 줄인다. The charge share circuit 97 shorts the neighboring data output channels during the high logic period of the source output enable signal SOE to output the average value of the neighboring data voltages as the charge share voltage, or the source output enable signal. The common voltage Vcom is supplied to the data output channels during the high logic period of the SOE to reduce the sudden change of the positive data voltage and the negative data voltage.

출력회로(98)는 버퍼를 포함하여 데이터라인(D1 내지 Dk)으로 공급되는 아날로그 데이터전압의 신호감쇠를 최소화한다.The output circuit 98 includes a buffer to minimize signal attenuation of the analog data voltage supplied to the data lines D1 to Dk.

제2 데이터 IC(32b)도 제1 데이터 IC(32a)와 실질적으로 동일한 구성을 가진다. The second data IC 32b also has a configuration substantially the same as that of the first data IC 32a.

한편, 도 13와 같이 소스 PCB들(131A, 131B)을 두 개로 분리하고 타이밍 콘트롤러(111)의 출력포트를 두 개로 분리하여 더블 출력포트로 구성함으로써 양 소스 PCB들(131A, 131B) 사이에서 감마보상전압의 편차를 없애는 방법도 고려할 수 있으나, 이 경우에 타이밍 콘트롤러(111)와 콘트롤 PCB(110)가 커질 수 밖에 없다. Meanwhile, as shown in FIG. 13, the source PCBs 131A and 131B are separated into two, and the output controller of the timing controller 111 is separated into two and configured as a double output port, thereby gamma between the two source PCBs 131A and 131B. A method of eliminating the deviation of the compensation voltage may be considered, but in this case, the timing controller 111 and the control PCB 110 may be large.

이를 상세히 설명하면 다음과 같다. This will be described in detail as follows.

타이밍 콘트롤러(111)의 출력포트가 2 개로 분리된다고 가정할 때 타이밍 콘트롤러(111)는 도 14와 같이 좌/우 데이터 분리부(120), 2 포트 확장부(121) 및 데이터 변조부(122)를 구비한다. Assuming that the output ports of the timing controller 111 are divided into two, the timing controller 111 includes a left / right data separator 120, a two-port expansion unit 121, and a data modulator 122 as shown in FIG. 14. It is provided.

좌/우 데이터 분리부(120)는 프레임 메모리를 이용하여 입력 주파수(f)로 입력되는 입력 디지털 비디오 데이터(RGB)를 좌측 데이터(RGBl)와 우측 데이터(RGBr)로 분리한다. 좌/우 데이터 분리부(120)로부터 출력되는 데이터들(RGBl, RGBr)은 입력 주파수의 1/2 주파수(f/2)로 2 포트 확장부(121)에 공급된다. The left / right data separator 120 separates the input digital video data RGB input at the input frequency f into left data RGBl and right data RGBr using a frame memory. The data RGBl and RGBr output from the left and right data separators 120 are supplied to the two-port expansion unit 121 at 1/2 frequency f / 2 of the input frequency.

이러한 좌/우 데이터 분리부(120)와 두 개의 FFC(113A, 113B)로 인하여, 타이밍 콘트롤러(111)의 출력포트를 더블 출력포트(141, 142)로 분리하면 타이밍 콘트롤러(111)의 크기가 커질 수 밖에 없다. Due to the left / right data separator 120 and the two FFCs 113A and 113B, when the output port of the timing controller 111 is separated into the double output ports 141 and 142, the size of the timing controller 111 is increased. It can only grow.

2 포트 확장부(121)는 좌/우 데이터 분리부(120)로부터 1/2 주파수(f/2)로 입력되는 좌/우 데이터들(RGBl, RGBr)을 기수 화소 데이터(RGBlodd, RGBrodd)와 우수 화소 데이터(RGBleven, RGBreven)로 분리하여 그 데이터들(RGBodd, RGBeven)을 1/4 주파수(f/4)로 데이터 변조부(122)에 공급한다. The two-port expansion unit 121 stores the left and right data RGBl and RGBr inputted from the left and right data separation unit 120 at 1/2 frequency f / 2 and the odd pixel data RGBlodd and RGBrodd. The data is separated into even pixel data RGBleven and RGBreven, and the data RGBodd and RGBeven are supplied to the data modulator 122 at 1/4 frequency f / 4.

데이터 변조부(122)는 mini LVDS 방식으로 데이터를 변조하는 경우에 4 배속 mini LVDS 클럭에 따라 2 포트 확장부(121)로부터의 데이터들(RGBlodd, RGBrodd, RGBleven, RGBreven)의 주파수를 높여 입력 주파수와 같은 주파수(f)로 좌측 데이터(RGBlodd, RGBleven)와 우측 데이터(RGBrodd, RGBreven)를 서로 다른 출력포트(141, 142)로 분할 출력한다. 좌측 데이터(RGBlodd, RGBleven)와 우측 데이터(RGBrodd, RGBreven) 각각은 3쌍의 기수 화소 데이터들, 3쌍의 우수 화소 데이터들 및 1쌍의 mini 클럭을 포함하므로 타이밍 콘트롤러(111)의 출력핀들의 수는 전술한 본 발명의 실시예에 비하여 2 배 이상 필요하게 된다. 우측 데이터(RGBrodd, RGBreven)는 타이밍 콘트롤러(111)의 제1 출력포트(141), 제1 연결배선(114A), 및 제1 FFC(113A)를 경유하여 제1 소스 PCB(131A)에 전송된다. 좌측 데이터(RGBlodd, RGBleven)는 타이밍 콘트롤러(111)의 제2 출력포트(142), 제2 연결배선(114B), 및 제2 FFC(113B)를 경유하여 제2 소스 PCB(131B)에 전송된다. The data modulator 122 increases the frequency of the data (RGBlodd, RGBrodd, RGBleven, RGBreven) from the two-port expansion unit 121 according to the 4x mini LVDS clock when modulating data in the mini LVDS method. The left data RGBrodd and RGBleven and the right data RGBrodd and RGBreven are divided and output to different output ports 141 and 142 at the same frequency f. Since the left data RGBlodd and RGBleven and the right data RGBrodd and RGBreven each include three pairs of odd pixel data, three pairs of even pixel data, and one pair of mini clocks, the output pins of the timing controller 111 The number is required twice or more as compared to the embodiment of the present invention described above. The right data RGBrodd and RGBreven are transmitted to the first source PCB 131A via the first output port 141, the first connection line 114A, and the first FFC 113A of the timing controller 111. . Left data RGBlodd and RGBleven are transmitted to the second source PCB 131B via the second output port 142, the second connection line 114B, and the second FFC 113B of the timing controller 111. .

결과적으로, 소스 PCB를 분리하는 경우에 타이밍 콘트롤러와 그 출력핀 수를 줄이고 콘트롤 PCB의 크기를 줄이기 위해서는 타이밍 콘트롤러의 출력포트를 싱글포트로 구성하는 것이 바람직하다.As a result, when separating the source PCB, it is preferable to configure the output port of the timing controller as a single port in order to reduce the number of timing controllers and their output pins and to reduce the size of the control PCB.

상술한 바와 같이, 본 발명에 따른 액정표시장치는 소스 PCB를 분할하고 타이밍 콘트롤러의 출력포트를 싱글 출력포트로 구성하여 콘트롤 PCB의 크기와 출력 핀 수를 줄일 수 있다. As described above, the LCD according to the present invention can reduce the size of the control PCB and the number of output pins by dividing the source PCB and configuring the output port of the timing controller as a single output port.

나아가, 본 발명에 따른 액정표시장치는 액정표시패널에 형성된 LOG 배선을 이용하여 하나의 FFC를 제거함으로써 소스 PCB와 콘트롤 PCB의 접속 구조를 단순화할 수 있고 부품 수를 줄일 수 있다. Furthermore, the liquid crystal display according to the present invention can simplify the connection structure between the source PCB and the control PCB and reduce the number of components by removing one FFC by using the LOG wiring formed on the liquid crystal display panel.

더 나아가, 본 발명에 따른 액정표시장치는 소스 COF 또는 소스 TCP에 형성되어 구동전압을 전송하는 더미배선들의 선폭을 데이터 타이밍 제어신호를 전송하는 다른 더미배선들의 선폭보다 넓게 형성한다. 그 결과 본 발명은 LOG 배선저항으로 인한 전압강하분을 최소로 하여 제1 소스 PCB와 제2 소스 PCB 사이의 감마보상전압의 편차를 없앨 수 있다.Furthermore, the liquid crystal display according to the present invention forms a line width of the dummy wires formed in the source COF or the source TCP to transmit the driving voltage to be wider than that of other dummy wires transmitting the data timing control signal. As a result, the present invention can minimize the voltage drop due to the LOG wiring resistance to eliminate the deviation of the gamma compensation voltage between the first source PCB and the second source PCB.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (8)

제1 및 제2 데이터라인군과, 상기 데이터라인군들과 분리된 LOG 배선을 포함한 액정표시패널;A liquid crystal display panel including first and second data line groups and a LOG wiring separated from the data line groups; 타이밍 제어신호와 데이터를 싱글 출력포트를 통해 출력하고 구동전압을 발생하는 콘트롤 PCB;A control PCB for outputting timing control signals and data through a single output port and generating a driving voltage; 상기 타이밍 제어신호, 상기 데이터 및 상기 구동전압을 상기 제1 데이터라인군에 공급하기 위한 제1 데이터 IC들을 포함한 제1 데이터 회로군;A first data circuit group including first data ICs for supplying the timing control signal, the data and the driving voltage to the first data line group; 상기 제1 데이터 회로군이 접속된 제1 소스 PCB;A first source PCB to which the first data circuit group is connected; 상기 LOG 배선을 통해 공급되는 상기 타이밍 제어신호, 상기 데이터 및 상기 구동전압을 상기 제2 데이터라인군에 공급하기 위한 제2 데이터 IC들을 포함한 제2 데이터 회로군;A second data circuit group including second data ICs for supplying the timing control signal, the data, and the driving voltage to the second data line group supplied through the LOG wiring; 상기 제2 데이터 회로군이 접속되는 제2 소스 PCB; 및 A second source PCB to which the second data circuit group is connected; And 상기 콘트롤 PCB와 상기 제1 소스 PCB를 전기적으로 연결하기 위한 연결부를 구비하고;A connection portion for electrically connecting the control PCB and the first source PCB; 상기 제1 및 제2 데이터 회로군 중 적어도 어느 하나에 형성된 더미배선들에서 상기 구동전압을 전송하기 위한 더미배선의 선 폭은 다른 더미배선들의 선 폭보다 넓은 것을 특징으로 하는 액정표시장치. And a line width of the dummy line for transmitting the driving voltage in the dummy lines formed in at least one of the first and second data circuit groups is wider than that of the other dummy lines. 제 1 항에 있어서,The method of claim 1, 상기 더미배선들은,The dummy wires, 상기 제1 및 제2 데이터 IC들이 실장되는 COF(Chip on film)와 TCP(Tape Carrier Package) 중 어느 하나에 형성되는 것을 특징으로 하는 액정표시장치. And at least one of a chip on film (COF) and a tape carrier package (TCP) on which the first and second data ICs are mounted. 제 1 항에 있어서, The method of claim 1, 상기 타이밍 제어신호 및 상기 데이터는 상기 다른 더미배선들을 통해 전송되는 것을 특징으로 하는 액정표시장치.And the timing control signal and the data are transmitted through the other dummy wires. 제 1 항에 있어서,The method of claim 1, 상기 콘트롤 PCB에는, On the control PCB, 상기 타이밍 제어신호와 상기 데이터를 싱글 출력포트를 통해 출력하는 타이밍 콘트롤러; 및A timing controller configured to output the timing control signal and the data through a single output port; And 상기 구동전압을 발생하는 전원 발생회로가 실장되는 것을 특징으로 하는 액정표시장치.And a power generation circuit for generating the driving voltage. 제 4 항에 있어서,The method of claim 4, wherein 상기 연결부는, The connecting portion, 상기 제1 소스 PCB와 상기 콘트롤 PCB를 전기적으로 연결하기 위한 케이블; 및 A cable for electrically connecting the first source PCB and the control PCB; And 상기 콘트롤 PCB 상에 형성되어 상기 싱글 출력포트와 상기 전원 발생회로의 출력단을 상기 케이블에 전기적으로 연결하기 위한 연결 배선을 구비하는 것을 특징으로 하는 액정표시장치. And a connection line formed on the control PCB to electrically connect the single output port and the output terminal of the power generation circuit to the cable. 제 4 항에 있어서, The method of claim 4, wherein 상기 타이밍 콘트롤러는, The timing controller, 입력 주파수로 입력되는 상기 데이터를 기수 화소 데이터와 우수 화소 데이터로 분리하여 그 데이터들을 상기 입력 주파수의 1/2 주파수로 출력하는 2 포트 확장부; 및 A two-port expansion unit for dividing the data input at an input frequency into odd pixel data and even pixel data and outputting the data at a frequency 1/2 of the input frequency; And 상기 2 포트 확장부로부터의 데이터들을 변조하여 상기 싱글 출력포트를 통해 상기 입력 주파수 대비 2배 높은 주파수로 상기 데이터를 출력하는 데이터 변조부를 구비하는 것을 특징으로 하는 액정표시장치. And a data modulator for modulating data from the two-port expansion unit and outputting the data at a frequency two times higher than the input frequency through the single output port. 제 6 항에 있어서, The method of claim 6, 상기 데이터 변조부는, The data modulator, mini LVDS(low-voltage differential signaling) 방식과 RSDS(Reduced Swing Differential Signaling) 방식 중 어느 하나로 상기 데이터를 변조하는 것을 특징으로 하는 액정표시장치. A liquid crystal display device characterized by modulating the data by any one of a mini low-voltage differential signaling (LVDS) scheme and a reduced swing differential signaling (RSDS) scheme. 제 7 항에 있어서, The method of claim 7, wherein 상기 데이터 IC들 각각은, Each of the data ICs, 상기 변조된 데이터를 복원하는 데이터 복원부를 구비하는 것을 특징으로 하는 액정표시장치.And a data recovery unit for restoring the modulated data.
KR1020070030333A 2007-03-16 2007-03-28 Liquid crystal display KR100864976B1 (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070030333A KR100864976B1 (en) 2007-03-28 2007-03-28 Liquid crystal display
US12/003,584 US8289258B2 (en) 2007-03-16 2007-12-28 Liquid crystal display
JP2007341171A JP4750780B2 (en) 2007-03-16 2007-12-28 Liquid crystal display
CN2007101606945A CN101266762B (en) 2007-03-16 2007-12-29 Liquid crystal display

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070030333A KR100864976B1 (en) 2007-03-28 2007-03-28 Liquid crystal display

Publications (2)

Publication Number Publication Date
KR20080088022A KR20080088022A (en) 2008-10-02
KR100864976B1 true KR100864976B1 (en) 2008-10-23

Family

ID=40150382

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070030333A KR100864976B1 (en) 2007-03-16 2007-03-28 Liquid crystal display

Country Status (1)

Country Link
KR (1) KR100864976B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101325362B1 (en) * 2008-12-23 2013-11-08 엘지디스플레이 주식회사 Liquid crystal display
KR101629515B1 (en) * 2009-12-07 2016-06-22 엘지디스플레이 주식회사 Liquid crystal display
KR101696458B1 (en) * 2009-12-11 2017-01-16 엘지디스플레이 주식회사 Liquid crystal display

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040043130A (en) * 2001-06-22 2004-05-22 티센크루프 일렉트리컬 스틸 에베게 게엠베하 Grain oriented electric sheet of metal with an electrically insulating coating
KR20040059666A (en) * 2002-12-28 2004-07-06 엘지.필립스 엘시디 주식회사 Liquid crystal display panel of line-on-glass type
KR20060104426A (en) * 2005-03-30 2006-10-09 엘지.필립스 엘시디 주식회사 Method for fabricating liquid crystal display device having the same
US7183635B2 (en) 2004-03-31 2007-02-27 Nec Corporation Semiconductor device having a low-resistance bus interconnect, method of manufacturing same, and display apparatus employing same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040043130A (en) * 2001-06-22 2004-05-22 티센크루프 일렉트리컬 스틸 에베게 게엠베하 Grain oriented electric sheet of metal with an electrically insulating coating
KR20040059666A (en) * 2002-12-28 2004-07-06 엘지.필립스 엘시디 주식회사 Liquid crystal display panel of line-on-glass type
US7183635B2 (en) 2004-03-31 2007-02-27 Nec Corporation Semiconductor device having a low-resistance bus interconnect, method of manufacturing same, and display apparatus employing same
KR20060104426A (en) * 2005-03-30 2006-10-09 엘지.필립스 엘시디 주식회사 Method for fabricating liquid crystal display device having the same

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
1020040043130A
1020040059666A
1020060104426A

Also Published As

Publication number Publication date
KR20080088022A (en) 2008-10-02

Similar Documents

Publication Publication Date Title
KR100874639B1 (en) LCD Display
KR100864926B1 (en) Liquid crystal display
US8289258B2 (en) Liquid crystal display
CN106842656B (en) Display device and method for measuring contact resistance of display device
KR101286541B1 (en) Liquid crystal display
US8009130B2 (en) Liquid crystal display device and method of driving the same
KR101363136B1 (en) Liquid crystal display
US8760378B2 (en) Liquid crystal display for reducing distortion of common voltage
JPH10340070A (en) Liquid crystal display device
KR20170062573A (en) Display device
KR101633103B1 (en) Liquid crystal display device
KR100870498B1 (en) Liquid crystal display
KR100864976B1 (en) Liquid crystal display
KR100870499B1 (en) Liquid crystal display and driving method thereof
KR100855502B1 (en) Liquid crystal display and driving method thereof
KR101615765B1 (en) Liquid crystal display and driving method thereof
KR100870515B1 (en) Liquid crystal display
KR100555302B1 (en) Liquid crystal display device unified control signal generater and driving circuit
KR101629515B1 (en) Liquid crystal display
KR20120041457A (en) Liquid crystal display device
KR20090093180A (en) Liquid crystal display device
KR20080067515A (en) Driving circuit for liquid crystal display device and liquid crystal display device having the same
KR101862604B1 (en) Printed circuit board for liquid crystal display device and liquid crystal display device comprising the same
KR101137884B1 (en) A liquid crystal display device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120928

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140918

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180917

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190917

Year of fee payment: 12