KR20080082420A - Flexible wiring board, semiconductor device and method for manufacturing the same - Google Patents

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미쓰이 긴조꾸 고교 가부시키가이샤
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Abstract

A flexible wiring board, a semiconductor device and a method for manufacturing the same are provided to secure bonding reliability in mounting components by forming a pure tin layer and a diffusion layer of a tin plating layer on a conductive layer of a terminal unit within a predetermined thickness range. A flexible wiring board includes an insulating substrate(11), a wiring pattern, and a solder resist layer(17). The wiring pattern includes a conductive pattern formed by patterning a conductive layer containing copper, which is formed on one surface of the insulating substrate. The solder resist layer is coated on a surface of the wiring pattern except at least a terminal unit. The terminal unit of the wiring pattern has a tin plating layer(26) formed on the conductive layer, and a pitch of each terminal is 20 to 30 um. The tin plating layer is composed of a diffusion layer(26a) on which the copper of the conductive layer is diffused and a pure tin layer(26b), and the entire thickness thereof is 0.26 to 0.5 um. A thickness of the pure tin layer is 0.08 to 0.18 um and within a range of (0.53-0.846t) um when the entire thickness of the tin plating layer is t.

Description

플렉서블 배선 기재 및 반도체 장치 그리고 그 제조 방법{FLEXIBLE WIRING BOARD, SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}FLEXIBLE WIRING BOARD, SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME

본 발명은, IC 혹은 LSI 등의 전자 부품을 실장하는 플렉서블 배선 기재 및 반도체 장치 그리고 그 제조 방법에 관한 것이다. 한편, 플렉서블 배선 기재는, 전자 부품을 실장하기 전의 롤 형상의 필름 캐리어 테이프 및 이것을 낱개로 절단한 필름 테이프를 말하며, 이것에 전자 부품을 실장한 것을 반도체 장치라고 한다. 또한, 전자 부품의 실장 형식 등에 따라 여러 가지의 호칭을 갖는데, TAB(Tape Automated Bonding), C0F(Chip 0n Film), CSP(Chip Size Package), BGA(Ball Grid Array),μ-BGA(μ-Ball Grid Array), FC(Flip Chip), QFP(Quad Flat Package) 등을 들 수 있다.TECHNICAL FIELD This invention relates to the flexible wiring base material and semiconductor device which mount electronic components, such as IC or LSI, and its manufacturing method. On the other hand, a flexible wiring base material refers to the roll-shaped film carrier tape before mounting an electronic component, and the film tape which cut | disconnected this individually, and what mounted the electronic component on this is called a semiconductor device. In addition, it has various names according to the mounting type of electronic components, such as Tape Automated Bonding (TAB), Chip 0n Film (C0F), Chip Size Package (CSP), Ball Grid Array (BGA), and μ-BGA (μ-). And Ball Grid Array (FC), Flip Chip (FC), and Quad Flat Package (QFP).

최근 전자 기기의 현저한 고기능화에 수반하여, 전자 디바이스에는 고세선화, 고밀도화가 더욱 요구되고 있다. LCD 드라이버용 IC의 기판 실장, 즉 내부 리드 본딩(Inner Lead Bonding: ILB)에 있어서도, 내부 리드(Inner Lead: IL)의 한층 더한 파인 피치화에 대응한 공법이 요구되고 있다. 이와 같은 ILB 공법으로는, Au-Sn 공정(共晶) 접합(이하, 공정 접합)이 유력하다고 생각된다.In recent years, with the remarkable high functionalization of electronic equipment, the electronic device has been required to be made thinner and higher in density. Also in the board mounting of LCD driver IC, ie, inner lead bonding (ILB), the method corresponding to the further fine pitch of inner lead IL is calculated | required. In such an ILB method, it is considered that Au-Sn eutectic bonding (hereinafter, eutectic bonding) is advantageous.

이와 같은 ILB 공법에서는, 예를 들면 전자 부품에 형성된 범프 전극 등과의 접속을 확립하기 위해, 범프 전극으로부터 공급되는 금과 공정물(共晶物)을 형성하는 주석의 존재가 필요하며, 이와 같은 주석은 리드 표면에 형성되는 주석 도금층으로부터 공급된다. 따라서, 내부 리드 등의 표면은 주석 도금층으로 피복되어 있다.In such an ILB method, for example, in order to establish a connection with a bump electrode or the like formed on an electronic component, the presence of tin to form a process product with gold supplied from the bump electrode is required. It is supplied from the tin plating layer formed in the lead surface. Therefore, the surface of an internal lead or the like is covered with a tin plating layer.

그런데, 상기와 같은 주석 도금층 표면으로부터는, 휘스커(whisker)가 성장하는 것이 알려져 있으며, 이 휘스커가 인접하는 배선 패턴과 접촉하면 회로에 단락이 형성되기 때문에, 종래, 휘스커 대책을 목적으로 하는 여러 가지 기술이 제안되고 있다.By the way, it is known that whiskers grow from the surface of the tin plating layer as described above, and when the whiskers come into contact with adjacent wiring patterns, a short circuit is formed in the circuit. Techniques have been proposed.

예를 들면, 특허 문헌 1에는, 단자 부분에, 동이 확산된 주석 도금층(a)과 주석 도금층(a)의 표면에 실질적으로 동을 함유하지 않는 주석 도금층(b)이 형성된 전자 부품 실장용 필름 캐리어 테이프의 발명이 개시되어 있다. 또한, 이 특허 문헌 1에서 인용되는 특허 문헌 2에는, 0.15㎛ 이상의 주석 도금을 실시하고 가열 처리하여 이 주석층을 모두 동소지(銅素地)와의 Cu-Sn 확산층으로 하고, 그 위에 주석 도금을 실시하여 순주석 도금층을 O.15 내지 0.8㎛로 하는 휘스커의 억제 방법의 발명이 기재되어 있다.For example, Patent Literature 1 describes an electronic component mounting film carrier having a tin plating layer (a) in which copper is diffused and a tin plating layer (b) containing substantially no copper on the surface of a tin plating layer (a) in a terminal portion. The invention of the tape is disclosed. Further, Patent Document 2 cited in Patent Document 1 is subjected to tin plating of 0.15 µm or more, followed by heat treatment, to make all of the tin layers a Cu-Sn diffusion layer with the same material, and to perform tin plating thereon. The invention of the whisker suppression method which makes a pure tin plating layer into 0.15-0.8 micrometer is described.

그리고, 피치폭을 더욱 좁게 한 경우에도 휘스커 문제를 해결할 수 있는 기술로서, 동이 확산된 주석층과 이 위에 형성된 순주석층을 조합하고, 이들 층의 합계 두께에 대해 동확산 주석층의 두께를 55% 이상으로 한다고 하는 기술이 제안되어 있다(특허 문헌 3).As a technique for solving the whisker problem even when the pitch width is further narrowed, a tin-diffused copper layer and a pure tin layer formed thereon are combined, and the thickness of the co-diffusion tin layer is 55 to the total thickness of these layers. The technique of making it more than% is proposed (patent document 3).

한편, 이와 같은 ILB 공법에 있어서, 파인 피치화를 도모하는 경우, 예를 들면, 피치폭을 5㎛ 좁게 하기 위해서는 종전과는 전혀 다른 문제가 생겨 종전의 공법을 그대로 적용하는 것은 불가능하다.On the other hand, in such an ILB method, in the case of achieving fine pitch, for example, in order to narrow the pitch width by 5 占 퐉, a completely different problem arises. Therefore, it is impossible to apply the previous method as it is.

현재, 내부 리드의 피치폭으로는 35㎛를 밑돌아, 30㎛보다 좁은 25㎛ 피치의 실현이 요구되고 있다.At present, it is required to realize a pitch of 25 占 퐉 narrower than 30 占 퐉 to be less than 35 占 퐉 as the pitch width of the inner lead.

그러나, 접합시에서의 접합 조건이나 접합시에 형성되는 공정 상태 등에 의해 범프간 쇼트나 절연 신뢰성의 저하가 염려되어 신뢰성 있는 조건이 모색되고 있으며, 안정되고 신뢰성 있는 접합을 제공하는 것은 실현되어 있지 않다.However, there is a concern that shorting between bumps or lowering of insulation reliability may be caused by the bonding conditions at the time of bonding, the process conditions formed at the time of bonding, and the like, and the reliable conditions are sought, and it is not realized to provide a stable and reliable bonding. .

한편, 접합 조건은 종전의 조건을 유지하면서, 신뢰성 있는 접합을 확립할 수 있는 것이 요구되는 것도 당연하다.On the other hand, joining conditions are naturally required to be able to establish reliable joining while maintaining previous conditions.

[특허 문헌 1] 일본 특허 제3061613호 공보[Patent Document 1] Japanese Patent No. 3061613

[특허 문헌 2] 일본 특허공개 평5-33187호 공보[Patent Document 2] Japanese Patent Application Laid-Open No. 5-33187

[특허 문헌 3] 일본 특허공개 2006-32851호 공보[Patent Document 3] Japanese Patent Application Laid-Open No. 2006-32851

본 발명은, 전술한 사정을 감안하여 현행의 접합 조건을 변경하지 않고 신뢰성 있는 파인 피치 ILB를 확립할 수 있는 플렉서블 배선 기재 및 반도체 장치 그리고 그 제조 방법을 제공하는 것을 목적으로 한다.In view of the above circumstances, an object of the present invention is to provide a flexible wiring substrate, a semiconductor device, and a method for manufacturing the same, which can establish a reliable fine pitch ILB without changing the current bonding conditions.

상기 목적을 달성하는 본 발명의 제1 형태는, 절연 기재와, 이 절연 기재의 한쪽 면에 형성된 동을 함유하는 도전체층을 패터닝한 도전체 패턴을 포함하는 배선 패턴과, 이 배선 패턴의 적어도 단자부를 제외하는 표면을 피복하는 솔더 레지스트층을 구비하고, 상기 배선 패턴의 단자부는, 상기 도전체층 상에 주석 도금층을 형성한 것이며 또한 각 단자의 피치가 20㎛보다 크고 30㎛보다 작은 플렉서블 배선 기재에 있어서, 상기 단자부의 상기 도전체층 상의 주석 도금층은, 당해 주석 도금층 중에 도전체층의 동이 확산된 확산층과 순주석층으로 이루어지며, 총 두께가 0.26㎛ 내지 0.5㎛의 범위이고, 순주석층의 두께가 0.08㎛ 내지 0.18㎛이며 또한 총 두께를 t라고 했을 때의 (0.53-0.846t)㎛의 값을 넘지 않는 범위인 것을 특징으로 하는 플렉서블 배선 기재이다.The 1st aspect of this invention which achieves the said objective is the wiring pattern containing an insulating base material, the conductor pattern which patterned the conductor layer containing copper formed in one surface of this insulating base material, and at least a terminal part of this wiring pattern. And a solder resist layer covering the surface except for the above, wherein the terminal portion of the wiring pattern has a tin plated layer formed on the conductor layer, and the pitch of each terminal is larger than 20 μm and smaller than 30 μm. The tin plating layer on the conductor layer of the terminal portion includes a diffusion layer and a pure tin layer in which copper of the conductor layer is diffused in the tin plating layer, and the total thickness is in the range of 0.26 μm to 0.5 μm, and the thickness of the pure tin layer is It is 0.08 micrometer-0.18 micrometer, and it is a range which does not exceed the value of (0.53-0.846t) micrometer when the total thickness is t, It is a flexible wiring base material characterized by the above-mentioned. .

이와 같은 제1 형태에서는, 단자부의 도전체층 상의 주석 도금층의 순주석층과 확산층의 두께를 소정의 범위로 함으로써, 실장 부품을 실장하기 위한 공정(共晶) 접합시에 합금이 이상적(理想的)으로 형성되어 접합의 신뢰성이 확보될 뿐만 아니라 쇼트의 우려가 없고, 또한 주석의 단자 밑으로의 침입(浸入)을 방지할 수 있다.In such a first aspect, the alloy is ideal for bonding at the time of step bonding for mounting components by setting the thickness of the pure tin layer and the diffusion layer of the tin plating layer on the conductor layer of the terminal portion in a predetermined range. In addition, the reliability of the bonding is ensured, there is no fear of shorting, and the penetration of tin under the terminal can be prevented.

본 발명의 제2 형태는, 제1 형태에 기재한 플렉서블 배선 기재에 있어서, 상기 단자부의 상기 도전체층 상의 주석 도금층은 총 두께가 0.26㎛ 내지 0.38㎛의 범위이고, 순주석층의 두께가 0.08㎛ 내지 0.18㎛인 것을 특징으로 하는 플렉서블 배선 기재이다.According to a second aspect of the present invention, in the flexible wiring substrate according to the first aspect, the tin plating layer on the conductor layer of the terminal portion has a total thickness in the range of 0.26 µm to 0.38 µm, and the thickness of the pure tin layer is 0.08 µm. To 0.18 μm, wherein the flexible wiring base material is used.

이와 같은 제2 형태에서는, 단자부의 도전체층 상의 주석 도금층의 순주석층과 확산층의 두께를 소정의 범위로 함으로써, 실장 부품을 실장할 때에 더욱 확실하게 접합의 신뢰성이 확보됨과 동시에 쇼트의 우려가 없고, 또한 주석의 단자 밑으로의 침입을 방지할 수 있다. 또한, 순주석층과 확산층의 두께를 소정의 범위로 하기 쉽다는 이점도 있다.In such a second aspect, by setting the thickness of the pure tin layer and the diffusion layer of the tin plating layer on the conductor layer of the terminal portion in a predetermined range, the reliability of joining is secured more securely when mounting the mounting component, and there is no fear of shorting. In addition, the intrusion of the tin terminal can be prevented. In addition, there is an advantage that the thickness of the pure tin layer and the diffusion layer can be easily within a predetermined range.

본 발명의 제3 형태는, 제1 또는 제2 형태에 기재한 플렉서블 배선 기재에 있어서, 상기 단자부의 상기 도전체층 상의 주석 도금층은, 상기 배선 패턴의 상기 솔더 레지스트층으로 덮여 있는 영역까지 연속적으로 형성되어 있는 제1 주석 도금층과, 이 위에 형성되고 또한 상기 솔더 레지스트층으로 덮이지 않은 영역에 형성된 제2 주석 도금층으로 이루어지는 것을 특징으로 하는 플렉서블 배선 기재이다.According to a third aspect of the present invention, in the flexible wiring substrate according to the first or second aspect, the tin plating layer on the conductor layer of the terminal portion is continuously formed to a region covered with the solder resist layer of the wiring pattern. A flexible wiring substrate comprising a first tin plating layer formed thereon and a second tin plating layer formed thereon and not covered with the solder resist layer.

이와 같은 제3 형태에서는, 주석 도금층이 제1 주석 도금층과 제2 주석 도금층의 2층으로 이루어지므로, 순주석층과 확산층의 두께를 소정의 범위로 하는 것이 비교적 용이해진다.In this third aspect, since the tin plating layer is composed of two layers of the first tin plating layer and the second tin plating layer, it is relatively easy to make the thickness of the pure tin layer and the diffusion layer within a predetermined range.

본 발명의 제4 형태는, 제1 내지 제3 중 어느 하나의 형태에 기재한 플렉서블 배선 기재에 있어서, 상기 단자부의 각 단자의 횡단면 형상이 사다리꼴이며, 하 변측의 폭이 12 내지 15㎛, 상변측의 폭이 3 내지 5㎛인 것을 특징으로 하는 플렉서블 배선 기재이다.According to a fourth aspect of the present invention, in the flexible wiring substrate according to any one of the first to third aspects, the cross-sectional shape of each terminal of the terminal portion is trapezoidal, and the width of the lower side is 12 to 15 µm and an upper side. The width | variety of a side is 3-5 micrometers, It is a flexible wiring base material characterized by the above-mentioned.

이와 같은 제4 형태에서는, 실장 부품을 실장할 때에 실장 부품의 범프와 접촉하는 면이 작지만, 단면이 사다리꼴인 단자의 측면과 범프 표면 사이의 오목부에 공정 접합에 의한 합금을 매립하여 접합 강도를 확보할 수 있다.In this fourth aspect, the surface in contact with the bump of the mounting component is small when mounting the mounting component, but the alloy by process bonding is embedded in the recess between the side surface of the terminal having a trapezoidal cross section and the bump surface to increase the bonding strength. It can be secured.

본 발명의 제5 형태는, 절연 기재와, 이 절연 기재의 한쪽 면에 형성된 동을 함유하는 도전체층을 패터닝한 도전체 패턴을 포함하는 배선 패턴과, 이 배선 패턴의 적어도 단자부를 제외하는 표면을 피복하는 솔더 레지스트층을 구비하고, 상기 배선 패턴의 단자부가 상기 도전체층 상에 주석 도금층을 형성한 것이며 또한 각 단자의 피치가 20㎛보다 크고 30㎛보다 작은 플렉서블 배선 기재에, 전자 부품 또는 배선 기재로 이루어지는 실장 부품을 실장한 반도체 장치에 있어서, 상기 단자부의 각 단자와 상기 실장 부품의 범프가 접합되어 접합부가 형성되고, 당해 접합부에서, 상기 단자의 횡단면이 하변측의 폭이 12 내지 15㎛이고 상변측의 폭이 3 내지 5㎛인 사다리꼴이며, 공정 접합에 의한 합금이 상기 단자의 측면과 상기 실장 부품의 범프의 표면으로 형성되는 오목부를 매립하도록 존재하는 것을 특징으로 하는 반도체 장치이다.According to a fifth aspect of the present invention, there is provided a wiring pattern including an insulating substrate, a conductor pattern patterned with a conductor layer containing copper formed on one surface of the insulating substrate, and a surface excluding at least a terminal portion of the wiring pattern. An electronic component or a wiring substrate having a solder resist layer to be coated, wherein the terminal portion of the wiring pattern forms a tin plating layer on the conductor layer, and the pitch of each terminal is larger than 20 µm and smaller than 30 µm. In the semiconductor device mounted with the mounting component which consists of these components, each terminal of the said terminal part and the bump of the said mounting component are joined, and the junction part is formed, In the said junction part, the cross section of the said terminal is 12-15 micrometers in width of the lower side. A trapezoid having a width of 3 to 5 μm on the upper side, and an alloy obtained by eutectic joining the side surface of the terminal and the surface of the bump of the mounting component. A semiconductor device characterized in that there to fill the concave parts of sex is.

이와 같은 제5 형태에서는, 실장 부품을 실장할 때에 실장 부품의 범프와 접촉하는 면을 작게 하고, 단면이 사다리꼴인 단자의 측면과 범프 표면 사이에 오목부를 형성하여, 이 오목부에 공정 접합에 의한 합금을 매립함으로써 접합 강도가 확보된다.In such a fifth aspect, when mounting the mounting component, the surface in contact with the bump of the mounting component is reduced, a recess is formed between the side surface of the terminal having a trapezoidal cross section and the bump surface, and the recess is formed by process bonding. Bonding strength is ensured by embedding the alloy.

본 발명의 제6 형태는, 제5 형태에 기재한 반도체 장치에 있어서, 상기 단자부의 상기 도전체층 상의 주석 도금층은 총 두께가 0.26㎛ 내지 0.5㎛의 범위이고, 순주석층의 두께가 0.08㎛ 내지 0.18㎛이며 또한 총 두께를 t라고 했을 때의 (0.53-0.846t)㎛의 값을 넘지 않는 범위에 있는 것을 특징으로 하는 반도체 장치이다.According to a sixth aspect of the present invention, in the semiconductor device according to the fifth aspect, the tin plating layer on the conductor layer of the terminal portion has a total thickness in the range of 0.26 µm to 0.5 µm, and a thickness of the pure tin layer is 0.08 µm to It is 0.18 micrometer and is a semiconductor device characterized by being in the range which does not exceed the value of (0.53-0.846t) micrometer when the total thickness is t.

이와 같은 제6 형태에서는, 단자부의 도전체층 상의 주석 도금층의 순주석층과 확산층의 두께가 소정의 범위로서, 실장 부품을 실장하기 위한 공정 접합시에 합금이 이상적으로 형성되어 접합의 신뢰성을 확보할 수 있다.In this sixth aspect, the thickness of the pure tin layer and the diffusion layer of the tin plating layer on the conductor layer of the terminal portion is within a predetermined range, and an alloy is ideally formed during the process bonding for mounting the mounting component, thereby ensuring the reliability of the bonding. Can be.

본 발명의 제7 형태는, 제6 형태에 기재한 반도체 장치에 있어서, 상기 단자부의 상기 도전체층 상의 주석 도금층은 총 두께가 0.26㎛ 내지 0.38㎛의 범위이고, 또한 순주석층의 두께가 0.08㎛ 내지 0.18㎛인 것을 특징으로 하는 반도체 장치이다.According to a seventh aspect of the present invention, in the semiconductor device according to the sixth aspect, the tin plating layer on the conductor layer of the terminal portion has a total thickness in the range of 0.26 µm to 0.38 µm, and a thickness of the pure tin layer is 0.08 µm. To 0.18 占 퐉.

이와 같은 제7 형태에서는, 단자부의 도전체층 상의 주석 도금층의 순주석층과 확산층의 두께가 소정의 범위가 되어, 실장 부품을 실장하기 위한 공정 접합시에 합금이 더욱 이상적으로 형성되어 접합의 신뢰성이 한층 더 확보된다.In this seventh aspect, the thickness of the pure tin layer and the diffusion layer of the tin-plated layer on the conductor layer of the terminal portion is within a predetermined range, and the alloy is more ideally formed during the process bonding for mounting the mounting component, thereby improving the reliability of the bonding. It is secured further.

본 발명의 제8 형태는, 제5 내지 제7 중 어느 하나의 형태에 기재한 반도체 장치에 있어서, 상기 단자부의 상기 도전체층 상의 주석 도금층은, 상기 배선 패턴의 상기 솔더 레지스트층으로 덮여 있는 영역까지 연속적으로 형성되어 있는 제1 주석 도금층과, 이 위에 형성되고 또한 상기 솔더 레지스트층으로 덮이지 않은 영역에 형성된 제2 주석 도금층으로 이루어지는 것을 특징으로 하는 반도체 장치이 다.The eighth aspect of the present invention is the semiconductor device according to any one of the fifth to seventh aspects, wherein the tin plating layer on the conductor layer of the terminal portion is covered with a region covered with the solder resist layer of the wiring pattern. A semiconductor device comprising a first tin plating layer which is formed continuously and a second tin plating layer formed on a region which is formed thereon and is not covered with the solder resist layer.

이와 같은 제8 형태에서는, 주석 도금층이 제1 주석 도금층과 제2 주석 도금층의 2층으로 이루어지므로, 순주석층과 확산층의 두께를 소정의 범위로 하는 것이 비교적 용이해진다.In this eighth aspect, since the tin plating layer is composed of two layers of the first tin plating layer and the second tin plating layer, it is relatively easy to make the thickness of the pure tin layer and the diffusion layer within a predetermined range.

본 발명의 제9 형태는, 제5 내지 제8 중 어느 하나의 형태에 기재한 반도체 장치에 있어서, 상기 접합부의 상기 합금이 상기 단자의 측면의 하변까지는 존재하지 않는 것을 특징으로 하는 반도체 장치이다.A ninth aspect of the present invention is the semiconductor device according to any one of the fifth to eighth aspects, wherein the alloy of the junction portion does not exist until the lower side of the side surface of the terminal.

이와 같은 제9 형태에서는, 공정 접합에 의한 합금이 단자의 하측까지 들어가지 않아 단자 밑으로의 침입이 방지된다.In such a ninth aspect, the alloy by the step bonding does not enter the lower side of the terminal, and penetration into the terminal is prevented.

본 발명의 제10 형태는, 절연 기재와, 이 절연 기재의 한쪽 면에 형성된 동을 함유하는 도전체층을 패터닝한 도전체 패턴을 포함하는 배선 패턴과, 이 배선 패턴의 적어도 단자부를 제외하는 표면을 피복하는 솔더 레지스트층을 구비하고, 상기 배선 패턴의 단자부가 상기 도전체층 상에 주석 도금층을 형성한 것이며 또한 각 단자의 피치가 20㎛보다 크고 30㎛보다 작은 플렉서블 배선 기재에, 전자 부품 또는 배선 기재로 이루어지는 실장 부품을 실장하여 반도체 장치로 하는 반도체 장치의 제조 방법에 있어서, 횡단면이 하변측의 폭이 12 내지 15㎛이고 상변측의 폭이 3 내지 5㎛인 사다리꼴의 상기 단자부의 각 단자와, 상기 실장 부품의 범프를 접합하여 접합부로 할 때에, 상기 단자의 측면과 상기 실장 부품의 범프의 표면으로 형성되는 오목부를 매립하도록 공정 접합에 의한 합금이 존재하게 하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.A tenth aspect of the present invention relates to a wiring pattern including an insulating substrate, a conductor pattern patterned on a conductor layer containing copper formed on one surface of the insulating substrate, and a surface excluding at least a terminal portion of the wiring pattern. An electronic component or a wiring substrate having a solder resist layer to be coated, wherein the terminal portion of the wiring pattern forms a tin plating layer on the conductor layer, and the pitch of each terminal is larger than 20 µm and smaller than 30 µm. In the semiconductor device manufacturing method which mounts the mounting component which consists of a semiconductor device, Comprising: The terminal of each said trapezoidal terminal part whose cross section is 12-15 micrometers in width of a lower side, and 3-5 micrometers in width of an upper side, When the bumps of the mounting parts are joined to form a joint, a recess formed in the side surface of the terminal and the surface of the bumps of the mounting parts is embedded. To a method for manufacturing a semiconductor device characterized in that the alloy is present due to the bonding process.

이와 같은 제10 형태에서는, 실장 부품을 실장할 때에 실장 부품의 범프와 접촉하는 면을 작게 하고, 단면이 사다리꼴인 단자의 측면과 범프 표면 사이에 오목부를 형성하여, 이 오목부에 공정 접합에 의한 합금을 매립하도록 함으로써 접합 강도가 확보된다.In this tenth aspect, when mounting the mounting component, the surface in contact with the bump of the mounting component is reduced, a recess is formed between the side surface of the terminal having a trapezoidal cross section and the bump surface, and the recess is formed by process bonding. Bonding strength is ensured by embedding the alloy.

본 발명의 제11 형태는, 제10 형태에 기재한 반도체 장치의 제조 방법에 있어서, 상기 단자부의 상기 도전체층 상의 주석 도금층은 총 두께가 0.26㎛ 내지 0.5㎛의 범위이고, 순주석층의 두께가 0.08㎛ 내지 0.18㎛이며 또한 총 두께를 t라고 했을 때의 (0.53-0.846t)㎛의 값을 넘지 않는 범위인 것을 특징으로 하는 반도체 장치의 제조 방법이다.According to an eleventh aspect of the present invention, in the method for manufacturing a semiconductor device according to the tenth aspect, the tin plating layer on the conductor layer of the terminal portion has a total thickness in the range of 0.26 µm to 0.5 µm, and the thickness of the pure tin layer It is 0.08 micrometer-0.18 micrometer, and it is a range which does not exceed the value of (0.53-0.846t) micrometer when total thickness is t, It is a manufacturing method of the semiconductor device characterized by the above-mentioned.

이와 같은 제11 형태에서는, 단자부의 도전체층 상의 주석 도금층의 순주석층과 확산층의 두께가 소정의 범위로서, 실장 부품을 실장하기 위한 공정 접합시에 합금이 이상적으로 형성되어 접합의 신뢰성을 확보할 수 있다.In this eleventh aspect, the thickness of the pure tin layer and the diffusion layer of the tin plating layer on the conductor layer of the terminal portion is within a predetermined range, and an alloy is ideally formed during the process bonding for mounting the mounting component, thereby ensuring the reliability of the bonding. Can be.

본 발명의 제12 형태는, 제11 형태에 기재한 반도체 장치의 제조 방법에 있어서, 상기 단자부의 상기 도전체층 상의 주석 도금층은 총 두께가 0.26㎛ 내지 0.38㎛의 범위이고, 또한 순주석층의 두께가 0.08㎛ 내지 0.18㎛인 것을 특징으로 하는 반도체 장치의 제조 방법이다.According to a twelfth aspect of the present invention, in the method for manufacturing a semiconductor device according to the eleventh aspect, the tin plating layer on the conductor layer of the terminal portion has a total thickness in the range of 0.26 µm to 0.38 µm, and the thickness of the pure tin layer Is 0.08 µm to 0.18 µm.

이와 같은 제12 형태에서는, 단자부의 도전체층 상의 주석 도금층의 순주석층과 확산층의 두께가 소정의 범위가 되어, 실장 부품을 실장하기 위한 공정 접합시에 합금이 더욱 이상적으로 형성되어 접합의 신뢰성이 한층 더 확보된다.In this twelfth aspect, the thickness of the pure tin layer and the diffusion layer of the tin plating layer on the conductor layer of the terminal portion is within a predetermined range, and the alloy is more ideally formed during the process bonding for mounting the mounting component, thereby improving the reliability of the bonding. It is further secured.

본 발명의 제13 형태는, 제10 내지 제12 중 어느 하나의 형태에 기재한 반도 체 장치의 제조 방법에 있어서, 상기 배선 패턴의 상기 솔더 레지스트층으로 덮여 있는 영역까지 연속적으로 형성되어 있는 제1 주석 도금층과, 이 위에 형성되고 또한 상기 솔더 레지스트층으로 덮이지 않은 영역에 형성된 제2 주석 도금층으로, 상기 단자부의 상기 도전체층 상의 주석 도금층을 형성하도록 하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.According to a thirteenth aspect of the present invention, in the method for manufacturing a semiconductor device according to any one of the tenth to twelfth aspects, the first aspect is continuously formed to a region covered with the solder resist layer of the wiring pattern. A tin plating layer and a second tin plating layer formed thereon and formed in a region not covered with the solder resist layer, wherein the tin plating layer on the conductor layer of the terminal portion is formed.

이와 같은 제13 형태에서는, 주석 도금층이 제1 주석 도금층과 제2 주석 도금층의 2층으로 이루어지므로, 순주석층과 확산층의 두께를 소정의 범위로 하는 것이 비교적 용이해진다.In this thirteenth aspect, since the tin plating layer is composed of two layers of the first tin plating layer and the second tin plating layer, it is relatively easy to make the thickness of the pure tin layer and the diffusion layer within a predetermined range.

본 발명의 제14 형태는, 제10 내지 제13 중 어느 하나의 형태에 기재한 반도체 장치의 제조 방법에 있어서, 상기 접합부의 상기 합금이 상기 단자의 측면의 하변까지는 존재하지 않도록 접합하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.According to a fourteenth aspect of the present invention, in the method for manufacturing a semiconductor device according to any one of the tenth to thirteenth aspects, the bonding is performed such that the alloy of the joining portion does not exist until the lower side of the side surface of the terminal. It is a manufacturing method of the semiconductor device.

이와 같은 제14 형태에서는, 공정 접합에 의한 합금이 단자의 하면까지 들어가지 않아 단자 밑으로의 침입이 방지된다.In this 14th aspect, the alloy by process bonding does not enter the lower surface of a terminal, and penetration | invasion below a terminal is prevented.

이하, 본 발명의 일 실시 형태에 따른 플렉서블 배선 기재 및 반도체 장치를 그 제조 방법 및 사용예와 함께 설명한다. 물론, 본 발명은 이것으로 한정되지 않는 것은 말할 필요도 없다.Hereinafter, the flexible wiring base material and the semiconductor device which concern on one Embodiment of this invention are demonstrated with the manufacturing method and an example of use. Of course, it goes without saying that the present invention is not limited to this.

도 1에는 제1 실시 형태에 따른 플렉서블 배선 기재의 개략 평면, 도 2에는 도 1의 A-A'선을 따른 단면, 도 3에는 주요부 단면을 도시하고, 도 4에는 도 1 및 도 2의 플렉서블 배선 기재에 전자 부품을 실장한, 일 실시 형태에 따른 반도체 장치의 단면을 도시한다.Fig. 1 shows a schematic plane of the flexible wiring substrate according to the first embodiment, Fig. 2 shows a cross section along the line A-A 'of Fig. 1, Fig. 3 shows a cross section of the main part, and Fig. 4 shows a flexible section of Figs. The cross section of the semiconductor device which concerns on one Embodiment which mounted the electronic component on the wiring base material is shown.

도 1 및 도 2에 도시하는 바와 같이, 본 실시 형태의 플렉서블 배선 기재(10)는 COF 테이프이고, 테이프 형상의 절연 필름(11)의 한쪽 면에 복수의 배선 패턴(12)이 연속적으로 형성되어 있다. 절연 필름(11)은, 폭 방향 양측에 이송용의 스프로킷홀(13)을 일정 간격으로 갖는다. 플렉서블 배선 기재(10)의 절연 필름(11)의 폭 방향 양단부에는, 스프로킷홀(13)이 형성되어 있지만, 절연 필름(11)에 스프로킷홀(13)과 함께 위치 정합을 위한 관통공, 불량 패키지 표시, 패키지 외형 등의 여러 가지의 목적에 맞춘 관통공이 형성되어 있어도 무방하다.As shown in FIG. 1 and FIG. 2, the flexible wiring base material 10 of the present embodiment is a COF tape, and a plurality of wiring patterns 12 are continuously formed on one surface of the tape-shaped insulating film 11. have. The insulating film 11 has the sprocket hole 13 for conveyance at a fixed space | interval at the width direction both sides. Sprocket holes 13 are formed at both ends in the width direction of the insulating film 11 of the flexible wiring substrate 10, but the through-holes and the defective package for position matching together with the sprocket holes 13 in the insulating film 11. The through hole may be formed in accordance with various purposes such as display and package appearance.

배선 패턴(12)은, 실장할 전자 부품 등과 접속하는 디바이스측 접속 단자(14)와, 외부와 접속하는 입력측 외부 접속 단자(15) 및 출력측 외부 접속 단자(16)를 구비하고, 이들을 제외한 영역이 솔더 레지스트층(17)에 의해 덮여 있다.The wiring pattern 12 includes a device side connection terminal 14 for connecting to an electronic component to be mounted and the like, an input side external connection terminal 15 for connecting to the outside, and an output side external connection terminal 16. It is covered by the solder resist layer 17.

여기에서, 절연 필름(11)으로서는, 가요성을 지님과 함께 내약품성 및 내열성을 갖는 재료를 이용할 수 있다. 이와 같은 절연 필름(11)의 재료로서는, 폴리에스테르, 폴리아미드, 폴리이미드 등을 들 수 있으며, 특히, 비페닐 골격을 갖는 전방향족 폴리이미드(예를 들면, 상품명: 유피렉스, 우베코산(宇部興産(주))가 바람직하다. 한편, 절연 필름(11)의 두께는, 일반적으로는 25 내지 125㎛, 바람직하게는 50 내지 75㎛이다.Here, as the insulating film 11, a material having flexibility and chemical resistance and heat resistance can be used. Polyester, polyamide, polyimide, etc. are mentioned as a material of such insulating film 11, In particular, the wholly aromatic polyimide which has a biphenyl skeleton (for example, brand name: Eupyrex and Ubekosan) 주) On the other hand, the thickness of the insulating film 11 is generally 25 to 125 µm, preferably 50 to 75 µm.

배선 패턴(12)은, 절연 필름(11)에 형성된 스프로킷홀(13) 등이 형성된 한쪽 면에, 일반적으로는 동이나 알루미늄으로 이루어지는 도전체박 등의 도전체층(20) 을 패터닝한 배선 베이스층(21)을 구비한다. 이와 같은 배선 베이스층(21)이 되는 도전체층(20)은, 절연 필름(11) 상에 직접 적층하여도, 접착제층을 개재하여 열압착 등에 의해 형성하여도 된다. 도전체층(20)의 두께는, 예를 들면, 6 내지 70㎛, 바람직하게는 8 내지 35㎛이다. 도전체박으로 이루어지는 도전체층(20)으로서는, 동박이 바람직하다.The wiring pattern 12 is a wiring base layer in which a conductor layer 20 such as a conductor foil made of copper or aluminum is generally patterned on one surface on which a sprocket hole 13 or the like formed in the insulating film 11 is formed. 21). The conductor layer 20 serving as the wiring base layer 21 may be directly laminated on the insulating film 11 or may be formed by thermocompression bonding or the like through the adhesive layer. The thickness of the conductor layer 20 is 6-70 micrometers, for example, Preferably it is 8-35 micrometers. As the conductor layer 20 which consists of conductor foil, copper foil is preferable.

한편, 절연 필름(11) 상에 도전체박을 마련하는 것이 아니라, 도전체박에, 예를 들면, 폴리이미드 전구체를 도포하고 소성하여 폴리이미드 필름으로 이루어지는 절연 필름으로 할 수도 있다.On the other hand, instead of providing the conductor foil on the insulating film 11, for example, a polyimide precursor may be applied and baked on the conductor foil to form an insulating film made of a polyimide film.

또한, 절연 필름(11) 상에 마련된 도전체층(20)은, 포토리소그래피법에 의해 내부 리드가 되는 디바이스측 접속 단자(14), 그리고 외부 리드가 되는 입력측 외부 접속 단자(15) 및 출력측 외부 접속 단자(16)를 포함하는 배선 베이스층(21)으로서 패터닝된다. 즉, 포토레지스트를 도포한 다음, 포토레지스트층을 포토마스크를 개재하고 에칭액으로 화학적으로 용해(에칭 처리)하여 처리하고, 다시 포토 레지스트층을 알칼리액 등으로 용해 제거함으로써 도전체박을 패터닝하여 배선 베이스층(21)으로 한다.In addition, the conductor layer 20 provided on the insulating film 11 has the device side connection terminal 14 used as an internal lead by the photolithographic method, the input side external connection terminal 15 used as an external lead, and the output side external connection. Patterned as the wiring base layer 21 including the terminal 16. That is, after the photoresist is applied, the photoresist layer is chemically dissolved (etched) with an etching solution through a photomask, and then the conductive foil is patterned by dissolving and removing the photoresist layer with an alkali solution or the like to form a wiring base. It is set as the layer 21.

한편, 절연 필름(11) 상의 폭 방향 양측에는, 배선 베이스층(21)에 연속하여 입력측 외부 접속 단자(15) 및 출력측 외부 접속 단자(16)의 각각에 걸쳐 도금 리드(22) 및 이들을 서로 도통하는 도통부(23)가 패터닝되어 있다. 이들은 도금시에 사용되는 것으로서, 이후 제거할 수 있는 영역에 형성되어 있다.On the other hand, on both sides of the width direction on the insulating film 11, the plating leads 22 and these are connected to each other over each of the input side external connection terminal 15 and the output side external connection terminal 16 in succession to the wiring base layer 21. The conductive portion 23 to be patterned is patterned. These are used at the time of plating and are formed in the area | region which can be removed after that.

계속해서, 이와 같이 에칭에 의해 패터닝된 배선 베이스층(21) 상에는, 전면 에 걸쳐 제1 주석 도금층(24)이 형성된다. 여기에서, 제1 주석 도금층(24)은, 0.001㎛ 이상의 두께를 갖는 것이면 되며, 그 형성 방법 등은 한정되지 않는다. 바람직하게는, 두께 0.01 내지 0.2㎛의, 이른바 플래시 주석 도금층으로 하면 되지만, 이것으로 한정되는 것은 아니다. 한편, 플래시 주석 도금층은, 무전해 도금 또는 전해 도금으로 형성된다.Subsequently, on the wiring base layer 21 patterned by etching in this way, the first tin plating layer 24 is formed over the entire surface. Here, the first tin plating layer 24 should just have a thickness of 0.001 micrometer or more, and the formation method etc. are not limited. Preferably, what is necessary is just to set it as what is called a flash tin plating layer of 0.01-0.2 micrometer in thickness, but it is not limited to this. On the other hand, the flash tin plating layer is formed by electroless plating or electrolytic plating.

다음으로, 이와 같이 패터닝된 배선 베이스층(21) 및 제1 주석 도금층(24) 상에, 솔더 레지스트 재료 도포액이 도포되어 소정의 패터닝에 의해 솔더 레지스트층(17)이 형성된다.Next, the solder resist material coating liquid is apply | coated on the wiring base layer 21 and the 1st tin plating layer 24 patterned in this way, and the soldering resist layer 17 is formed by predetermined patterning.

또한, 솔더 레지스트층(17)에 의해 덮여있지 않은 제1 주석 도금층(24) 위, 즉, 디바이스측 접속 단자(14), 입력측 외부 접속 단자(15) 및 출력측 외부 접속 단자(16) 위(이하, 디바이스측 접속 단자(14), 입력측 외부 접속 단자(15) 및 출력측 외부 접속 단자(16)를 단자부라고 총칭하는 경우가 있음)에는, 제2 주석 도금층(25)이 형성된다.Further, on the first tin plating layer 24 which is not covered by the solder resist layer 17, that is, on the device side connection terminal 14, the input side external connection terminal 15 and the output side external connection terminal 16 (hereinafter The second tin plating layer 25 is formed in the device side connection terminal 14, the input side external connection terminal 15, and the output side external connection terminal 16 may be collectively referred to as a terminal portion.

본 실시 형태에서는, 제2 주석 도금층(25)은 무전해 도금으로 형성하였다. 예를 들면, 이 도금은 황산액, 과황산칼리액 등으로 도금 전 처리한 후, 붕불산 주석욕을 이용하여 행하면 된다. 한편, 무전해 도금이 아니라, 후술하는 바와 같은 전해 도금으로 형성하여도 무방하다.In this embodiment, the second tin plating layer 25 was formed by electroless plating. For example, this plating may be performed by using a sulfuric acid solution, a persulfate solution, or the like before plating, by using a tin borate hydrofluoric acid bath. In addition, you may form by electrolytic plating as mentioned later instead of electroless plating.

이와 같은 플렉서블 배선 기재(10)는, 내부 리드가 되는 디바이스측 접속 단자(14)의 피치폭이 25㎛ 전후가 된다. 즉, 본 발명의 플렉서블 배선 기재의 내부 리드의 피치는, 30㎛보다 작고, 25㎛±3 정도를 설계 범위로 하고 있다. 한편, 피 치폭이 20㎛가 되면, 양상이 전혀 상이할 것으로 예상되므로, 본 발명의 플렉서블 배선 기재의 내부 리드의 피치의 범위는 20㎛보다 큰 것으로 한다.In such a flexible wiring base material 10, the pitch width of the device side connection terminal 14 which becomes an internal lead becomes 25 micrometers around. That is, the pitch of the internal lead of the flexible wiring base material of this invention is smaller than 30 micrometers, and the design range is about 25 micrometers +/- 3. On the other hand, when the pitch width is 20 mu m, the aspect is expected to be completely different. Therefore, the range of the pitch of the inner lead of the flexible wiring substrate of the present invention is larger than 20 mu m.

또한, 본 발명의 플렉서블 배선 기재(10)는, 전자 부품 등을 실장할 때의 접합 조건은, 피치폭이 35 내지 30㎛의 접합 조건을 변경하지 않고 행하는 것도 전제로 하고 있다. 이에 따라 제조 조건을 변경하지 않고, 파인 피치화를 도모할 수 있다는 이점이 있다.In addition, the flexible wiring base material 10 of this invention assumes that joining conditions at the time of mounting an electronic component etc. are performed without changing the joining conditions whose pitch width is 35-30 micrometers. This has the advantage that the fine pitch can be achieved without changing the manufacturing conditions.

이와 같은 본 발명의 플렉서블 배선 기재(10)에서는, 전술한 바와 같이, 단자부는, 도전체층(20)을 패터닝한 배선 베이스층(21) 상에, 제1 주석 도금층(24) 및 제2 주석 도금층(25)으로 이루어지는 주석 도금층(26)이 형성되어 있다.In the flexible wiring base material 10 of the present invention as described above, the terminal portion is the first tin plating layer 24 and the second tin plating layer on the wiring base layer 21 on which the conductor layer 20 is patterned. The tin plating layer 26 which consists of 25 is formed.

여기에서, 주석 도금층(26)은, 제조 공정상, 전술한 바와 같이, 도 3의 (a)에 도시하는 바와 같이, 제1 주석 도금층(24) 및 제2 주석 도금층(25)으로 이루어지지만, 제조후는, 도 3의 (b)에 도시하는 바와 같이, 배선 베이스층(21) 중의 동이 확산된 확산층(26a)과, 순주석층(26b)으로 구성된다. 여기에서, 확산층(26a)은, 솔더 레지스트층(17)을 형성할 때의 가열 처리에 의해 제1 주석 도금층(24) 중에 배선 베이스층(21) 중의 동이 확산되거나, 제2 주석 도금층(25)을 형성한 후의 가열 처리에 의해 제1 주석 도금층(24) 및 제2 주석 도금층(25) 중에 확산되어 형성되는 것이며, 동이 확산되지 않은 영역이 순주석층(26b)이 된다. 즉, 확산층(26a)과 순주석층(26b)의 두께의 비율은, 가열 처리 상태에 의해 조정할 수 있지만, 비교적 간편하게 제조하려면, 제1 주석 도금층(24)만을 확산층(26a)으로 하고, 이 위에 마련한 제2 주석 도금층(25)을 순주석층(26b)으로 하는(2단 도금이라고 함) 것 이 바람직하다. 물론, 주석 도금층 전체를, 솔더 레지스트층(17)을 마련한 후에 형성하고(도금은 1회라도 2회 이상의 복수 회라도 무방함), 그 후, 가열 처리에 의해 확산층을 형성하여도 된다.Here, the tin plating layer 26 is made of the first tin plating layer 24 and the second tin plating layer 25 as described above in the manufacturing process, as shown in FIG. After manufacture, as shown in FIG.3 (b), it consists of the diffusion layer 26a which copper spread | diffused in the wiring base layer 21, and the pure tin layer 26b. Here, in the diffusion layer 26a, copper in the wiring base layer 21 is diffused in the first tin plating layer 24 by the heat treatment when the solder resist layer 17 is formed, or the second tin plating layer 25 is used. Is formed in the first tin plating layer 24 and the second tin plating layer 25 by the heat treatment after the formation thereof, and the region where copper is not diffused becomes the pure tin layer 26b. That is, although the ratio of the thickness of the diffusion layer 26a and the pure tin layer 26b can be adjusted by the heat treatment state, in order to manufacture relatively simply, only the first tin plating layer 24 is used as the diffusion layer 26a, It is preferable to make the prepared 2nd tin plating layer 25 into the pure tin layer 26b (it is called two-stage plating). Of course, the entire tin plating layer may be formed after the solder resist layer 17 is provided (the plating may be performed once or two or more times), and then a diffusion layer may be formed by heat treatment.

본 발명의 플렉서블 배선 기재(10)에서는, 주석 도금층(26)의 두께(총 두께) t와, 순주석층(26b)의 두께가 소정의 범위가 되는 것이 바람직하다. 상세는 후술하지만, 단자부의 배선 베이스층 상의 주석 도금층의 순주석층과 확산층의 두께를 소정의 범위로 함으로써, 실장 부품을 실장하기 위한 공정 접합시에 합금이 이상적으로 형성되어, 접합의 신뢰성이 확보될 뿐만 아니라 쇼트의 우려가 없고, 또한 주석의 단자 밑으로의 침입을 방지할 수 있다.In the flexible wiring base material 10 of this invention, it is preferable that the thickness (total thickness) t of the tin plating layer 26, and the thickness of the pure tin layer 26b become a predetermined range. Although details will be described later, by setting the thickness of the pure tin layer and the diffusion layer of the tin plating layer on the wiring base layer of the terminal portion within a predetermined range, an alloy is ideally formed during the process bonding for mounting the mounting component, thereby ensuring the reliability of the bonding. Not only is there a risk of short circuit, but it is also possible to prevent the intrusion of tin under the terminal.

여기에서, 본 발명의 주석 도금층(26)에서는, 총 두께 t가 0.26㎛ 내지 0.5㎛의 범위이고, 순주석층의 두께가 0.08㎛ 내지 0.18㎛이며 또한 (0.53-0.846t)㎛의 값을 넘지 않는 범위이고, 바람직하게는, 총 두께 t가 0.26㎛ 내지 0.38㎛의 범위이며 또한 순주석층의 두께가 0.08㎛ 내지 0.18㎛이다.In the tin plating layer 26 of the present invention, the total thickness t is in the range of 0.26 µm to 0.5 µm, the thickness of the pure tin layer is 0.08 µm to 0.18 µm, and does not exceed the value of (0.53-0.846 t) µm. The thickness t is preferably in the range of 0.26 µm to 0.38 µm and the thickness of the pure tin layer is 0.08 µm to 0.18 µm.

이와 같은 플렉서블 배선 기재(10)에 전자 부품(30)을 실장한 반도체 장치(100)의 단면을 도 4에 도시한다.FIG. 4 shows a cross section of the semiconductor device 100 in which the electronic component 30 is mounted on the flexible wiring substrate 10.

이와 같은 반도체 장치(100)에서는, IC 칩 등의 전자 부품(30)의 범프(32)와 플렉서블 배선 기재(10)의 디바이스측 접속 단자(14)가 공정 접합되어 있다.In such a semiconductor device 100, the bump 32 of the electronic component 30, such as an IC chip, and the device side connection terminal 14 of the flexible wiring base material 10 are process-bonded.

이와 같은 전자 부품(30)을 플렉서블 배선 기재(10)에 실장하려면, 일반적으로는, 플렉서블 배선 기재(10)를 이송하면서 전자 부품(30)을 실장하고, 전자 부품(30)을 실장한 다음, 각 배선 패턴(12)별로 절단하여 반도체 장치(100)로 한다.In order to mount such an electronic component 30 on the flexible wiring substrate 10, generally, the electronic component 30 is mounted while the flexible wiring substrate 10 is transferred, and then the electronic component 30 is mounted. Each wiring pattern 12 is cut to form a semiconductor device 100.

이와 같은 반도체 장치(100)에서는, 플렉서블 배선 기재(10)의 디바이스측 접속 단자(14)의 주석 도금층(26)이 전술한 바와 같은 확산층(26a) 및 순주석층(26b)으로 이루어지는 구성을 가지므로, 전자 부품(30)의 범프(32)와의 사이의 공정 결합이 높은 신뢰성으로 확실하게 행해진다.In such a semiconductor device 100, the tin plating layer 26 of the device side connection terminal 14 of the flexible wiring base material 10 has the structure which consists of the diffusion layer 26a and pure tin layer 26b as mentioned above. Therefore, the process coupling with the bump 32 of the electronic component 30 is performed reliably with high reliability.

여기에서, 이와 같이 파인 피치의 단자부에 실장 부품으로서 전자 부품(30)을 실장할 때에, 접합의 신뢰성을 한층 더 향상시키기 위해서는, 도 5에 도시하는 바와 같이, 디바이스측 접속 단자(14)의 횡단면 형상이 사다리꼴이며, 하변측의 폭이 12 내지 15㎛, 상변측의 폭이 3 내지 5㎛인 것이 바람직하다. 이 경우에는, 주석 도금층(26)과 범프(32)의 접촉 면적은 작아지지만, 공정 접합에 의한 합금(40)이 단자의 측면과 범프(32)의 표면으로 형성되는 오목부를 매립하도록 존재하게 되어, 접합 강도가 확보된다고 하는 이점이 있다.Here, in order to further improve the reliability of joining when mounting the electronic component 30 as a mounting component in the fine pitch terminal part, as shown in FIG. 5, the cross section of the device side connection terminal 14 is shown. It is preferable that a shape is trapezoid, and the width | variety of a lower side is 12-15 micrometers, and the width | variety of an upper side is 3-5 micrometers. In this case, although the contact area of the tin plating layer 26 and the bump 32 becomes small, the alloy 40 by process bonding exists so that the recessed part formed in the side surface of the terminal and the surface of the bump 32 may be filled. There is an advantage that the bonding strength is secured.

이상 설명한 반도체 장치(100)는, 디바이스측 접속 단자(14)에 전자 부품(30)을 실장한 것으로 하였지만, 디바이스측 접속 단자(14) 등의 내부 리드, 입력측 외부 접속 단자(15) 및 출력측 외부 접속 단자(16) 등의 외부 리드 중 어느 하나에, 전자 부품이나 배선 기재 또는 전자 부품이 실장된 배선 기재 등의 실장 부품을 실장한 것은 모두 본 발명에서의 반도체 장치에 포함되는 것으로 한다.In the semiconductor device 100 described above, the electronic component 30 is mounted on the device side connection terminal 14, but an internal lead such as the device side connection terminal 14, the input side external connection terminal 15, and the output side external side are provided. Any component mounted with an electronic component, a wiring substrate or a wiring substrate on which the electronic component is mounted on any one of the external leads such as the connection terminal 16 is included in the semiconductor device of the present invention.

한편, 전술한 플렉서블 배선 기재는, 전자 부품 등이 실장된 후, 각 배선 패턴별로 절단되는 경우와, 각 배선 패턴별로 절단된 후, 전자 부품 등이 실장되는 경우가 있는데, 테이프 형상의 상태인 경우도, 각 배선 패턴(12)별로 절단한 경우도, 본 발명의 플렉서블 배선 기재 및 반도체 장치에 포함된다.On the other hand, the above-described flexible wiring substrate may be cut for each wiring pattern after mounting an electronic component or the like, and may be mounted for electronic components after cutting for each wiring pattern. In addition, the case where each wiring pattern 12 is cut | disconnected is also contained in the flexible wiring base material and semiconductor device of this invention.

또한, 반도체 장치는, 예를 들면, 전술한 바와 같이 전자 부품 등을 실장한 후, 전자 부품을 몰드 수지 등으로 수지 밀봉하는데, 이도 본 발명의 반도체 장치에 포함되는 것은 물론이다.In addition, the semiconductor device is, for example, after mounting the electronic component or the like as described above, and sealing the electronic component with a mold resin or the like, which is, of course, included in the semiconductor device of the present invention.

(시험예)(Test example)

전술한 바와 같은 COF 테이프인 플렉서블 배선 기재에 있어서, 도 3에 도시하는 바와 같은 주석 도금층의 총 두께 t를 0.2 내지 0.5㎛, 순주석층의 두께를 0.03 내지 0.25㎛의 범위에서 변경한 테스트 샘플을 제작하였다. 이들 테스트 샘플은, 제1 주석 도금층을 형성하고, 솔더 레지스트를 마련한 후, 제2 주석 도금층을 형성할 때에, 제1 및 제2 주석 도금층의 두께를 변화시키고, 또한, 제2 주석 도금 처리 후, 가열 처리의 열량을 변경하여 실시함으로써 제작하였다.In the flexible wiring substrate which is a COF tape as described above, a test sample in which the total thickness t of the tin plating layer as shown in Fig. 3 was changed in the range of 0.2 to 0.5 µm and the pure tin layer in the range of 0.03 to 0.25 µm. Produced. These test samples, after forming a 1st tin plating layer, providing a soldering resist, and forming a 2nd tin plating layer, changing the thickness of a 1st and 2nd tin plating layer, and after a 2nd tin plating process, It produced by changing and implementing the amount of heat of heat processing.

한편, 내부 리드의 피치폭을 25㎛, 배선폭을 15㎛로 하였다. 그리고, 이와 같은 내부 리드 상에, 사이즈가 약 15×1×0.6㎜이고 범프 피치가 25㎛인 금도금 범프를 갖는 IC 칩을 실장하였다.In addition, the pitch width of the internal lead was 25 micrometers, and the wiring width was 15 micrometers. Then, an IC chip having a gold plated bump having a size of about 15 x 1 x 0.6 mm and a bump pitch of 25 mu m was mounted on such an inner lead.

접합 조건은 툴 온도 430℃, 스테이지 온도 170℃, 하중 0.02g/μ㎡(50N/칩)으로 하고, 접합 시간은 1초로 하였다.Joining conditions were tool temperature 430 degreeC, stage temperature 170 degreeC, load 0.02g / micrometer <2> (50N / chip), and bonding time was 1 second.

각 테스트 샘플의 평가는, 박리 시험 및 범프간 거리에 의해 행하였다.Evaluation of each test sample was performed by the peel test and the distance between bumps.

박리 시험은, 범프를 박리하여, 그 후의 금(Au) 도금 범프에 기재의 내부 리드가 벗겨지지 않고 남아 있는 상태를 양호한 접합 상태로 하고, 벗겨짐이 없는 것을 양호, 벗겨짐이 있는 것을 불량으로서 평가하였다. 이는 접합 신뢰성의 평가가 된다.The peeling test peeled a bump, made the state which the internal lead of a base material remain in the subsequent gold (Au) plating bump not peeling off, and made it into the favorable bonding state, and evaluated that it was good that there was no peeling and that there was peeling as a defect. . This is an evaluation of the joint reliability.

범프 갭은, 접합 후의 범프간 거리를 단면 관찰에 의해 측정하여, 갭이 5㎛ 이상인 것을 양호라고 하고, 갭이 5㎛ 미만이 된 부분이 있는 것을 불량이라고 했다. 이 갭 평가는 절연 신뢰성의 평가가 된다.The bump gap measured the distance between bumps after joining by cross-sectional observation, and it was good that the gap was 5 micrometers or more, and it was defective that there existed the part whose gap became less than 5 micrometers. This gap evaluation becomes an evaluation of insulation reliability.

또한, 이 시험에서, 공정 접합시의 합금의 생성량에 의해 합금이 내부 리드의 뒤편까지 들어가기 때문인지, 내부 리드의 하측까지 주석 합금이 침입하여, 내부 리드의 밀착이 저하되는 경우가 있는 것이 기재의 이면 관찰에 의해 확인되었다. 이 침입은 실장시의 휨 때문인지, 범프의 내부 리드의 길이 방향 단부 근방에 발생하기 쉬운 것도 알 수 있었다. 침입이 내부 리드 배선폭의 50% 이내인 것을 양호라고 하고, 50%를 넘은 것을 불량이라고 하였다. 이 침입의 평가는, 내부 리드의 밀착력 강도의 신뢰성의 평가가 된다.In addition, in this test, it is because the alloy enters the rear side of the inner lead due to the amount of alloy produced during the process bonding, or the tin alloy penetrates to the lower side of the inner lead, and the adhesion of the inner lead may be reduced. It was confirmed by the back side observation. It was also found that this intrusion was due to warping during mounting or was likely to occur near the longitudinal end of the inner lead of the bump. An intrusion was within 50% of the internal lead wiring width, and a failure exceeding 50% was considered bad. This intrusion evaluation is an evaluation of the reliability of the adhesion strength of the internal lead.

박리 시험 및 합금 침입의 결과를 하기 표 1과 같이 평가하고, 그 결과를 횡축을 주석 도금층의 총 두께, 종축을 순주석 두께로 하여 도 6에 나타낸다. 한편, 도 6에는, 후술하는 영역 151 내지 155를 표시하지만, 도시되는 영역 151 내지 155의 경계선은 정확하게 표기한 것이 아니며, 또한, 경계선이 겹치는 부분에 대해서는 보기 쉽게 하기 위해 경계선을 어긋나게 하여 표기하고 있다.The results of the peel test and the alloy penetration were evaluated as shown in Table 1 below, and the results are shown in FIG. 6 with the horizontal axis representing the total thickness of the tin plating layer and the vertical axis representing the pure tin thickness. In addition, although the area | regions 151-155 mentioned later are shown in FIG. 6, the boundary lines of the area | regions 151-155 shown are not represented correctly, and the part where the boundary lines overlap is shown so that the boundary lines may shift | deviate so that it may be easy to see. .

박리 시험Peel test 합금 침입Alloy intrusion ○○ 양호Good 양호Good △△ 양호Good 불량Bad ×× 불량Bad 양호Good

이 시험을 행한 결과, 이상적인 ILB 접합의 진행 과정에서는, 접합 초기에 Au-Sn 공정 합금이 충분히 형성되고, 그 후, 확산층으로부터의 Sn의 공급에 의해 합금 형성이 진행되어, 접합이 양호하게 완료되는 것을 알 수 있었다. 이 모습을 모식적으로 도시한 것이 도 7이다. 도 7의 (a)에 도시하는 바와 같이, 절연 필름(111) 상에 동박으로 이루어지는 베이스층(121), 확산층(124) 및 순주석층(125)이 순차적으로 마련되어 내부 리드가 형성되고, 이 내부 리드 상에 전자 부품의 금도금이 실시된 범프(132)가 접합될 때에, 도 7의 (b)에 도시하는 바와 같이, 초기에는 내부 리드의 선단 근방에 Au-Sn 공정 합금(141)이 생성되고, 그 후, 도 7의 (c)에 도시하는 바와 같이, Au-Sn 공정 합금(141)이 성장한다. 한편, Au-Sn 공정 합금(141)의 내부에는 Au-Sn-Cu 합금이 생성되는 것도 확인되었다.As a result of this test, in the progress of the ideal ILB bonding, Au-Sn eutectic alloy is sufficiently formed in the initial stage of the bonding, and then alloy formation proceeds by supplying Sn from the diffusion layer, and the bonding is completed well. I could see that. This figure is typically shown in FIG. As shown in FIG. 7A, a base layer 121 made of copper foil, a diffusion layer 124, and a pure tin layer 125 are sequentially provided on the insulating film 111 to form an internal lead. When the gold-plated bumps 132 of the electronic parts are bonded on the inner leads, as shown in FIG. 7B, Au-Sn eutectic alloys 141 are initially generated near the ends of the inner leads. Then, Au-Sn eutectic alloy 141 grows, as shown to FIG.7 (c). On the other hand, it was also confirmed that the Au-Sn-Cu alloy is produced inside the Au-Sn eutectic alloy 141.

여기에서, 도 6의 순주석 두께가 0.08㎛ 미만인 영역 151의 테스트 샘플에서는, 순주석량이 적어서 접합 초기에 충분한 공정 합금이 생성되지 않고, 그 후의 합금 생성도 진행되지 않는 영역으로서, 부적합한 영역인 것을 알 수 있었다. 이 영역의 접합의 모습을 나타낸 것이 도 8이다. 도 8의 (a)에 도시하는 바와 같이, 확산층(124A)이 상대적으로 두껍고 순주석층(125A)이 얇기 때문에, 도 8의 (b)에 도시하는 바와 같이, 접합 초기에서 Au-Sn 공정 합금(141A)의 생성이 적고, 그 후도 도 8의 (c)에 도시하는 바와 같이, Au-Sn 공정 합금(141A)이 충분히 생성되지 않아 접합 불량이 된다.Here, in the test sample of the region 151 in which the pure tin thickness of FIG. 6 is less than 0.08 µm, it is an unsuitable region in which the amount of pure tin is small and sufficient eutectic alloy is not produced at the initial stage of joining, and subsequent alloy formation does not proceed. Could know. 8 shows a state of joining of these regions. As shown in Fig. 8A, since the diffusion layer 124A is relatively thick and the pure tin layer 125A is thin, as shown in Fig. 8B, the Au-Sn eutectic alloy is formed at the initial stage of the bonding. There is little production | generation of 141A, and after that, as shown to FIG. 8 (c), Au-Sn eutectic alloy 141A is not fully produced | generated and it becomes a joining defect.

도 6의 총 두께가 0.26㎛ 미만인 영역 152에서는, 접합부에 존재하는 주석량이 충분하지 않기 때문인지, 접합 초기에는 어느 정도 충분한 공정 합금이 생성되지만, 그 후의 합금 형성이 불충분하게 되는 영역이다. 이 영역의 접합의 모습을 나타낸 것이 도 9이다. 도 9의 (a)에 도시하는 바와 같이, 확산층(124B)이 상대적으로 얇고 순주석층(125B)이 두껍기 때문에, 도 9의 (b)에 도시하는 바와 같이, 접합 초기에 있어서 Au-Sn 공정 합금(141B)의 생성이 비교적 충분하지만, 그 후 도 9의 (c)에 도시하는 바와 같이, Au-Sn 공정 합금(141B)이 충분히 성장하지 않아 접합 불량이 된다.In the region 152 having a total thickness of less than 0.26 µm, the amount of tin present in the joint is not sufficient, or a sufficient amount of eutectic alloy is produced at the initial stage of the bonding, but subsequent alloy formation is insufficient. 9 shows a state of joining of these regions. As shown in Fig. 9A, since the diffusion layer 124B is relatively thin and the pure tin layer 125B is thick, as shown in Fig. 9B, the Au-Sn process is performed at the initial stage of bonding. Although the formation of the alloy 141B is relatively sufficient, as shown in Fig. 9C, the Au-Sn eutectic alloy 141B does not grow sufficiently, resulting in poor bonding.

도 6의 순주석 두께가 0.18㎛를 넘는 영역 153에서는, 순주석층으로부터의 주석의 공급이 과잉이 되므로, 공정 합금이 지나치게 진행되게 된다. 이 영역의 접합의 모습을 나타낸 것이 도 10이다. 도 10의 (a)에 도시하는 바와 같이, 확산층(124C)이 상대적으로 얇고 순주석층(125C)이 두껍기 때문에, 도 10의 (b)에 도시하는 바와 같이, 접합 초기에는 Au-Sn 공정 합금(141C)의 생성이 비교적 충분하지만, 그 후 도 10의 (c)에 도시하는 바와 같이, 순주석층(125C)으로부터의 주석의 공급이 과잉이 되어, Au-Sn 공정 합금(141C)의 생성이 과잉이 되어 접합 불량이 된다.In the region 153 in which the pure tin thickness of FIG. 6 exceeds 0.18 mu m, the supply of tin from the pure tin layer is excessive, so that the eutectic alloy proceeds excessively. Fig. 10 shows the state of joining of these regions. As shown in Fig. 10A, since the diffusion layer 124C is relatively thin and the pure tin layer 125C is thick, as shown in Fig. 10B, the Au-Sn eutectic alloy is initially bonded. Although the production of 141C is relatively sufficient, as shown in FIG. 10C, the supply of tin from the pure tin layer 125C becomes excessive, thereby producing Au-Sn eutectic alloy 141C. This excess becomes a bonding failure.

도 6의 총 두께가 0.5㎛ 전후인 영역 154에서는, 확산층으로부터의 주석의 공급이 과잉이 되므로, 공정 합금이 지나치게 진행되게 된다. 이 영역의 접합의 모습을 나타낸 것이 도 11이다. 도 11의 (a)에 도시하는 바와 같이, 확산층(124D)이 상대적으로 두껍고 순주석층(125D)이 얇기 때문에, 도 11의 (b)에 도시하는 바와 같이, 접합 초기에는 Au-Sn 공정 합금(141D)의 생성이 비교적 충분하지만, 그 후 도 11의 (c)에 도시하는 바와 같이, 순주석층(125D)으로부터의 주석의 공급이 과잉이 되어, Au-Sn 공정 합금(141D)의 생성이 과잉이 되어 접합 불량이 된다.In the region 154 having a total thickness of about 0.5 μm, the supply of tin from the diffusion layer is excessive, so that the eutectic alloy proceeds excessively. 11 shows a state of joining of these regions. As shown in FIG. 11A, since the diffusion layer 124D is relatively thick and the pure tin layer 125D is thin, as shown in FIG. 11B, the Au-Sn eutectic alloy is initially bonded. Although the production of 141D is relatively sufficient, as shown in Fig. 11C, the supply of tin from the pure tin layer 125D becomes excessive, thereby producing Au-Sn eutectic alloy 141D. This excess becomes a bonding failure.

도 6의 순주석 두께가 0.18㎛를 넘는 영역 153과 일부 겹치지만, 순주석층의 두께가 0.18㎛를 넘는 영역 및 총 두께를 t로 했을 때의 (0.53-0.846t)㎛의 값을 넘는 영역 155에서는, 합금 침입이 발생하여 불량이 되는 영역인 것을 알 수 있었다. 이 침입은, 이면으로부터 비추어 봄으로써 관찰되는 것으로서, 도 12에 나타내는 부위 a 등이다. 또한, 이와 같은 합금 침입은 정도가 커지면, 합금이 내부 리드의 하측으로 잠입하여 내부 리드의 접착 불량의 원인이 되는 것도 확인되었다. 이 모습을 나타낸 것이 도 13이며, 부위 b에 나타나고 있는 것이 잠입된 합금이다. 한편, 이 현상은 절연 필름을 제거하여도 관찰할 수 있으며, 이 모습을 도 14에 나타낸다. 도 14는 잠입이 관찰된 것이다.Although the pure tin thickness of FIG. 6 overlaps with the area | region 153 over 0.18 micrometer, the area | region whose thickness of a pure tin layer exceeds 0.18 micrometer and the area | region exceeding the value of (0.53-0.846t) micrometer when the total thickness is set to t. In 155, it turned out that it is the area | region which alloy intrusion generate | occur | produces and becomes defect. This penetration | invasion is observed by reflecting from the back surface, and is site | part a etc. which are shown in FIG. In addition, when such an invasion of the alloy is increased, it has been confirmed that the alloy penetrates into the lower side of the inner lead, causing a poor adhesion of the inner lead. This state is shown in FIG. 13, and what appears in the part b is the immersed alloy. In addition, this phenomenon can be observed even if the insulation film is removed, and this state is shown in FIG. Figure 14 shows the infiltration

이상의 결과로부터, 단자 간격인 피치폭이 25㎛ 전후인 경우, 단자부의 도전체층 상의 주석 도금층은 총 두께가 0.26㎛ 내지 0.5㎛의 범위이고, 순주석층의 두께가 O.08㎛ 내지 0.18㎛이며 또한 총 두께를 t라고 했을 때의 (0.53-0.846t)㎛의 값을 넘지 않는 범위인 것이 바람직한 것을 알 수 있었다.From the above results, when the pitch width, which is the terminal spacing, is about 25 µm, the tin plating layer on the conductor layer of the terminal portion has a total thickness in the range of 0.26 µm to 0.5 µm, and a pure tin layer has a thickness of 0.88 µm to 0.18 µm. Moreover, it turned out that it is preferable that it is a range which does not exceed the value of (0.53-0.846t) micrometer when the total thickness is t.

이 범위는, 전술한 바와 같이, 접합 불량이 없고, 합금 침입의 문제도 생기지 않는 범위이다. 또한, 이 영역에 있어서는, 전술한 갭 간격 5㎛ 이상을 확보할 수 있는 것이 확인되었다.As described above, this range is a range in which there is no bonding failure and no problem of alloy penetration. Moreover, in this area | region, it was confirmed that 5 micrometers or more of gap gap mentioned above can be ensured.

또한, 특히, 단자부의 도전체층 상의 주석 도금층의 총 두께가 0.26㎛ 내지 0.38㎛의 범위이고 또한 순주석층의 두께가 0.08㎛ 내지 0.18㎛인 것이 바람직한 것을 알 수 있었다. 이 범위는, 전술한 범위 안에서, 특히 전술한 실시 형태에서 기술한 2단 도금으로 주석 도금층을 비교적 용이하게 형성할 수 있는 범위이며, 휘스커의 문제도 용이하게 해결할 수 있는 것이 확인되었다.Moreover, it turned out that it is especially preferable that the total thickness of the tin plating layer on the conductor layer of a terminal part is 0.26 micrometer-0.38 micrometer, and the thickness of the pure tin layer is 0.08 micrometer-0.18 micrometer. This range is a range within which the tin plating layer can be formed relatively easily by the two-stage plating described in the above-described embodiments, in particular, and it has been confirmed that the problem of whiskers can be easily solved.

또한, 이와 같은 25㎛ 전후의 파인 피치의 접합에서는, 접합부에 있어서, 단자의 횡단면이 하변측의 폭을 12 내지 15㎛로 하고, 상변측의 폭을 3 내지 5㎛로 한 사다리꼴로 하여, 단자의 측면과 범프의 표면으로 형성되는 오목부를 매립하도록 공정 합금이 존재하게 접합하는 것이 바람직한 것을 알 수 있었다. 이에 의해, 종전의 접합 조건에 변경을 가하지 않고 파인 피치화를 용이하게 실현할 수 있어, 접합 강도를 확보할 수 있기 때문이다. 한편, 이와 같은 접합의 경우, 단자의 측면의 하변까지 공정 합금이 도달하면, 침입의 문제가 발생하므로, 하변까지 공정 합금이 도달하지 않도록 주석 도금층의 총 두께와 순주석층의 두께를 설정하는 것이 바람직하다.Moreover, in such a fine pitch joining of 25 micrometers or so, in a junction part, the cross section of a terminal was made into the trapezoid which made the width | variety of the lower side 12 to 15 micrometers, and the width | variety of the upper side 3-5 micrometers, It was found that it is desirable to join the process alloy in the presence of the recess to fill in the recess formed by the side surface of the bump and the surface of the bump. This is because the fine pitch can be easily realized without changing the conventional bonding conditions, thereby ensuring the bonding strength. On the other hand, in the case of such a joining, when the process alloy reaches the lower side of the terminal side, an intrusion problem occurs. Therefore, it is necessary to set the total thickness of the tin plating layer and the thickness of the pure tin layer so that the process alloy does not reach the lower side. desirable.

(그 밖의 실시 형태)(Other Embodiments)

이상 설명한 실시 형태에서는, 디바이스측 접속 단자(14), 외부와 접속하는 입력측 외부 접속 단자(15) 및 출력측 외부 접속 단자(16)의 모두가 단자부로서 전술한 구성을 갖는 것으로 하였지만, 어느 하나의 접속 단자만, 특히 내부 리드만을 전술한 구성으로 하면 되는 것은 말할 필요도 없다.In the embodiment described above, all of the device side connection terminal 14, the input side external connection terminal 15 to be connected to the outside, and the output side external connection terminal 16 have the above-described configuration as the terminal portion. It goes without saying that only the terminal, especially the internal lead, may be configured as described above.

또한, 본 실시 형태에서는, 플렉서블 배선 기재(10)로서 COF 테이프를 예시하였지만, 물론, 이것으로 한정되지 않고, 본 발명을 TAB 테이프, T-BGA(Tape Ball Grid Array) 테이프, 테이프 CSP(Chip Size Package), ASIC(Application Specific Integrated Circuit) 테이프 등의 각종 반도체 패키지 등에 적용할 수 있다.In addition, in this embodiment, although the COF tape was illustrated as the flexible wiring base material 10, of course, it is not limited to this, The present invention is a TAB tape, T-BGA (Tape Ball Grid Array) tape, tape CSP (Chip Size) It can be applied to various semiconductor packages such as a package) and an ASIC (Application Specific Integrated Circuit) tape.

도 1은 본 발명의 제1 실시 형태에 따른 플렉서블 배선 기재의 개략 평면도이다.1 is a schematic plan view of a flexible wiring substrate according to a first embodiment of the present invention.

도 2는 도 1의 플렉서블 배선 기재의 A-A'선에 따른 단면도이다.FIG. 2 is a cross-sectional view taken along line AA ′ of the flexible wiring substrate of FIG. 1.

도 3은 본 발명의 일 실시 형태의 플렉서블 배선 기재의 단자부의 확대도이다.It is an enlarged view of the terminal part of the flexible wiring base material of one Embodiment of this invention.

도 4는 도 1의 플렉서블 배선 기재에 전자 부품을 실장한 일 실시 형태의 반도체 장치의 단면도이다.4 is a cross-sectional view of a semiconductor device of one embodiment in which an electronic component is mounted on the flexible wiring substrate of FIG. 1.

도 5는 본 발명의 일 실시 형태에 따른 반도체 장치의 접합부의 확대도이다.5 is an enlarged view of a junction portion of a semiconductor device according to one embodiment of the present invention.

도 6은 본 발명의 시험예의 결과를 나타내는 그래프이다.6 is a graph showing the results of a test example of the present invention.

도 7은 본 발명의 시험예의 접합의 모습을 모식적으로 도시하는 도면이다.It is a figure which shows typically the state of the bonding of the test example of this invention.

도 8은 도 6의 영역 151에서의 접합의 모습을 모식적으로 도시하는 도면이다.FIG. 8 is a diagram schematically showing a state of bonding in the region 151 of FIG. 6.

도 9는 도 6의 영역 152에서의 접합의 모습을 모식적으로 도시하는 도면이다.FIG. 9 is a diagram schematically showing a state of bonding in the region 152 of FIG. 6.

도 10은 도 6의 영역 153에서의 접합의 모습을 모식적으로 도시하는 도면이다.FIG. 10 is a diagram schematically showing a state of bonding in an area 153 of FIG. 6.

도 11은 도 6의 영역 154에서의 접합의 모습을 모식적으로 도시하는 도면이다.FIG. 11 is a diagram schematically showing a state of bonding in the region 154 of FIG. 6.

도 12는 시험예의 침입을 이면으로부터 관찰한 결과를 나타내는 사진이다.It is a photograph which shows the result of having observed the invasion of a test example from the back surface.

도 13은 시험예의 잠입을 관찰한 결과를 나타내는 단면 사진이다.It is a cross-sectional photograph which shows the result of observing the infiltration of a test example.

도 14는 절연 필름을 박리하여 침입을 이면으로부터 관찰한 결과를 나타내는 사진이다.It is a photograph which shows the result of peeling an insulation film and observing penetration from the back surface.

〈부호의 설명〉<Explanation of sign>

10 플렉서블 배선 기재10 Flexible Wiring Base

11 절연 필름11 insulation film

12 배선 패턴12 wiring patterns

13 스프로킷홀13 Sprocket Holes

14 디바이스측 접속 단자14 Device side connection terminal

15 입력측 외부 접속 단자15 External connection terminal on input side

16 출력측 외부 접속 단자16 External connection terminal on output side

17 솔더 레지스트층17 Solder Resist Layer

20 도전체층20 conductor layer

21 배선 베이스층21 wiring base layer

24 제1 주석 도금층24 first tin plating layer

25 제2 주석 도금층25 2nd tin plating layer

Claims (14)

절연 기재와, 이 절연 기재의 한쪽 면에 형성된 동을 함유하는 도전체층을 패터닝한 도전체 패턴을 포함하는 배선 패턴과, 이 배선 패턴의 적어도 단자부를 제외하는 표면을 피복하는 솔더 레지스트층을 구비하고, 상기 배선 패턴의 단자부는, 상기 도전체층 상에 주석 도금층을 형성한 것이며 또한 각 단자의 피치가 20㎛보다 크고 30㎛보다 작은 플렉서블 배선 기재에 있어서,A wiring pattern comprising an insulating base material, a conductor pattern patterning a conductor layer containing copper formed on one surface of the insulating base material, and a solder resist layer covering a surface excluding at least a terminal portion of the wiring pattern; In the flexible wiring base material in which the terminal part of the said wiring pattern formed the tin plating layer on the said conductor layer, and the pitch of each terminal is larger than 20 micrometers and smaller than 30 micrometers, 상기 단자부의 상기 도전체층 상의 주석 도금층은, 당해 주석 도금층 중에 도전체층의 동이 확산된 확산층과 순주석층으로 이루어지며, 총 두께가 0.26㎛ 내지 0.5㎛의 범위이고, 순주석층의 두께가 0.08㎛ 내지 0.18㎛이며 또한 총 두께를 t라고 했을 때의 (0.53-0.846t)㎛의 값을 넘지 않는 범위인 것을 특징으로 하는 플렉서블 배선 기재.The tin plating layer on the conductor layer of the terminal portion is composed of a diffusion layer and a pure tin layer in which copper of the conductor layer is diffused in the tin plating layer, the total thickness is in the range of 0.26 μm to 0.5 μm, and the thickness of the pure tin layer is 0.08 μm. A flexible wiring base material, characterized in that it is in a range not exceeding a value of (0.53-0.846t) 탆 when the total thickness is t. 제1항에 있어서,The method of claim 1, 상기 단자부의 상기 도전체층 상의 주석 도금층은, 총 두께가 0.26㎛ 내지 0.38㎛의 범위이고 또한 순주석층의 두께가 0.08㎛ 내지 0.18㎛인 것을 특징으로 하는 플렉서블 배선 기재.The tin-plated layer on the said conductor layer of the said terminal part has a total thickness of 0.26 micrometer-0.38 micrometer, and the thickness of a pure tin layer is 0.08 micrometer-0.18 micrometer, The flexible wiring base material characterized by the above-mentioned. 제1항에 있어서,The method of claim 1, 상기 단자부의 상기 도전체층 상의 주석 도금층은, 상기 배선 패턴의 상기 솔더 레지스트층으로 덮여 있는 영역까지 연속적으로 형성되어 있는 제1 주석 도금층과, 이 위에 형성되고 또한 상기 솔더 레지스트층으로 덮이지 않은 영역에 형성된 제2 주석 도금층으로 이루어지는 것을 특징으로 하는 플렉서블 배선 기재.The tin plating layer on the conductor layer of the terminal portion includes a first tin plating layer continuously formed up to a region covered with the solder resist layer of the wiring pattern, and a region formed thereon and not covered with the solder resist layer. The flexible wiring base material characterized by consisting of the formed 2nd tin plating layer. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 단자부의 각 단자의 횡단면 형상은 사다리꼴로서, 하변측의 폭이 12 내지 15㎛, 상변측의 폭이 3 내지 5㎛인 것을 특징으로 하는 플렉서블 배선 기재.The cross-sectional shape of each terminal of the said terminal part is trapezoid, The flexible wiring base material characterized by the width | variety of 12-15 micrometers of the lower side, and the width | variety of 3-5 micrometers of the upper side. 절연 기재와, 이 절연 기재의 한쪽 면에 형성된 동을 함유하는 도전체층을 패터닝한 도전체 패턴을 포함하는 배선 패턴과, 이 배선 패턴의 적어도 단자부를 제외하는 표면을 피복하는 솔더 레지스트층을 구비하고, 상기 배선 패턴의 단자부가 상기 도전체층 상에 주석 도금층을 형성한 것이며 또한 각 단자의 피치가 20㎛보다 크고 30㎛보다 작은 플렉서블 배선 기재에, 전자 부품 또는 배선 기재로 이루어지는 실장 부품을 실장한 반도체 장치에 있어서,A wiring pattern comprising an insulating base material, a conductor pattern patterning a conductor layer containing copper formed on one surface of the insulating base material, and a solder resist layer covering a surface excluding at least a terminal portion of the wiring pattern; A semiconductor in which a terminal portion of the wiring pattern forms a tin plated layer on the conductor layer, and a mounting component made of an electronic component or a wiring substrate is mounted on a flexible wiring substrate having a pitch of each terminal larger than 20 µm and smaller than 30 µm. In the apparatus, 상기 단자부의 각 단자와 상기 실장 부품의 범프가 접합되어 접합부가 형성되고, 당해 접합부에 있어서, 상기 단자의 횡단면은 하변측의 폭이 12 내지 15㎛이고 상변측의 폭이 3 내지 5㎛인 사다리꼴이며, 공정 접합에 의한 합금이 상기 단자의 측면과 상기 실장 부품의 범프의 표면으로 형성되는 오목부를 매립하도록 존재하는 것을 특징으로 하는 반도체 장치.Each terminal of the terminal portion and the bumps of the mounting parts are joined to each other to form a junction. In the junction, the cross section of the terminal has a trapezoid having a width of 12 to 15 µm on the lower side and a width of 3 to 5 µm on the upper side. And an alloy formed by step bonding exists so as to fill in the recess formed on the side surface of the terminal and the surface of the bump of the mounting component. 제5항에 있어서,The method of claim 5, 상기 단자부의 상기 도전체층 상의 주석 도금층은, 총 두께가 0.26㎛ 내지 0.5㎛의 범위이고, 순주석층의 두께가 0.08㎛ 내지 0.18㎛이며 또한 총 두께를 t라고 했을 때의 (0.53-0.846t)㎛의 값을 넘지 않는 범위인 것을 특징으로 하는 반도체 장치.The tin-plated layer on the conductor layer on the terminal portion has a total thickness in the range of 0.26 µm to 0.5 µm, a pure tin layer having a thickness of 0.08 µm to 0.18 µm, and a total thickness of t (0.53-0.846t). It is a range which does not exceed the value of micrometers, The semiconductor device characterized by the above-mentioned. 제6항에 있어서,The method of claim 6, 상기 단자부의 상기 도전체층 상의 주석 도금층은, 총 두께가 0.26㎛ 내지 0.38㎛의 범위이고 또한 순주석층의 두께가 O.08㎛ 내지 0.18㎛인 것을 특징으로 하는 반도체 장치.The tin plating layer on the conductor layer of the terminal portion has a total thickness in the range of 0.26 µm to 0.38 µm and a thickness of the pure tin layer in the range of 0.88 µm to 0.18 µm. 제5항에 있어서,The method of claim 5, 상기 단자부의 상기 도전체층 상의 주석 도금층은, 상기 배선 패턴의 상기 솔더 레지스트층으로 덮여 있는 영역까지 연속적으로 형성되어 있는 제1 주석 도금층과, 이 위에 형성되고 또한 상기 솔더 레지스트층으로 덮이지 않은 영역에 형성된 제2 주석 도금층으로 이루어지는 것을 특징으로 하는 반도체 장치.The tin plating layer on the conductor layer of the terminal portion includes a first tin plating layer continuously formed up to a region covered with the solder resist layer of the wiring pattern, and a region formed thereon and not covered with the solder resist layer. A semiconductor device comprising the formed second tin plating layer. 제5항 내지 제8항 중 어느 한 항에 있어서,The method according to any one of claims 5 to 8, 상기 접합부의 상기 합금이 상기 단자의 측면의 하변까지는 존재하지 않는 것을 특징으로 하는 반도체 장치.The alloy of the junction portion does not exist until the lower side of the side of the terminal. 절연 기재와, 이 절연 기재의 한쪽 면에 형성된 동을 함유하는 도전체층을 패터닝한 도전체 패턴을 포함하는 배선 패턴과, 이 배선 패턴의 적어도 단자부를 제외하는 표면을 피복하는 솔더 레지스트층을 구비하고, 상기 배선 패턴의 단자부가 상기 도전체층 상에 주석 도금층을 형성한 것이며 또한 각 단자의 피치가 20㎛보다 크고 30㎛보다 작은 플렉서블 배선 기재에, 전자 부품 또는 배선 기재로 이루어지는 실장 부품을 실장하여 반도체 장치로 하는 반도체 장치의 제조 방법에 있어서,A wiring pattern comprising an insulating base material, a conductor pattern patterning a conductor layer containing copper formed on one surface of the insulating base material, and a solder resist layer covering a surface excluding at least a terminal portion of the wiring pattern; And a terminal part of the wiring pattern having a tin plated layer formed on the conductor layer, and a mounting component consisting of an electronic component or a wiring substrate mounted on a flexible wiring substrate having a pitch of each terminal larger than 20 µm and smaller than 30 µm, and the semiconductor In the manufacturing method of a semiconductor device used as an apparatus, 횡단면은 하변측의 폭이 12 내지 15㎛이고 상변측의 폭이 3 내지 5㎛의 사다리꼴인 상기 단자부의 각 단자와, 상기 실장 부품의 범프를 접합하여 접합부로 할 때에, 상기 단자의 측면과 상기 실장 부품의 범프의 표면으로 형성되는 오목부를 매립하도록 공정 접합에 의한 합금이 존재하게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.When the cross section is formed by joining the terminals of the terminal portion having a trapezoid having a width of 12 to 15 µm on the lower side and a width of 3 to 5 µm on the upper side and the bumps of the mounting components, the side surface of the terminal and the A method of manufacturing a semiconductor device, wherein an alloy by step bonding is present so as to fill a recess formed on a surface of a bump of a mounting component. 제10항에 있어서,The method of claim 10, 상기 단자부의 상기 도전체층 상의 주석 도금층은, 총 두께가 0.26㎛ 내지 0.5㎛의 범위이고, 순주석층의 두께가 0.08㎛ 내지 0.18㎛이며 또한 총 두께를 t라고 했을 때의 (0.53-0.846t)㎛의 값을 넘지 않는 범위인 것을 특징으로 하는 반도체 장치의 제조 방법.The tin-plated layer on the conductor layer on the terminal portion has a total thickness in the range of 0.26 µm to 0.5 µm, a pure tin layer having a thickness of 0.08 µm to 0.18 µm, and a total thickness of t (0.53-0.846t). It is a range which does not exceed the value of micrometers, The manufacturing method of the semiconductor device characterized by the above-mentioned. 제11항에 있어서,The method of claim 11, 상기 단자부의 상기 도전체층 상의 주석 도금층은, 총 두께가 0.26㎛ 내지 0.38㎛의 범위이고 또한 순주석층의 두께가 0.08㎛ 내지 0.18㎛인 것을 특징으로 하는 반도체 장치의 제조 방법.The tin plating layer on the conductor layer of the terminal portion has a total thickness in the range of 0.26 µm to 0.38 µm and a thickness of the pure tin layer in the range of 0.08 µm to 0.18 µm. 제10항에 있어서,The method of claim 10, 상기 배선 패턴의 상기 솔더 레지스트층으로 덮여 있는 영역까지 연속적으로 형성되어 있는 제1 주석 도금층과, 이 위에 형성되고 또한 상기 솔더 레지스트층으로 덮이지 않은 영역에 형성된 제2 주석 도금층으로, 상기 단자부의 상기 도전체층 상의 주석 도금층을 형성하도록 하는 것을 특징으로 하는 반도체 장치의 제조 방법.A first tin plating layer continuously formed to a region covered with the solder resist layer of the wiring pattern, and a second tin plating layer formed on the region not covered with the solder resist layer; A method of manufacturing a semiconductor device, characterized by forming a tin plating layer on a conductor layer. 제10항 또는 제13항 중 어느 한 항에 있어서,The method according to any one of claims 10 or 13, 상기 접합부의 상기 합금이 상기 단자의 측면의 하변까지는 존재하지 않도록 접합하는 것을 특징으로 하는 반도체 장치의 제조 방법.And joining the alloy such that the alloy does not exist to the lower side of the side surface of the terminal.
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