KR20080081934A - 반도체 발광 소자 및 그 제법 - Google Patents

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아츠시 야마구치
켄 나카하라
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로무 가부시키가이샤
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Abstract

질화물 반도체로 이루어진 발광 소자의 표면에 마련되는 투광성 도전층에 요철을 형성하는 것에 의해, 발광층에서 발광한 광이 반도체 적층부와 기판내에서 전반사를 반복하여 감쇠시키지 않고 광을 유효하게 취출하여 외부 양자 효율을 향상시킨다. 기판(1)의 한 면위에, n형층(3) 및 p형층(5)을 포함하는 질화물 반도체층이 발광층을 형성하도록 적층되는 것에 의해 반도체 적층부(6)가 형성되고, 그 반도체 적층부의 표면측에 투광성 도전층(7)이 마련되어 있다. 이 투광성 도전층의 표면에 요철 패턴; 오목부(7a)가 형성되어 있다. 투광성 도전층위에는 p측 전극(8)이 마련되고, 반도체 적층부의 일부를 에칭하여 노출하는 n형층에 전기적으로 접속하여 n측 전극(9)이 마련되어 있다.

Description

반도체 발광 소자 및 그 제법{SEMICONDUCTOR LIGHT EMITTING ELEMENT AND PROCESS FOR PRODUCING THE SAME}
본 발명은 기판위에, 질화물 반도체가 적층되는 청색계(자외선으로부터 황색)의 광을 발생하는 반도체 발광 소자 및 그 제법에 관한 것이다. 보다 상세하게는 발광층 형성부에서 발광한 광을 효율적으로 외부로 취출하여, 외부 양자 효율을 향상시킬 수 있는 구조의 반도체 발광 소자 및 그 제법에 관한 것이다.
종래, 청색계의 광을 발광하는 반도체 발광 소자는, 예를 들어 도 7에 나타난 바와 같이, 사파이어 기판(31)위에, GaN 등으로 이루어진 저온 버퍼층(32), GaN 등으로 이루어진 n형층(33)과, 밴드갭 에너지가 n형층(33)의 것보다 작게 발광 파장을 정하는 재료, 예를 들어 InGaN계(In와 Ga의 비율이 여러 가지로 변할 수 있음을 의미함, 이하 동일) 화합물 반도체로 이루어진 활성층(발광층; 34)과, GaN 등으로 이루어진 p형층(35)이 적층되어 반도체 적층부(36)가 형성되고, 그 표면에 투광성 도전층(37)을 통하여, p측(상부) 전극(38)이 마련되고, 적층된 반도체 적층부(36)의 일부가 에칭되어 노출한 n형층(33)의 표면에 n측 전극(39)이 마련되는 것에 의해 형성되어 있다. 또한, n형층(33) 및 p형층(35)은 캐리어의 가둠 효과를 향상시키기 위해, 활성층측에 AlGaN계(Al와 Ga의 비율이 여러 가지로 변할 수 있음을 의미함, 이하 동일) 화합물 등의 밴드갭 에너지가 더욱 큰 반도체층이 사용되는 경우가 있다.
한편, 질화물 반도체도 다른 화합물 반도체 등과 동양(同樣)으로 굴절률은 2.5 정도이며 공기의 굴절률 1보다 훨씬 크다. 그렇기 때문에, 질화물 반도체층의 발광층에서 발광한 광이 반도체 적층부로부터 공기 중으로 출사할 때에 전반사(全反射)를 일으키기 쉽고, 반도체 적층부로부터 밖으로 나오지 않고, 반도체 적층부내에서 전반사를 반복하여 감쇠하는 광이 많아, 광의 취출 효율이 10%의 단위로 되어 현저하게 낮다. 그렇기 때문에, 예를 들어 p형층의 최표면을 단면 형상이 반원 형상인 반원 기둥 형상으로 드라이 에칭하여 요철(凹凸)을 형성하는 것에 의해, 광을 취출하기 쉽게 하는 방법이 강구되고 있다(예를 들어 특허 문헌 1 참조).
특허 문헌 1: 일본 특개 2000-196152호 공보
상술한 바와 같이, 질화물 반도체 발광 소자에 있어서도, 다른 화합물 반도체 발광 소자와 동양으로 광의 취출 효율을 향상시키기 위해 표면측에 요철을 마련하는 연구가 이루어지고 있다. 그러나, 질화물 반도체는 화학적으로 안정되어, 웨트 에칭으로 질화물 반도체층의 표면을 요철로 할 수는 없다. 그렇기 때문에, 상술한 바와 같이, RIE 등의 드라이 에칭하는 방법이 시도되고 있다.
그렇지만, 질화물 반도체의 p형층은 특히 결정성이 나쁘며, 그 표면을 드라이 에칭 등에 의해 에칭하면, 그 계면(界面)뿐만 아니라 p형층 내부까지 드라이 에칭에 의한 충격으로 결정이 한층 더 악화되어 직렬 저항이 커지거나, 계면에 광을 흡수하는 준위(準位)를 갖는 결함을 줘서, 발광 특성을 저하시키거나 수명을 짧게 하는 문제가 있다.
본 발명은 이와 같은 문제를 일으키지 않고, 질화물 반도체로 이루어진 발광 소자의 표면에 마련되는 투광성 도전층에 요철을 형성하는 것에 의해, 발광층에서 발광한 광이 반도체 적층부와 기판내에서 전반사를 반복하는 것에 의해 감쇠하는 것을 방지하여, 광을 유효하게 취출하여 외부 양자 효율을 향상시킬 수 있는 구조의 질화물 반도체 발광 소자 및 그 제법을 제공하는 것을 목적으로 한다.
본 발명에 의한 반도체 발광 소자는 기판과, 질화물 반도체로 이루어져 n형층 및 p형층이 발광층을 형성하도록 상기 기판의 한 면위에 마련되는 반도체 적층부와, 이 반도체 적층부의 표면측에 마련되는 투광성 도전층과, 이 투광성 도전층위에 상기 반도체 적층부의 표면측 도전형층에 전기적으로 접속하여 마련되는 제1 전극과, 상기 반도체 적층부의 하층측 도전형층에 전기적으로 접속하여 마련되는 제2 전극을 구비하는 반도체 발광 소자로서, 상기 투광성 도전층의 표면에 이 투광성 도전층의 일부가 잔존하도록 오목부(凹部)가 복수개 형성되는 것에 의해, 상기 투광성 도전층의 표면에 요철 패턴이 형성되어 있다.
보다 구체적으로, 상기 투광성 도전층에 오목부가 형성되고, 이 투광성 도전층의 오목부 바로 아래에는 투광성 도전층이 잔존하고, 또한 상기 오목부가 형성되지 않는 투광성 도전층의 부분과 함께 전체가 연결되어 있도록 상기 오목부가 복수개 형성되는 것에 의해, 상기 투광성 도전층의 표면에 요철 패턴이 형성되어 있다.
여기서, 질화물 반도체는 III족 원소인 Ga와 V족 원소인 N의 화합물 또는 III족 원소인 Ga의 일부 또는 전부가 Al, In 등의 다른 III족 원소와 치환한 것 및/또는 V족 원소인 N의 일부가 P, As 등의 다른 V족 원소와 치환한 화합물(질화물)로 이루어진 반도체를 말한다. 또한, 투광성은 발광 파장의 광을 80% 이상 투과시키는 것을 의미한다.
상기 오목부 아래에 잔존하는 투광성 도전층의 두께가 0.05㎛ 이상이고, 또한 이 오목부의 깊이가 0.1 ~ 10㎛ 로 되도록, 상기 투광성 도전층 및 오목부가 형성되어 있는 것이 바람직하다.
상기 요철 패턴의 볼록부(凸部)위에, 상기 투광성 도전층의 굴절률보다 작은 굴절률을 갖는 절연층이 볼록부의 패턴에 맞추어 마련되는 것에 의해, 상기 요철 패턴의 단차(段差)가 크게 되어 있는 것이 광의 취출 효율상 바람직하다.
상기 요철 패턴이 마련된 표면측에 패시베이션막이 마련되고, 이 패시베이션막의 막 두께가 1㎛ 이하로 형성되는 것에 의해, 패시베이션막에 의해 소자가 보호되면서, 요철이 패시베이션막에 의해 평탄화되지 않고 그대로 남아, 광의 취출 효율을 높게 유지할 수 있다. 보다 정확하게 말하면, 패시베이션막의 막 두께는 오목부위의 패시베이션막의 표면에 개구부(오목부)가 잔존하는 두께인 것이 바람직하다. 오목부가 없어지면, 광의 취출 효율이 떨어지기 때문이다. 즉, 오목부의 폭(원형의 경우, 직경)을 w로 하면, 막 두께를 w/2 이하로 하는 것에 의해, 오목부 안이 완전하게 패시베이션막으로 메워지지 않아 패시베이션막의 표면에 오목부가 잔존한다.
상기 요철 패턴의 표면위 거의 전면(全面)에 절연막을 사이에 두고 Ag 또는 Al로 이루어진 금속막이 마련되고, 상기 기판측이 광 취출면으로 되도록 마운트되는 구조로 해도 광의 취출 효율이 향상된다.
본 발명에 의한 반도체 발광 소자의 제법은 (a) 기판위에 n형층과 p형층을 포함한 발광층을 형성하도록 반도체 적층부를 성장시키고, (b) 상기 반도체 적층부 표면에 투광성 도전층을 형성하고, (c) 이 투광성 도전층위에 절연막을 형성하고, (d) 이 절연막 표면에 레지스트막을 형성하여 요철부 형성용의 패턴을 형성하고, (e) 이 레지스트막을 마스크로 상기 절연막을 패터닝하고, (f) 이 절연막을 마스크로 상기 투광성 도전층을 에칭하는 것에 의해, 이 투광성 도전층에 요철 패턴을 형성하는 것을 특징으로 한다.
본 발명의 반도체 발광 소자에 의하면, 질화물 반도체 적층부의 표면에 마련되는 투광성 도전층에 요철 패턴이 형성되어 있다. 투광성 도전층으로는 예를 들어 질화물 반도체층에 굴절률이 비교적 가까운 ZnO나 ITO 등이 사용되어, 웨트 에칭에 의해도 에칭할 수 있고, 드라이 에칭에 의해 에칭하는 경우에도 화학적으로 에칭을 할 수 있는 동시에, 투광성 도전층이 잔존하도록 에칭을 하기 때문에, 질화물 반도체층을 직접 드라이 에칭하는 것처럼 충격을 주지 않고 에칭할 수 있다. 그렇기 때문에, 매우 간단하게 표면에 요철을 형성할 수 있어, 반도체 적층부에서 발광하는 광 또는 반도체 적층부내에서 반사해 온 광이 질화물 반도체와 굴절률의 가까운 투광성 도전층에 들어가서, 그 요철부에서 입사각이 변하여 밖으로 나오기 쉬워진다. 그 결과, 광의 취출 효율이 향상되어 외부 양자 효율이 큰 폭으로 향상된다.
또, 투광성 도전층의 볼록부위에 절연막이 마련되는 것에 의해, ZnO나 ITO 등은 스퍼터링이나 진공 증착 등에 의해 형성해야 하기 때문에, 성막(成膜)에 시간이 걸려서 두꺼운 막을 형성하기 위해서는 비용이 증대되지만, 절연막이면 스핀 코트 등에 의해 간단하게 형성할 수 있기 때문에, 단시간에 막 두께를 두껍게 할 수 있어 키가 큰 요철을 형성하기 쉽다. 게다가, 투광성 도전층의 굴절률보다 작은 굴절률을 갖는 재료에 의한 절연막이 마련되는 것에 의해, 비록 투광성 도전층으로부터 절연막으로 갈 때에, 굴절률이 작아짐에 따라 전반사를 일으키기 쉬워져도 반사광은 볼록부의 측벽을 향하기 때문에, 그 입사각이 바뀌어 밖으로 나오기 쉬워진다. 한편, 절연막에 들어온 광은 그 절연막과 외부의 굴절률 차가 작아지기 때문에, 보다 외부로 나오기 쉬워진다. 그 결과, 한층 더 외부 양자 효율을 향상시킬 수 있다.
도 1은 본 발명에 의한 반도체 발광 소자의 일 실시 형태의 단면과 사시(斜視)의 설명도이다.
도 2는 본 발명에 의한 반도체 발광 소자의 다른 실시 형태를 나타내는 단면 설명도이다.
도 3은 도 2의 반도체 발광 소자의 제조 공정을 나타내는 도면이다.
도 4는 도 2의 구조에서, 볼록부의 크기를 바꿨을 때 휘도의 변화를 시뮬레이션한 결과의 도면이다.
도 5는 투광성 도전층에 오목부를 형성한 예로, 그 오목부의 깊이에 대한 휘도의 변화를 시뮬레이션한 결과의 도면이다.
도 6은 도 1에 도시된 구조에서, 기판측을 광 취출면으로 한 예의 단면 설명도이다.
도 7은 종래의 질화물 반도체를 사용한 LED의 사시 설명도이다.
<부호의 설명>
1 기판
3 n형층
4 활성층
5 p형층
6 반도체 적층부
7 투광성 도전층
7a 오목부
8 p측 전극
9 n측 전극
10 오목부 패터닝용 절연막
다음에, 도면을 참조하면서 본 발명의 반도체 발광 소자 및 그 제법에 대하여 설명을 한다. 도 1에, 본 발명에 의한 반도체 발광 소자의 일 실시 형태의 단면 및 사시의 설명도가 도시된 바와 같이, 예를 들어 사파이어로 이루어진 기판(1)의 한 면위에, n형층(3) 및 p형층(5)을 포함하는 질화물 반도체층이 발광층을 형성하도록 적층되는 것에 의해 반도체 적층부(6)가 형성되고, 그 반도체 적층부(6)의 표 면측에 투광성 도전층(7)이 마련되어 있다. 이 투광성 도전층(7)위에 반도체 적층부(6)의 표면측 도전형층, 즉 도 1에 도시된 예에서는 p형층(5)에 전기적으로 접속하여 제1 전극, 즉 도 1에 도시된 예에서는 p측 전극(8)이 마련되고, 반도체 적층부(6)의 하층측 도전형층, 즉 도 1에 나타난 예에서는 반도체 적층부(6)의 일부를 에칭하여 노출하는 n형층(3)에 전기적으로 접속하여 제2 전극, 즉 n측 전극(9)이 마련되어 있다. 본 발명에서는 이 투광성 도전층(7)의 표면에 요철 패턴(도 1에 나타난 예에서는 오목부(7a))이 형성되어 있는 것에 특징이 있다.
도 1에 나타나는 예에서는 투광성 도전층(7)으로서 Ga를 도핑한 ZnO층이 1 ~ 5㎛ 정도 마련되어 있다. 이 ZnO로 이루어진 투광성 도전층(7)은 예를 들어 Ga를 도핑한 ZnO를 타겟으로 하여 스퍼터링 또는 펄스 레이저 증착법(PLD) 등의 방법에 의해 형성할 수 있고, MBE법 등의 진공 증착법에 의해서도 형성할 수 있다. 이 투광성 도전층(7)은 투광성 전극이라고도 불리는 것으로, p형층의 캐리어 농도를 그다지 올릴 수 없기 때문에, 발광층에서 발광한 광을 투과시키면서 전류를 칩 전체에 확산시키기 쉽게 하기 위해 마련되어 있고, 예를 들어 비저항이 5×10-4 Ωㆍ㎝ 정도로 되도록 형성되어 있다. 이 투광성 도전층(7)은 또 p형층(5)과의 오믹 컨택트를 얻을 수 있는 재료에 의해 형성된다. 이 투광성 도전층(7)에 요철부를 형성하기 위해서는 표면에 레지스트막이나 절연막 등의 마스크를 형성하고, 웨트 에칭으로 행하는 경우에는 예를 들어 염산이나 인산 등의 에칭액을 사용하여 행하고, 드라이 에칭으로 행하는 경우에는 예를 들어 염소계 가스의 분위기하에서 행하는 것 에 의해 마스크의 개구부 형상에 맞추어 에칭할 수 있다.
요철부는 그 형상이 원형이나 사각 등으로는 한정되지 않으며, 또 볼록부의 형성이든 오목부의 형성이든 상관없다. 그러나, 평면 형상으로 원형 또는 직사각형 모양의 오목부가, 투광성 도전층(7)의 두꺼운 층이 연속해서 반도체 적층부(6)의 표면에 형성되어 전류를 칩 전체에 확산시키기 쉽기 때문에 바람직하다. 투광성 도전층(7)은 상술한 바와 같이, 질화물 반도체층과의 오믹 컨택트를 취하는 동시에, 전류를 칩 전체에 확산시키는 전극으로의 기능을 갖고 있기 때문에, 이러한 기능을 고려하여, 또한 성막 시간을 지나치게 필요로 하는 것에 따른 비용 증대를 초래하지 않도록 고려하여 오목부(7a)의 형성이 행해진다.
구체적으로는 예를 들어 평면 형상이 원형이고, 오목부(7a)의 직경 d가 1 ~ 10㎛ 정도, 바람직하게는 3 ~ 7㎛ 정도인 오목부(7a)가 형성된다. 오목부(7a)의 간격 s는 너무 크면 오목부(7a)가 작어져 광의 취출 효과가 줄어들고, 너무 작으면 전류의 확산이 불충분해지기 쉽기 때문에, 동양으로 1 ~ 10㎛, 바람직하게는 3 ~ 7㎛ 정도로 형성된다. 오목부(7a)의 깊이는 너무 깊으면 투광성 도전층(7)을 두껍게 할 필요가 있어, 그 성막 시간 및 에칭 시간이 길어져 비용이 증가되고, 너무 얕으면 광의 취출 효과가 약해지므로 0.1 ~ 10㎛, 바람직하게는 0.2 ~ 5㎛, 더욱 바람직하게는 1 ~ 4㎛ 로 형성된다. 오목부(7a)가 형성된 부분의 투광성 도전층(7)의 잔부(殘部)의 두께 t는 너무 얇으면 고저항으로 되어 전류의 확산을 충분하게 가져오지 못하여 오목부(7a) 아래에서의 발광이 약해지고, 너무 두꺼워지면 오목부(7a)의 깊이와도 관련되어 성막 시간이 길게 걸리기 때문에, 0.05㎛ 이상, 바람직하게 는 0.05 ~ 0.5㎛ 정도 남도록 형성되는 것이 바람직하다. 즉, 투광성 도전층(7)은 적어도 0.05㎛ 이상의 두께이고, p형층(5)의 표면의 전체에 연속해서 연결되어 있는 것이 바람직하다. 또한, 예를 들어 p측 전극(8)의 하측 등에서는 발광해도 p측 전극에서 광을 취출할 수 없기 때문에, 오히려 발광시키지 않는 것이 바람직하고, 이와 같은 발광시키고 싶지 않을 때, 또는 발광시킬 필요가 없을 때에는 투광성 도전층(7)을 잔존시키지 않고 p형층(5)이 노출하도록 에칭하는 구조로 할 수도 있다. 이 오목부(7a)를 반대로 볼록부로 할 수도 있다. 이 오목부(7a)나 볼록부의 직경이나 깊이를 바꿨을 때 휘도의 변화를 측정한 결과에 대해서는 후술한다.
예를 들어, 투광성 도전층(7)에 반도체 적층부(6; p형층(5))가 노출하도록 오목부를 형성하고, 그 표면에 p측 전극(8)을 투광성 도전층(7) 및 오목부에 의해 노출한 p형층(5)을 덮도록 형성하는 것에 의해, p형층(5)이 노출한 부분에서는 p측 전극(8)과 p형층(5)의 오믹 컨택트를 얻지 못하여, 전류가 흐르지 어렵기 때문에 대부분 발광하지 않아, p측 전극(8)에서 차단되는 부분에서의 쓸데없는 발광을 억제할 수 있다. 이와 같이, 표면 전체에 투광성 도전층(7)이 연결되도록 잔존시켜 오목부를 형성하거나, 모든 오목부에 투광성 도전층이 잔존하지 않도록 오목부를 형성하거나, 일부의 오목부에는 투광성 도전층(7)이 잔존하지 않게 하고 다른 오목부에는 투광성 도전층(7)이 잔존하도록 오목부를 형성할 수 있다.
반도체 적층부(6)는 예를 들어 다음과 같은 구조로 형성된다. 예를 들어 GaN으로 이루어진 저온 버퍼층(2)가 0.005 ~ 0.1㎛ 정도, Si를 도핑한 GaN 또는 AlGaN 계 화합물로 이루어진 n형층(3)이 1 ~ 10㎛ 정도, 예를 들어 1 ~ 3nm의 In0 .13Ga0 .87N으로 이루어진 웰층과 10 ~ 20nm의 GaN으로 이루어진 배리어층이 3 ~ 8쌍 적층되는 다중 양자 우물(MQW) 구조의 활성층(4)이 0.05 ~ 0.3㎛ 정도, p형의 GaN 또는 AlGaN계 화합물 반도체로 이루어진 p형층(5)이 0.2 ~ 1㎛ 정도, 각각 순차적으로 적층되는 것에 의해 구성되어 있다.
또한, 도 1에 나타난 예에서는 n형층(3) 및 p형층(5)은 각각 1층으로 구성하는 예로 도시되어 있으나, 예를 들어 n형층(3) 및 p형층(5)의 활성층측에 AlGaN계 화합물로 이루어진 캐리어를 가두기 쉬운 장벽층(밴드갭 에너지가 큰 층)과, 활성층(4)과 반대측에 캐리어 농도를 올리기 쉬운 GaN 컨택트층의 복층으로 할 수도 있고, 또한 저온 버퍼층위에 언도핑 또는 n형 등의 고온 버퍼층이나, 각 층간의 변형을 완화하는 초격자층 등의 다른 층을 개재시킬 수 있다. 또, 이것들을 다른 질화물 반도체층으로 형성할 수도 있다. 또한, 본 예에서는 n형층(3)과 p형층(5) 사이에 활성층(4)이 끼워진 더블 헤테로 접합 구조이지만, n형층과 p형층이 직접 접합하는 pn 접합 구조의 것이어도 된다. 또, 활성층(4)도, 상술한 MQW 구조에 한정되지 않으며, 단일 양자 우물 구조(SQW) 또는 벌크 구조로 할 수도 있다.
그리고, 적층된 반도체 적층부(6)의 일부가 에칭에 의해 제거되어 노출하는 n형층(3)위에, 오믹 컨택트용의 n측 전극(9)가 0.01㎛ 정도 두께의 Ti막과 0.25㎛ 정도 두께의 Al막을 적층한 후 600℃ 정도로 신터하는 것에 의해 합금층으로 형성되고, 투광성 도전층(7)위의 일부에 0.1㎛ 정도 두께의 Ti막과 0.3㎛ 정도 두께의 Au막의 적층 구조에 의해 p측 전극(8)이 형성되어 있다. 그리고, p측 전극(8) 및 n측 전극(9)의 표면을 제외하고, 전면에 도시하지 않은 SiN, SiO2 등의 패시베이션막이 마련되어 있다. 이 패시베이션막은 너무 두꺼워지면 오목부가 메워져 광의 취출 효율이 저하되기 때문에, 오목부내에 오목부가 잔존하는 두께, 즉 오목부의 폭(원형의 오목부인 경우는 직경)을 w로 하면, 막 두께를 w/2 이하로 하는 것이 바람직하다. 구체적으로는 1㎛ 이하가 바람직하다.
도 1에 나타난 예에서는 투광성 도전층(7)을 직접 레지스터 마스크 등으로 에칭하는 것에 의해 요철부를 형성하는 예였으나, 상술한 바와 같이, 요철부는 높은 쪽이 광의 추출 효율이 우수한 한편, 투광성 도전층(7)은 상술한 바와 같이, 스퍼터링이나 진공 증착 등에 의해 형성되기 때문에, 두껍게 형성하기 위해서는 시간이 걸린다. 또한, ZnO층 등에 직접 레지스트막을 형성하여 에칭을 하면, 레지스트막의 하측에 에칭이 들어가는 언더 에칭이 일어나기 쉬어, 정확한 패턴으로의 에칭을 행하기 어렵다. 또한, ZnO의 굴절률은 2.2 정도이고, GaN의 굴절률 2.5 정도와 비교적 가까우며, 반도체 적층부(6)로부터의 광은 볼록부(7a)에 들어가기 쉽기는 하지만, 볼록부에서 외측으로 나오는데는 공기의 굴절률(1)과의 차이가 커서 전반사를 일으키기 쉽다. 그렇기 때문에, 이 오목부(7a)가 형성되어 그 주위에 잔존하는 볼록부위에, 투광성 도전층(7)의 굴절률과 공기의 굴절률의 중간의 굴절률을 갖는 층이 마련되는 쪽이 한층 더 광을 밖으로 꺼내기 쉽다. 이와 같은 관점에서, 오목부(7a)의 주위(볼록부)의 상측에, 예를 들어 SiO2(굴절률 1.4 정도) 등의 절연 막(10)이 마련된 예가 도 2에 도 1(a)과 동양의 단면 설명도로 도시되어 있다.
도 2에 있어서, 도 1과 다른 것은 오목부(7a)의 주위(볼록부)위에, 예를 들어 SiO2 또는 Si3N4(굴절률 1.9 정도) 등과 같은, 투광성 도전층(7)보다 굴절률이 작은 재료로 이루어진 막이 마련되어 있는 것이고, 그 외의 구조는 도 1에 도시된 구조와 같다. 즉, ZnO로 이루어진 투광성 도전층(7)위에 직접 레지스트막을 붙여 에칭하면, 상술한 바와 같이, 언더 에칭되기 쉬운 것을 감안하여, 투광성 도전층(7)의 표면에 SiO2 등으로 이루어진 절연막(10)을 SOG법(절연 분말을 용매에 용해하여 회전시키면서 표면에 도포하고, 그 후 가열하여 용매를 날리는 방법)에 의해 형성하고, 그 절연막(10)위에 레지스트막을 마련하여 우선 절연막(10)을 패터닝하고, 또한 그 패터닝된 절연막(10)을 마스크로 투광성 도전층(7)을 에칭하고, 그 절연막(10)을 그대로 남긴 것이다.
이 도 2에 도시된 반도체 발광 소자의 제법을, 도 3의 공정 설명도를 참조하면서 설명한다. 우선, 도 3(a)에 나타난 바와 같이, 질화물 반도체층(2 ~ 5)을 적층한다. 예를 들어, 유기 금속 화학 기상 성장법(MOCVD법)에 의해, 캐리어 가스의 H2와 함께 트리메틸갈륨(TMG), 암모니아(NH3), 트리메틸알루미늄(TMA), 트리메틸인듐(TMIn) 등의 반응 가스 및 n형으로 하는 경우의 도펀트 가스로서의 SiH4, p형으로 하는 경우의 도펀트 가스로서의 시클로펜타디에닐마그네슘(CPMg) 또는 디메틸아연(DMZn) 등의 필요한 가스를 공급하여 순차적으로 성장시킨다.
즉, 우선, 예를 들어 사파이어로 이루어진 기판(1)위에, 400 ~ 600℃ 정도의 저온에서, GaN층으로 이루어진 저온 버퍼층(2)을 0.005 ~ 0.1㎛ 정도 성막한 후, 온도를 600 ~ 1200℃ 정도의 고온으로 올리고, n형 GaN으로 이루어진 n형층(장벽층; 3)을 1 ~ 10㎛ 정도 성막한다. 다음에, 성장 온도를 400 ~ 600℃의 저온으로 내리고, 예를 들어 1 ~ 3nm의 In0 .13Ga0 .87N으로 이루어진 웰층과 10 ~ 20nm의 GaN으로 이루어진 배리어층이 3 ~ 8쌍 적층되는 다중 양자 우물(MQW) 구조의 활성층(4)을 0.05 ~ 0.3㎛ 정도 성막한다. 이어서, 성장 장치내의 온도를 950 ~ 1100℃ 정도로 올리고 GaN으로 이루어진 p형층(5)을 0.2 ~ 1㎛ 정도 각각 적층한다.
그 후, 표면에 SiN 등의 보호막을 마련하고 p형 도펀트의 활성화를 위하여, 400 ~ 800℃ 정도에서 10 ~ 60분 정도의 어닐링을 행하고, 도 3(b)에 나타난 바와 같이, 스퍼터링법 등에 의해 ZnO막을 표면에 성막하여 투광성 도전층(7)을 0.1 ~ 10㎛ 정도의 두께로 형성한다. 또한 그 표면에, 예를 들어 SOG법에 의해 절연막(10)을 0.1 ~ 10㎛ 정도의 두께로 형성한다. 그리고, 도 3(d)에 나타난 바와 같이, 그 표면에 레지스트막을 형성하여 요철 패턴에 맞추어 포토리소그래피 기술에 의해 패터닝하는 것에 의해 마스크(15)를 형성한다. 그리고, 도 3(e)에 나타난 바와 같이, 예를 들어 RIE법 등의 드라이 에칭에 의해, 마스크(15)로부터 노출하는 절연막(10)을 에칭한 후에, 마스크(15)를 제거한다. 계속해서, 도 3(f)에 나타난 바와 같이, 절연막(10)을 마스크로 하고, 그 절연막(10)으로부터 노출하는 투광성 도전층(7)을, 염소계 가스를 사용한 ICP 에칭에 의해 0.05㎛ 정도 이상의 두께가 남도록 에칭한다.
그 후, 도 3(g)에 나타난 바와 같이, 전면에 포토레지스트막(16)을 마련하고, 포토리소그래피 공정에 의해 패터닝을 하여 반도체 적층부(6) 및 투광성 도전층(7)의 에칭하는 부분(칩 주위 및 n측 전극 형성 부분)을 노출시키고, 도 3(h)에 나타난 바와 같이, 예를 들어 염소 가스와 사염화규소 가스를 도입하여 RF 파워를 인가하는 것에 의해 에칭한다. 그 결과, 마스크로 덮이지 않고 노출하고 있는 칩 주위 및 n측 전극(9)의 형성 장소의 반도체 적층부(6)가 에칭되어 n형층(3)이 노출된다. 그 후, 레지스트막(16)을 제거한다.
그 후, 도 3(i)에 나타난 바와 같이, 재차 전면에 레지스트막(17)을 마련하고, p측 전극의 형성 장소를 개구한다. 그리고, 노출 부분의 절연막(10)을 에칭 제거하여 투광성 도전층(7)을 노출시키고, 그대로 리프트 오프법에 의해, Ti막을 0.1㎛ 두께, Au막을 0.3㎛ 두께 각각 성막하여 p측 전극(8)을 형성한다. 또한, 상술한 에칭에 의해 노출한 n형층(3)의 표면에, 동양으로 리프트 오프법에 의해, 0.01㎛ 두께의 Ti막과 0.25㎛ 두께의 Al막을 형성하고, 600℃ 정도의 열처리를 하는 것에 의해 신터하고 합금화하여 n측 전극(9)을 형성한다. 그리고, 칩화하는 것에 의해, 도 2에 도시되는 구조의 LED 칩이 형성된다.
도 2에 나타난 구조에서, 오목부(7a)의 크기(직경)를 변경하여 직상(直上) 휘도의 변화를 측정한 결과가 도 4에 도시되어 있다. 즉, 도 4에 있어서, 오목부 없음(종래의 구조)이 A, 오목부(7a)의 직경 d가 2㎛ 이고, 오목부(7a)의 간격 s가 2㎛ 인 경우를 B, 오목부(7a)의 직경 d가 5㎛ 이고, 오목부(7a)의 간격 s가 2㎛ 인 경우를 C, 오목부(7a)의 직경 d가 10㎛ 이고, 오목부(7a)의 간격 s가 4㎛ 인 경우 를 D로 각각 나타나 있다. 또한, 어느 경우도 ZnO막(7)의 두께는 0.75㎛, ZnO막(7)의 에칭 깊이가 0.7㎛, 절연막(10)의 두께는 0.18㎛ 이었다. 도 4에서, 직경이 5㎛ 인 경우가 가장 휘도가 크고, 10㎛ 정도로 커지면 오히려 휘도가 저하되는 것을 알 수 있다. 즉, 패턴의 크기로는 3 ~ 10㎛ 정도가 바람직하다는 것을 알 수 있다. 또, 간격 s는 1㎛ 정도로 해도 볼록부이기 때문에, 절연막(10)으로 묻히지 않고, 2㎛ 인 경우와 동일한 정도의 휘도를 얻을 수 있어서 1 ~ 10㎛ 정도, 바람직하게는 3 ~ 7㎛ 정도로 할 수 있다. 한편, 종래의 요철이 형성되어 있지 않은 경우 A와 비교하면, 어느 크기에서도 휘도의 향상이 도모되고 있다는 것을 알 수 있다. 또한, 이 표면 전체에 SiN막으로 이루어진 패시베이션막이 마련된 경우의 휘도도 조사하였으나, 패시베이션막에 의한 휘도의 변화는 측정 오차 정도로 거의 변화는 없었다. 단, 오목부가 2㎛ 정도로 낮은 경우에서, 직경 d도 1㎛ 정도로 작고, 패시베이션막으로 메워져 버린 경우에는 휘도의 향상은 거의 보이지 않았다
또한, 요철의 깊이에 따른 휘도의 변화를 동양으로 시뮬레이션한 결과가 도 5(c)에 나타나 있다. 이 예에서는 도 5(a)에 나타난 바와 같이, 투광성 도전층(7)에 마련하는 오목부(7a)의 직경을 10㎛ 정도로 하고, 간격 s를 4㎛ 정도로 형성한 것으로, 또한 도 5(b)에 1개의 오목부(7a)의 확대 단면 설명도가 도시된 바와 같이, 표면에 패시베이션막(11)이 마련된 상태에서의 데이터이다. 또, 이 때의 ZnO막(7)의 두께는 2.2㎛ 로 일정하게 하고 오목부(7a)의 깊이만을 바꿨다. 도 5(c)로부터 알 수 있는 바와 같이, 오목부(7a)의 깊이를 깊게 할수록 휘도가 향상된다는 것을 알 수 있다.
이상과 같이, 본 발명에 의하면, 질화물 반도체층이 아니라, 그 위에 마련되는 투광성 도전층(7)의 표면에 볼록부 또는 오목부가 형성되는 것에 의해 요철부가 형성되어 있기 때문에, 아주 간단한 에칭에 의해 표면에 요철을 형성할 수 있는 동시에, 딱딱한 질화물 반도체를 드라이 에칭하지 않아도 되기 때문에, p형층 등의 질화물 반도체층으로 손상을 주는 일이 없다. 그렇기 때문에, 제조 공정이 매우 간단할 뿐만 아니라, 반도체층의 손상이 없기 때문에 휘도가 상당히 향상된다.
또, 상술한 바와 같이, 요철부의 깊이는 깊을수록 휘도의 향상이 도모되지만, 투광성 도전층(7)은 상술한 바와 같이, 스퍼터링이나 진공 증착법에 의해 형성되기 때문에, 두꺼운 막을 형성하기 위해서는 시간이 걸려 비용이 증대되기 쉽다. 그러나, 도 2에 나타난 바와 같이, 투광성 도전층(7)위에 SiO2 등으로 이루어진 절연막(10)을 형성하고, 투광성 도전층의 패터닝의 마스크로 하는 것에 의해, 이와 같은 절연막은 SOG법에 의해 형성할 수도 있기 때문에, 또 CVD법에 의해 형성해도 간단하게 형성할 수 있어 매우 간단하게 두꺼운 막을 형성할 수 있다. 게다가, SiO2는 그 굴절률이 1.4 ~ 1.5 정도이고 ZnO의 굴절률 2.2 정도에 비해 상당히 작기 때문에, 한층 더 이 볼록부로부터 외부로의 광의 방사를 행하기 쉬워지기 때문에 바람직하다. 이와 같이, 투광성 도전층(7)위에 그 투광성 도전층(7)보다 굴절률이 작은 층이 마련되는 것에 의해, 나아가서는 투광성 도전층(7)의 마스크가 될 수 있는 재료에 의해 형성되는 것에 의해 볼록부의 높이가 높아져서, 굴절률과의 관계에서 한층 더 광을 취출하기 쉬운 동시에, 투광성 도전층(7)과 마스크의 밀착성이 좋아, 투광성 도전층(7)의 패터닝을 원하는 패턴으로 형성하기 쉬워진다.
도 6은 본 발명의 다른 실시 형태를 설명하는 동양의 단면 설명도이다. 즉, 상술한 요철부의 형성은 광의 취출면에 형성되는 것이 바람직한 것이지만, 반도체 적층부의 상면측을 마운트측으로 하고, 기판측을 광의 취출면으로 하는 플립 칩의 경우에도, 투광성 도전층(7)에 요철부가 형성되어 있는 것에 의해 휘도가 향상한다는 것을 발견하였다. 즉, 도 6에 있어서, 투광성 도전층(7)에 볼록부(7a)가 형성되고, 그 볼록부(7a)위에 절연막(10)이 마련되고, 그 표면이 패시베이션막(11)에 의해 피복되어 있는 곳까지는 상술한 예와 같으나, 본 실시 형태에서는 이 요철부가 형성된 면을 광의 취출면으로 하지 않으며, 그 표면의 거의 전면에 예를 들어 Ag 또는 Al로 이루어진 금속막(12)이 p측 전극(8)과 접속되도록 마련되어 있는 것에 특징이 있다. 이와 같이 금속막(12)으로 덮여 있어도, 볼록부(7a)가 마련되어 있는 것에 의해, 일단 광은 볼록부(7a)로부터 밖으로 나오기 쉽고, 반도체 적층부내에서의 반사를 반복하는 광로와는 다르기 때문에, 금속막(12)에서 반사하여 재차 반도체 적층부(6)내로 돌아와도 외부로 나오기 쉬워지기 때문으로 생각된다. 물론, 사파이어로 이루어진 기판의 이면에 요철부가 형성되면 한층 더 광의 취출 효율이 향상된다. 도 6에 있어서, 상술한 예와 같은 부분에는 같은 부호를 부여하고 그 설명을 생략한다.
또한, 상술한 각 예에서는 기판으로서 절연성 기판인 사파이어 기판의 예였기 때문에, n측 전극(9)을 형성하는데, 반도체 적층부(6)의 일부를 에칭하여 n형층(3)을 노출시켰으나, 기판이 SiC와 같은 반도체 기판인 경우에도, 동양으로 반도 체 적층부(6)의 표면에 마련되는 투광성 도전층(7)의 표면에 요철부가 형성되는 것에 의해, 동양으로 광의 취출 효율을 향상시킬 수 있다. 또한, 반도체 적층부(6) 등의 구조는 상술한 각 예와 같아 그 설명을 생략한다.
액정 표시 장치의 백라이트 등, 각종 광원, 신호기나 전등 대체용의 조명 장치 등, 각종 전자 기기에 사용할 수 있다.

Claims (8)

  1. 기판과, 질화물 반도체로 이루어져 n형층 및 p형층이 발광층을 형성하도록 상기 기판의 한 면위에 마련되는 반도체 적층부와, 이 반도체 적층부의 표면측에 마련되는 투광성 도전층과, 이 투광성 도전층위에 상기 반도체 적층부의 표면측 도전형층에 전기적으로 접속하여 마련되는 제1 전극과, 상기 반도체 적층부의 하층측 도전형층에 전기적으로 접속하여 마련되는 제2 전극을 구비하는 반도체 발광 소자로서,
    상기 투광성 도전층의 표면에 이 투광성 도전층의 일부가 잔존하도록 오목부(凹部)가 복수개 형성되는 것에 의해, 상기 투광성 도전층의 표면에 요철(凹凸)의 패턴이 형성되어 이루어진 반도체 발광 소자.
  2. 청구항 1에 있어서,
    상기 오목부 아래에 잔존하는 투광성 도전층의 두께가 0.05㎛ 이상이고, 또한 이 오목부의 깊이가 0.1 ~ 10㎛ 로 되도록, 상기 투광성 도전층 및 오목부가 형성되어 이루어진 반도체 발광 소자.
  3. 청구항 2에 있어서,
    상기 오목부의 평면 형상이 원형이고, 이 오목부의 직경이 3 ~ 10㎛, 이 오목부의 간격이 가장 좁은 부분은 1 ~ 10㎛ 로 형성되어 이루어진 반도체 발광 소 자.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 요철 패턴의 볼록부(凸部)위에, 상기 투광성 도전층의 굴절률보다 작은 굴절률을 갖는 절연층이 볼록부의 패턴에 맞추어 마련되는 것에 의해, 상기 요철 패턴의 단차(段差)가 크게 되어 이루어진 반도체 발광 소자.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 요철 패턴이 마련된 표면측에 패시베이션막이 마련되고, 이 패시베이션막의 막 두께가 1㎛ 이하로 형성되어 이루어진 반도체 발광 소자.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 요철 패턴의 표면위 거의 전면(全面)에 절연막을 사이에 두고 Ag 또는 Al로 이루어진 금속막이 마련되고, 상기 기판측이 광 취출면으로 되도록 마운트되는 반도체 발광 소자.
  7. (a) 기판위에 n형층과 p형층을 포함하는 발광층을 형성하도록 반도체 적층부를 성장시키고,
    (b) 상기 반도체 적층부 표면에 투광성 도전층을 형성하고,
    (c) 이 투광성 도전층위에 절연막을 형성하고,
    (d) 이 절연막 표면에 레지스트막을 형성하여 요철부 형성용의 패턴을 형성하고,
    (e) 이 레지스트막을 마스크로 하여 상기 절연막을 패터닝하고,
    (f) 이 절연막을 마스크로 하여 상기 투광성 도전층을 에칭하는 것에 의해, 이 투광성 도전층에 요철 패턴을 형성하는 것을 특징으로 하는 반도체 발광 소자의 제법.
  8. 청구항 7에 있어서,
    상기 절연막을 SOG법에 의해 형성하고, 이 절연막을 패터닝의 마스크로 한 후, 그대로 잔존시켜서 제품으로 하는 반도체 발광 소자의 제법.
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