KR20080079890A - Delay locked circuit using phase shifter and method of delay locking using the same - Google Patents

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Abstract

A delay locked circuit using a phase shifter and a delay locking method using the same are provided to generate an internal clock signal with the minimum skew error by generating a delay pulse and an internal clock through a clock signal and an inverted clock signal symmetrical to each other. A delay locked circuit(200) includes a time-digital converting unit(210), a phase shifter(220), a T/4 delayed pulse signal generating unit(230), and a clock reproducing unit(240). The time-digital converting unit converts an external clock signal into a digital signal corresponding to one period of the external clock signal and outputs a cyclic period information signal and a unit period information signal. The phase shifter receives the external clock signal and outputs a clock signal(CLK) having in-phase identical with the external clock signal and an inverted clock signal(CLK_B) having out-of-phase identical with the external clock signal. The T/4 delayed pulse signal generating unit receives the cyclic period information signal and the unit period information signal, generates a T/4 digital information signal corresponding to a 1/4 period of the external clock signal, and generates two T/4 delayed pulse signals(sync_qA,sync_qB) by using the T/4 digital information signal. The clock reproducing unit receives the two T/4 delayed pulse signals and generates an internal clock signal by delaying the external clock signal by a T/4 time.

Description

위상 분리기를 이용한 지연 동기 회로 및 이를 이용한 지연 동기 방법 {DELAY LOCKED CIRCUIT USING PHASE SHIFTER AND METHOD OF DELAY LOCKING USING THE SAME}Delay Synchronization Circuit Using Phase Separator and Delay Synchronization Method Using The Same {DELAY LOCKED CIRCUIT USING PHASE SHIFTER AND METHOD OF DELAY LOCKING USING THE SAME}

도 1은 종래 기술에 따른 지연 동기 루프를 나타낸 블록도이다. 1 is a block diagram illustrating a delay lock loop according to the prior art.

도 2는 본 발명의 일실시예에 따른 지연 동기 회로를 나타낸 블록도이다. 2 is a block diagram illustrating a delay synchronization circuit according to an embodiment of the present invention.

도 3은 도 2에 도시된 시간-디지털 변환부의 일 예를 나타낸 블록도이다. FIG. 3 is a block diagram illustrating an example of the time-digital converter shown in FIG. 2.

도 4는 도 3에 도시된 오실레이터의 일 예를 나타낸 블록도이다.4 is a block diagram illustrating an example of the oscillator illustrated in FIG. 3.

도 5는 도 2에 도시된 시간-디지털 변환부 동작의 일 예를 나타낸 타이밍도이다.FIG. 5 is a timing diagram illustrating an example of an operation of a time-digital converter illustrated in FIG. 2.

도 6은 도 2에 도시된 T/4 지연 펄스 신호 발생부의 일 예를 나타낸 블록도이다. 6 is a block diagram illustrating an example of the T / 4 delay pulse signal generator illustrated in FIG. 2.

도 7은 도 2에 도시된 지연 동기 회로 동작의 일 예를 나타낸 타이밍도이다. 7 is a timing diagram illustrating an example of an operation of a delay synchronization circuit illustrated in FIG. 2.

도 8은 본 발명의 일실시예에 다른 지연 동기 방법을 나타낸 동작 흐름도이다.8 is an operation flowchart showing a delay synchronization method according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

210: 시간-디지털 변환부210: time-to-digital converter

220: 위상 분리기220: phase separator

230: T/4 지연 펄스 신호 발생부230: T / 4 delay pulse signal generator

240: 클럭 재생부240: clock regeneration unit

610: T/4 디지털 정보 생성부610: T / 4 digital information generating unit

620: T/4 지연 펄스 생성부620: T / 4 delay pulse generator

본 발명은 디지털 지연 동기화에 관한 것으로서, 보다 구체적으로 외부 클럭 신호를 이용하여 효율적으로 내부 클럭 신호를 생성하는 지연 동기 회로 및 지연 동기 방법에 관한 것이다. The present invention relates to digital delay synchronization, and more particularly, to a delay synchronization circuit and a delay synchronization method for efficiently generating an internal clock signal using an external clock signal.

일반적으로, 지연 동기 회로는 시스템의 외부에서 입력되는 클럭 신호를 수신하여 시스템 내부에 필요한 내부 클럭 신호를 상기 외부에서 입력된 클럭 신호의 위상과 동기화되도록 발생시키는 장치이다. 지연 동기 회로는 다양한 종류의 논리 장치, 중앙처리장치, 디램 등 메모리 장치 등에 이용된다. 또한, 디지털 클럭 응용 분야에서는 클럭 신호의 듀티 레이트(duty rate)가 정확히 제어되는 것은 매우 중요하며 듀티 레이트가 50%라 함은 클럭 신호의 하이레벨 부분과 로우레벨 부분의 시간이 동일하다는 것을 의미한다.In general, the delay synchronization circuit is a device that receives a clock signal input from the outside of the system and generates an internal clock signal necessary for the inside of the system to be synchronized with the phase of the clock signal input from the outside. The delay synchronization circuit is used in various kinds of logic devices, central processing devices, memory devices such as DRAMs, and the like. In addition, it is very important to accurately control the duty rate of a clock signal in a digital clock application field, and a 50% duty rate means that the time of the high level part and the low level part of the clock signal is the same. .

도 1은 종래 기술에 따른 지연 동기 루프를 나타낸 블록도이다. 1 is a block diagram illustrating a delay lock loop according to the prior art.

도 1을 참조하면, 지연 동기 회로(100)는 외부 클럭을 수신하여 이와 위상 동기되는 내부 클럭을 출력한다. 지연 동기 회로(100)는 지연 라인부(110), 위상 검출부(120), 지연 제어부(130) 및 지연 복사부(140)를 포함한다. 외부 클럭이 지연 라인부(110)로 입력되면 지연 라인부(110)가 갖는 경로에 의해 소정의 지연을 갖는 내부 클럭이 발생한다. 위상 검출부(120)는 상기 외부 클럭과 내부 클럭을 입력으로 하여 두 신호의 위상차에 따른 UP/DN 신호를 발생하고, 지연 제어부(130)는 UP/DN 신호를 이용하여 지연 라인부(110)의 지연 시간을 제어한다. Referring to FIG. 1, the delay synchronization circuit 100 receives an external clock and outputs an internal clock that is phase-locked thereto. The delay synchronization circuit 100 includes a delay line unit 110, a phase detector 120, a delay controller 130, and a delay copy unit 140. When an external clock is input to the delay line unit 110, an internal clock having a predetermined delay is generated by a path of the delay line unit 110. The phase detector 120 inputs the external clock and the internal clock to generate an UP / DN signal according to the phase difference between the two signals, and the delay controller 130 uses the UP / DN signal to determine the delay line unit 110. Control the delay time.

결국, 내부 클럭은 지연 동기 회로에 입력되는 외부 클럭과 위상 동기된다. 지연 제어부(130)는 레지스터 또는 카운터로 구성되며, 지연 라인부(110)는 단위 지연 셀(unit delay cell, 111, 112, 113, 114)들의 직렬 연결로 구성된다. 단위 지연 셀은 여러 가지 논리 소자로 구현이 가능하며 예컨대 인버터 소자 두 개로 구현 가능하다.As a result, the internal clock is phase locked with an external clock input to the delay synchronization circuit. The delay control unit 130 is composed of a register or a counter, and the delay line unit 110 is composed of a series connection of unit delay cells 111, 112, 113, and 114. The unit delay cell can be implemented with various logic elements, for example, two inverter elements.

이러한 종래의 지연 동기 회로는 구조가 간단하고 설계가 용이한 점이 있으나, 피드백 경로가 존재하고 지연라인부(130)의 딜레이 에러(delay error)가 발생함에 따라 출력되는 내부 클럭의 하이(high) 레벨 신호 길이와 로우(low) 레벨 신호 길이가 서로 달라지는 듀티 에러(duty error)가 발생하는 단점이 있다. 또한, 신호가 달리는 경로 차에 의해 스큐 에러(skew error)가 발생하며 이러한 스큐 에러는 고집적 회로 및 요구되는 대역폭이 증가함에 따라 더욱 악화되고 있다. Such a conventional delay synchronization circuit has a simple structure and is easy to design, but a high level of an internal clock output as a feedback path exists and a delay error of the delay line unit 130 occurs. There is a disadvantage in that a duty error occurs in which the signal length and the low level signal length are different from each other. In addition, skew errors occur due to the difference in paths through which signals run, and these skew errors become worse as the integrated circuit and the required bandwidth increase.

따라서, 종래의 지연 동기 회로는 상기 듀티 에러를 보정할 수 있는 DCC(duty cycle correction) 회로 및 타이밍 스큐(timing skew)를 교정하는 회로를 더 필요로 한다. 또한 종래의 지연 동기 회로(100)는 지연 라인부(110)가 단위 지 연 셀(111, 112, 113, 114)의 직렬 연결로 구성되어 있으며 넓은 면적이 필요하고 전력 소모가 커지는 단점이 있으며, DCC 회로를 지연 동기 회로와 같이 설계하는 경우 회로 구조가 복잡하고 설계가 어려워지는 문제점이 있었다. Therefore, the conventional delay synchronization circuits further require a duty cycle correction (DCC) circuit that can correct the duty error and a circuit that corrects timing skew. In addition, the conventional delay synchronization circuit 100 has a disadvantage that the delay line unit 110 is composed of a series connection of the unit delay cells (111, 112, 113, 114) and requires a large area and increases power consumption, When the DCC circuit is designed like a delay synchronization circuit, the circuit structure is complicated and the design becomes difficult.

본 발명은 상기와 같은 종래 기술을 개선하기 위해 안출된 것으로서, 외부 클럭 신호의 위상을 분리하고 상기 외부 클럭 신호의 주기를 디지털 신호로 변환한 후 상기 디지털 신호를 이용하여 펄스 신호를 생성하고 내부 클럭을 발생시킴으로써 별도의 듀티 보정 회로 및 스큐 에러 교정 회로를 필요로 하지 않으며 지연 동기 회로의 면적 및 전력 소모를 감소시키는 것을 그 목적으로 한다.The present invention has been made to improve the prior art as described above, after separating the phase of the external clock signal and converting the period of the external clock signal to a digital signal to generate a pulse signal using the digital signal and the internal clock By eliminating the need for a separate duty cycle correction circuit and skew error correction circuit, the purpose is to reduce the area and power consumption of the delay synchronization circuit.

또한, 본 발명은 위상 분리기를 통하여 대칭 형태인 정 클럭 신호 및 반전 클럭 신호를 이용하여 지연 펄스를 발생시키고 내부 클럭을 생성함으로써 스큐 에러를 최소화한 내부 클럭 신호를 생성하는 것을 그 목적으로 한다. In addition, an object of the present invention is to generate an internal clock signal which minimizes skew error by generating a delay pulse and generating an internal clock using a symmetrical forward clock signal and an inverted clock signal through a phase separator.

또한, 본 발명은 외부 클럭 신호의 주기를 디지털 값으로 변환하고 4로 나누어 상기 외부 클럭 신호의 1/4 주기 시간 정보에 대한 디지털 정보 신호를 얻음으로써 피드백 구조 및 지연 체인 회로 없이 디지털 지연 동기 회로를 구현하고 지연 시간을 효과적으로 제어하는 것을 그 목적으로 한다. In addition, the present invention converts the period of the external clock signal into a digital value and divides it by 4 to obtain a digital information signal for 1/4 period time information of the external clock signal, thereby providing a digital delay synchronization circuit without a feedback structure and a delay chain circuit. The goal is to implement and effectively control the latency.

또한, 본 발명은 지연 동기 회로의 면적 축소하여 디지털 논리 장치, 중앙 처리 장치, 디램 등 메모리 장치 등의 소형화 및 고집적화를 이룰 수 있고 공정 비용과 공정 불량률을 감소시키는 것을 그 목적으로 한다. In addition, an object of the present invention is to reduce the area of the delay synchronization circuit to achieve miniaturization and high integration of memory devices such as digital logic devices, central processing units, and DRAMs, and to reduce process costs and process failure rates.

또한, 본 발명은 별도의 듀티 싸이클 보정 회로 없이도 정확한 듀티 레이트 를 갖는 클럭 신호를 생성함으로써 작은 면적 및 작은 소모 전력으로 효과적으로 집적 회로 내부에 클럭 신호를 공급하는 것을 그 목적으로 한다. In addition, an object of the present invention is to generate a clock signal having an accurate duty rate without a separate duty cycle correction circuit to effectively supply the clock signal inside the integrated circuit with a small area and small power consumption.

또한, 발명은 지연 동기 회로에 있어 피드백 회로 구조가 필요하지 않으므로 듀티 에러 및 딜레이 에러를 크게 줄일 수 있고 지연 시간의 제어를 위해 별도의 지연 라인부를 필요하지 않음으로써 효율적인 지연 시간을 제어하는 것을 그 목적으로 한다. In addition, the present invention does not require a feedback circuit structure in the delay synchronization circuit, so that the duty error and delay error can be greatly reduced, and an effective delay time is controlled by not requiring a separate delay line unit for controlling the delay time. It is done.

상기의 목적을 달성하고, 상술한 종래기술의 문제점을 해결하기 위하여, 본 발명에 따른 지연 동기 회로는 외부 클럭 신호를 수신하고 상기 외부 클럭 신호의 한 주기(T)에 상응하는 디지털 신호로 변환하여 순환 주기 정보 신호와 단위 주기 정보 신호를 출력하는 시간-디지털 변환부, 상기 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 동일한 위상을 가진 정 클럭 신호 및 상기 외부 클럭 신호와 반대 위상을 가진 반전 클럭 신호를 출력하는 위상 분리기, 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 수신하여 상기 외부 클럭 신호의 1/4 주기에 상응하는 T/4 디지털 정보 신호를 생성하고 상기 T/4 디지털 정보 신호를 이용하여 두 개의 T/4 지연 펄스 신호를 출력하는 T/4 지연 펄스 신호 발생부 및 상기 두 개의 T/4 지연 펄스 신호를 수신하여 상기 외부 클럭 신호로부터 T/4 시간만큼 지연된 내부 클럭 신호를 발생하는 클럭 재생부를 포함하는 것을 특징으로 한다. In order to achieve the above object and solve the above-mentioned problems of the prior art, the delay synchronization circuit according to the present invention receives an external clock signal and converts it into a digital signal corresponding to one period T of the external clock signal. A time-digital converter for outputting a cyclic period information signal and a unit period information signal, a positive clock signal having the same phase as the external clock signal by receiving the external clock signal, and an inverted clock signal having a phase opposite to the external clock signal Receives a phase separator, the cyclic period information signal and the unit period information signal to generate a T / 4 digital information signal corresponding to a quarter period of the external clock signal and uses the T / 4 digital information signal Receiving a T / 4 delay pulse signal generator for outputting two T / 4 delay pulse signals and the two T / 4 delay pulse signals And from the external clock signal, it characterized in that it comprises a clock generation for generating a delayed internal clock signal by T / 4 hours.

또한 본 발명에 따른 지연 동기 방법은 외부 클럭 신호를 수신하고 상기 외부 클럭 신호의 한 주기(T)에 상응하는 디지털 신호로 변환하여, 순환 주기 정보 신호와 단위 주기 정보 신호를 출력하는 단계, 상기 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 동일한 위상을 가진 정 클럭 신호 및 상기 외부 클럭 신호와 반대 위상을 가진 반전 클럭 신호를 출력하는 위상 분리 단계, 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 수신하여 상기 외부 클럭 신호의 1/4 주기에 상응하는 T/4 디지털 정보 신호를 생성하고, 상기 T/4 디지털 정보 신호를 이용하여 두 개의 T/4 지연 펄스 신호를 출력하는 단계 및 상기 두 개의 T/4 지연 펄스 신호를 수신하여 상기 외부 클럭 신호로부터 T/4 시간만큼 지연된 내부 클럭 신호를 발생하는 단계를 포함하는 것을 특징으로 한다. In addition, the delay synchronization method according to the present invention receives an external clock signal and converts it into a digital signal corresponding to one period (T) of the external clock signal, and outputs a cyclic period information signal and a unit period information signal, the external A phase separation step of receiving a clock signal and outputting a positive clock signal having the same phase as the external clock signal and an inverted clock signal having a phase opposite to the external clock signal, and receiving the cyclic period information signal and the unit period information signal Generating a T / 4 digital information signal corresponding to a quarter period of the external clock signal, outputting two T / 4 delay pulse signals using the T / 4 digital information signal, and the two T Receiving an / 4 delay pulse signal to generate an internal clock signal delayed by the T / 4 time from the external clock signal; It characterized.

본 발명과 본 발명의 구성 및 동작상의 이점, 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. DETAILED DESCRIPTION In order to fully understand the present invention, its construction and operational advantages, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that describe exemplary embodiments of the present invention and the contents described in the accompanying drawings.

이하 첨부 도면 들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하지만, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings and the contents described in the accompanying drawings, but the present invention is not limited or limited to the embodiments.

도 2는 본 발명의 일실시예에 따른 지연 동기 회로를 나타낸 블록도이다.2 is a block diagram illustrating a delay synchronization circuit according to an embodiment of the present invention.

도 2를 참조하면, 본 발명에 따른 지연 동기 회로(200)는 외부 클럭을 수신하고 순환 주기 정보 신호 및 단위 주기 정보 신호를 출력하는 시간-디지털 변환부(210), 상기 외부 클럭 신호를 수신하여 상기 외부 클럭과 동일한 위상을 가진 정 클럭 신호(CLK) 및 상기 외부 클럭과 반전된 위상을 가진 반전 클럭 신호(CLK_B)를 출력하는 위상분리기(220), 상기 순환 주기 정보 신호, 상기 단위 주 기 정보 신호, 정 클럭 신호 및 반전 클럭 신호를 수신하여 두 개(sync_qA, sync_qB)의 T/4 지연 펄스 신호를 출력하는 T/4 지연 펄스 신호 발생부(230) 및 상기 두 개(sync_qA, sync_qB)의 T/4 지연 펄스 신호를 수신하여 상기 외부 클럭 신호로부터 T/4 시간만큼 지연된 내부 클럭을 생성하는 클럭 재생부(240)를 포함할 수 있다. Referring to FIG. 2, the delay synchronization circuit 200 according to the present invention receives an external clock, a time-to-digital converter 210 for outputting a cyclic period information signal and a unit period information signal, and receives the external clock signal. A phase separator 220 for outputting a positive clock signal CLK having the same phase as the external clock and an inverted clock signal CLK_B having a phase inverted with the external clock, the cyclic period information signal, and the unit periodic information A T / 4 delay pulse signal generator 230 and two (sync_qA, sync_qB) that receive a signal, a forward clock signal, and an inverted clock signal and output two T / 4 delay pulse signals (sync_qA, sync_qB) The clock reproducing unit 240 may receive a T / 4 delay pulse signal and generate an internal clock delayed by the T / 4 time from the external clock signal.

상기 시간-디지털 변환부(210)는 외부 클럭을 수신하고 상기 외부 클럭 신호의 한 주기에 대한 시간 정보를 디지털 값으로 변환하여 순환 주기 정보 신호 및 단위 주기 정보 신호를 출력한다. 상기 시간-디지털 변환부(210)는 상기 외부 클럭을 수신하고 단위 주기 정보 신호를 발생시키는 오실레이터와 상기 외부 클럭 신호가 상기 오실레이터를 몇 번 순환하는지를 카운팅하는 카운터를 포함할 수 있다.The time-digital converter 210 receives an external clock, converts time information of one period of the external clock signal into a digital value, and outputs a cyclic period information signal and a unit period information signal. The time-digital converter 210 may include an oscillator that receives the external clock and generates a unit period information signal, and a counter that counts how many times the external clock signal cycles through the oscillator.

상기 위상 분리기(220)는 상기 외부 클럭 신호를 수신하고 위상을 분리하여 상기 외부 클럭 신호와 동일한 위상을 가진 신호와 상기 외부 클럭 신호와 반대 위상을 가진 신호를 출력한다. 상기 위상 분리기(220)에서 출력되는 두 개의 신호는 서로 반대되는 위상을 가지고 있으며 주기는 상기 외부 클럭 신호의 주기(T)와 같다. The phase separator 220 receives the external clock signal and separates the phase to output a signal having the same phase as the external clock signal and a signal having a phase opposite to the external clock signal. The two signals output from the phase separator 220 have phases opposite to each other, and a period is equal to a period T of the external clock signal.

T/4 지연 펄스 신호 발생부(230)는 상기 시간-디지털 변환부가 출력하는 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 수신하여 상기 외부 클럭 신호의 1/4 주기에 상응하는 T/4 디지털 정보 신호를 생성하고, 상기 T/4 디지털 정보 신호를 이용하여 두 개의 T/4 지연 펄스 신호를 출력한다. 상기 T/4 지연 펄스 신호 발생부(230)는 상기 순환 주기 정보 신호를 4로 나눈 나머지에 따라 상기 외부 클럭 신호의 T/4 시간에 해당하는 시간 정보를 T/4 디지털 정보 신호로써 출력하는 T/4 디지털 정보 생성부 및 상기 정 클럭 신호, 상기 반전 클럭 신호 및 상기 T/4 디지털 정보 신호를 이용하여 상기 정 클럭 신호 및 상기 반전 클럭 신호로부터 각각 T/4 시간만큼 지연된 두 개의 T/4 지연 펄스 신호를 출력하는 T/4 지연 펄스 생성부를 포함할 수 있다. The T / 4 delay pulse signal generator 230 receives the cyclic period information signal and the unit period information signal output by the time-digital converter, and converts the T / 4 digital signal corresponding to a quarter period of the external clock signal. An information signal is generated and two T / 4 delay pulse signals are output using the T / 4 digital information signal. The T / 4 delay pulse signal generator 230 outputs time information corresponding to T / 4 time of the external clock signal as a T / 4 digital information signal according to the remainder obtained by dividing the cyclic period information signal by four. / 4 digital information generator and two T / 4 delays delayed by the T / 4 time from the forward clock signal and the reverse clock signal by using the forward clock signal, the inversion clock signal, and the T / 4 digital information signal, respectively It may include a T / 4 delay pulse generator for outputting a pulse signal.

클럭 재생부(240)는 상기 외부 클럭 신호의 한 주기 내에서 상기 두 개의 T/4 지연 펄스 신호를 이용하여 상기 외부 클럭 신호보다 T/4 시간만큼 지연된 내부 클럭 신호를 생성한다.The clock regenerator 240 generates an internal clock signal delayed by the T / 4 time from the external clock signal by using the two T / 4 delay pulse signals within one period of the external clock signal.

도 3은 도 2에 도시된 시간-디지털 변환부(210) 동작의 일 예를 나타낸 블록도이다.3 is a block diagram illustrating an example of an operation of the time-digital converter 210 illustrated in FIG. 2.

도 3을 참조하면, 시간-디지털 변환부(210)는 외부 클럭을 수신하고 단위 주기 정보 신호를 발생시키는 오실레이터(310)와 상기 외부 클럭 신호가 상기 오실레이터(310)를 몇 번 순환하였는지를 카운트하는 카운터(320)를 포함할 수 있다. 오실레이터(310)는 다수의 단위 지연 셀을 포함할 수 있으며, 외부 클럭을 수신하여 외부 클럭 신호가 통과하는 단위 지연 셀의 위치를 나타내는 단위 주기 정보 신호를 생성한다. 또한, 오실레이터(310)에 포함되어 있는 단위 지연 셀 중 마지막 단위 지연 셀의 출력(f0)는 카운터(320)로 입력되며, 상기 카운터(320)는 f0가 하이가 되는 횟수를 카운트하여 순환 주기 정보 신호를 발생시킨다. Referring to FIG. 3, the time-digital converting unit 210 receives an external clock and counts how many times the external clock signal has cycled through the oscillator 310 and the oscillator 310 generating a unit period information signal. 320 may be included. The oscillator 310 may include a plurality of unit delay cells, and receives an external clock to generate a unit period information signal indicating a position of a unit delay cell through which the external clock signal passes. In addition, the output f0 of the last unit delay cell among the unit delay cells included in the oscillator 310 is input to the counter 320, and the counter 320 counts the number of times that f0 becomes high, thereby providing cyclic period information. Generate a signal.

도 4는 도 3에 도시된 오실레이터의 일 예를 나타낸 블록도이다. 4 is a block diagram illustrating an example of the oscillator illustrated in FIG. 3.

도 4를 참조하면, 오실레이터(310)는 N개의 단위 지연 셀(410, 420, 430)들 이 순차적으로 직렬 연결되어 있으며, 외부 클럭 신호의 한 주기 정보를 수신하여 단위 주기 정보 신호를 출력한다. 상기 단위 지연 셀은 여러 가지 논리 소자로 구현될 수 있으며, 예컨대 2개의 인버터 소자의 직렬 연결로 구현될 수 있다. Referring to FIG. 4, the oscillator 310 sequentially connects N unit delay cells 410, 420, and 430 in series, and receives one period information of an external clock signal and outputs a unit period information signal. The unit delay cell may be implemented with various logic elements, for example, a series connection of two inverter elements.

외부 클럭 신호는 제1 단위 지연 셀(410)로 입력되며 제N 단위 지연 셀(430)의 출력(f0)은 카운터(320) 및 제1 단위 지연 셀(410)로 입력되도록 구성되어 있다. 또한 N 개의 단위 지연 셀들은 각각 f<0>, f<1>, f<N-1>이라는 단위 주기 정보 신호를 출력한다. 상기 오실레이터(310)는 상기 외부 클럭 신호의 한 주기 성분이 각 단위 지연 셀을 통과할 때 f<0>, f<1>, f<N-1> 이라는 단위 주기 정보 신호를 각각 발생시킨다.The external clock signal is input to the first unit delay cell 410 and the output f0 of the Nth unit delay cell 430 is configured to be input to the counter 320 and the first unit delay cell 410. In addition, the N unit delay cells output unit period information signals f <0>, f <1>, and f <N-1>, respectively. The oscillator 310 generates unit period information signals f <0>, f <1>, and f <N-1> when one period component of the external clock signal passes through each unit delay cell.

즉, f<x>가 하이가 되었다면 외부 클럭 신호가 오실레이터를 1순환도 하지 않은 경우 외부 클럭 신호는 x개의 단위 지연 셀을 통과한 것으로 볼 수 있는 것이다. 또한 외부 클럭 신호의 한 주기 성분은 도시되지 않았으나 동작 차단 신호에 의해 파악될 수 있다. 카운터(320)는 제N 단위 지연 셀(UDC_N)의 출력(f0)이 하이(high)가 되는 횟수를 카운트하여 순환 주기 정보 신호를 발생시킨다. 제N 단위 지연 셀의 출력(f0)이 3번 하이로 되었다면 순환 주기 정보 신호는 '3'을 디지털 신호 표현하게 된다.That is, if f <x> is high, the external clock signal passes through x unit delay cells when the external clock signal does not cycle the oscillator. In addition, one period component of the external clock signal may be identified by an operation cutoff signal although not shown. The counter 320 generates a cycle period information signal by counting the number of times the output f0 of the Nth unit delay cell UDC_N becomes high. When the output f0 of the Nth unit delay cell is high three times, the cyclic period information signal represents '3' as a digital signal.

도 5는 도 2에 도시된 시간-디지털 변환부(210) 동작의 일 예를 나타낸 타이밍도이다. 5 is a timing diagram illustrating an example of an operation of the time-digital converter 210 illustrated in FIG. 2.

N은 '9'이고 카운터(320)의 출력은 5비트로 가정한다.N is '9' and the output of the counter 320 is assumed to be 5 bits.

도 5를 참조하면, 순환 주기 정보 신호(C<4:0>)는 카운터(320)에 의해서 제 9 단위 지연 셀의 출력이 하이가 될 때마다 1씩 증가한다. Referring to FIG. 5, the cyclic period information signal C <4: 0> is incremented by one each time the output of the ninth unit delay cell is made high by the counter 320.

도 5에 도시된 바와 같이, 제9 단위 지연 셀의 출력은 3번 하이 신호로 바뀌었으므로 순환 주기 정보 신호는 '00011'로 나타나고 이것은 외부 클럭 신호의 한 주기 내에서 상기 외부 클럭 신호가 오실레이터를 3번 순환하였다는 것을 의미한다. 또한 f<4> 신호 만이 하이로 천이되었으므로 이것은 f<4> 신호 발생을 위해 통과한 단위 지연 셀의 개수가 '4' 개라는 것을 의미한다. As shown in FIG. 5, since the output of the ninth unit delay cell is changed to a high signal no. 3, the cyclic period information signal is represented as '00011', which means that the external clock signal causes the oscillator within one period of the external clock signal. Means cycled three times. In addition, since only the f <4> signal is shifted high, this means that the number of unit delay cells passed for generating the f <4> signal is '4'.

따라서 외부 클럭 신호의 한 주기 동안 통과한 총 단위 지연 셀의 개수는 순환 주기 정보 신호 값 3에다가 단위 지연 셀의 수 9를 곱하고 단위 주기 정보 신호가 나타내는 단위 지연 셀의 수 4를 더한 3*9 + 4 = 31 개가 된다. 만약 단위 지연 셀이 두 개의 인버터로 구성되어 있다면 지연 인버터의 개수는 31 * 2 = 62가 되는 것이다. 결국 주기 T는 31에 단위 지연 셀의 지연 시간을 곱하면 구할 수 있게 된다. Therefore, the total number of unit delay cells passed during one period of the external clock signal is 3 times the value of the cyclic period information signal, multiplied by the number of unit delay cells 9, and 3 * 9 + plus the number of unit delay cells 4 represented by the unit period information signal. 4 = 31. If the unit delay cell consists of two inverters, the number of delay inverters is 31 * 2 = 62. As a result, the period T can be obtained by multiplying 31 by the delay time of the unit delay cell.

그러므로 외부 클럭 신호의 한 주기(T)에 대한 시간 정보는 시간-디지털 변환부(210)를 통하여 디지털 값인 순환 주기 정보 신호 및 단위 주기 정보로 표현될 수 있게 된다. 그리고 상기 외부 클럭 신호의 한 주기에 대한 시간 정보가 디지털 값으로 변환된 상기 순환 주기 정보 신호 및 단위 주기 정보 신호는 T/4 지연 펄스 신호 발생부(230)로 입력된다. Therefore, the time information for one period T of the external clock signal may be represented by a cyclic period information signal and unit period information which are digital values through the time-digital converter 210. The cyclic period information signal and the unit period information signal obtained by converting time information of one period of the external clock signal into a digital value are input to the T / 4 delay pulse signal generator 230.

다시 도2를 참조하면, 위상 분리기(220)는 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 동일한 위상을 가진 정 클럭 신호(CLK) 및 상기 외부 클럭 신호와 반대되는 위상을 가진 반전 클럭 신호(CLK_B)를 출력한다. 상기 반전 클럭 신 호(CLK_B)는 상기 외부 클럭 신호와 크기와 주기가 동일하나 위상이 반전되어 상기 외부 클럭 신호와 대칭되는 형태를 가질 수 있다. Referring back to FIG. 2, the phase separator 220 receives an external clock signal to receive a positive clock signal CLK having the same phase as the external clock signal and an inverted clock signal CLK_B having a phase opposite to that of the external clock signal. ) The inverted clock signal CLK_B may have the same magnitude and period as the external clock signal but may be inverted in phase to be symmetrical with the external clock signal.

도 6은 도 2에 도시된 T/4 지연 펄스 신호 발생부(230)의 일 예를 나타낸 블록도이다. 6 is a block diagram illustrating an example of the T / 4 delay pulse signal generator 230 shown in FIG. 2.

도 6을 참조하면, T/4 지연 펄스 신호 발생부(230)는 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 수신하여 상기 외부 클럭 신호의 T/4 시간에 해당하는 시간 정보를 T/4 디지털 정보 신호로써 출력하는 T/4 디지털 정보 생성부(610) 및 상기 정 클럭 신호(CLK), 상기 반전 클럭 신호(CLK_B) 및 상기 T/4 디지털 정보 신호를 이용하여 상기 정 클럭 신호 및 상기 반전 클럭 신호로부터 각각 T/4 시간만큼 지연된 두 개의 T/4 지연 펄스 신호를 출력하는 T/4 지연 펄스 생성부(620)를 포함할 수 있다. Referring to FIG. 6, the T / 4 delay pulse signal generator 230 receives the cyclic period information signal and the unit period information signal and stores time information corresponding to T / 4 time of the external clock signal by T / 4. The T / 4 digital information generation unit 610 and the forward clock signal CLK, the inverted clock signal CLK_B, and the T / 4 digital information signal output as a digital information signal, and the forward clock signal and the inversion. It may include a T / 4 delay pulse generator 620 for outputting two T / 4 delay pulse signals delayed by a T / 4 time from the clock signal, respectively.

상술한 바와 같이, 외부 클럭 신호의 한 주기에 대한 시간 정보는 시간-디지털 변환부를 통하여 디지털 정보 신호인 순환 주기 정보 신호 및 단위 주기 정보 신호로써 표현될 수 있다. 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호는 T/4 디지털 정보 생성부(610)로 입력된다. 상기 T/4 디지털 정보 생성부(610)는 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 이용하여 상기 외부 클럭 신호의 1/4 주기에 대한 시간 정보를 디지털 정보 신호인 T/4 디지털 정보 신호로써 출력한다. As described above, the time information for one period of the external clock signal may be represented as a cyclic period information signal and a unit period information signal which are digital information signals through the time-digital converter. The cyclic period information signal and the unit period information signal are input to the T / 4 digital information generator 610. The T / 4 digital information generator 610 uses the cyclic period information signal and the unit period information signal to transmit time information about a quarter period of the external clock signal as a T / 4 digital information signal as a digital information signal. Will output

다시 말하면, 순환 주기 정보 신호와 단위 주기 정보 신호는 외부 클럭 신호의 한 주기(T) 동안에 외부 클럭 신호가 통과한 단위 지연 셀의 개수를 디지털 값으로 표현하는 것으로 볼 수 있으므로, 상기 외부 클럭 신호가 한 주기 시간 동안 통과한 단위 지연 셀의 개수를 4로 나눈다면 상기 외부 클럭 신호의 1/4 주기 시간 동안 상기 외부 클럭 신호가 통과한 단위 지연 셀의 개수를 얻을 수 있게 되는 것이다. In other words, since the cyclic period information signal and the unit period information signal can be regarded as a digital value representing the number of unit delay cells passed by the external clock signal during one period T of the external clock signal, If the number of unit delay cells passed during one cycle time is divided by 4, the number of unit delay cells passed by the external clock signal during the quarter cycle of the external clock signal can be obtained.

즉, 순환 주기 정보 신호 및 단위 주기 정보 신호를 각각 4로 나누게 되면 순환 주기 정보 신호의 하위 2비트는 나머지가 될 것이다. 그러므로 순환 주기 정보 신호의 하위 2비트 값에 따라 순환 주기 정보 신호 및 단위 주기 정보 신호를 4로 나눈 몫을 이용하여 외부 클럭 신호의 T/4 시간 동안 통과한 단위 지연 셀의 개수를 구할 수 있다.That is, when the cyclic period information signal and the unit period information signal are divided by four, the lower two bits of the cyclic period information signal will be the remainder. Therefore, the number of unit delay cells that have passed during the T / 4 time period of the external clock signal can be obtained by using the quotient obtained by dividing the cycle period information signal and the unit period information signal by 4 according to the lower 2 bits of the cycle period information signal.

예컨대, 단위 지연 셀이 9개(N=9)이고 단위 지연 셀은 두 개의 인버터(지연 셀)로 구성되어 있으며, 카운터가 5비트인 경우를 가정한다. 이 경우 순환 주기 정보 신호의 하위 2비트 값(C<1:0>) 따른 외부 클럭 신호의 1/4 주기(T/4) 시간 동안 통과한 인버터(지연 셀)의 개수는 표 1과 같게 된다. For example, it is assumed that there are nine unit delay cells (N = 9), the unit delay cells are composed of two inverters (delay cells), and the counter has 5 bits. In this case, the number of inverters (delay cells) that passed during the quarter cycle (T / 4) of the external clock signal according to the lower two bit values (C <1: 0>) of the cyclic period information signal is shown in Table 1. .

C(1:0) =00  C (1: 0) = 00 f<0:8>f <0: 8> 00 1One 22 33 44 55 66 77 88 지연 셀 수Delay cell count 00 22 44 66 88 1010 1212 1414 1616 F<0:8>/4F <0: 8> / 4 00 1One 22 지연 셀 수Delay cell count 00 22 44 총 지연 셀 수 (T/4 시간)Total Delay Cells (T / 4 Hours) 2*(C<4:2>*9+f<0:8>/4)2 * (C <4: 2> * 9 + f <0: 8> / 4) C(1:0) =01  C (1: 0) = 01 f<0:8>f <0: 8> 00 1One 22 33 44 55 66 77 88 지연 셀 수Delay cell count 00 22 44 66 88 1010 1212 1414 1616 F<0:8>/4F <0: 8> / 4 00 1One 22 지연 셀 수Delay cell count 00 22 44 총 지연 셀 수 (T/4 시간)Total Delay Cells (T / 4 Hours) 2*(C<4:2>*9+9+f<0:8>/4)2 * (C <4: 2> * 9 + 9 + f <0: 8> / 4) C(1:0) =10  C (1: 0) = 10 f<0:8>f <0: 8> 00 1One 22 33 44 55 66 77 88 지연 셀 수Delay cell count 00 22 44 66 88 1010 1212 1414 1616 F<0:8>/4F <0: 8> / 4 00 1One 22 지연 셀 수Delay cell count 00 22 44 총 지연 셀 수 (T/4 시간)Total Delay Cells (T / 4 Hours) 2*(C<4:2>*9+18+f<0:8>/4)2 * (C <4: 2> * 9 + 18 + f <0: 8> / 4) C(1:0) =11  C (1: 0) = 11 f<0:8>f <0: 8> 00 1One 22 33 44 55 66 77 88 지연 셀 수Delay cell count 00 22 44 66 88 1010 1212 1414 1616 F<0:8>/4F <0: 8> / 4 00 1One 22 지연 셀 수Delay cell count 00 22 44 총 지연 셀 수 (T/4 시간)Total Delay Cells (T / 4 Hours) 2*(C<4:2>*9+27+f<0:8>/4)2 * (C <4: 2> * 9 + 27 + f <0: 8> / 4)

외부 클럭 신호의 한 주기 시간 정보를 표현한 순환 주기 정보 신호와 단위 주기 정보 신호는 T/4 디지털 정보 생성부(610)로 입력되고, 상기 T/4 디지털 정보 생성부는 표 1에 도시된 바와 같이 순환 주기 정보 신호의 하위 2비트 값에 따라 상기 외부 클럭 신호의 T/4 시간 동안에 상기 외부 클럭 신호가 통과한 지연 셀의 수를 결정할 수 있다. The cyclic period information signal and unit period information signal representing one cycle time information of the external clock signal are input to the T / 4 digital information generator 610, and the T / 4 digital information generator circulates as shown in Table 1 below. The number of delay cells passed by the external clock signal during the T / 4 time period of the external clock signal may be determined according to the lower 2 bits of the period information signal.

따라서 T/4 디지털 정보 생성부(610)는 외부 클럭 신호의 T/4 시간 동안 통과한 지연 셀의 수를 이용하여 상기 외부 클럭 신호의 T/4 시간에 해당하는 시간 정보인 T/4 디지털 정보 신호를 T/4 지연 펄스 생성부(620)로 출력한다. Therefore, the T / 4 digital information generation unit 610 uses the number of delay cells passed during the T / 4 time of the external clock signal, and the T / 4 digital information which is time information corresponding to the T / 4 time of the external clock signal. The signal is output to the T / 4 delay pulse generator 620.

다시 도 6을 참조하면, T/4 지연 펄스 생성부(620)는 상기 정 클럭 신호(CLK), 상기 반전 클럭 신호(CLK_B) 및 상기 T/4 디지털 정보 신호를 수신하여 상기 정 클럭 신호 및 상기 반전 클럭 신호에 상응하는 두 개의 T/4 지연 펄스 신호(sync_qA, sync_qB)를 출력한다. 상기 T/4 지연 펄스 신호는 두 개의 펄스 신호로서 하나는 정 클럭 신호에 상응하는 것이고 다른 하나는 반전 클럭 신호에 상응하는 것이다.Referring back to FIG. 6, the T / 4 delay pulse generator 620 receives the forward clock signal CLK, the inverted clock signal CLK_B, and the T / 4 digital information signal to receive the forward clock signal and the forward clock signal. Two T / 4 delay pulse signals sync_qA and sync_qB corresponding to the inverted clock signal are output. The T / 4 delay pulse signal is two pulse signals, one corresponding to the positive clock signal and the other corresponding to the inverted clock signal.

상기 T/4 지연 펄스 생성부(620)는 상기 정 클럭 신호의 1/4 주기 시간에 상응하는 상기 T/4 디지털 정보 신호를 카운팅(counting)함으로써 상기 정 클럭 신호의 상승 시점으로부터 T/4 시간만큼 지연된 sync_qA 신호를 발생시킨다. 또한, sync_qA 신호는 정 클럭 신호가 상승할 때 마다 발생하므로 주기가 외부 클럭 신호의 주기(T)와 동일하게 된다. 또한, sync_qB 신호도 상술한 sync_qA 신호의 발생 과정과 동일한 과정에 의해 발생된다. 즉, sync_qB 신호는 상기 반전 클럭 신호의 상승 시점으로부터 T/4 시간만큼 지연되고 주기 T를 갖는 펄스 신호이다. The T / 4 delay pulse generator 620 counts the T / 4 digital information signal corresponding to a quarter cycle time of the positive clock signal, thereby counting the T / 4 time from the rising point of the positive clock signal. Generates a delayed sync_qA signal. In addition, since the sync_qA signal is generated every time the positive clock signal rises, the period becomes equal to the period T of the external clock signal. In addition, the sync_qB signal is also generated by the same process as the above-described generation process of the sync_qA signal. That is, the sync_qB signal is a pulse signal having a period T and delayed by T / 4 time from the rise time of the inverted clock signal.

상기 두 개의 T/4 지연 펄스 신호는 상승 펄스 또는 하강 펄스 중 어느 것이나 될 수 있으며 T 시간마다 발생한다. sync_qA 신호와 sync_qB 신호는 형태는 같으나 위상이 T/4 시간만큼 차이가 있는 신호이다. 또한 상기 두 개의 T/4 지연 펄스 신호는 클럭 재생부(240)로 입력 된다. The two T / 4 delay pulse signals may be either rising pulses or falling pulses and occur every T time. The sync_qA signal and the sync_qB signal have the same shape, but differ in phase by T / 4 time. In addition, the two T / 4 delay pulse signals are input to the clock regeneration unit 240.

클럭 재생부(240)는 상기 두 개의 T/4 지연 펄스 신호(sync_qA, sync_qB)를 수신하고 상기 외부 클럭 신호로부터 T/4 시간만큼 지연된 내부 클럭 신호를 발생시킨다. 상기 클럭 재생부(240)는 상기 정 클럭 신호에 응답하는 상기 T/4 지연 펄스 신호가 발생하는 경우 상승하고 상기 반전 클럭 신호에 응답하는 상기 T/4 지연 펄스 신호가 발생하는 경우 하강하는 내부 클럭 신호를 발생시킨다. The clock regenerator 240 receives the two T / 4 delay pulse signals sync_qA and sync_qB and generates an internal clock signal delayed by the T / 4 time from the external clock signal. The clock regeneration unit 240 rises when the T / 4 delay pulse signal in response to the positive clock signal is generated and falls down when the T / 4 delay pulse signal in response to the inverted clock signal is generated. Generate a signal.

내부 클럭 신호는 상기 외부 클럭 신호의 T/4 시간에 대한 디지털 값을 기준으로 생성되기 때문에 지연 라인부 및 피드백 패스가 존재해야 하는 종래의 지연 동기 회로에서 발생하던 듀티 에러, 딜레이 에러를 줄일 수 있게 되고 듀티 레이트 50%를 만족할 수 있게 된다. 또한, 위상 분리기(220)에 통해 외부 클럭 신호가 정 클럭 신호 및 상기 반전 클럭 신호가 대칭 형태를 갖기 때문에, 두 개의 T/4 지연 펄스 신호 또한 크기가 같게 된다. 그러므로 내부 클럭 신호의 스큐 에러를 최소화할 수 있다. Since the internal clock signal is generated based on the digital value of the T / 4 time of the external clock signal, it is possible to reduce the duty error and the delay error that occurred in the conventional delay synchronization circuit in which the delay line portion and the feedback path must exist. And a duty rate of 50% can be satisfied. In addition, since the external clock signal is the positive clock signal and the inverted clock signal by the phase separator 220, the two T / 4 delay pulse signals are also the same size. Therefore, the skew error of the internal clock signal can be minimized.

다시 도 2 및 도 6을 참조하면, 주기 T를 갖는 외부 클럭 신호가 입력되면 시간-디지털 변환부(210)는 상기 외부 클럭 신호의 한 주기에 대한 시간 정보로서 순환 주기 정보 신호 및 단위 주기 정보 신호를 출력한다. 위상 분리기(220)는 상기 외부 클럭 신호와 동일한 위상을 갖는 정 클럭 신호와 상기 외부 클럭 신호와 반대되는 위상을 갖는 반전 위상 클럭 신호를 출력한다. T/4 지연 펄스 신호 발생부(230)는 상기 순환 주기 정보 신호 및 단위 주기 정보 신호를 입력 받아 상기 순환 주기 정보 신호를 4로 나눈 나머지에 따라 상기 외부 클럭 신호의 1/4 주기에 상응하는 T/4 디지털 정보 신호를 생성하게 되고, 상기 정 클럭 신호, 반전 위상 클럭 신호 및 상기 T/4 디지털 정보 신호를 이용하여 두 개의 T/4 지연 펄스 신호를 출력하게 된다. 클럭 재생부(240)는 상기 T/4 지연 펄스 신호를 입력 받고 내부 클럭을 생성하게 된다. Referring to FIGS. 2 and 6 again, when an external clock signal having a period T is input, the time-digital converter 210 is a cyclic period information signal and a unit period information signal as time information for one period of the external clock signal. Outputs The phase separator 220 outputs a positive clock signal having the same phase as the external clock signal and an inverted phase clock signal having a phase opposite to the external clock signal. The T / 4 delay pulse signal generator 230 receives the cyclic period information signal and the unit period information signal and receives a T corresponding to a quarter period of the external clock signal according to the remainder obtained by dividing the cyclic period information signal by four. A 4 digital information signal is generated, and two T / 4 delay pulse signals are output using the forward clock signal, the inverted phase clock signal, and the T / 4 digital information signal. The clock regenerator 240 receives the T / 4 delay pulse signal and generates an internal clock.

도 7은 도 2에 도시된 지연 동기 회로 동작의 일 예를 나타낸 타이밍도이다. 7 is a timing diagram illustrating an example of an operation of a delay synchronization circuit illustrated in FIG. 2.

도 7을 참조하면, 주기 T를 갖는 외부 클럭 신호가 입력되면 위상 분리기는 상기 외부 클럭 신호와 동일한 위상을 가진 정 클럭 신호(CLK)와 상기 외부 클럭 신호와 반대 위상을 가진 반전 클럭 신호(CLK_B)를 발생한다. 도 7에 도시되지 않았으나 외부 클럭 신호가 입력 되면 시간-디지털 변환부는 상기 외부 클럭 신호의 주기에 대한 시간 정보를 순환 주기 정보 신호 및 단위 주기 정보 신호로써 출력한다. T/4 지연 펄스 신호 발생부는 순환 주기 정보 신호 및 단위 주기 정보 신호를 이용하여 외부 클럭 신호의 1/4 주기에 대한 시간 정보를 T/4 디지털 정보 신호로써 출력하고, 이를 이용하여 정 클럭 신호 및 반전 클럭 신호에 상응하는 두 개의 T/4 지연 펄스 신호(sync_qA, sync_qB)를 발생한다. Referring to FIG. 7, when an external clock signal having a period T is input, the phase separator may have a positive clock signal CLK having the same phase as the external clock signal and an inverted clock signal CLK_B having a phase opposite to that of the external clock signal. Occurs. Although not shown in FIG. 7, when an external clock signal is input, the time-digital converter outputs time information on a period of the external clock signal as a cyclic period information signal and a unit period information signal. The T / 4 delay pulse signal generator outputs time information about a quarter period of the external clock signal as a T / 4 digital information signal using the cyclic period information signal and the unit period information signal, and uses the positive clock signal and Two T / 4 delay pulse signals sync_qA and sync_qB are generated corresponding to the inverted clock signal.

도 7에 도시된 바와 같이 sync_qA 신호는 정 클럭 신호가 상승하는 시점으로부터 T/4 시간만큼 지연되어 발생하는 펄스 신호로서 주기 T를 갖는다. 마찬가지로 sync_qB 신호는 정 클럭 신호가 상승하는 시점으로부터 T/4 시간만큼 지연되어 발생하는 펄스 신호로서 주기 T를 갖게 된다. 도 7에서는 두 개의 T/4 지연 펄스 신호가 모두 하강 펄스로 도시되어 있으나 상승 펄스도 될 수 있다. 또한 정 클럭 신호 및 반전 클럭 신호의 상승 시점을 기준으로 T/4 시간만큼 지연되어 펄스가 발생하는 것으로 도시되어 있으나 하강 시점을 기준으로 하는 것도 당업자에게 명백하다. As illustrated in FIG. 7, the sync_qA signal has a period T as a pulse signal generated by being delayed by T / 4 time from the time when the positive clock signal rises. Similarly, the sync_qB signal has a period T as a pulse signal generated by being delayed by T / 4 time from the time when the positive clock signal rises. In FIG. 7, both T / 4 delay pulse signals are shown as falling pulses, but may also be rising pulses. In addition, although the pulse is generated by being delayed by T / 4 time with respect to the rising time of the forward clock signal and the reverse clock signal, it is also apparent to those skilled in the art based on the falling time.

도 7에 도시된 바와 같이, 두 개의 T/4 지연 펄스 신호를 이용하여 클럭 재생부(240)는 상기 외부 클럭의 천이 시점으로부터 T/4 시간만큼 지연된 내부 클럭을 생성한다. 즉, 클럭 재생부(240)는 sync_qA 신호가 발생하는 시점에서 내부 클럭 신호를 상승시키며, sync_qB 신호가 발생하는 시점에서 내부 클럭 신호를 하강시키는 과정을 반복한다. 결국 내부 클럭 신호는 상기 외부 클럭 신호로부터 T/4 시간만큼 지연되고, 상기 내부 클럭의 신호는 하이 레벨이 유지되는 시간(T/2)과 로우 레벨이 유지되는 시간(T/2)이 동일한 주기 T를 갖는 클럭 신호가 된다. As illustrated in FIG. 7, the clock reproducing unit 240 generates an internal clock delayed by T / 4 time from the transition point of the external clock by using two T / 4 delay pulse signals. That is, the clock regenerator 240 increases the internal clock signal at the time when the sync_qA signal is generated, and repeats the process of lowering the internal clock signal at the time when the sync_qB signal is generated. As a result, the internal clock signal is delayed by the T / 4 time from the external clock signal, and the internal clock signal has the same period (T / 2) as the time at which the high level is maintained (T / 2). It becomes a clock signal having T.

지연 동기 방법은 외부 클럭 신호를 수신하고 상기 외부 클럭 신호의 한 주기(T)에 상응하는 디지털 신호로 변환하여, 순환 주기 정보 신호와 단위 주기 정보 신호를 출력하는 단계, 상기 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 동일한 위상을 가진 정 클럭 신호 및 상기 외부 클럭 신호와 반대 위상을 가진 반전 클럭 신호를 출력하는 위상 분리 단계, 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 수신하여 상기 외부 클럭 신호의 1/4 주기에 상응하는 T/4 디지털 정보 신호를 생성하고, 상기 T/4 디지털 정보 신호를 이용하여 두 개의 T/4 지연 펄스 신호를 출력하는 단계 및 상기 두 개의 T/4 지연 펄스 신호를 수신하여 상기 외부 클럭 신호로부터 T/4 시간만큼 지연된 내부 클럭 신호를 발생하는 단계를 포함한다. The delay synchronization method may include receiving an external clock signal and converting the digital clock signal into a digital signal corresponding to one period T of the external clock signal, outputting a cyclic period information signal and a unit period information signal, and receiving the external clock signal. A phase separation step of outputting a positive clock signal having the same phase as the external clock signal and an inverted clock signal having a phase opposite to the external clock signal, and receiving the cyclic period information signal and the unit period information signal to receive the external clock signal. Generating a T / 4 digital information signal corresponding to a quarter period of and outputting two T / 4 delay pulse signals using the T / 4 digital information signal and the two T / 4 delay pulse signals And receiving an internal clock signal delayed by the T / 4 time from the external clock signal.

도 8은 지연 동기 방법을 단계별로 도시한 흐름도이다. 8 is a flowchart illustrating a delay synchronization method step by step.

도 8을 참조하면, 외부 클럭 신호의 한 주기에 대한 시간 정보를 디지털 값으로 변환하는 단계(S810)는 외부 클럭 신호를 수신하고 상기 외부 클럭 신호의 한 주기(T)에 상응하는 디지털 신호로 변환하여, 순환 주기 정보 신호와 단위 주기 정보 신호를 출력하는 단계이다. 본 단계는 N개의 단위 지연 셀들이 순차적으로 직렬 연결된 오실레이터로 상기 외부 클럭 신호의 한 주기 정보를 수신하여 N개의 단위 지연 셀들 각각 단위 주기 정보 신호를 출력하는 단계 및 상기 제N 단위 지연 셀의 출력이 하이가 되는 횟수를 카운트한 순환 주기 정보 신호를 발생하는 단계를 포함할 수 있다.Referring to FIG. 8, in step S810 of converting time information of one period of an external clock signal into a digital value, an external clock signal is received and converted into a digital signal corresponding to one period T of the external clock signal. In this step, the cyclic period information signal and the unit period information signal are output. The step of receiving a period information of the external clock signal with an oscillator in which the N unit delay cells are sequentially connected in series and outputting the unit period information signal of each of the N unit delay cells and the output of the N-th unit delay cell And generating a cyclic period information signal in which the number of times of becoming high is counted.

외부 클럭의 위상을 분리하는 단계(S820)는 상기 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 동일한 위상을 가진 정 클럭 신호 및 상기 외부 클럭 신호와 반대 위상을 가진 반전 클럭 신호를 출력하는 단계이다. 본 단계는 상기 반전 클럭 신호가 상기 외부 클럭 신호와 크기와 주기가 동일하나 위상이 반전되어 상기 외부 클럭 신호와 대칭되는 것일 수 있다. 또한 도 8에서는 외부 클럭의 한 주기에 대한 시간 정보를 디지털 신호로 변환하는 단계(S810)에 이어 본 단계가 개시되는 것으로 도시되어 있으나 본 단계가 먼저 개시될 수 있으며 병렬적으로 동시에 개시될 수도 있다. Separating the phase of the external clock (S820) is a step of receiving the external clock signal and outputting a positive clock signal having the same phase as the external clock signal and an inverted clock signal having a phase opposite to the external clock signal. In this step, the inverted clock signal may have the same magnitude and period as the external clock signal but may be inverted in phase to be symmetrical with the external clock signal. In addition, although FIG. 8 illustrates that the step is started following the step of converting time information of one period of the external clock into a digital signal (S810), this step may be started first or may be simultaneously started in parallel. .

T/4 지연 펄스 신호를 생성하는 단계(S830)는 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 수신하여 상기 외부 클럭 신호의 1/4 주기에 상응하는 T/4 디지털 정보 신호를 생성하고, 상기 T/4 디지털 정보 신호를 이용하여 두 개의 T/4 지연 펄스 신호를 출력하는 단계이다. 본 단계는 상기 순환 주기 정보 신호를 4로 나눈 나머지에 따라 상기 외부 클럭 신호의 T/4 시간에 해당하는 신호에 상응하는 T/4 디지털 정보 신호를 출력하는 단계 및 상기 정 클럭 신호, 상기 반전 클럭 신호 및 상기 T/4 디지털 정보 신호를 이용하여 상기 정 클럭 신호 및 상기 반전 클럭 신호로부터 각각 T/4 시간만큼 지연된 두 개의 T/4 지연 펄스 신호를 출력하는 단계를 포함할 수 있다. 본 단계에서 상기 T/4 지연 펄스 신호는 상기 정 클럭 신호 및 반전 클럭 신호의 한 주기 내에서 상기 T/4 디지털 정보 신호에 대한 카운팅을 통하여 각각 생성될 수 있다. 또한 상기 각각의 T/4 지연 펄스 신호는 상기 정 클럭 신호 및 상기 반전 클럭 신호가 상승한 후 T/4 시간만큼 지연되어 발생하고 주기가 상기 외부 클럭의 주기와 동일한 것이 될 수 있다. Generating a T / 4 delay pulse signal (S830) receives the cyclic period information signal and the unit period information signal to generate a T / 4 digital information signal corresponding to a quarter period of the external clock signal, In this step, two T / 4 delay pulse signals are output using the T / 4 digital information signal. The step of outputting the T / 4 digital information signal corresponding to the signal corresponding to the T / 4 time of the external clock signal according to the remainder of dividing the cyclic period information signal by 4 and the positive clock signal, the inverted clock And outputting two T / 4 delay pulse signals delayed by the T / 4 time from the forward clock signal and the inverted clock signal using the signal and the T / 4 digital information signal. In this step, the T / 4 delay pulse signal may be generated by counting the T / 4 digital information signal within one period of the forward clock signal and the reverse clock signal. The T / 4 delay pulse signal may be delayed by T / 4 time after the positive clock signal and the inverted clock signal are raised, and the period may be the same as the period of the external clock.

내부 클럭 신호를 생성하는 단계(S840)는 상기 두 개의 T/4 지연 펄스 신호를 수신하여 상기 외부 클럭 신호로부터 T/4 시간만큼 지연된 내부 클럭 신호를 발생하는 단계이다. 본 단계는 상기 정 클럭 신호에 응답하는 상기 T/4 지연 펄스 신호가 발생하는 경우 상승하고 상기 반전 클럭 신호에 응답하는 상기 T/4 지연 펄스 신호가 발생하는 경우 하강하는 내부 클럭 신호를 생성하는 단계일 수 있다. 또한 상기 내부 클럭 신호는 재생부는 50%의 듀티 레이트(duty rate)를 갖고 스큐 에러(skew error)가 최소화된 것일 수 있다. Generating an internal clock signal (S840) is a step of receiving the two T / 4 delay pulse signals and generating an internal clock signal delayed by the T / 4 time from the external clock signal. The step of generating an internal clock signal that rises when the T / 4 delay pulse signal in response to the positive clock signal occurs and falls when the T / 4 delay pulse signal in response to the inverted clock signal occurs. Can be. Also, the internal clock signal may have a duty rate of 50% and minimize skew error.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 즉, 본 발명은 외부 클럭 신호로부터 1/4 주기 시간만큼 지연된 내부 클럭 신호가 발생되는 실시예에 대하여 기술되어 있으나 이는 예시적인 것으로서 다양한 지연 시간을 갖는 내부 클럭 신호가 발생될 수 있음은 당업자에게 있어 자명한 것이다. In the present invention as described above has been described by the specific embodiments, such as specific components and limited embodiments and drawings, but this is provided to help a more general understanding of the present invention, the present invention is not limited to the above embodiments. For those skilled in the art, various modifications and variations are possible from such description. That is, the present invention has been described with respect to an embodiment in which an internal clock signal delayed by a quarter cycle time is generated from an external clock signal, but this is merely an example, and it is apparent to those skilled in the art that an internal clock signal having various delay times may be generated. It is self-evident.

따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.Therefore, the spirit of the present invention should not be limited to the described embodiments, and all the things that are equivalent to or equivalent to the claims as well as the following claims will belong to the scope of the present invention. .

본 발명에 따른 지연 동기 회로는 외부 클럭 신호의 주기를 디지털 값으로 변환하고 4로 나누어 상기 외부 클럭 신호의 1/4 주기 시간 정보에 대한 디지털 정보 신호를 얻음으로써 피드백 구조 및 지연 체인 회로 없이 디지털 지연 동기 회로를 구현할 수 있어 지연 동기 회로의 면적과 소비 전력을 줄일 수 있다. 그리고 지연 클럭 신호 발생을 위해 결과적으로 외부 클럭의 1/4 주기 정보 만이 필요하므로 지연 시간을 효과적으로 제어할 수 있다. The delay synchronization circuit according to the present invention converts the period of the external clock signal into a digital value and divides it by four to obtain a digital information signal for 1/4 period time information of the external clock signal, thereby providing a digital delay without a feedback structure and a delay chain circuit. Synchronization circuits can be implemented to reduce the area and power consumption of delay synchronization circuits. As a result, only 1/4 period information of the external clock is needed to generate the delayed clock signal, thereby effectively controlling the delay time.

또한, 본 발명에 따르면 지연 동기 회로의 면적 축소에 따라 디지털 논리 장치, 중앙 처리 장치, 디램 등 메모리 장치 등의 소형화 및 고집적화를 이룰 수 있고 공정 비용과 공정 불량률이 저감되는 효과도 거둘 수 있다.In addition, according to the present invention, as the area of the delay synchronization circuit is reduced, the digital logic device, the central processing unit, and the memory device such as the DRAM can be miniaturized and highly integrated, and the process cost and the process failure rate can be reduced.

또한, 본 발명에 따르면 위상 분리기를 통하여 대칭 형태인 정 클럭 신호 및 반전 클럭 신호를 이용하여 지연 펄스를 발생시키고 내부 클럭을 생성함으로써 스큐 에러를 최소화한 내부 클럭 신호의 생성이 가능하다. In addition, according to the present invention, by generating a delay pulse and generating an internal clock using a symmetric positive clock signal and an inverted clock signal through a phase separator, an internal clock signal with minimized skew error can be generated.

또한, 별도의 듀티 싸이클 보정 회로 없이도 효과적으로 듀티레이트를 제어할 수 있고 집적 회로 내부에 클럭 신호를 공급할 수 있다. In addition, the duty rate can be effectively controlled and a clock signal can be supplied inside the integrated circuit without a separate duty cycle correction circuit.

또한, 발명에 따르면 지연 동기 회로에 있어 피드백 회로 구조가 필요하지 않으므로 듀티 에러 및 딜레이 에러를 크게 줄일 수 있고 지연 시간의 제어를 위해 별도의 지연 라인부를 필요하지 않으므로 효율적인 지연 시간 제어가 가능하다. In addition, according to the present invention, since a feedback circuit structure is not required in the delay synchronization circuit, the duty error and the delay error can be greatly reduced, and an effective delay time control is possible because a separate delay line unit is not required for controlling the delay time.

Claims (15)

외부 클럭 신호를 수신하고 상기 외부 클럭 신호의 한 주기(T)에 상응하는 디지털 신호로 변환하여, 순환 주기 정보 신호와 단위 주기 정보 신호를 출력하는 시간-디지털 변환부;A time-digital converter configured to receive an external clock signal and convert the digital clock signal into a digital signal corresponding to one period T of the external clock signal, and output a cyclic period information signal and a unit period information signal; 상기 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 동일한 위상을 가진 정 클럭 신호 및 상기 외부 클럭 신호와 반대 위상을 가진 반전 클럭 신호를 출력하는 위상 분리기;A phase separator for receiving the external clock signal and outputting a positive clock signal having the same phase as the external clock signal and an inverted clock signal having a phase opposite to the external clock signal; 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 수신하여 상기 외부 클럭 신호의 1/4 주기에 상응하는 T/4 디지털 정보 신호를 생성하고, 상기 T/4 디지털 정보 신호를 이용하여 두 개의 T/4 지연 펄스 신호를 출력하는 T/4 지연 펄스 신호 발생부; 및Receiving the cyclic period information signal and the unit period information signal to generate a T / 4 digital information signal corresponding to a quarter period of the external clock signal, two T / using the T / 4 digital information signal A T / 4 delay pulse signal generator for outputting a 4 delay pulse signal; And 상기 두 개의 T/4 지연 펄스 신호를 수신하여 상기 외부 클럭 신호로부터 T/4 시간만큼 지연된 내부 클럭 신호를 발생하는 클럭 재생부A clock regenerator for receiving the two T / 4 delay pulse signals and generating an internal clock signal delayed by the T / 4 time from the external clock signal 를 포함하는 것을 특징으로 하는 지연 동기 회로.Delay synchronization circuit comprising a. 제1항에 있어서,The method of claim 1, 상기 시간-디지털 변환부는 상기 외부 클럭 신호의 한 주기 정보를 수신하여 단위 주기 정보 신호를 출력하는 오실레이터; 및The time-digital converter comprises: an oscillator for receiving one period information of the external clock signal and outputting a unit period information signal; And 상기 단위 주기 정보 신호를 카운트하여 순환 주기 정보 신호를 발생하는 카운터A counter for counting the unit period information signal and generating a cyclic period information signal 를 포함하는 것을 특징으로 하는 지연 동기 회로.Delay synchronization circuit comprising a. 제2항에 있어서,The method of claim 2, 상기 오실레이터는 N개의 단위 지연 셀들이 순차적으로 직렬 연결되고, 상기 외부 클럭 신호가 제1 단위 지연 셀로 입력되며 제N 단위 지연 셀의 출력이 상기 카운터 및 상기 제1 단위 지연 셀로 입력되는 것을 특징으로 하는 지연 동기 회로.The oscillator is characterized in that the N unit delay cells are sequentially connected in series, the external clock signal is input to the first unit delay cell and the output of the N-th unit delay cell is input to the counter and the first unit delay cell. Delay synchronization circuit. 제3항에 있어서,The method of claim 3, 상기 N개의 단위 지연 셀은 각 단위 지연 셀마다 각각 N개의 단위 주기 정보 신호를 출력하는 것을 특징으로 하는 지연 동기 회로.And the N unit delay cells output N unit period information signals for each unit delay cell. 제4항에 있어서,The method of claim 4, wherein 상기 카운터는 상기 제N 단위 지연 셀의 출력이 하이(high)가 되는 횟수를 카운트한 상기 순환 주기 정보 신호를 발생하는 것을 특징으로 하는 지연 동기 회로.And the counter generates the cyclic period information signal counting the number of times the output of the Nth unit delay cell becomes high. 제5항에 있어서,The method of claim 5, 상기 순환 주기 정보 신호와 상기 단위 주기 정보 신호에 따라 상기 외부 클럭 신호의 주기가 디지털 값으로 변환되는 것을 특징으로 하는 지연 동기 회로.And a period of the external clock signal is converted into a digital value according to the cyclic period information signal and the unit period information signal. 제1항에 있어서,The method of claim 1, 상기 펄스 주기 신호 발생부는The pulse period signal generation unit 상기 순환 주기 정보 신호를 4로 나눈 나머지에 따라 상기 외부 클럭 신호의 T/4 시간에 해당하는 시간 정보를 T/4 디지털 정보 신호로써 출력하는 T/4 디지털 정보 생성부; 및A T / 4 digital information generator for outputting time information corresponding to T / 4 time of the external clock signal as a T / 4 digital information signal according to the remainder of dividing the cyclic period information signal by 4; And 상기 정 클럭 신호, 상기 반전 클럭 신호 및 상기 T/4 디지털 정보 신호를 이용하여 상기 정 클럭 신호 및 상기 반전 클럭 신호로부터 각각 T/4 시간만큼 지연된 두 개의 T/4 지연 펄스 신호를 출력하는 T/4 지연 펄스 생성부.T / which outputs two T / 4 delayed pulse signals delayed by T / 4 hours from the forward clock signal and the inverted clock signal by using the forward clock signal, the inverted clock signal, and the T / 4 digital information signal. 4 Delay pulse generator. 제7항에 있어서, The method of claim 7, wherein 상기 T/4 지연 펄스 신호는 상기 정 클럭 신호 및 반전 클럭 신호의 한 주기 내에서 상기 T/4 디지털 정보 신호에 대한 카운팅을 통하여 각각 생성된 것을 특징으로 하는 지연 동기 회로.And the T / 4 delay pulse signal is generated through counting the T / 4 digital information signal within one period of the forward clock signal and the reverse clock signal. 제1항에 있어서,The method of claim 1, 상기 클럭 재생부는 상기 정 클럭 신호에 응답하는 상기 T/4 지연 펄스 신호가 발생하는 경우 상승하고 상기 반전 클럭 신호에 응답하는 상기 T/4 지연 펄스 신호가 발생하는 경우 하강하는 내부 클럭 신호를 생성하는 것을 특징으로 하는 지 연 동기 회로.The clock reproducing unit generates an internal clock signal that rises when the T / 4 delay pulse signal in response to the positive clock signal is generated and falls when the T / 4 delay pulse signal in response to the inverted clock signal is generated. Delay synchronous circuit, characterized in that. 외부 클럭 신호를 수신하고 상기 외부 클럭 신호의 한 주기(T)에 상응하는 디지털 신호로 변환하여, 순환 주기 정보 신호와 단위 주기 정보 신호를 출력하는 단계;Receiving an external clock signal and converting the external clock signal into a digital signal corresponding to one period T of the external clock signal, and outputting a cyclic period information signal and a unit period information signal; 상기 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 동일한 위상을 가진 정 클럭 신호 및 상기 외부 클럭 신호와 반대 위상을 가진 반전 클럭 신호를 출력하는 위상 분리 단계;A phase separation step of receiving the external clock signal and outputting a positive clock signal having the same phase as the external clock signal and an inverted clock signal having a phase opposite to the external clock signal; 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 수신하여 상기 외부 클럭 신호의 1/4 주기에 상응하는 T/4 디지털 정보 신호를 생성하고, 상기 T/4 디지털 정보 신호를 이용하여 두 개의 T/4 지연 펄스 신호를 출력하는 단계; 및Receiving the cyclic period information signal and the unit period information signal to generate a T / 4 digital information signal corresponding to a quarter period of the external clock signal, two T / using the T / 4 digital information signal Outputting a 4 delay pulse signal; And 상기 두 개의 T/4 지연 펄스 신호를 수신하여 상기 외부 클럭 신호로부터 T/4 시간만큼 지연된 내부 클럭 신호를 발생하는 단계Receiving the two T / 4 delay pulse signals and generating an internal clock signal delayed by the T / 4 time from the external clock signal; 를 포함하는 것을 특징으로 지연 동기 방법.Delay synchronization method comprising a. 제10항에 있어서,The method of claim 10, 상기 순환 주기 정보 신호와 단위 주기 정보 신호를 출력하는 단계는The outputting of the cyclic period information signal and the unit period information signal may include N개의 단위 지연 셀들이 순차적으로 직렬 연결된 오실레이터로 상기 외부 클럭 신호의 한 주기 정보를 수신하여 N개의 단위 지연 셀들 각각 단위 주기 정보 신호를 출력하는 단계; 및Receiving one period information of the external clock signal with an oscillator in which N unit delay cells are serially connected and outputting a unit period information signal for each of the N unit delay cells; And 상기 제N 단위 지연 셀의 출력이 하이(high)가 되는 횟수를 카운트한 순환 주기 정보 신호를 발생하는 단계Generating a cyclic period information signal counting the number of times the output of the Nth unit delay cell is high; 를 포함하는 것을 특징으로 하는 지연 동기 방법.Delay synchronization method comprising a. 제10항 있어서,The method of claim 10, 두 개의 T/4 지연 펄스 신호를 출력하는 단계는Outputting two T / 4 delay pulse signals 상기 순환 주기 정보 신호를 4로 나눈 나머지에 따라 상기 외부 클럭 신호의 T/4 시간에 해당하는 신호에 상응하는 T/4 디지털 정보 신호를 출력하는 단계; 및Outputting a T / 4 digital information signal corresponding to a signal corresponding to a T / 4 time of the external clock signal according to the remainder of dividing the cyclic period information signal by 4; And 상기 정 클럭 신호, 상기 반전 클럭 신호 및 상기 T/4 디지털 정보 신호를 이용하여 상기 정 클럭 신호 및 상기 반전 클럭 신호로부터 각각 T/4 시간만큼 지연된 두 개의 T/4 지연 펄스 신호를 출력하는 단계Outputting two T / 4 delay pulse signals delayed by the T / 4 time from the forward clock signal and the reverse clock signal by using the forward clock signal, the inverted clock signal, and the T / 4 digital information signal; 를 포함하는 것을 특징으로 하는 외부 클럭 신호로부터 T/4 시간만큼 지연된 클럭 동기 방법.The clock synchronization method delayed by T / 4 hours from an external clock signal, characterized in that it comprises a. 제10항 있어서,The method of claim 10, 상기 T/4 지연 펄스 신호는 상기 정 클럭 신호 및 반전 클럭 신호의 한 주기 내에서 상기 T/4 디지털 정보 신호에 대한 카운팅을 통하여 각각 생성된 것을 특징으로 하는 외부 클럭 신호로부터 T/4 시간만큼 지연된 클럭 동기 방법.The T / 4 delay pulse signal is generated by counting the T / 4 digital information signal within one period of the forward clock signal and the inverted clock signal, respectively. Clock Synchronization Method. 제10항에 있어서,The method of claim 10, 상기 각각의 T/4 지연 펄스 신호는 상기 정 클럭 신호 및 상기 반전 클럭 신호가 상승한 시점으로부터 각각 T/4 시간만큼 지연되어 발생하고 주기가 상기 외부 클럭의 주기와 동일한 것을 특징으로 하는 외부 클럭 신호로부터 T/4 시간만큼 지연된 클럭 동기 방법.The respective T / 4 delay pulse signals are generated by being delayed by T / 4 time from the time when the positive clock signal and the inverted clock signal rise, and the period is the same as that of the external clock. Clock synchronization method delayed by T / 4 hours. 제10항에 있어서,The method of claim 10, 내부 클럭 신호를 발생하는 단계는 Generating an internal clock signal 상기 정 클럭 신호에 응답하는 상기 T/4 지연 펄스 신호가 발생하는 경우 상승하고 상기 반전 클럭 신호에 응답하는 상기 T/4 지연 펄스 신호가 발생하는 경우 하강하는 내부 클럭 신호를 생성하는 것을 특징으로 하는 외부 클럭 신호로부터 T/4 시간만큼 지연된 클럭 동기 방법.And generate an internal clock signal that rises when the T / 4 delay pulse signal in response to the positive clock signal occurs and falls when the T / 4 delay pulse signal in response to the inverted clock signal occurs. A clock synchronization method delayed by an external clock signal by T / 4 hours.
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