KR101039117B1 - Frequency responding circuit - Google Patents

Frequency responding circuit Download PDF

Info

Publication number
KR101039117B1
KR101039117B1 KR1020100025540A KR20100025540A KR101039117B1 KR 101039117 B1 KR101039117 B1 KR 101039117B1 KR 1020100025540 A KR1020100025540 A KR 1020100025540A KR 20100025540 A KR20100025540 A KR 20100025540A KR 101039117 B1 KR101039117 B1 KR 101039117B1
Authority
KR
South Korea
Prior art keywords
data
signal
period
oscillating
generating
Prior art date
Application number
KR1020100025540A
Other languages
Korean (ko)
Inventor
남장진
전용원
Original Assignee
주식회사 티엘아이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 티엘아이 filed Critical 주식회사 티엘아이
Priority to KR1020100025540A priority Critical patent/KR101039117B1/en
Application granted granted Critical
Publication of KR101039117B1 publication Critical patent/KR101039117B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

PURPOSE: A frequency responding circuit is provided to generate a clock drive signal which is transited after half period of the internal clock signal in comparison with a periodic trigger signal. CONSTITUTION: An input block(100) receives a period signal and a trigger signal. The input block generates an oscillating enable signal. An oscillating block(200) comprises an oscillator The oscillator is composed of a plurality of inverting devices. The oscillating block generates state indication data and an instance vibration signal. A clock drive generation block(300) counts the frequency of the instance vibration signal. The clock drive generation block generates digital periodic data. A control data generation block(400) generates control data which is depend on the state indication data.

Description

주기 응답 회로{Frequency Responding Circuit}Periodic Responding Circuit {Frequency Responding Circuit}

본 발명은 신호 응답 회로에 관한 것으로서, 특히 내부 클락 발생장치에서 내부 클락 신호를 발생하기 위하여 사용되는 주기 응답 회로에 관한 것이다.
The present invention relates to a signal response circuit, and more particularly, to a periodic response circuit used for generating an internal clock signal in an internal clock generator.

일반적으로, 반도체 칩은 내부의 다양한 신호들을 하나의 기준 시간으로 제어하여, 외부에서 제공되는 데이터 신호가 적절히 처리되도록 하기 위하여 내부 클락 신호를 사용한다. 그리고, 이러한 또한 내부 클락 신호를 생성하는 내부 클락 발생장치가 내장된다. In general, a semiconductor chip uses an internal clock signal to control various signals therein in one reference time so that an externally provided data signal is properly processed. In addition, an internal clock generator for generating an internal clock signal is also included.

한편, 최근의 내부 클락 발생장치는 외부와 송수신되는 신호를 축소하고, 또한 초기의 안정화에 소요되는 시간을 줄이기 위하여, 주기 응답 회로를 이용하여 내부 클락 신호를 생성하는 기술이 개발되고 있다. 이때, 상기 주기 응답 회로는 외부에서 내부 클락 신호의 주기에 대한 정보를 수신하여 디지털 주기 데이터로 생성한다. 이후, 상기 주기 응답 회로는 상기 디지털 주기 데이터를 이용하여 입력 데이터의 천이에 대하여 응답하는 클락 구동 신호를 발생한다.On the other hand, in recent years, the internal clock generator has been developed a technology for generating an internal clock signal using a cycle response circuit in order to reduce the signal transmitted and received to the outside, and also to reduce the time required for the initial stabilization. At this time, the period response circuit receives information on the period of the internal clock signal from the outside to generate digital period data. Thereafter, the period response circuit generates a clock driving signal that responds to a transition of input data using the digital period data.

이 경우, 상기 클락 구동 신호가 주기 트리거 신호로 사용되는 상기 입력 데이터의 천이에 대하여, 상기 내부 클락 신호의 반주기에 해당하는 시간의 경과 후에 천이하도록 하는 것이 매우 중요하다.
In this case, it is very important to make the transition of the input data in which the clock driving signal is used as a periodic trigger signal after a time corresponding to a half period of the internal clock signal elapses.

본 발명의 목적은 내부 클락 발생장치에 사용되는 주기 응답 회로로서, 주기 트리거 신호에 대하여 상기 내부 클락 신호의 반주기에 해당하는 시간의 경과 후에 천이하는 클락 구동 신호를 발생하는 주기 응답 회로를 제공하는 데 있다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a periodic response circuit for generating a clock driving signal that transitions after a period of time corresponding to a half period of the internal clock signal with respect to a periodic trigger signal. have.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 주기 응답 회로에 관한 것이다. 본 발명의 주기 응답 회로는 주기 응답 회로는 주기 정보 신호 및 주기 트리거 신호를 수신하며, 오실레이팅 인에이블 신호를 발생하는 입력 블락으로서, 상기 오실레이팅 인에이블 신호는 주기 확인 모드에서는 주기 확장 신호에 연동되며, 내부 클락 발생모드에서는 주기 트리거 신호에 연동되는 상기 입력 블락으로서, 상기 주기 확장 신호는 상기 주기 정보 신호에 대하여 주기가 n(여기서, n은 2i이고, i는 0 이상의 정수임)배로 확장되는 상기 입력 블락; 기준 인버팅 소자를 포함하는 복수개의 인버팅 소자들로 구성되는 오실레이터를 포함하며, 주기적으로 진동하는 상태 표시 데이터들 및 거시 진동 신호를 발생하는 오실레이팅 블락으로서, 상기 오실레이터는 상기 오실레이팅 인에이블 신호에 응답하여 인에이블되며, 상기 기준 인버팅 소자의 출력신호는 제어 데이터들에 의하여 개시 상태로 제어되고, 상기 상태 표시 데이터들은 각각 상기 인버팅 소자들의 출력신호에 따른 논리상태를 가지며, 상기 거시 진동 신호는 상기 기준 인버팅 소자의 출력신호에 따른 논리상태를 가지는 상기 오실레이팅 블락; 상기 주기 확인모드에서는 상기 거시 진동 신호의 진동수를 카운팅하여 디지털 주기 데이터를 생성하며, 상기 내부 클락 발생모드에서는 조절 주기 데이터에 상응하는 진동수의 상기 거시 진동 신호에 응답하는 클락 구동 신호를 발생하는 클락 구동 발생 블락으로서, 상기 조절 주기 데이터는 상기 디지털 주기 데이터를 n으로 나눈 몫에 상응하는 상기 클락 구동 발생블락; 및 상기 상태 표시 데이터들에 의존하는 상기 제어 데이터들을 생성하는 제어 데이터 생성블락으로서, 상기 제어 데이터들은 상기 상태 표시 데이터들에 따르는 상기 제어 데이터 생성블락을 구비한다.
One aspect of the present invention for achieving the above technical problem relates to a cycle response circuit. In the periodic response circuit of the present invention, the periodic response circuit receives a periodic information signal and a periodic trigger signal, and is an input block for generating an oscillating enable signal, wherein the oscillating enable signal is linked to a periodic extension signal in a periodic confirmation mode. In the internal clock generation mode, as the input block linked to the periodic trigger signal, the period extension signal has a period of n times (where n is 2 i and i is an integer of 0 or more) with respect to the period information signal. The input block; An oscillator comprising a plurality of inverting elements including a reference inverting element, wherein the oscillating block generates periodic indications of oscillating status and macroscopic vibration signals, wherein the oscillator is the oscillating enable signal. Is enabled in response to the output signal of the reference inverting element being controlled to a starting state by control data, wherein the state display data has a logic state according to the output signal of the inverting elements, respectively, A signal comprising: the oscillating block having a logic state in accordance with an output signal of the reference inverting element; In the period checking mode, the digital frequency data is generated by counting the frequency of the macroscopic vibration signal, and in the internal clock generation mode, the clock driving generating the clock driving signal in response to the macroscopic vibration signal of the frequency corresponding to the control period data Wherein the adjustment period data comprises: the clock drive generation block corresponding to a quotient of dividing the digital period data by n; And a control data generation block for generating the control data depending on the status indication data, wherein the control data includes the control data generation block in accordance with the status indication data.

본 발명의 주기 응답 회로에 의하면, 외부에서 제공되는 내부 클락 신호의 주기에 대한 정보를 가지는 주기 정보 신호로부터 주기 디지털 데이터가 확인되며, 이후 입력 데이터 등이 사용될 수 있는 주기 트리거 신호에 대하여 상기 내부 클락 신호의 반주기에 해당하는 시간의 경과 후에 천이하는 클락 구동 신호가 발생된다.According to the periodic response circuit of the present invention, the periodic digital data is checked from the periodic information signal having information on the period of the internal clock signal provided from the outside, and then the internal clock with respect to the periodic trigger signal for which input data or the like can be used. A clock driving signal is generated which transitions after the time corresponding to the half period of the signal.

이에 따라, 본 발명의 주기 응답 회로를 채용하는 내부 클락 발생회로에서는, 의도한 주기에 근접하는 주기를 가지는 내부 클락 신호가 생성된다.
Accordingly, in the internal clock generation circuit employing the period response circuit of the present invention, an internal clock signal having a period close to the intended period is generated.

본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 주기 응답 회로를 나타내는 도면이다.
도 2는 도 1의 오실레이팅 블락을 구체적으로 나타내는 도면이다.
도 3은 도 1의 클락 구동 발생블락을 구체적으로 나타내는 도면이다.
도 4는 도 1의 미시 확인부를 구체적으로 나타내는 도면이다.
도 5는 도 1의 제어 데이터 생성부를 구체적으로 나타내는 도면이다.
도 6은 도 5의 미시 조절 생성 유닛을 더욱 자세히 나타내는 도면이다.
도 7은 본 발명의 주기 응답 회로에서의 주기 확인 모드의 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 주기 응답 회로에서의 내부 클락 발생 모드의 동작을 설명하기 위한 도면이다.
A brief description of each drawing used in the present invention is provided.
1 is a diagram illustrating a periodic response circuit according to an exemplary embodiment of the present invention.
FIG. 2 is a diagram illustrating the oscillating block of FIG. 1 in detail.
3 is a diagram illustrating the clock driving generation block of FIG. 1 in detail.
4 is a view illustrating in detail the micro confirmation unit of FIG. 1.
5 is a diagram illustrating in detail the control data generator of FIG. 1.
FIG. 6 illustrates the micro adjustment generating unit of FIG. 5 in more detail.
7 is a view for explaining the operation of the period confirmation mode in the period response circuit of the present invention.
8 is a view for explaining the operation of the internal clock generation mode in the cycle response circuit of the present invention.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.For a better understanding of the present invention and its operational advantages, and the objects attained by the practice of the present invention, reference should be made to the accompanying drawings, which illustrate preferred embodiments of the invention, and the accompanying drawings. In understanding each of the figures, it should be noted that like parts are denoted by the same reference numerals whenever possible. Incidentally, detailed descriptions of well-known functions and configurations that are determined to unnecessarily obscure the subject matter of the present invention are omitted.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써, 본 발명을 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일실시예에 따른 주기 응답 회로를 나타내는 도면이다. 본 발명의 주기 응답 회로는 클락 구동 신호(XCKD)를 생성한다. 이때, 상기 클락 구동 신호(XCKD)는 본 발명의 주기 응답 회로를 채용하는 내부 클락 발생장치에서 내부클락신호를 생성하기 위한 하나의 신호로 사용될 수 있다.1 is a diagram illustrating a periodic response circuit according to an exemplary embodiment of the present invention. The periodic response circuit of the present invention generates the clock drive signal XCKD. In this case, the clock driving signal XCKD may be used as one signal for generating the internal clock signal in the internal clock generator that employs the periodic response circuit of the present invention.

도 1을 참조하면, 본 발명의 주기 응답 회로는 입력 블락(100), 오실레이팅 블락(200), 클락 구동 발생블락(300) 및 제어 데이터 생성블락(400)을 구비한다.Referring to FIG. 1, the periodic response circuit of the present invention includes an input block 100, an oscillating block 200, a clock driving generation block 300, and a control data generation block 400.

상기 입력 블락(100)은 주기 정보 신호(XFM) 및 주기 트리거 신호(XTR)를 수신하며, 오실레이팅 인에이블 신호(/XEN)를 발생한다. 이때, 상기 주기 정보 신호(XFM)는 본 발명의 주기 응답 회로를 채용하는 반도체 칩의 내부 클락 신호의 주기에 대한 정보를 포함하며, 상기 주기 트리거 신호(XTR)는 입력 데이터 등의 천이에 응답하는 신호이다.The input block 100 receives a periodic information signal XFM and a periodic trigger signal XTR and generates an oscillating enable signal / XEN. In this case, the period information signal XFM includes information on the period of the internal clock signal of the semiconductor chip employing the period response circuit of the present invention, and the period trigger signal XTR responds to a transition of input data or the like. It is a signal.

한편, 본 명세서에서는, 상기 주기 정보 신호(XFM) 및 주기 트리거 신호(XTR)는 서로 별개의 신호인 것으로 도시되었다. 그러나, 상기 주기 정보 신호(XFM) 및 상기 주기 트리거 신호(XTR)는 하나의 입력 데이터에 연동되는 신호 또는 동일한 신호로 구현될 수도 있다.Meanwhile, in the present specification, the period information signal XFM and the period trigger signal XTR are illustrated as separate signals. However, the period information signal XFM and the period trigger signal XTR may be implemented as a signal interworking with one input data or the same signal.

계속 도 1을 참조하면, 상기 오실레이팅 인에이블 신호(/XEN)는 모드 선택 신호(XMOD)가 "H"로 되는 주기 확인 모드에서는 주기 확장 신호(XER)에 연동되며, 모드 선택 신호(XMOD)가 "L"로 되는 내부 클락 발생모드에서는 주기 트리거 신호(XTR)에 연동된다. 이때, 상기 주기 확장 신호(XER)는 상기 주기 정보 신호(XFM)에 대하여 주기가 n배로 확장되는 신호이다. 여기서, n은 2i이고, i는 0 이상의 정수이다. 만약, 상기 n이 '1'인 경우에는, 상기 주기 확장 신호(XER)는 상기 주기 정보 신호(XFM)와 동일한 신호일 수 있다. 본 명세서에서는, 상기 n이 '2'인 실시예가 대표적으로 도시되고 기술된다.Referring to FIG. 1, the oscillating enable signal / XEN is linked to the period extension signal XER in the period checking mode in which the mode selection signal XMOD becomes "H", and the mode selection signal XMOD. Is interlocked with the periodic trigger signal XTR in the internal clock generation mode where " L " In this case, the period extension signal XER is a signal in which a period is extended by n times with respect to the period information signal XFM. Where n is 2 i and i is an integer of 0 or greater. If n is '1', the period extension signal XER may be the same signal as the period information signal XFM. In this specification, an embodiment in which n is '2' is representatively shown and described.

바람직하기로는, 상기 입력 블락(100)은 주기 확장부(110) 및 입력 선택부(120)를 구비한다. 상기 주기 확장부(110)는 상기 주기 정보 신호(XFM)의 주기를 n배(본 실시예에서는, 2배) 확장하여 상기 주기 확장신호(XER)를 생성한다. 그리고, 상기 선택 입력부(120)는 상기 주기 확인 모드에서는 상기 주기 확장 신호(XER)를 반전하여 상기 오실레이팅 인에이블 신호(/XEN)로 발생하며, 상기 내부 클락 발생모드에서는 상기 주기 트리거 신호(XTR)를 반전하여 상기 오실레이팅 인에이블 신호(/XEN)로 발생한다.Preferably, the input block 100 includes a periodic expansion unit 110 and an input selection unit 120. The period extension unit 110 expands the period of the period information signal XFM by n times (in this embodiment, 2 times) to generate the period extension signal XER. The selection input unit 120 inverts the period extension signal XER in the period checking mode to generate the oscillating enable signal / XEN, and in the internal clock generation mode, the period trigger signal XTR. ) Is generated by the oscillating enable signal / XEN.

상기 오실레이팅 블락(200)은 상기 오실레이팅 인에이블 신호(/XEN)와 제어 데이터들(HD<0:4>)을 수신하며, 상태 표시 데이터들(TD<0:4>) 및 거시 진동 신호(XCT)를 발생한다. 이때, 상기 주기 확인 모드에서는, 상기 상태 표시 데이터들(TD<0:4>) 및 상기 거시 진동 신호(XCT)가 주기적으로 진동되며, 상기 내부 클락 발생모드에서는, 상기 거시 진동 신호(XCT)가 주기적으로 진동된다.The oscillating block 200 receives the oscillating enable signal / XEN and control data HD <0: 4>, and status indication data TD <0: 4> and a macro vibration signal. (XCT) occurs. At this time, in the period checking mode, the status display data TD <0: 4> and the macroscopic vibration signal XCT are periodically vibrated, and in the internal clock generation mode, the macroscopic vibration signal XCT is It vibrates periodically.

도 2는 도 1의 오실레이팅 블락(200)을 구체적으로 나타내는 도면이다. 도 2를 참조하면, 상기 오실레이팅 블락(200)은 오실레이터(210), 오실레이팅 제어부(220), 오실레이팅 래치부(230) 및 선택 출력부(240)를 구비한다.FIG. 2 is a diagram illustrating the oscillating block 200 of FIG. 1 in detail. Referring to FIG. 2, the oscillating block 200 includes an oscillator 210, an oscillating control unit 220, an oscillating latch unit 230, and a selection output unit 240.

상기 오실레이터(210)는 '기준 인버팅 소자'를 포함하는 복수개의 인버팅 소자들(211a 내지 211e)을 구비한다. 본 실시예에서는, 맨 왼쪽의 인버팅 소자(211a)가 '기준 인버팅 소자'이다.The oscillator 210 includes a plurality of inverting elements 211a to 211e including a 'reference inverting element'. In this embodiment, the leftmost inverting element 211a is a 'reference inverting element'.

상기 오실레이터(210)는 셋팅 데이터들(SD<0:4>)을 수신하고, 진동 데이터들(QD<0:4>)을 발생한다. 이때, 상기 셋팅 데이터들(SD<0:4>)은 상기 기준 인버팅 소자(211a)의 출력신호(212a)를 '개시 상태'로 제어한다. 즉, 상기 셋팅 데이터들(SD<0:4>)은 상기 주기 확인 모드에서, 상기 오실레이터 인에이블 신호(/XEN)가 "H"의 비활성화 상태일때, '<0,1,1,1,1>'로 셋팅되어, 상기 기준 인버팅 소자(211a)의 출력신호(212a)를 "H"로 제어한다. The oscillator 210 receives setting data SD <0: 4> and generates vibration data QD <0: 4>. In this case, the setting data SD <0: 4> control the output signal 212a of the reference inverting element 211a to an 'start state'. That is, the setting data SD <0: 4> is '<0,1,1,1,1' when the oscillator enable signal / XEN is in an inactive state of “H” in the period checking mode. > ', The output signal 212a of the reference inverting element 211a is controlled to &quot; H ".

그리고, 상기 진동 데이터들(QD<0:4>)은 각자에 대응하는 인버팅 소자(211a 내지 211b)의 출력신호(212a 내지 212b)의 반전신호에 따른 논리 상태를 가진다.The vibration data QD <0: 4> have a logic state corresponding to the inverted signals of the output signals 212a to 212b of the inverting elements 211a to 211b corresponding to the vibration data QD <0: 4>.

상기 오실레이팅 제어부(220)는 상기 오실레이팅 인에이블 신호(/XEN)의 "H"로의 활성화에 의해 인에이블되어, 제어 데이터들(HD<0:4>)에 상응하는 상기 셋팅 데이터들(SD<0:4>)을 발생한다.The oscillating control unit 220 is enabled by activation of the oscillating enable signal / XEN to " H ", so that the setting data SD corresponding to control data HD <0: 4>. <0: 4>).

결과적으로, 상기 오실레이터(210)는 상기 오실레이팅 인에이블 신호(/XEN)의 "L"로의 활성화에 응답하여 인에이블된다. 그리고, 상기 기준 인버팅 소자(211a)의 출력신호(212a)는 제어 데이터들(HD<0:4>)에 의하여 "H"의 '개시 상태'에서 오실레이션이 진행된다.As a result, the oscillator 210 is enabled in response to activation of the oscillating enable signal / XEN to " L ". The output signal 212a of the reference inverting element 211a undergoes oscillation in the 'start state' of 'H' by the control data HD <0: 4>.

본 실시예에서, 상기 제어 데이터들(HD)의 번호순서는 셋팅 데이터들(SD), 진동 데이터들(QD) 및 상태 표시 데이터들(TD)의 번호순서와 차이점이 있다. 즉, 상기 제어 데이터들(HD)는 상기 기준 인버팅 소자(211a)를 기준으로 n번째(본 실시예에서는, '2번째') 이전의 인버팅 소자들마다 <1>, <2>, <3>, <4>의 순서로 번호가 부여된다. 반면에, 셋팅 데이터들(SD), 진동 데이터들(QD) 및 상태 표시 데이터들(TD)은 상기 기준 인버팅 소자(211a)를 기준으로 n번째(본 실시예에서는, '2번째' 이후의 인버팅 소자들마다 <1>, <2>, <3>, <4>의 순서로 번호가 부여된다. 이는 상기 내부 클락 발생 모드에서 발생되는 클락 구동 신호(XCKD)의 동작 타이밍을 미시적으로 조절하기 위한 것이다.In the present embodiment, the number order of the control data HD is different from the number order of the setting data SD, the vibration data QD, and the status display data TD. That is, the control data HD is <1>, <2>, <for each inverting element before the nth ('second' in this embodiment) based on the reference inverting element 211a. The numbers are given in the order of 3> and <4>. On the other hand, the setting data SD, the vibration data QD, and the status indication data TD are based on the reference inverting element 211a based on the nth (in this embodiment, after the 'second'). Each inverting element is numbered in the order of <1>, <2>, <3>, and <4>, which micro-controls the operation timing of the clock driving signal XCKD generated in the internal clock generation mode. It is to.

상기 오실레이팅 래치부(230)는 모드 선택 신호(XMOD)가 "H"로 되는 상기 주기 확인 모드에서, 상기 오실레이팅 인에이블 신호(/XEN)의 "H"로의 비활성화에 응답하여, 상기 진동 데이터(QD<0:4>)의 반전 데이터를 래치하여 상기 상태 표시 데이터들(TD<0:4>)을 발생한다.The oscillating latch unit 230 responds to the deactivation of the oscillating enable signal / XEN to " H " in the period checking mode in which the mode selection signal XMOD becomes " H " The inversion data of (QD <0: 4>) is latched to generate the state display data TD <0: 4>.

상기 선택 출력부(240)는 거시 진동 신호(XCT)를 발생한다. 이때, 상기 거시 진동 신호(XCT)는 상기 기준 인버팅 소자(211a)의 출력신호(212a)에 따른 논리상태를 가진다. 구체적으로, 상기 거시 진동 신호(XCT)는 주기 확인 모드에서는 상기 기준 인버팅 소자(211a)에 대응하는 상기 상태 표시 데이터(TD<0>)에 연동되며, 내부 클락 발생모드에서는 상기 기준 인버팅 소자(211a)에 대응하는 상기 진동 데이터(QD<0>)에 연동된다.The selection output unit 240 generates a macro vibration signal XCT. In this case, the macroscopic vibration signal XCT has a logic state according to the output signal 212a of the reference inverting element 211a. Specifically, the macroscopic vibration signal XCT is linked to the state display data TD <0> corresponding to the reference inverting element 211a in the period checking mode, and the reference inverting element in the internal clock generation mode. It is linked to the vibration data QD <0> corresponding to 211a.

다시 도 1을 참조하면, 상기 클락 구동 발생블락(300)은, 상기 주기 확인모드에서는, 상기 거시 진동 신호(XCT)의 진동수를 카운팅하여 디지털 주기 데이터(TDIG)를 생성한다. 또한, 상기 클락 구동 발생블락(300)은, 상기 내부 클락 발생모드에서는, 조절 주기 데이터(CTD)에 상응하는 진동수의 상기 거시 진동 신호(XCT)에 응답하는 클락 구동 신호(XCKD)를 발생한다. 이때, 상기 조절 주기 데이터(CTD)는 상기 디지털 주기 데이터(TDIG)를 n으로 나눈 몫에 상응한다. 그리고, 상기 디지털 주기 데이터(TDIG)를 n으로 나눈 나머지에 상응하는 캐리 데이터(DCAR)는 상기 제어 데이터 생성블락(400)에 제공된다.Referring to FIG. 1 again, the clock driving generation block 300 generates digital period data TDIG by counting the frequency of the macroscopic vibration signal XCT in the period checking mode. In addition, the clock driving generation block 300 generates the clock driving signal XCKD in response to the macroscopic vibration signal XCT having a frequency corresponding to the control period data CTD in the internal clock generation mode. In this case, the adjustment period data CTD corresponds to the quotient of dividing the digital period data TDIG by n. The carry data DCAR corresponding to the remainder obtained by dividing the digital period data TDIG by n is provided to the control data generation block 400.

도 3은 도 1의 클락 구동 발생블락(300)을 구체적으로 나타내는 도면이다. 도 3을 참조하면, 상기 클락 구동 발생블락(300)은 카운팅 수단(310), 데이터 처리수단(320), 비교확인수단(330) 및 클락 구동 발생수단(340)을 구비한다.3 is a diagram illustrating the clock driving generation block 300 of FIG. 1 in detail. Referring to FIG. 3, the clock driving generation block 300 includes a counting means 310, a data processing means 320, a comparison checking means 330, and a clock driving generating means 340.

상기 카운팅 수단(310)은 상기 거시 진동 신호(XCT)의 "H"로의 활성화를 카운팅하여 거시 카운팅 데이터(LCNT)를 생성한다. 이때, 상기 카운팅 수단(310)은 상기 오실레이팅 인에이블 신호(/XEN)의 "L"로의 활성화에 응답하여, 상기 거시 카운팅 데이터(LCNT)를 <0000>으로 리셋한 후, 카운팅을 진행한다. 또한, 상기 카운팅 수단(310)은 상기 오실레이팅 인에이블 신호(/XEN)의 "L"로의 활성화 이전에 리셋되도록 구현될 수도 있다.The counting means 310 counts the activation of the macroscopic vibration signal XCT to " H " to generate the macro counting data LCNT. At this time, the counting means 310 resets the macro counting data LCNT to &lt; 0000 &gt; in response to activation of the oscillating enable signal / XEN to &quot; L &quot; and then counts. In addition, the counting means 310 may be implemented to be reset prior to activation of the oscillating enable signal / XEN to " L ".

상기 데이터 처리 수단(320)은 상기 모드 선택 신호(XMOD)가 "H"로 되는 상기 주기 확인 모드에서 상기 오실레이팅 인에이블 신호(/XEN)의 "L"로의 활성화에 응답하여, 리셋된다. 그리고, 상기 데이터 처리수단(320)은 상기 주기 확인 모드에서 상기 오실레이팅 인에이블 신호(/XEN)의 "H"로의 비활성화에 응답하여 상기 거시 카운팅 데이터(LCNT)를 상기 디지털 주기 데이터(TDIG)로 확인하여 저장한다. 또한, 상기 데이터 처리수단(320)은 상기 디지털 주기 데이터(TDIG)를 연산처리하여 상기 조절 주기 데이터(CTD)를 생성한다.The data processing means 320 is reset in response to the activation of the oscillating enable signal / XEN to "L" in the period confirmation mode in which the mode selection signal XMOD becomes "H". The data processing unit 320 converts the macro counting data LCNT into the digital period data TDIG in response to deactivation of the oscillating enable signal / XEN to " H " in the period checking mode. Confirm and save. In addition, the data processing unit 320 generates the adjustment period data CTD by processing the digital period data TDIG.

상기 데이터 처리수단(320)은 구체적으로 레지스터(321) 및 쉬프터(323)를 구비한다. 상기 레지스터(321) 및 상기 쉬프터(323)는 상기 주기 확인 모드에서 상기 오실레이팅 인에이블 신호(/XEN)의 "L"로의 활성화에 응답하여 리셋된다. 그리고, 상기 레지스터(321)는 상기 주기 확인 모드에서 상기 오실레이팅 인에이블 신호(/XEN)의 "H"로의 비활성화에 응답하여 상기 거시 카운팅 데이터(LCNT)를 상기 디지털 주기 데이터(TDIG)로 확인한다. 이때, 상기 쉬프터(323)는 상기 디지털 주기 데이터(TDIG)의 비트값들 각각을 i비트(본 실시예에서는, '1비트')씩 하위 비트로 쉬프팅하여 상기 조절 주기 데이터(CTD)를 발생한다. 예를 들어, 4비트로 구성되는 상기 디지털 주기 데이터(TDIG)의 비트값이 <0011>이라 가정하자. 이때, '1비트'씩 하위 비트로 쉬프팅하면, 상기 조절 주기 데이터(CTD)의 비트값은 <0001>로 된다. 그리고, 상기 디지털 주기 데이터(TDIG)의 최하위 비트값인 <1>은 캐리 테이터(DCAR)로 된다.Specifically, the data processing unit 320 includes a register 321 and a shifter 323. The register 321 and the shifter 323 are reset in response to the activation of the oscillating enable signal / XEN to " L " in the period checking mode. The register 321 confirms the macro counting data LCNT as the digital period data TDIG in response to the deactivation of the oscillating enable signal / XEN to " H " in the period checking mode. . In this case, the shifter 323 shifts each of the bit values of the digital period data TDIG into lower bits by i bits ('1 bit' in this embodiment) to generate the adjustment period data CTD. For example, assume that the bit value of the digital period data TDIG composed of 4 bits is <0011>. At this time, when shifting by the lower bits by '1 bit', the bit value of the control period data (CTD) is <0001>. The lowest bit value <1> of the digital period data TDIG becomes a carrier DCAR.

상기 비교확인수단(330)은 상기 모드 선택 신호(XMOD)가 "L"로 되는 내부 클락 발생모드에서, 상기 거시 진동 신호(XCT)의 "L"로의 비활성화 시점마다 상기 거시 카운팅 데이터(LCNT)를 상기 조절 주기 데이터(CTD)와 비교하여, 비교 확인 신호(XCOM)를 발생한다. 이때, 상기 비교 확인 신호(XCOM)는 상기 조절 주기 데이터(CTD)에 일치하는 상기 거시 카운팅 데이터(LCNT)에 응답하여 "H"로 활성화된다.The comparison checking means 330 performs the macro counting data LCNT every time when the macro vibration signal XCT is deactivated to “L” in the internal clock generation mode in which the mode selection signal XMOD becomes “L”. The comparison confirmation signal XCOM is generated in comparison with the adjustment period data CTD. At this time, the comparison confirmation signal (XCOM) is activated as "H" in response to the macro counting data (LCNT) corresponding to the adjustment period data (CTD).

상기 클락 구동 발생수단(340)은 상기 거시 진동 신호(XCT) 및 상기 비교 확인 신호(XCOM)를 수신하며, 상기 클락 구동 신호(XCKD)를 발생한다. 상기 클락 구동 신호(XCKD)는 상기 비교 확인 신호(XCOM)의 "H"의 활성화 상태에서 발생되는 상기 거시 진동 신호(XCT)의 "H"로의 활성화에 "H"로 응답한다.The clock driving generating unit 340 receives the macroscopic vibration signal XCT and the comparison confirmation signal XCOM, and generates the clock driving signal XCKD. The clock driving signal XCKD responds with "H" to activation of the macroscopic vibration signal XCT to "H" generated in the activation state of "H" of the comparison confirmation signal XCOM.

다시 도 1을 참조하면, 상기 제어 데이터 생성블락(400)은 상기 상태 표시 데이터들(TD<0:4>)로부터 상기 제어 데이터들(HD<0:4>)을 생성한다. 이때, 상기 제어 데이터들(HD<0:4>)은 상기 오실레이팅 인에이블 신호(/XEN)의 "H"로의 비활성화에 따른 시점에서의 상기 상태 표시 데이터들(TD<0:4>)에 따른 논리값을 가진다.Referring back to FIG. 1, the control data generation block 400 generates the control data HD <0: 4> from the state indication data TD <0: 4>. In this case, the control data HD <0: 4> is stored in the state display data TD <0: 4> at the time when the oscillating enable signal / XEN is deactivated to "H". Has a logical value.

상기 제어 데이터 생성블락(400)은 구체적으로 미시 주기 확인부(410) 및 제어 데이터 생성부(430)를 구비한다. The control data generation block 400 includes a micro period checking unit 410 and a control data generating unit 430.

상기 미시 주기 확인부(410)는 상기 오실레이터(210, 도 2 참조)의 오실레이팅 진행상태를 미시적으로 확인하도록 구동된다.The micro period checking unit 410 is driven to microscopically check an oscillating progress state of the oscillator 210 (see FIG. 2).

도 4는 도 1의 미시 확인부(410)를 구체적으로 나타내는 도면이다. 도 4를 참조하면, 상기 미시 확인부(410)는 상기 상태 표시 데이터들(TD<0:4>)로부터 미시 확인 데이터들(FD<0:4>)을 생성한다. 이때, 상기 미시 확인 데이터들(FD<0:4>) 각각은 자신의 인버팅 소자(211a 내지 211e, 도 2 참조)에 대응하는 상기 상태 표시 데이터(TD<0:4>)와 자신의 n번째(본 실시예에서는, 2번째) 뒷단의 인버팅 소자에 대응하는 상기 상태 표시 데이터(TD<0:4>)를 비교하여 생성된다.FIG. 4 is a diagram illustrating in detail the micro confirmation unit 410 of FIG. 1. Referring to FIG. 4, the micro confirmation unit 410 generates micro confirmation data FD <0: 4> from the state display data TD <0: 4>. In this case, each of the micro-identification data FD <0: 4> may correspond to the state display data TD <0: 4> corresponding to its own inverting elements 211a to 211e (see FIG. 2) and its n. The state display data TD <0: 4> corresponding to the inverting element of the second (in this embodiment, second) rear end is generated by comparing.

본 실시예에서는, 자신의 인버팅 소자에 대응하는 상기 상태 표시 데이터(TD)가 "H"이고, 2번째 뒷단의 인버팅 소자에 대응하는 상기 상태 표시 데이터(TD)가 "L"로 되면, 상기 미시 확인 데이터(FD)는 "H"로 된다. In the present embodiment, when the state display data TD corresponding to its own inverting element is " H " and the state display data TD corresponding to the second inverting element is " L " The micro confirmation data FD is " H ".

예를 들어, 상기 상태 표시 데이터(TD<0:4>)가 <0,1,1,1,0> 인 경우에는, 미시 확인 데이터(FD<3>)은 "H"로 되며, 나머지 미시 확인 데이터들(FD<0:2>, FD<4>)은 모두 "L"로 된다. 이 경우, 인버팅 소자(211b)에서는 인버팅이 진행되었지만, 아직 2번째 뒷단의 인버팅 소자(211d)에서는 인버팅이 미진행되었음을 의미한다.For example, when the status display data TD <0: 4> is <0,1,1,1,0>, the micro confirmation data FD <3> becomes "H" and the remaining micro The confirmation data FD <0: 2> and FD <4> are all "L". In this case, the inverting is performed in the inverting element 211b, but the inverting is not yet performed in the inverting element 211d at the second rear end.

상기 제어 데이터 생성부(430)는 상기 미시 확인 데이터(FD<0:4>)와 캐리 데이터(DCAR)에 따르는 상기 제어 데이터들(HD<0:4>)을 발생한다.The control data generator 430 generates the control data HD <0: 4> according to the micro confirmation data FD <0: 4> and the carry data DCAR.

도 5는 도 1의 제어 데이터 생성부(430)를 구체적으로 나타내는 도면이다. 도 5를 참조하면, 상기 제어 데이터 생성부(430)는 미시 조절 생성 유닛(431) 및 데이터 선택 공급 유닛(435)을 구비한다.5 is a diagram illustrating in detail the control data generator 430 of FIG. 1. Referring to FIG. 5, the control data generation unit 430 includes a micro adjustment control unit 431 and a data selection supply unit 435.

상기 미시 조절 생성 유닛(431)은 상기 미시 확인 데이터(FD<0:4>)와 캐리 데이터(DCAR)를 수신하여 상기 미시 조절 데이터들(HT<0:4>)을 발생한다.The micro adjustment control unit 431 receives the micro confirmation data FD <0: 4> and the carry data DCAR to generate the micro adjustment data HT <0: 4>.

도 6은 도 5의 미시 조절 생성 유닛(431)을 더욱 자세히 나타내는 도면이다. 도 6을 참조하여, 상기 미시 조절 데이터들(HT<0:4>)의 데이터값을 정리하면, 아래의 [표 1]와 같이 정리된다.FIG. 6 is a diagram illustrating the micro adjustment control unit 431 of FIG. 5 in more detail. Referring to FIG. 6, when data values of the micro adjustment data HT <0: 4> are arranged, they are arranged as shown in Table 1 below.

"H"인 FDFD with "H" "H"로 되는 HTHT becoming "H"

DCAR이 '0'인 경우

If DCAR is '0'

FD<0>FD <0> HT<0>HT <0> FD<1>FD <1> HT<0>HT <0> FD<2>FD <2> HT<1>HT <1> FD<3>FD <3> HT<1>HT <1> FD<4>FD <4> HT<2>HT <2>

DCARDCAR 이 '1'인 경우Is '1'

FD<0>FD <0> HT<2>HT <2> FD<1>FD <1> HT<3>HT <3> FD<2>FD <2> HT<3>HT <3> FDFD <3><3> HTHT <4><4> FD<4>FD <4> HT<4>HT <4>

예로서, 상기 캐리 테이터(DCAR)가 "1"이고, 미시 확인 데이터(FD<3>)가 "H"인 경우에는, 미시 조절 데이터(HT<4>)가 "H"이다. 그리고, 나머지 미시 조절 데이터들(HT<0:3>)은 모두 "L"이다.For example, when the carry data DCAR is "1" and the micro confirmation data FD <3> is "H", the micro adjustment data HT <4> is "H". The remaining micro adjustment data HT <0: 3> are all "L".

다시 도 5를 참조하면, 상기 데이터 선택 공급 유닛(435)은 초기 데이터(IND<0:4>) 및 상기 미시 조절 데이터(HT<0:4>) 중의 어느 하나를 상기 제어 데이터(HD<0:4>)로 제공한다. 구체적으로, 주기 확인 모드에서는, 상기 초기 데이터(IND<0:4>)가 상기 제어 데이터(HD<0:4>)로 제공된다.Referring back to FIG. 5, the data selection supply unit 435 may transmit one of the initial data IND <0: 4> and the micro adjustment data HT <0: 4> to the control data HD <0. : 4>). Specifically, in the period confirmation mode, the initial data IND <0: 4> is provided as the control data HD <0: 4>.

그리고, 내부 클락 발생 모드에서는, 상기 미시 조절 데이터(HT<0:4>)가 상기 제어 데이터(HD<0:4>)로 제공된다. In the internal clock generation mode, the micro adjustment data HT <0: 4> is provided as the control data HD <0: 4>.

본 실시예에서, 상기 초기 데이터(IND<0:4>)는 "<1,0,0,0,0>,"이다.In the present embodiment, the initial data IND <0: 4> is "<1,0,0,0,0>,".

이후, 본 발명의 주기 응답 회로에서의 동작예가 기술된다.Hereinafter, an example of operation in the periodic response circuit of the present invention will be described.

도 7은 본 발명의 주기 응답 회로에서의 주기 확인 모드의 동작을 설명하기 위한 도면이다. 도 7을 참조하면, 주기 정보 신호(XFM)의 주기가 2배로 확장되어 상기 오실레이팅 인에이블 신호(/XEN)로 발생된다. 즉, 상기 오실레이팅 인에이블 신호(/XEN)는 상기 주기 정보 신호(XFM)의 1주기 동안에 "L"로 활성화된다. 이후, 상기 오실레이팅 인에이블 신호(/XEN)가 "L"로 활성화되어 있는 동안에, 상기 오실레이터(210, 도 2 참조)에 의한 오실레이팅 동작이 진행된다. 이에 따라, 상기 거시 진동 신호(XCT)의 "H"로의 활성화를 카운팅하여 거시 카운팅 데이터(LCNT)의 데이터값이 순차적으로 증가한다.7 is a view for explaining the operation of the period confirmation mode in the period response circuit of the present invention. Referring to FIG. 7, the period of the period information signal XFM is doubled and generated as the oscillating enable signal / XEN. That is, the oscillating enable signal / XEN is activated to "L" during one period of the periodic information signal XFM. Thereafter, while the oscillating enable signal / XEN is activated to "L", an oscillating operation by the oscillator 210 (see FIG. 2) is performed. Accordingly, by counting the activation of the macroscopic vibration signal XCT to "H", the data value of the macro counting data LCNT is sequentially increased.

그리고, 상기 오실레이팅 인에이블 신호(/XEN)가 "H"로 비활성화되는 시점 T1에서, 상기 거시 카운팅 데이터(LCNT<3:0>)는 <0011>이 되며, 상기 주기 디지털 데이터(TDIG)로 확인된다. 그리고, 상기 조절 주기 데이터(CTD)는 <0001>이며, 캐리 데이터(DCAR)는 "H"이다. At the time T1 when the oscillating enable signal / XEN is deactivated to "H", the macro counting data LCNT <3: 0> becomes <0011> and becomes the periodic digital data TDIG. It is confirmed. The control period data CTD is <0001> and the carry data DCAR is "H".

이때, 상기 상태 표시 데이터들(TD<0:4>)은 <0,1,1,1,0>으로 되고, 상기 미시 확인 데이터들(FD<0:4>)은 <0,0,0,1,0>으로 되며, 상기 미시 조절 데이터(HT<0:4>)는 <0,0,0,0,1>로 된다.In this case, the status indication data TD <0: 4> becomes <0,1,1,1,0>, and the micro confirmation data FD <0: 4> is <0,0,0. , 1,0>, and the micro adjustment data HT <0: 4> becomes <0,0,0,0,1>.

이후, 본 발명의 본 발명의 주기 응답 회로에서의 내부 클락 발생 모드가 진행된다. Thereafter, the internal clock generation mode in the periodic response circuit of the present invention proceeds.

도 8은 본 발명의 주기 응답 회로에서의 내부 클락 발생 모드의 동작을 설명하기 위한 도면이다. 도 8을 참조하면, 동작 초기의 상기 제어 데이터(HD<0:4>)는 <0,0,0,0,1>이다. 이후, 상기 오실레이팅 인에이블 신호(/XEN)가 "L"로 활성화되어 있는 동안에, 상기 오실레이터(210)에 의한 오실레이팅 동작이 진행된다. 이에 따라, 상기 거시 진동 신호(XCT)의 "H"로의 활성화를 카운팅하여 거시 카운팅 데이터(LCNT)의 데이터값이 증가한다.8 is a view for explaining the operation of the internal clock generation mode in the cycle response circuit of the present invention. Referring to FIG. 8, the control data HD <0: 4> at the beginning of operation is <0,0,0,0,1>. Thereafter, while the oscillating enable signal / XEN is activated to "L", an oscillating operation by the oscillator 210 is performed. Accordingly, by counting the activation of the macroscopic vibration signal XCT to "H", the data value of the macro counting data LCNT increases.

그리고, 상기 거시 카운팅 데이터(LCNT)가 상기 조절 주기 데이터(CTD)와 일치된 이후, 상기 거시 진동 신호(XCT)가 "L"로 비활성화되는 시점(t21)에서, 상기 비교확인신호(XCOM)는 "H"로 활성화된다. 이후, 다시 거시 진동 신호(XCT)가 "H"로 활성화되는 시점(t22)에서 상기 클락 구동 신호(XKD)는 "H"로 활성화된다.After the macro counting data LCNT coincides with the adjustment period data CTD, at the time t21 when the macro vibration signal XCT is deactivated to “L”, the comparison confirmation signal XCOM is Is activated with "H". Thereafter, the clock driving signal XKD is activated to "H" at a time t22 when the macroscopic vibration signal XCT is activated to "H".

본 발명의 주기 응답 회로에 의하면, 상기 내부 클락 발생모드에서의 상기 주기 트리거 신호(XTR)의 활성화로부터 상기 클락 구동 신호(XCKD)의 활성화 시점의 시간(도 8의 P21)은 상기 주기 확인 모드에서의 상기 주기 정보 신호(XFM)의 반주기(도 7의 P11)와 거의 동등하게 된다.According to the periodic response circuit of the present invention, the time from the activation of the periodic trigger signal XTR in the internal clock generation mode to the activation time of the clock drive signal XCKD (P21 in FIG. 8) is determined in the periodic confirmation mode. It is almost equal to the half period (P11 in FIG. 7) of the period information signal XFM.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

Claims (6)

주기 응답 회로에 있어서,
주기 정보 신호 및 주기 트리거 신호를 수신하며, 오실레이팅 인에이블 신호를 발생하는 입력 블락으로서, 상기 오실레이팅 인에이블 신호는 주기 확인 모드에서는 주기 확장 신호에 연동되며, 내부 클락 발생모드에서는 주기 트리거 신호에 연동되는 상기 입력 블락으로서, 상기 주기 확장 신호는 상기 주기 정보 신호에 대하여 주기가 n(여기서, n은 2i이고, i는 0 이상의 정수임)배로 확장되는 상기 입력 블락;
기준 인버팅 소자를 포함하는 복수개의 인버팅 소자들로 구성되는 오실레이터를 포함하며, 주기적으로 진동하는 상태 표시 데이터들 및 거시 진동 신호를 발생하는 오실레이팅 블락으로서, 상기 오실레이터는 상기 오실레이팅 인에이블 신호에 응답하여 인에이블되며, 상기 기준 인버팅 소자의 출력신호는 제어 데이터들에 의하여 개시 상태로 제어되고, 상기 상태 표시 데이터들은 각각 상기 인버팅 소자들의 출력신호에 따른 논리상태를 가지며, 상기 거시 진동 신호는 상기 기준 인버팅 소자의 출력신호에 따른 논리상태를 가지는 상기 오실레이팅 블락;
상기 주기 확인모드에서는 상기 거시 진동 신호의 진동수를 카운팅하여 디지털 주기 데이터를 생성하며, 상기 내부 클락 발생모드에서는 조절 주기 데이터에 상응하는 진동수의 상기 거시 진동 신호에 응답하는 클락 구동 신호를 발생하는 클락 구동 발생 블락으로서, 상기 조절 주기 데이터는 상기 디지털 주기 데이터를 n으로 나눈 몫에 상응하는 상기 클락 구동 발생블락; 및
상기 상태 표시 데이터들에 의존하는 상기 제어 데이터들을 생성하는 제어 데이터 생성블락으로서, 상기 제어 데이터들은 상기 상태 표시 데이터들에 따르는 상기 제어 데이터 생성블락을 구비하는 것을 특징으로 하는 주기 응답 회로.
In the cycle response circuit,
An input block for receiving a periodic information signal and a periodic trigger signal and generating an oscillating enable signal, wherein the oscillating enable signal is linked to a periodic extension signal in a periodic check mode and a periodic trigger signal in an internal clock generation mode. The input block interlocked, wherein the period extension signal comprises: the input block whose period is extended by n times (where n is 2 i and i is an integer greater than or equal to 0) with respect to the period information signal;
An oscillator comprising a plurality of inverting elements including a reference inverting element, wherein the oscillating block generates periodic indications of oscillating status and macroscopic vibration signals, wherein the oscillator is the oscillating enable signal. Is enabled in response to the output signal of the reference inverting element being controlled to a starting state by control data, wherein the state display data has a logic state according to the output signal of the inverting elements, respectively, A signal comprising: the oscillating block having a logic state in accordance with an output signal of the reference inverting element;
In the period checking mode, the digital frequency data is generated by counting the frequency of the macroscopic vibration signal, and in the internal clock generation mode, the clock driving generating the clock driving signal in response to the macroscopic vibration signal of the frequency corresponding to the control period data Wherein the adjustment period data comprises: the clock drive generation block corresponding to a quotient of dividing the digital period data by n; And
And a control data generation block for generating the control data depending on the status indication data, wherein the control data includes the control data generation block in accordance with the status indication data.
제1 항에 있어서, 상기 입력 블락은
상기 주기 정보 신호의 주기를 n배 확장하여 상기 주기 확장신호를 생성하는 주기 확장부; 및
상기 주기 확인 모드에서는 상기 주기 확장 신호에 따른 상기 오실레이팅 인에이블 신호로 발생하며, 상기 내부 클락 발생모드에서는 상기 주기 트리거 신호에 따른 상기 오실레이팅 인에이블 신호로 발생하는 선택 입력부를 구비하는 것을 특징으로 하는 주기 응답 회로.
The method of claim 1, wherein the input block is
A period expansion unit generating the period extension signal by extending the period of the period information signal by n times; And
And a selection input unit configured to generate the oscillating enable signal according to the periodic extension signal in the periodic confirmation mode, and generate the oscillating enable signal according to the periodic trigger signal in the internal clock generation mode. Cycle response circuit.
제1 항에 있어서, 상기 오실레이팅 블락은
셋팅 데이터들을 수신하며, 진동 데이터들을 발생하는 상기 오실레이터로서, 상기 셋팅 데이터들은 상기 기준 인버팅 소자의 출력신호를 상기 개시 상태로 제어하며, 상기 진동 데이터들은 각자에 대응하는 인버팅 소자의 출력신호에 따른 논리 상태를 가지는 상기 오실레이터;
상기 오실레이팅 인에이블 신호에 의해 응답하여, 상기 제어 데이터에 상응하는 상기 셋팅 데이터들을 발생하는 오실레이팅 제어부;
상기 주기 확인 모드에서, 상기 오실레이팅 인에이블 신호에 응답하여, 상기 진동 데이터를 래치하여 상기 상태 표시 데이터들을 발생하는 오실레이팅 래치부; 및
상기 거시 진동 신호를 발생하는 선택 출력부로서, 상기 거시 진동 신호는 주기 확인 모드에서는 상기 기준 인버팅 소자에 대응하는 상기 상태 표시 데이터에 연동되며, 내부 클락 발생모드에서는 상기 기준 인버팅 소자에 대응하는 상기 진동 데이터에 연동되는 상기 선택 출력부를 구비하는 것을 특징으로 하는 주기 응답 회로.
The method of claim 1, wherein the oscillating block
An oscillator for receiving setting data and generating vibration data, wherein the setting data controls the output signal of the reference inverting element to the initiation state, and the vibration data is applied to an output signal of a corresponding inverting element, respectively. The oscillator having a logic state in accordance;
An oscillating controller for generating the setting data corresponding to the control data in response to the oscillating enable signal;
An oscillating latch unit configured to latch the vibration data to generate the state indication data in response to the oscillating enable signal in the period checking mode; And
A selection output unit for generating the macroscopic vibration signal, wherein the macroscopic vibration signal is interlocked with the status display data corresponding to the reference inverting element in a period checking mode, and corresponding to the reference inverting element in an internal clock generation mode; And the selection output unit linked to the vibration data.
제1 항에 있어서, 상기 클락 구동 발생블락은
상기 거시 진동 신호를 카운팅하여, 거시 카운팅 데이터를 생성하는 카운팅 수단;
상기 주기 확인 모드에서 상기 오실레이팅 인에이블 신호에 응답하여 상기 거시 카운팅 데이터를 상기 디지털 주기 데이터로 확인하며, 상기 디지털 주기 데이터로부터 상기 조절 주기 데이터를 생성하는 데이터 처리수단;
상기 내부 클락 발생모드에서, 상기 조절 주기 데이터에 상응하는 상기 거시 카운팅 데이터에 응답하는 비교 확인 신호를 발생하는 비교확인수단; 및
상기 비교 확인 신호에 따라, 상기 거시 진동 신호에 응답하는 상기 클락 구동 신호를 발생하는 클락 구동 발생수단을 구비하는 것을 특징으로 하는 주기 응답 회로.
The method of claim 1, wherein the clock drive generation block
Counting means for counting the macroscopic vibration signals to produce macrocounting data;
Data processing means for identifying the macro counting data as the digital period data in response to the oscillating enable signal in the period checking mode, and generating the adjustment period data from the digital period data;
Comparison confirmation means for generating a comparison confirmation signal in response to the macro counting data corresponding to the adjustment period data in the internal clock generation mode; And
And a clock drive generating means for generating the clock drive signal in response to the macroscopic vibration signal in accordance with the comparison confirmation signal.
제4 항에 있어서, 상기 데이터 처리 수단은
상기 오실레이팅 인에이블 신호에 응답하여 상기 거시 카운팅 데이터를 상기 디지털 주기 데이터로 확인하여 저장하는 레지스터; 및
상기 디지털 주기 데이터의 비트값들 각각을 i비트씩 하위 비트로 쉬프팅하여 상기 조절 주기 데이터를 발생하는 쉬프터를 구비하는 것을 특징으로 하는 주기 응답 회로.
The method of claim 4, wherein the data processing means
A register for identifying and storing the macro counting data as the digital period data in response to the oscillating enable signal; And
And a shifter for generating the adjustment period data by shifting each of the bit values of the digital period data into lower bits by i bits.
제1 항에 있어서, 상기 제어 데이터 생성블락은
상기 오실레이터에서의 오실레이팅 진행상태를 확인하기 위하여, 상기 상태 표시 데이터들로부터 미시 확인 데이터들을 생성하는 미시 주기 확인부로서, 상기 미시 확인 데이터들 각각은 자신의 인버팅 소자에 대응하는 상기 상태 표시 데이터와 자신의 n번째 뒷단의 인버팅 소자에 대응하는 상기 상태 표시 데이터를 비교하여 생성되는 상기 미시 주기 확인부; 및
상기 미시 확인 데이터와 캐리 데이터에 의존되는 상기 제어 데이터들을 발생하는 제어 데이터 생성부로서, 상기 캐리 데이터는 상기 디지털 주기 데이터를 n으로 나눈 나머지에 상응하는 상기 제어 데이터 생성부를 구비하는 것을 특징으로 하는 주기 응답 회로.
The method of claim 1, wherein the control data generation block
In order to confirm the oscillating progress state in the oscillator, a micro period confirmation unit for generating micro confirmation data from the state display data, each of the micro confirmation data is the state display data corresponding to its own inverting element And the micro period checking unit generated by comparing the state display data corresponding to the inverting device of the n-th rear end thereof; And
A control data generation unit for generating the control data depending on the micro confirmation data and the carry data, wherein the carry data includes the control data generation unit corresponding to the remainder obtained by dividing the digital period data by n; Response circuit.
KR1020100025540A 2010-03-23 2010-03-23 Frequency responding circuit KR101039117B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100025540A KR101039117B1 (en) 2010-03-23 2010-03-23 Frequency responding circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100025540A KR101039117B1 (en) 2010-03-23 2010-03-23 Frequency responding circuit

Publications (1)

Publication Number Publication Date
KR101039117B1 true KR101039117B1 (en) 2011-06-03

Family

ID=44405025

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100025540A KR101039117B1 (en) 2010-03-23 2010-03-23 Frequency responding circuit

Country Status (1)

Country Link
KR (1) KR101039117B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050077833A (en) * 2004-01-28 2005-08-04 삼성전자주식회사 Delay locked loop using oscillator and counter and clock synchronizing method
KR20080079890A (en) * 2007-02-28 2008-09-02 엠텍비젼 주식회사 Delay locked circuit using phase shifter and method of delay locking using the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050077833A (en) * 2004-01-28 2005-08-04 삼성전자주식회사 Delay locked loop using oscillator and counter and clock synchronizing method
KR20080079890A (en) * 2007-02-28 2008-09-02 엠텍비젼 주식회사 Delay locked circuit using phase shifter and method of delay locking using the same

Similar Documents

Publication Publication Date Title
KR101481572B1 (en) Random number generator
JP2010136002A (en) Delay circuit
CN114076883A (en) Aging circuit, chip aging test method and chip
JP2007134031A (en) Temperature detecting apparatus
JP2011175619A (en) Timing adjusting method between internal clock and command, semiconductor memory device, and memory system
JP2007048022A (en) Asynchronous bus interface and its processing method
KR101039117B1 (en) Frequency responding circuit
KR101406087B1 (en) Frequency Divider And Method For Dividing Frequency Of Frequency Divider
JP6090447B2 (en) Arithmetic processing device and control method of arithmetic processing device
CN105958973B (en) Clock generating circuit
JP2003316566A (en) Pipeline processor
US10068627B2 (en) Semiconductor integrated circuit including CAS latency setting circuit
US7246251B2 (en) Adaptive data processing scheme based on delay forecast
JP2009505302A (en) Waveform generation method and apparatus using a microcontroller
TWI385925B (en) Oscillation circuit and driving circuit and driving method thereof
KR20110097478A (en) Test mode signal generation circuit
JP2006332919A (en) Semiconductor integrated circuit
JP2013072797A (en) Semiconductor test circuit
JP2001319494A (en) Built-in self-test device for memory circuit
US20040046615A1 (en) Oscillation based cycle time measurement
JP2008252864A (en) Semiconductor device and method for driving the same
JP2006196973A (en) Variable frequency divider
KR100870432B1 (en) Semiconductor memory device having triming-test mode and normal-test mode
JP4918874B2 (en) Clock signal supply circuit
JP2006270355A (en) Integrated circuit

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140428

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150527

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160523

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170327

Year of fee payment: 7