KR20080076851A - 바이트 레인마다의 동적 온-다이(ｏｎ－ｄｉｅ) 종단 - Google Patents

바이트 레인마다의 동적 온-다이(ｏｎ－ｄｉｅ) 종단 Download PDF

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Abstract

본 발명의 실시예들은 일반적으로 바이트 레인(byte lane)마다의 동적 온-다이 종단을 위한 시스템들, 방법들, 및 장치들에 대한 것이다. 소정의 실시예들에서, 집적회로는 상호접속을 통해 서로 연결된 복수의 집적 회로 각각에 대해 적어도 하나의 ODT(on-die termination) 값을 독립적으로 프로그램하기 위한 로직을 포함한다. 다른 실시예들이 기술되고 주장된다.
온-다이 종단(on-die termination), ODT 값(on-die termination value), 집적 회로, 바이트 레인(byte lane), 상호접속(interconnect)

Description

바이트 레인마다의 동적 온-다이(ＯＮ－ＤＩＥ) 종단{PER BYTE LANE DYNAMIC ON-DIE TERMINATION}
본 발명의 실시예들은 일반적으로 집적 회로 분야에 관련되고, 더욱 자세하게는, 바이트 레인(byte lane)마다의 동적 온-다이 종단(on-die termination)을 위한 시스템들, 방법들 및 장치들에 관련된다.
메모리 장치들과 같은 집적 회로들의 동작 주파수들은 점진적으로 증가한다. 이러한 고주파수 컴퓨팅 시스템들을 이용하는 것은 그들의 버스들을 따라서 그리고 시스템 컴포넌트들 사이에서 비슷한 주파수로 신호들을 송신하도록 설계된다.
시스템 컴포넌트들 사이(예를 들면, 집적 회로들 사이)에서 고주파수로 데이터를 송신하고 수신할 때 소정의 장해들에 부딪힐 수 있다. 버스들은 임피던스 부정합으로 신호 반사 및 간섭 효과들이 일어나는 송신선처럼 행동한다. 신호 반사를 최소화하도록 임피던스들을 정합시킴으로써 상호접속들을 통한 신호 품질을 유지하는 데 종단 저항이 사용될 수 있다.
DDR(double data rate) DRAMs(dynamic random access memory devices)와 같은 종래의 메모리 시스템들은 통상적으로 마더보드 상에 존재하는 레지스터를 이용 하여 종단되는 멀티 드롭 버스(multi-drop bus) 아키텍처들을 갖는다. 다른 종래의 메모리 시스템들에서, 종단 저항은 집적 회로 상에 존재한다.
"온-다이 종단(ODT)"이라는 용어는 집적 회로 상에 존재하는 종단 저항을 가리킨다. 종래의 시스템들에서, ODT의 값은 컴퓨팅 시스템이 초기화될 때 설정된다. 초기화 후에, ODT는 초기화 동안 설정되는 값을 이용하여 활성화되거나 비활성화될 수 있다.
본 발명의 목적은, 바이트 레인마다의 온-다이 종단을 위한 시스템들, 방법들, 및 장치들을 제공하기 위한 것이다.
본 발명의 집적 회로에 따르면, 상호접속을 통해 서로 연결된 복수의 집적 회로 각각에 대한 적어도 하나의 ODT(on-die termination) 값을 독립적으로 프로그램하기 위한 로직을 포함하고, 그 ODT 값은 종단 저항의 양을 특정하는 집적 회로가 제공된다.
또한, 본 발명의 메모리 장치에 따르면, 메모리 장치에서, 상기 메모리 장치가 비동작 모드로 들어가도록 지시하는 커맨드를 수신하는 단계;
제1 기록 사이클 동안, 메모리 장치 식별자를 수신하는 단계;
상기 수신된 DRAM 식별자를 저장된 값과 비교하는 단계; 및
상기 수신된 메모리 장치 식별자가 상기 저장된 값과 일치하면, 상기 비동작 모드로 들어가는 단계
를 포함하는 방법이 제공된다.
또한, 본 발명의 시스템에 따르면, 상호접속으로 연결된 복수의 메모리 장치; 및
상기 상호접속으로 연결된 집적 회로
를 포함하고,
상기 집적 회로는 상기 복수의 메모리 장치 각각에 대한 적어도 하나의 ODT 값을 독립적으로 프로그램하기 위한 로직을 포함하고, 상기 ODT 값은 종단 저항의 양을 특정하는 시스템이 제공된다.
본 발명에 따르면, 바이트 레인마다의 온-다이 종단을 위한 시스템들, 방법들, 및 장치들이 제공된다.
본 발명의 실시예들은 일반적으로 바이트 레인마다의 온-다이 종단을 위한 시스템들, 방법들, 및 장치들에 대한 것이다. 상호접속(예를 들면, 데이터 버스)에 접속된 복수의 집적 회로(예를 들면, 메모리 장치들) 각각은 동적 ODT를 지원할 수 있다. 소정의 실시예들에서, 각 집적 회로(IC)는 복수개의 별개의 소정 ODT 값들(예를 들면, 20-120Ω) 사이를 개별적으로 스위칭하는 것이 가능하다. ODT 값들은 거의 모든 동작(예를 들면, 능동/수동 상태들, 기록/판독들 등)을 지원하기 위해 적절하게 스위칭될 수 있다. 메모리 시스템들에 대한 소정의 실시예들에서 각 DRAM에 대한 ODT 값들을 개별적으로 프로그램하는 데 MPR(multipurpose register)의 기록 기능(write capability)이 사용될 수 있다. 본 발명의 그러한 실시예들은 예를 들면, 1066MT/s 보다 빠른 속력으로 4개의 랭크(rank)를 포함하는 메모리 채널 상에서 두 개의 메모리 모듈의 사용을 가능하게 한다.
도 1은 본 발명의 일 실시예에 따라 구현된 컴퓨팅 시스템의 선택된 양상들을 도시하는 고레벨 블록도이다. 시스템(100)은 상호접속(130)을 통하여 집적 회로들(120)과 연결된 집적 회로(110)(예를 들면, 메모리 컨트롤러와 같은 컨트롤러)를 포함한다. 소정의 실시예들에서, 상호접속(130)은 다수의 바이트 레인(132)로 이루어진다. 바이트 레인은 폭이 8비트보다 클 수 있는 채널의 8비트 부분(예를 들면, 64 비트 메모리 채널의 8비트 부분)을 가리킨다.
각 바이트 레인에 대해 라우팅 길이들이 다수의 인자에 기초하여 변할 수 있다는 것이 이해되어야 한다. 예를 들면, 라우팅 길이들은 시스템(100)을 사용하는 상이한 폼팩터(form factor) 각각에 대하여 변할 수 있다. 각 바이트 레인의 임피던스는 그 바이트 레인의 길이의 함수로서 변한다. 각 집적 회로(120)에 대한 RTT(preferred termination value)는 부분적으로 바이트 레인의 임피던스에 의존할 수 있다.
집적 회로(110)는 특히, ODT 제어 로직(112)을 포함한다. 소정의 실시예들에서, ODT 제어 로직(112)은 각 바이트 레인(132)에 대한 (그리고, 대응적으로, 각 집적 회로(120)에 대한) ODT 값을 개별적으로 제어할 수 있다. 이것은, 바이트 레인들(132)의 길이가 예를 들면, 각 폼팩터에 대해 상이할지라도, ODT 제어 로 직(112)이 고속 상호접속의 (예를 들면, 상호접속(130)) 성능을 향상시키는 것을 가능하게 한다. ODT 제어 로직의 선택된 양상들 및 바이트 레인마다의 종단은 도 2 내지 도 8을 참조하여 아래에서 더 논의된다. 논의를 용이하게 하기 위해, 본 발명의 실시예들은 메모리 시스템을 참조하여 논의된다. 그러나 본 발명의 실시예들이 메모리 시스템들에 한정되지 않는다는 것이 이해되어야 한다.
도 2는 본 발명의 실시예에 따라 구현된 컴퓨팅 시스템의 선택된 양상을 도시하는 고레벨 블록도이다. 컴퓨팅 시스템(200)은 컨트롤러(202) 및 두 개의 메모리 채널(204)을 포함한다. 컨트롤러(202)는 프로세서(도시 안됨)와 하나 이상의 집적 회로(예를 들면, 메모리 장치들) 사이의 정보 전달을, 적어도 부분적으로 제어하기에 적합한 임의의 유형의 컨트롤러일 수 있다. 소정의 실시예들에서, 컨트롤러(202)는 메모리 컨트롤러이다. 컨트롤러(202)는 ODT 제어 로직(206)을 포함한다. 아래에서 더 기술되는 것과 같이, 실시예에서, ODT 제어 로직(206)은 시스템(200)의 적어도 소정의 집적 회로들에 대해 하나 이상의 적절한 ODT 값을 결정한다.
메모리 채널들(204)은 예를 들면, 메모리 장치들의 두 개의 랭크(예를 들면, 한 쪽에 하나씩)를 각각 갖는 메모리 모듈들(210)을 포함한다. 메모리 모듈들(210)은, 하나의 에지의 양측을 따라서 핑거(finger)들을 갖는 인쇄 회로 기판들에 기초하여, 시스템의 다른 컴포넌트들을 보유하는 다른 회로 기판 상의 커넥터에 플러그 접속될 수 있는 DIMM(dual inline memory module)을 생성할 수 있다. 모듈들(210)에는 메모리 장치들(212)이 실장된다(populated). 메모리 장치들은 DDR DRAM과 같은 상품형(commodity-type) DRAM일 수 있다. 일 실시예에서, 각 모듈(210)은 두 개의 랭크(예를 들면, 모듈의 각 측에 하나씩)를 포함한다. 레지스터들(214)은 대응하는 랭크에 대한 정보를 수신하고 저장할 수 있다.
일 실시예에서, 컨트롤러(202)는 상호접속(216)을 통해 모듈들(210)과 연결된다. 상호접속(216)은 임의의 개수의 데이터선, 어드레스선, 칩 선택선 및/또는 다른 선들을 포함할 수 있다. 게다가, 메모리 컨트롤러(202)는 ODT선들(220)을 통해 각 랭크와 연결된다. 실시예에서, ODT선들(220)은 메모리 장치들(212)에 ODT 활성화 신호(ODT activation signal)들을 제공한다. ODT 활성화 신호는 하나의 집적 회로 또는 집적 회로들의 그룹에 대한 ODT를 활성화시키는 신호를 가리킨다. 아래에서 더 논의되는 것과 같이, ODT선들(220)은 메모리 장치들(212)에 대한 ODT 값 선택 신호를 제공할 수도 있다. ODT 값 선택 신호는 원하는 ODT 값을 지시하는 신호를 가리킨다. 소정의 실시예들에서, ODT 활성화 신호는 메모리 장치들(212)의 전체 랭크에 대한 ODT를 활성화시킨다. 유사하게, 소정의 실시예들에서, ODT 값 선택 신호는 메모리 장치(212)의 전체 랭크에 대한 ODT 값을 선택한다. 그러한 실시예들에서, 랭크 내의 메모리 장치들에 대한 ODT 핀(pin)들은 함께 데이지 체인 되어(daisy-chained) 동일한 ODT 신호들(예를 들면, ODT 활성화 신호들 및 ODT 값 선택 신호들)이 랭크 내의 메모리 장치들로 라우팅된다. 그러나 아래에서 더 논의되는 것과 같이, 각 개별적인 메모리 장치(212)에 의해 사용되는 특정한 ODT 값들은 상이할 수 있다. 즉, ODT 값 선택 신호들이 랭크 내의 모든 메모리 장치들에게 1차 ODT 값을 사용하도록 지시할 수 있으나 각 메모리 장치에 의해 사용되는 특정 한 1차 ODT 값은 (예를 들면, 메모리 장치에 대응하는 바이트 레인의 길이에 따라) 상이할 수 있다.
도 2에 도시된 메모리 채널들, 메모리 모듈들, 및 메모리 장치들의 개수는 예시를 위한 것이다. 본 발명의 실시예는 상이한 개수의 메모리 채널들, 상이한 개수의 메모리 모듈들, 및/또는 상이한 개수의 메모리 장치들을 가질 수 있다. 게다가, 도 2에 도시된 토폴로지 및 아키텍처는 도시를 위한 것이다. 본 발명의 실시예는 다른 토폴로지 및/또는 다른 아키텍처 특징들을 가질 수 있다.
도 3은 본 발명의 실시예에 따라 구현된 컴퓨팅 시스템의 선택된 양상들을 도시하는 블록도이다. 컴퓨팅 시스템(300)은 상호접속(320)에 의해 서로 연결된 메모리 컨트롤러(310) 및 메모리 장치(330)를 포함한다. 소정의 실시예들에서, 메모리 컨트롤러(310)는 컴퓨팅 시스템(300)에 대한 칩셋의 일부이고 메모리 장치(330)는 컴퓨팅 시스템(300)에 대한 메모리 서브시스템의 일부이다. 메모리 장치(330)는 DDR3 SDRAM(synchronous DRAM)과 같은 DRAM일 수 있다. 상호접속(320)은 예를 들어, 다수의 상이한 데이터선, 어드레스선, 제어선 등을 폭넓게 나타낸다.
메모리 컨트롤러(310)는 입력/출력(I/O) 회로(312) 및 ODT 제어 로직(314)을 포함한다. I/O 회로(312)는 메모리 장치(330)와 정보(예를 들면, 데이터, ODT 신호들, 어드레스들 등)를 송신 및 수신하기에 적합한 임의의 I/O 회로일 수 있다. 소정의 실시예들에서, ODT 제어 로직(314)은 메모리 장치(330)에 대한 하나 이상의 적절한 ODT 값들을 개별적으로 결정한다. 예를 들면, ODT 제어 로직(314)은 판독 및 기록 동작 모두 동안 사용하기에 적절한, 메모리 장치(330)에 대한 ODT 값들을 동적으로 결정할 수 있다. 아래에서 더 논의되는 것과 같이, 도 5 내지 도 7을 참조하여, 제어 로직(314)은 예를 들면, (부트업(boot up)과 같은) 초기화 프로세스 동안 메모리 장치(330)에 적절한 ODT 값들을 프로그램할 수 있다.
메모리 장치(330)는 I/O 회로(332), 종단 저항 로직(334), 및 제어 로직(340)을 포함한다. I/O 회로(332)는 메모리 컨트롤러(310)와 정보(예를 들면, 데이터, ODT 신호들, 어드레스들 등)를 송신 및 수신하기에 적합한 임의의 I/O 회로일 수 있다. 소정의 실시예들에서, 종단 저항 로직(334)은 복수의 종단 저항을 I/O 회로(332)에 동적으로 제공하도록 선택적으로 활성화될 수 있는 복수의 종단 레그(leg)를 포함한다.
메모리 장치(330)는 예를 들면, 핀들(336 및 338)을 포함하는 복수의 핀을 통하여 상호접속(320)에 연결된다. "핀"이라는 용어는 집적 회로에 대한 전기적 상호접속을 폭넓게 가리킨다(예를 들면, 패드 또는 집적 회로 상의 다른 전기적 접촉점). 기술을 용이하게 하기 위해, 도 3은 개별적인 핀(336)을 도시하지만 통상적으로, 데이터, 어드레스들, 커맨드들(예를 들면, 판독/기록 커맨드들) 등을 전달하기 위해서 복수의 핀이 사용된다는 것이 이해되어야 한다. 실시예에서, 핀(338)은 ODT 핀이다. ODT 핀은 소정의 종래 시스템에서, ODT 활성화 신호를 수신하는 핀을 가리킨다.
일 실시예에서, 제어 로직(340)은 두 개 이상의 신호들이 ODT 핀(338) 상에서 멀티플렉스될(multiplexed)(예를 들면, 시간 멀티플렉스될(time multiplexed)) 수 있게 한다. 예를 들면, 소정의 실시예들에서, 제어 로직(340)은 ODT 활성화 신호 및 ODT 값 선택 신호가 ODT 핀(338) 상에서 멀티플렉스될 수 있게 한다. 소정의 실시예들에서, 제어 로직(340)은 ODT 핀(338) 상에서 멀티플렉스된 상이한 신호들 각각을 인지하고 래치(latch)할 수 있다. 래치(들)은 예를 들면, 컨트롤러(310)에 의한 래치들의 상태의 재설정을 거절(deny)하기 위해 규정된 기간(예를 들면, 소정 횟수의 클록 사이클) 동안 설정 상태로 있을 수 있다. 규정된 길이의 시간 후에, 제어 로직(340)은 상태의 재설정이 ODT 핀의 제어를 컨트롤러(310)로 반환하는 것을 허용할 수 있다.
소정의 실시예들에서, 제어 로직(340)은 ODT 활성화 로직(342) 및 ODT 값 선택 로직(344)을 포함한다. ODT 활성화 로직(342)은 ODT 핀(338) 상의 ODT 활성화 신호를 검출하고 ODT 활성화 신호의 수신에 응답하는 종단 저항 로직(334)을 활성화시킨다. 소정의 실시예들에서, ODT 활성화 로직(342)은 래치(346)를 포함한다. 래치(346)는 ODT 핀(338) 상에서 수신된 ODT 활성화 신호들을 인지하고 래치한다. 래치(346)는 ODT 활성화 신호를 검출한 후 규정된 시간 동안 설정 상태로 있는다. 예를 들면, 소정의 실시예들에서, 래치(346)는 ODT 활성화 신호를 검출한 후에 2 클럭 사이클 동안 설정 상태로 있는다. 래치(346)가 규정된 길이의 시간 동안 설정 상태로 있기 때문에, 부가적인 신호들(예를 들면, ODT 값 선택 신호)은 ODT 활성화 신호를 재설정하지 않고 ODT 핀(338) 상에서 수신될 수 있다. 소정의 실시예들에서, 래치(346)가 설정 상태로 있는 기간은 설정가능할 수 있다(예를 들면, 레지스터에 하나의 값을 설정함으로써).
소정의 실시예들에서, 메모리 장치(330)는 그것의 ODT를 비활성화할 때(예를 들면, 종단 저항 로직(334)을 비활성화할 때)를 결정할 수 있다. "종단 길이(length of termination)"라는 용어는 ODT가 활성화되는 시간의 양을 폭넓게 가리킨다. ODT 활성화 로직(342)의 도시된 실시예는 종단 길이 제어 로직(termination length(TL) control logic)(350)을 포함한다. 종단 길이 제어 로직(350)은 종단 저항 로직(334)에 의해 제공된 ODT에 대해 적절한 종단 길이를 결정한다.
소정의 실시예들에서, TL 제어 로직(350)은 컨트롤러(310)로부터 수신한 커맨드(예를 들면, 판독 또는 기록 커맨드)에, 적어도 부분적으로 기초하여 종단 길이를 결정한다. 예를 들어, 소정의 실시예들에서, TL 제어 로직(350)은 수신된 커맨드를 디코드(또는 부분적으로 디코드)하고 그 커맨드와 관련된 버스트 길이를 결정한다. 그 후 TL 제어 로직(350)은 그 버스트 길이에 적어도 부분적으로 기초하여 종단 길이를 결정할 수 있다. 예를 들면, 종단 길이는 식 BL/M+N에 적어도 부분적으로 기초할 수 있다(여기서 BL은 관련된 커맨드의 버스트 길이이다). 소정의 실시예들에서, M 및 N은 모두 2이다. 대안적인 실시예에서, 종단 길이는 다른 식에 기초할 수 있고, 그리고/또는 M 및/또는 N의 값들은 다를 수 있다.
소정의 실시예들에서, TL 제어 로직(350)은 종단 길이의 종결에 후속하여 ODT를 비활성화시킨다. 그 후 제어 로직(340)은 ODT의 제어를 컨트롤러(310)에 반환할 수 있다. ODT의 제어를 컨트롤러(310)에 반환하는 것은, 예를 들면 래치들(346 및 348)이 컨트롤러(310)에 의해 설정/재설정되도록 허용하는 것을 포함할 수 있다.
ODT 값 선택 로직(344)은 ODT 핀(338) 상의 ODT 값 선택 신호를 검출하고 그 후 종단 저항 로직(334)의 저항 레벨을 수신된 ODT 값 선택 신호에 (적어도 부분적으로) 기초하여 설정한다. 레지스터들(352 및 354)은 예를 들면, 시스템 초기화 동안 각각 1차 및 2차 ODT 값으로 구성될 수 있다. 소정의 실시예들에서, ODT 제어 로직(314)은 각 메모리 장치(330)에 대한 특정한 ODT 값을 이용하여 레지스터들(352 및 354)을 개별적으로 구성할 수 있다. 그 후 ODT 값 선택 로직(344)은 수신된 ODT 값 선택 신호에 기초하여 하나의 레지스터(352 또는 354)로부터 ODT 값을 선택한다. 예를 들면, 만약 ODT 값 선택 신호가 (논리적으로) 하이(high)이면, ODT 값 선택 로직(344)은 레지스터(352)로부터 값을 선택할 수 있다. 유사하게, 만약 ODT 값 선택 신호가 로우(low)이면, ODT 값 선택 로직(344)은 레지스터(354)로부터 값을 선택할 수 있다. 소정의 실시예들에서, ODT 값 선택 로직(344)은 래치(348)를 포함한다. 래치(348)는 ODT 핀(338) 상에서 수신된 ODT 값 선택 신호들을 인지하고 래치한다. 래치(348)는 ODT 값 선택 신호를 검출한 후 규정된 기간 동안 설정 상태로 있을 수 있다.
도 4는 본 발명의 실시예에 따라 ODT 값들을 이용하여 DRAM들을 프로그래밍하는 것에 대한 선택된 양상들을 도시하는 고레벨 흐름도이다. 컴퓨팅 시스템(예를 들면, 도 2에 도시된 시스템(200))이 블록 402에서 초기화된다. 컴퓨팅 시스템을 초기화하는 것은 시스템을 부팅하는 것, 시스템을 낮은 전력 상태에서 전력을 높이는 것, 시스템(또는 시스템의 일부분)을 재설정하는 것, 등을 포함할 수 있다.
프로세스 블록(404)을 참조하면, 각 DRAM에 대한 ODT 값들이 프로그램된다. 소정의 실시예들에서, 컴퓨팅 시스템의 BIOS(basic input/output system)는 초기화의 양상을 관리한다. 다른 실시예들에서, 컴퓨팅 시스템의 메모리 컨트롤러는 초기화 프로세스의 양상들을 관리한다. 각 DRAM에 대한 ODT 값들을 프로그램하는 프로세스는 메모리 시스템의 각 DRAM의 하나 이상의 레지스터에 ODT 값들을 개별적으로 설정하는 것을 포함할 수 있다. 예를 들면, 도 5를 참조하여 아래에서 더 기술되는 것 같이, ODT 값들은 각 DRAM에 순차적으로 기록될 수 있다.
블록 406에서 컴퓨팅 시스템은 정상 동작(normal operation)을 시작한다. 예를 들면, 판독 및 기록 동작들이 메모리 장치들에 발생될 수 있다. 소정의 실시예들에서, 각 메모리 장치는 판독 및 기록 동작들 동안 상이한 종단 값들을 데이터 버스에 적용할 수 있다.
도 5는 본 발명의 일 실시예에 따라 ODT 값들로 DRAM들을 개별적으로 프로그램하는 것에 대한 선택된 양상을 도시하는 개념도이다. 소정의 실시예들에서, 컨트롤러(502)는 어떤 바이트 레인들(BLs)이 어떤 바이트 레인 길이 범위들로 함께 그룹화되는지 안다. 예를 들면, 컨트롤러(502)는 BL 0 및 BL 1이 가장 짧은 길이 범위(예를 들면, 2.5-3.5 인치)를 가짐을 알 수 있다. 유사하게, 컨트롤러(502)는 BL 6 및 BL 7이 가장 긴 길이 범위(예를 들면, 4-5 인치)를 가짐을 알 수 있다. 소정의 실시예들에서, 컨트롤러는 이것을, 예를 들면, 시스템에 대한 설계 가이드라인들에 기초하여 안다.
각 DRAM은 대응하는 바이트 레인의 길이에 대응하는 DRAM 식별자(DRAM ID)를 가질 수 있다. 소정의 실시예들에서, 컨트롤러(502)는 DRAM ID들을, 예를 들어, 룩업 테이블(504)에 기초하여 DRAM들에 할당한다. 룩업 테이블(504)은 다수의 DRAM ID (506) 및 그들에 대응하는 바이트 레인 길이 범위들(508)을 포함할 수 있다. 소정의 실시예들에서, 컨트롤러(502)는 적절한 DRAM ID를 각 DRAM의 레지스터(예를 들면, MPR)에 순차적으로 기록한다.
DRAM ID들을 할당하는 데 후속하여, 컨트롤러(502)는 메모리의 전체 랭크에 데이터를 전송할 수 있다. 데이터는 블록(510)에 의해 도시된 바와 같이, 특정한 DRAM ID(예를 들면, 도시된 실시예의 BL 2에 대응하는 DRAM ID) 및 그 DRAM ID에 대응하는 ODT 값들을 포함할 수 있다. 데이터는 둘 이상의 기록 사이클에서 전송될 수 있다(예를 들면, DRAM ID에 대해서 제1 기록 사이클 그리고 ODT 값들에 대해서 제2 기록 사이클). 각 DRAM은 수신된 DRAM ID를 이전에 저장한 DRAM ID와 비교할 수 있다. 소정의 실시예들에서, 수신된 DRAM ID가 저장된 DRAM ID와 일치하면, DRAM은 ODT 값들을 수용한다(예를 들면, 514). 각 DRAM에 대한 ODT 값들이 독립적으로 프로그램될 때까지 프로세스는 반복될 수 있다(예를 들면, 516).
소정의 실시예들에서, MPR의 기록 기능이 각 DRAM에 ODT 값들을 개별적으로 프로그램하는 데 사용된다. 예를 들면, 만약 비교기(예를 들면, 518)가 수신된 DRAM ID와 내부적으로 저장된 DRAM ID를 일치시킨다면, DRAM은 MRS(mode register set) 기록 모드로 갈 수만 있다. 소정의 실시예들에서, MRS는 두 개의 기록 사이클이 MRS 커맨드를 따를 수 있는 향상을 포함할 수 있다. 제1 기록 사이클은 DRAM ID를 포함할 수 있고 제2 기록 사이클은 대응하는 ODT 값들을 포함할 수 있다.
도 6은 본 발명의 실시예에 따라 바이트 레인 종단마다의 선택된 양상들을 도시하는 흐름도이다. 프로세스 블록(602)을 참조하면, 메모리 장치(예를 들면, DRAM)는 비동작 모드로 들어가도록 그 장치에게 지시하는 커맨드를 수신한다. 소정의 실시예들에서, 커맨드는 MRS 커맨드이고 비동작 모드는 MRS 기록 모드이다. 대안적인 실시예들에서, 다른 커맨드들 및/또는 비동작 모드들이 사용될 수 있다.
블록 604에서 메모리 장치는 제1 기록 사이클 동안 ID를 수신한다. 블록 606에서 메모리 장치는 수신된 ID를 이전에 저장된 ID와 비교한다. 블록 608에서, 만약 수신된 ID가 이전에 저장된 ID와 일치하면, 메모리 장치는 비동작 모드(예를 들면, MRS 기록 모드)로 들어간다.
프로세스 블록(610)을 참조하면, 후속 기록 사이클 동안, 메모리 장치는 적어도 하나의 ODT 값을 특정하는 데이터를 수신한다. 소정의 실시예들에서, 메모리 장치는 상이한 상태들(예를 들면, 능동/수동) 및/또는 상이한 동작들(예를 들면, 판독들/기록들)에 대해 상이한 종단 값들을 설정하는데 사용될 수 있는 둘 이상의 ODT 값을 수신한다. 블록 612에서 ODT 값들은 메모리 장치 상의 하나 이상의 레지스터에 기록된다. 소정의 실시예들에서, ODT 값들은 메모리 장치의 MPR에 기록된다. 대안적인 실시예들에서, 상이한 레지스터가 사용될 수 있다. 블록 614에 의해 도시된 바와 같이 프로세스는 각 DRAM에 대해 반복될 수 있다.
도 7a 및 도 7b는 각각 컴퓨팅 시스템들(700 및 800)의 선택된 양상들을 도시하는 블록도이다. 컴퓨팅 시스템(700)은 상호접속(720)과 연결된 프로세서(710)를 포함한다. 소정의 실시예들에서, 프로세서와 CPU(central processing unit)라 는 용어는 대체 가능하게 사용될 수 있다. 일 실시예에서, 프로세서(710)는 캘리포니아주 산타클라라의 인텔사로부터 입수 가능한 프로세서들 중 XEON® 제품군의 프로세서이다. 대안적인 실시예에서, 다른 프로세서들이 사용될 수 있다. 소정의 실시예들에서, 프로세서(710)는 다수의 프로세서 코어를 포함할 수 있다.
일 실시예에서, 칩(730)은 칩셋의 컴포넌트이다. 상호접속(720)은 지점간(point-to-point) 상호접속일 수 있거나 또는 (예를 들면, 칩셋의) 두 개 이상의 칩들에 접속될 수 있다. 칩셋(730)은 (예를 들면, 도 1에 도시된 것과 같이) 메인 시스템 메모리와 연결될 수 있는 메모리 컨트롤러(740)를 포함한다. 대안적인 실시예에서, 메모리 컨트롤러(740)는 도 7b에서 도시된 바와 같이 프로세서(710)와 동일한 칩 상에 있을 수 있다.
메모리 시스템(744)은 컴퓨팅 시스템(700)(및 컴퓨팅 시스템(800))에 메인 메모리를 제공할 수 있다. 소정의 실시예들에서, 메모리 시스템(744) 내의 각 메모리 장치(746)는 제어 로직(748)을 포함한다. 제어 로직(748)은 메모리 장치(746)가 예를 들면, ODT 핀 상에서 두 개 이상의 신호를 멀티플렉스하는 것을 가능하게 한다. 게다가, 메모리 컨트롤러(740)는 ODT 제어 로직(742)을 포함할 수 있다. 소정의 실시예들에서, ODT 제어 로직(742)은 메모리 컨트롤러(740)가 메모리 시스템(744)의 메모리 장치들에 대한 적절한 ODT 값을 개별적으로 결정하는 것을 가능하게 한다.
입력/출력(I/O) 컨트롤러(750)는 프로세서(710)와, 하나 이상의 I/O 인터페이스들(예를 들면, 유선 및 무선 네트워크 인터페이스들) 및/또는 I/O 장치들 사이 의 데이터 흐름을 제어한다. 예를 들면, 도시된 실시예에서, I/O 컨트롤러(750)는 프로세서(710)와 무선 송신기 및 수신기(760) 사이의 데이터의 흐름을 제어한다. 대안적인 실시예에서, 메모리 컨트롤러(740) 및 I/O 컨트롤러(750)는 단일 컨트롤러로 통합될 수 있다.
본 발명의 실시예의 요소들은 머신-실행가능 명령어들을 저장하기 위한 머신-판독가능 매체로서 제공될 수도 있다. 머신 판독가능 매체는 플래시 메모리, 광학 디스크들, CD-ROM(compact disks-read only memory), DVD(digital versatile/video disks) ROM, RAM(random access memory), EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 자기 또는 광학 카드들, 전파(propagation) 매체 또는 전자 명령어들을 저장하기에 적합한 다른 유형의 머신 판독가능 매체를 포함할 수 있지만, 거기에 한정되지 않는다. 예를 들면, 본 발명의 실시예들은 통신 링크(예를 들면, 모뎀 또는 네트워크 접속)를 경유하여 반송파 또는 다른 전파 매체로 구현된 데이터 신호들을 통해 원격 컴퓨터(예를 들면, 서버)에서 요청 컴퓨터(예를 들면, 클라이언트)로 전달될 수 있는 컴퓨터 프로그램으로서 다운로드될 수 있다.
본 명세서 전반에 걸친 "일 실시예" 또는 "실시예"에 대한 언급은 그 실시예와 관련되어 기술된 특별한 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예들에 포함된다는 것을 의미함을 이해해야 한다. 그러므로 본 명세서의 다양한 부분에서의 "실시예", "일 실시예", 또는 "대안적인 실시예"에 대한 둘 이상의 언급은 반드시 모두 동일한 실시예에 관한 것이 아님이 이해되어야 하고 강조된다. 더욱이, 특정한 특징들, 구조들 또는 특성들은 적합하게 본 발명의 하나 이상의 실시예들에 결합될 수 있다.
유사하게, 본 발명의 실시예들의 앞서의 기술에서, 하나 이상의 다양한 발명의 양상들의 이해를 돕도록 명세서를 간결하게 하기 위해 다양한 특징들이 때때로 단일 실시예, 도면, 또는 기술에 함께 그룹화 되었음을 이해해야 한다. 그러나 이러한 개시 방법은 본 발명이 각 청구범위에 명백히 열거된 것보다 많은 특징들을 필요로 한다는 개념을 반영하는 것으로 해석되어서는 안된다. 오히려, 다음의 청구범위들이 반영하는 바와 같이, 발명의 양상들은 전술된 단일 실시예의 모든 특징보다 적은 데 있다. 그리하여, 상세한 설명 다음의 청구범위들은 이로써 본 상세한 설명에 명백히 포함된다.
본 발명의 실시예들은 제한이 아닌 예로서 도시되며, 첨부된 도면에서 비슷한 참조 번호들은 유사한 요소들을 가리킨다.
도 1은 본 발명의 실시예에 따라 구현된 컴퓨팅 시스템의 선택된 양상들을 도시하는 고레벨 블록도이다.
도 2는 본 발명의 실시예에 따라 구현된 컴퓨팅 시스템의 선택된 양상들을 도시하는 고레벨 블록도이다.
도 3은 본 발명의 실시예에 따라 구현된 컴퓨팅 시스템의 선택된 양상들을 도시하는 블록도이다.
도 4는 본 발명의 실시예에 따라 ODT 값들을 이용하여 DRAM들을 프로그래밍하는 것에 대한 선택된 양상들을 도시하는 고레벨 흐름도이다.
도 5는 본 발명의 실시예에 따라 ODT 값들을 이용하여 DRAM들을 개별적으로 프로그램하는 것에 대한 선택된 양상들을 도시하는 개념도이다.
도 6은 본 발명의 실시예에 따라 바이트 레인 종단마다의 선택된 양상들을 도시하는 흐름도이다.
도 7a 및 도 7b는 컴퓨팅 시스템들의 선택된 양상들을 도시하는 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
110, 120-A, 120-N: 집적 회로
112: ODT 제어 로직
202: 컨트롤러
314: ODT 제어 로직

Claims (20)

  1. 상호접속을 통해 서로 연결된 복수의 집적 회로 각각에 대한 적어도 하나의 ODT(on-die termination) 값을 독립적으로 프로그램하기 위한 로직을 포함하고, 상기 ODT 값은 종단 저항의 양을 특정하는 집적 회로.
  2. 제1항에 있어서,
    상기 복수의 집적 회로는,
    메모리 시스템에 복수의 DRAM(dynamic random access memory device)을 포함하는 집적 회로.
  3. 제2항에 있어서,
    상기 메모리 시스템의 각 DRAM에 대한 적어도 하나의 ODT 값을 독립적으로 프로그램하기 위한 상기 로직은,
    상기 메모리 시스템의 각 DRAM에 대한 특정한 DRAM 식별자를 결정하기 위한 로직 - 상기 DRAM 식별자는 바이트 레인 길이의 범위에 대응함 -; 및
    상기 메모리 시스템의 각 DRAM의 레지스터에 상기 특정한 DRAM 식별자를 프로그램하기 위한 로직
    을 포함하는 집적 회로.
  4. 제3항에 있어서,
    상기 메모리 시스템의 각 DRAM에 대한 특정한 DRAM 식별자를 결정하기 위한 로직은,
    복수의 DRAM 식별자를 특정하고 복수의 바이트 레인의 길이의 범위에 대응하는 룩업 테이블(lookup table)
    을 포함하는 집적 회로.
  5. 제2항에 있어서,
    상기 메모리 시스템 내의 각 DRAM에 대한 적어도 하나의 ODT 값을 독립적으로 프로그램하기 위한 상기 로직은,
    비동작 모드(non-operating mode)에 들어가도록 각 DRAM에 대해 커맨드를 발행하기 위한 로직;
    제1 기록 사이클 동안, DRAM 식별자를 전송하기 위한 로직; 및
    제2 기록 사이클 동안, 상기 DRAM 식별자에 대응하는 적어도 하나의 ODT 값을 전송하기 위한 로직
    을 포함하는 집적 회로.
  6. 제5항에 있어서,
    상기 커맨드는 MRS(mode register set) 커맨드이고 비동작 모드는 MRS WRITE 모드인 집적 회로.
  7. 제6항에 있어서,
    제2 기록 사이클 동안, 상기 DRAM 식별자에 대응하는 적어도 하나의 ODT 값을 전송하기 위한 상기 로직은,
    제1 ODT 값과 제2 ODT 값을 전송하기 위한 로직을 포함하고,
    상기 제1 ODT 값은 능동 상태에 대응하고 상기 제2 ODT 값은 수동 상태에 대응하는 집적 회로.
  8. 제1항에 있어서,
    상기 집적 회로는 메모리 컨트롤러를 포함하는 집적 회로.
  9. 제8항에 있어서,
    상기 집적 회로는 프로세서를 더 포함하는 집적 회로.
  10. 메모리 장치에서, 상기 메모리 장치가 비동작 모드로 들어가도록 지시하는 커맨드를 수신하는 단계;
    제1 기록 사이클 동안, 메모리 장치 식별자를 수신하는 단계;
    상기 수신된 DRAM 식별자를 저장된 값과 비교하는 단계; 및
    상기 수신된 메모리 장치 식별자가 상기 저장된 값과 일치하면, 상기 비동작 모드로 들어가는 단계
    를 포함하는 방법.
  11. 제10항에 있어서,
    후속 기록 사이클 동안, 상기 메모리 장치에서 적어도 하나의 ODT 값을 특정하는 데이터를 수신하는 단계; 및
    상기 적어도 하나의 ODT 값을 특정하는 데이터를 이용하여 레지스터를 프로그램하는 단계
    를 더 포함하는 방법.
  12. 제11항에 있어서,
    상기 메모리 장치는 DRAM인 방법.
  13. 제12항에 있어서,
    상기 커맨드는 MRS 커맨드인 방법.
  14. 제13항에 있어서,
    상기 레지스터는 MPR(multipurpose register)인 방법.
  15. 상호접속으로 연결된 복수의 메모리 장치; 및
    상기 상호접속으로 연결된 집적 회로
    를 포함하고,
    상기 집적 회로는 상기 복수의 메모리 장치 각각에 대한 적어도 하나의 ODT 값을 독립적으로 프로그램하기 위한 로직을 포함하고, 상기 ODT 값은 종단 저항의 양을 특정하는 시스템.
  16. 제15항에 있어서,
    상기 복수의 메모리 장치는 복수의 DRAM인 시스템.
  17. 제15항에 있어서,
    각 DRAM에 대한 적어도 하나의 ODT 값을 독립적으로 프로그램하기 위한 상기 로직은,
    상기 메모리 시스템의 각 DRAM에 대한 특정한 DRAM 식별자를 결정하기 위한 로직 - 상기 DRAM 식별자는 바이트 레인 길이들의 범위에 대응함 -; 및
    상기 메모리 시스템의 각 DRAM의 레지스터에 상기 특정한 DRAM 식별자를 프로그램하기 위한 로직을 포함하는 시스템.
  18. 제17항에 있어서,
    상기 메모리 시스템의 각 DRAM에 대한 특정한 DRAM 식별자를 결정하기 위한 상기 로직은,
    복수의 DRAM 식별자를 특정하고 복수의 바이트 레인의 길이의 범위에 대응하 는 룩업 테이블을 포함하는 시스템.
  19. 제16항에 있어서,
    상기 메모리 시스템의 각 DRAM에 대한 적어도 하나의 ODT 값을 독립적으로 프로그램하기 위한 상기 로직은,
    비동작 모드에 들어가도록 각 DRAM에 대해 커맨드를 발행하기 위한 로직;
    제1 기록 사이클 동안, DRAM 식별자를 전송하기 위한 로직; 및
    제2 기록 사이클 동안, 상기 DRAM 식별자에 대응하는 적어도 하나의 ODT 값을 전송하기 위한 로직
    을 포함하는 시스템.
  20. 제19항에 있어서,
    상기 커맨드는 MRS 커맨드이고 상기 비동작 모드는 MRS WRITE 모드인 시스템.
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