KR20080074585A

KR20080074585A - 메모리 셀에 멀티 비트 데이터를 저장하는 플래시 메모리를포함한 메모리 시스템

Info

Publication number: KR20080074585A
Application number: KR1020070013896A
Authority: KR
Inventors: 최진혁; 이봉렬
Original assignee: 삼성전자주식회사
Priority date: 2007-02-09
Filing date: 2007-02-09
Publication date: 2008-08-13
Also published as: DE102008009235A1; KR100902008B1; US20080192539A1; US7596021B2

Abstract

본 발명은 메모리 셀에 멀티 비트 데이터를 저장하는 플래시 메모리를 포함하는 메모리 시스템에 관한 것이다. 본 발명에 따른 메모리 시스템은 하나의 메모리 셀에 멀티 비트 데이터를 저장하는 플래시 메모리; 및 상기 멀티 비트 데이터가 상기 메모리 셀에 프로그램 되도록 상기 플래시 메모리를 제어하는 메모리 컨트롤러를 포함한다. 상기 플래시 메모리는 상기 멀티 비트 데이터를 동일한 프로그램 동작에 의해 상기 메모리 셀에 프로그램한다. 본 발명에 따른 메모리 시스템은 하나의 물리적 페이지에 하나의 논리적 페이지가 할당된다. 그러나 본 발명은 하나의 물리적 페이지에 복수의 논리적 페이지가 할당된 것과 같은 결과를 얻을 수 있다. 본 발명에 의하면, 하나의 메모리 셀에 프로그램되는 데이터 비트 수가 증가할수록, 종래의 기술에 비해 데이터 신뢰성이 현저하게 증가한다.

Description

메모리 셀에 멀티 비트 데이터를 저장하는 플래시 메모리를 포함한 메모리 시스템{MEMORY SYSTEM INCLUDING MLC FLASH MEMORY}

도 1은 종래의 메모리 시스템을 보여주는 블록도이다.

도 2 및 도 3은 하나의 메모리 셀에 멀티 비트 데이터가 프로그램되는 과정을 보여주는 다이어그램이다.

도 4는 본 발명에 따른 메모리 시스템의 실시 예를 보여주는 블록도이다.

도 5 및 도 6은 본 발명에 따른 메모리 시스템의 페이지 할당 방법을 설명하기 위한 개념도이다.

도 7은 도 6에 도시된 페이지 할당 방법을 수행하는 메모리 시스템을 보여주는 블록도이다.

도 8 및 도 9는 본 발명에 따른 메모리 시스템의 페이지 할당 방법의 다른 실시 예를 설명하기 위한 개념도이다.

*도면의 주요 부분에 대한 부호 설명*

100, 200; 메모리 시스템 110, 210; 호스트

120, 220; 메모리 컨트롤러 130, 230; 플래시 메모리

본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 MLC(Multi_Level Cell) 플래시 메모리를 포함하는 메모리 시스템에 관한 것이다.

최근 들어 불휘발성 메모리를 사용하는 장치들이 증가하고 있다. 예를 들면, MP3 플레이어, 디지털 카메라(Digital Camera), 휴대전화(Mobile Phone), 캠코더, 플래시 카드(flash card), 및 SSD(Solid State Disk) 등은 저장장치로 불휘발성 메모리를 사용하고 있다.

저장장치로 불휘발성 메모리를 사용하는 장치들이 증가하면서, 불휘발성 메모리의 용량도 급속히 증가하고 있다. 메모리 용량을 증가시키는 방법들 중 하나는 하나의 메모리 셀(cell)에 다수의 비트들을 저장하는 방식인 이른바 멀티 레벨 셀(MLC: Multi Level Cell) 방식이다.

도 1은 종래의 메모리 시스템을 보여주는 도면이다. 도 1을 참조하면, 종래의 메모리 시스템(100)은 호스트(110), 메모리 컨트롤러(120), 그리고 플래시 메모리(130)를 구비한다.

메모리 컨트롤러(120)는 버퍼 메모리(121)를 포함한다. 플래시 메모리(130)는 셀 어레이(131) 및 페이지 버퍼(132)를 포함한다. 도 1에 도시되어 있지 않지만, 플래시 메모리(130)에는 디코더(decoder), 데이터 버퍼(data buffer), 그리고 제어 유닛(control unit)이 포함되어 있다.

메모리 컨트롤러(120)는 호스트(110)로부터 입력되는 데이터(Data)와 쓰기 커맨드(Write Command)를 입력받고, 데이터(Data)가 셀 어레이(131)에 쓰이도록 플 래시 메모리(130)를 제어한다. 또한, 메모리 컨트롤러(120)는 호스트(110)로부터 입력되는 읽기 커맨드(Read Command)에 따라, 셀 어레이(131)에 저장되어 있는 데이터가 읽혀지도록 플래시 메모리(130)를 제어한다.

버퍼 메모리(121)는 플래시 메모리(130)에 쓰일 데이터 또는 플래시 메모리(130)로부터 읽은 데이터를 임시로 저장한다. 버퍼 메모리(121)는 메모리 컨트롤러(120)의 제어에 의해 임시적 저장된 데이터를 호스트(110) 또는 플래시 메모리(130)로 전송한다.

플래시 메모리(130)의 셀 어레이(131)는 복수의 메모리 셀(Cell)로 구성된다. 메모리 셀은 불휘발성(Nonvolatile)으로서, 데이터를 저장한 후 전원이 꺼져도 데이터가 지워지지 않는다. 페이지 버퍼(132)는 셀 어레이(131)의 선택된 페이지(page)에 쓰일 데이터 또는 선택된 페이지로부터 읽은 데이터를 저장하는 버퍼이다.

한편, 플래시 메모리(130)의 메모리 셀은 저장할 수 있는 데이터 비트 수에 따라 싱글 레벨 셀(SLC; Single Level Cell) 및 멀티 레벨 셀(MLC; Multi Level Cell)로 구분된다. 싱글 레벨 셀(SLC)은 한 비트 데이터(single bit data)를 저장하고, 멀티 레벨 셀(MLC)은 멀티 비트 데이터(multi bit data)를 저장할 수 있다.

먼저, 하나의 메모리 셀에 하나의 비트가 저장되는 싱글 레벨 셀(SLC: Single Level Cell)을 살펴본다. 싱글 레벨 셀(SLC)은 문턱 전압의 분포에 따라 2개의 상태(state)를 갖는다. 메모리 셀은 프로그램 후에, 데이터 '1'을 저장하거나 데이터 '0'을 저장한다. 여기에서, 데이터 '1'을 저장하는 메모리 셀은 소거 상 태(erase state)에 있다고 하며, 데이터 '0'을 저장하는 메모리 셀은 프로그램 상태(program state)에 있다고 한다. 소거 상태의 셀은 온 셀(on cell), 프로그램 상태의 셀은 오프 셀(off cell)이라고도 한다.

플래시 메모리(130)는 페이지 단위로 프로그램 동작을 수행한다. 메모리 컨트롤러(120)는 프로그램 동작 시, 내부의 버퍼 메모리(121)를 사용하여 페이지 단위로 데이터를 플래시 메모리(130)로 전송한다.

페이지 버퍼(132)는 버퍼 메모리(121)로부터 로드(load)된 데이터를 임시로 저장하며, 로드된 데이터를 선택된 페이지에 동시에 프로그램한다. 프로그램을 마친 다음에는, 데이터가 정확하게 프로그램되었는지를 검증하기 위한 프로그램 검증 동작이 수행된다.

프로그램 검증 결과, 프로그램 폐일(fail)이 발생하면 프로그램 전압을 증가해 가면서 다시 프로그램 동작 및 프로그램 검증 동작을 수행한다. 이런 방식으로 한 페이지 분량의 데이터에 대한 프로그램을 완료한 다음에, 다음 데이터(next data)를 수신하여 프로그램 동작을 수행한다.

다음으로, 하나의 메모리 셀에 멀티 비트 데이터(multi bit data)가 저장되는 멀티 레벨 셀(MLC; Multi Level Cell)을 살펴본다. 도 2 및 도 3은 하나의 메모리 셀에 하위 비트(LSB: Least Significant Bit)와 상위 비트(MSB: Most Significant Bit), 즉 2 비트 데이터가 프로그램되는 과정을 보여준다.

도 2를 참조하면, 메모리 셀은 문턱 전압 분포에 따라 4개의 상태(11, 01, 10, 00) 중 어느 하나를 갖도록 프로그램된다. 먼저, 하위 비트(LSB)가 프로그램되 는 과정은 위에서 설명한 싱글 레벨 셀(SLC)과 동일하다. 11 상태를 갖는 메모리 셀은 하위 비트(LSB) 데이터에 따라 점선으로 도시된 상태(A)를 갖도록 프로그램된다.

다음으로, 메모리 컨트롤러(120)는 상위 비트(MSB)를 프로그램하기 위해 버퍼 메모리(121) 내에 있는 한 페이지 분량의 데이터를 플래시 메모리(130)로 전송한다. 도 2를 참조하면, 점선 상태(A)를 갖는 메모리 셀은 상위 비트(MSB)에 따라 00 상태를 갖도록 프로그램(program1) 되거나, 10 상태를 갖도록 프로그램(program2) 된다. 한편, 11 상태를 갖는 메모리 셀은 상위 비트(MSB)에 따라 11 상태를 유지하거나, 01 상태를 갖도록 프로그램(program3) 된다.

도 3을 참조하면, 메모리 셀은 문턱 전압 분포에 따라 4개의 상태(11, 10, 00, 01) 중 어느 하나를 갖도록 프로그램된다. 먼저, 11 상태를 갖는 메모리 셀은 하위 비트(LSB)에 따라 11 상태를 유지하거나 10 상태로 프로그램된다(program1). 다음으로, 상위 비트(MSB)가 프로그램된다. 10 상태를 갖는 메모리 셀은 상위 비트(MSB)에 따라 10 상태를 유지하거나 00 상태로 프로그램된다(program2). 그리고 11 상태를 갖는 메모리 셀은 상위 비트(MSB)에 따라 11 상태를 유지하거나 01 상태로 프로그램된다(program3).

다시 도 1을 참조하면, 메모리 시스템(100)은 위와 같은 방법을 사용하여, 멀티 비트 데이터를 플래시 메모리(130)의 셀 어레이(131)에 프로그램한다. 즉, 하위 비트(LSB)를 먼저 프로그램하고, 하위 비트(LSB)가 프로그램되어 있는 메모리 셀에 상위 비트(MSB)를 프로그램한다.

종래의 메모리 시스템(100)은 하나의 물리적 페이지(physical page)에 두 개의 논리적 페이지(logical page)를 할당한다. 여기에서, 물리적 페이지는 하나의 워드 라인에 연결되는 메모리 셀들의 집합이다. 하나의 메모리 셀에 2비트 데이터가 저장되는 경우에, 플래시 메모리(130)는 하위 비트(LSB)와 상위 비트(MSB)를 각각 독립적으로 읽거나 프로그램한다. 즉, 하나의 물리적 페이지에는 서로 다른 두 개의 페이지가 존재하는 것처럼 보인다. 이와 같이 하나의 물리적 페이지에 논리적으로 존재하는 페이지들을 논리적 페이지라 한다.

하나의 물리적 페이지에 하위 비트 데이터가 프로그램된 다음에, 동일 페이지에 상위 비트 데이터가 프로그램된다. 이때 하위 비트 데이터를 프로그램하는 경우에는 프로그램 속도가 빠르지만, 상위 비트 데이터를 프로그램하는 경우에는 프로그램 속도가 상대적으로 느려진다.

하나의 물리적 페이지에 두 개 이상의 논리적 페이지를 할당하는 경우에는, 상위 비트로 갈수록 프로그램 속도는 느려진다. 특히, 상위 비트로 갈수록 데이터 에러가 발생할 확률은 현저하게 증가한다. 즉 하위 비트는 데이터 신뢰성이 높으나, 상위 비트는 신뢰성이 낮아진다. 이와 같은 이유로, 하나의 물리적 페이지에 할당된 논리적 페이지의 신뢰성이 하위 비트와 상위 비트에 따라 달라진다.

데이터 신뢰성 문제를 극복하기 위해 에러 정정 회로(ECC; Error Correction Code) 또는 채널 코딩(Channel Codeing) 기술이 주로 사용되고 있다. 그러나 하나의 물리적 페이지에 복수의 논리적 페이지가 할당되는 경우에는 각각의 논리적 페이지마다 데이터 에러 확률이 다르기 때문에, 에러 정정 회로(ECC)나 채널 코딩 기 술을 적용하기에는 한계가 있다. 이와 같은 종래의 문제점은 하나의 물리적 페이지에 복수의 논리적 페이지가 할당되기 때문에 발생한다.

본 발명은 상술한 기술적 과제를 해결하기 위해 제안된 것으로, 본 발명의 목적은 하나의 물리적 페이지에 하나의 논리적 페이지를 할당하면서, 복수의 논리적 페이지를 할당한 것과 같은 결과를 갖는 플래시 메모리를 포함한 메모리 시스템을 제공하는 데 있다.

본 발명에 따른 메모리 시스템은 하나의 메모리 셀에 멀티 비트 데이터를 저장하는 플래시 메모리; 및 상기 멀티 비트 데이터가 상기 메모리 셀에 프로그램되도록 상기 플래시 메모리를 제어하는 메모리 컨트롤러를 포함한다. 상기 플래시 메모리는 상기 멀티 비트 데이터를 동일한 프로그램 동작에 의해 상기 메모리 셀에 프로그램한다.

실시 예로서, 상기 플래시 메모리는 복수의 메모리 셀을 갖는 셀 어레이; 각각의 메모리 셀에 프로그램하거나 상기 각각의 메모리 셀로부터 읽은 데이터를 저장하기 위한 복수의 페이지 버퍼를 갖는 페이지 버퍼 유닛; 및 상기 메모리 컨트롤러로부터 상기 멀티 비트 데이터를 입력받기 위한 복수의 데이터 버퍼를 갖고, 입력된 데이터를 상기 각각의 페이지 버퍼로 제공하기 위한 데이터 버퍼 유닛을 포함한다.

여기에서, 하나의 페이지 버퍼에는 하나의 메모리 셀에 프로그램되는 비트 수에 해당하는 데이터 버퍼들이 연결된다. 상기 하나의 페이지 버퍼에 연결되는 데이터 버퍼들에는 상기 멀티 비트 데이터가 입력된다.

다른 실시 예로서, 상기 플래시 메모리는 하나의 메모리 셀에 하위 비트(LSB) 및 상위 비트(MSB)를 저장한다. 상기 하위 비트(LSB) 및 상기 상위 비트(MSB)는 상기 데이터 버퍼 유닛에 동시에 입력된다. 상기 플래시 메모리는 상기 데이터 버퍼 유닛에 입력된 하위 비트(LSB) 및 상위 비트(MSB)에 따라 상기 메모리 셀에 2비트 데이터를 프로그램한다. 상기 플래시 메모리는 상기 메모리 셀에 프로그램된 2비트 데이터를 동시에 읽는다.

또 다른 실시 예로서, 상기 플래시 메모리 및 상기 메모리 컨트롤러는 하나의 메모리 카드 내에 집적된다. 상기 플래시 메모리는 낸드 플래시 메모리인 것을 특징으로 한다.

본 발명에 따른 메모리 시스템의 다른 일면은 하나의 물리적 페이지에 복수의 논리적 페이지의 데이터를 저장하는 플래시 메모리; 및 상기 복수의 논리적 페이지 데이터가 상기 하나의 물리적 페이지에 프로그램 되도록 상기 플래시 메모리를 제어하는 메모리 컨트롤러를 포함한다. 상기 플래시 메모리는 동일한 프로그램 동작에 의해 상기 하나의 물리적 페이지에 상기 복수의 논리적 페이지 데이터를 프로그램한다.

실시 예로서, 상기 플래시 메모리는 복수의 메모리 셀을 갖는 셀 어레이; 각각의 메모리 셀에 프로그램하거나 상기 각각의 메모리 셀로부터 읽은 데이터를 저장하기 위한 복수의 페이지 버퍼를 갖는 페이지 버퍼 유닛; 및 상기 메모리 컨트롤 러로부터 상기 복수의 논리적 페이지 데이터를 입력받기 위한 복수의 데이터 버퍼를 갖고, 입력된 데이터를 상기 각각의 페이지 버퍼로 제공하기 위한 데이터 버퍼 유닛을 포함한다.

여기에서, 하나의 페이지 버퍼에는 하나의 메모리 셀에 프로그램되는 비트 수에 해당하는 데이터 버퍼들이 연결된다. 상기 하나의 페이지 버퍼에 연결되는 데이터 버퍼들에는 상기 복수의 논리적 페이지 데이터가 입력된다.

이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자(이하, 당업자라 함)가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명을 상세하게 설명한다. 당업자가 본 발명을 쉽게 이해하고 용이하게 실시할 수 있도록 도면을 첨부한다. 첨부된 도면을 참조하여 본 발명의 실시 예를 상세하게 설명한다.

도 4는 본 발명에 따른 메모리 시스템의 실시 예를 보여주는 블록도이다. 도 4를 참조하면, 본 발명에 따른 메모리 시스템(200)은 호스트(210), 메모리 컨트롤러(220), 그리고 플래시 메모리(230)를 포함한다. 여기에서, 플래시 메모리(230)는 하나의 메모리 셀에 멀티 비트 데이터를 저장할 수 있다.

도 4에서, 메모리 컨트롤러(220) 및 플래시 메모리(230)는 하나의 메모리 카드 내에 포함될 수 있다. 이러한 메모리 카드에는 MMC(Multi_Media Card), SD 카드, xD 카드, CF 카드, SIM 카드 등이 포함된다. 또한, 이러한 메모리 카드는 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, PMP 등과 같은 호스트(210)에 접속되어 사용된다.

메모리 컨트롤러(220)는 플래시 메모리(230)의 제반 동작(예를 들면, 쓰기 또는 읽기 동작)을 제어한다. 도 4를 참조하면, 메모리 컨트롤러(220)는 어드레스 제어 유닛(221) 및 버퍼 메모리(222)를 포함한다.

어드레스 제어 유닛(221)은 호스트(210)로부터 논리적 어드레스(LADDR; Logical Address)를 입력받는다. 어드레스 제어 유닛(221)은 입력된 논리적 어드레스(LADDR)를 물리적 어드레스(PADDR; Physical Address)로 변환한다. 물리적 어드레스(PADDR)는 플래시 메모리(230)로 제공된다.

버퍼 메모리(222)는 플래시 메모리(230)에 쓰일 데이터 또는 플래시 메모리(230)로부터 읽은 데이터를 임시로 저장하는 데 사용된다. 버퍼 메모리(222)에 저장된 데이터는 플래시 메모리(230) 또는 호스트(210) 전송된다. 버퍼 메모리(222)는 랜덤 액세스 메모리(RAM), 예를 들면, SRAM이나 DRAM 등으로 구현될 수 있다.

계속해서 도 4를 참조하면, 플래시 메모리(230)는 셀 어레이(231), 로우 디코더(232), 페이지 버퍼 유닛(233), 칼럼 디코더(234), 비트 라인 선택 회로(235), 그리고 데이터 버퍼 유닛(236)을 포함한다. 도 4에서는 예로서 낸드 플래시 메모리 가 도시되어 있다.

셀 어레이(231)는 복수의 메모리 블록(도시되지 않음)으로 구성된다. 각각의 메모리 블록은 복수의 페이지(예를 들면, 32 pages, 64 pages)로 구성되며, 각각의 페이지는 하나의 워드 라인(WL)을 공유하는 복수의 메모리 셀(예를 들면, 512B, 2KB)로 구성된다. 낸드 플래시 메모리의 경우에, 소거 동작은 메모리 블록 단위로 수행되며, 읽기 및 쓰기 동작은 페이지 단위로 수행된다.

도 2 및 도 3을 참조하면, 하나의 메모리 셀에 2비트 데이터를 저장하는 경우에, 각각의 메모리 셀은 문턱 전압 분포에 따라 4개의 상태(state) 또는 레벨(level)을 갖는다. 이하에서는 하나의 멀티 레벨 셀에 2비트 데이터가 저장되는 경우에 대해 설명한다. 그러나 본 발명은 하나의 멀티 레벨 셀에 2비트 이상의 데이터(예를 들면, 3비트 또는 4비트)가 저장되는 경우에 대해서도 동일하게 적용될 수 있다.

로우 디코더(232)는 워드 라인(WL0~WLn)을 통해 셀 어레이(231)와 연결된다.로우 디코더(232)는 메모리 컨트롤러(220)의 어드레스 제어 유닛(221)으로부터 물리적 어드레스(PADDR)를 입력받고, 하나의 워드 라인(예를 들면, WL0)을 선택한다. 선택 워드 라인(WLO)에는 바이어스 전압이 제공된다.

페이지 버퍼 유닛(233)은 비트 라인(BL0~BLm)을 통해 셀 어레이(231)와 연결된다. 페이지 버퍼 유닛(233)은 복수의 페이지 버퍼(도시되지 않음)로 구성되며, 각각의 페이지 버퍼에는 버퍼 메모리(222)로부터 로드(load)된 데이터가 저장된다. 로드된 데이터는 프로그램 동작 시에 선택 페이지(예를 들면, page0)에 동시에 프 로그램된다. 반대로, 페이지 버퍼 유닛(233)은 읽기 동작 시에 선택 페이지(page0)로부터 데이터를 읽고, 읽은 데이터를 임시로 저장한다. 페이지 버퍼 유닛(233)에 저장된 데이터는 읽기 인에이블 신호(nRE, 도시되지 않음)에 응답하여 버퍼 메모리(222)로 전송된다.

칼럼 디코더(234)는 메모리 컨트롤러(220)의 어드레스 제어 유닛(221)으로부터 물리적 어드레스(PADDR)를 입력받고, 선택 신호(Yi)를 발생한다. 선택 신호(Yi)는 비트 라인 선택 회로(235)로 제공된다. 당업자에게 잘 알려진 바와 같이, 칼럼 디코더(234)는 칼럼 어드레스(CA; Column Address)를 입력받고, 로우 디코더(232)는 로우 어드레스(RA; Row Address)를 입력받는다.

비트 라인 선택회로(235)는 선택 신호(Yi)에 응답하여 비트 라인을 선택하기 위한 회로이다. 비트 라인 선택회로(235)는 선택 신호(Yi)에 따라 온 또는 오프 되는 MOS 트랜지스터들(도시되지 않음)로 구성된다.

데이터 버퍼 유닛(236)은 복수의 데이터 버퍼(도시되지 않음)로 구성된다. 복수의 데이터 버퍼는 메모리 컨트롤러(220)와 플래시 메모리(230) 사이의 데이터 전송에 사용되는 입출력용 버퍼이다. 데이터 버퍼 유닛(236)은 비트 라인 선택회로(235)를 통해 페이지 버퍼(233)와 전기적으로 연결된다. 데이터 버퍼 유닛(236) 및 페이지 버퍼 유닛(233)의 연결 관계는 도 6 및 도 7을 참조하여 상세히 설명된다.

종래의 메모리 시스템은 하나의 물리적 페이지(page0)에 복수의 논리적 페이지가 할당된다. 도 5는 종래 기술에 따른 메모리 시스템의 페이지 할당 방법을 개 념적으로 보여준다. 도 5를 참조하면, 하나의 물리적 페이지(PP0)에는 복수의 메모리 셀(P0~Pm)이 존재한다. 하나의 물리적 페이지(PP0)에는 두 개의 논리적 페이지(LP0, LP1)가 할당되어 있다.

종래의 메모리 시스템에 의하면, 메모리 컨트롤러는 버퍼 메모리에 저장된 하위 논리적 페이지(LP0), 즉 하위 비트 데이터 A0, A1, A2, …, Am을 플래시 메모리의 데이터 버퍼로 제공한다. 플래시 메모리는 하위 비트 데이터 A0, A1, A2, …, Am을 물리적 페이지(PP0)에 프로그램한다. 그 다음에, 메모리 컨트롤러는 상위 논리적 페이지(LP1), 즉 상위 비트 데이터 B0, B1, B2, …, Bm을 동일한 물리적 페이지(PP0)에 프로그램한다.

종래의 메모리 시스템과 같이, 하나의 물리적 페이지에 두 개 이상의 논리적 페이지를 할당하는 경우에, 상위 비트로 갈수록 프로그램 속도는 느려지고, 데이터 에러 확률은 현저하게 증가한다. 각각의 논리적 페이지마다 데이터 에러 확률이 다르기 때문에, 에러 정정 회로(ECC)나 채널 코딩 기술을 적용하기에는 한계가 있다.

반면에, 본 발명에 따른 메모리 시스템(200)은 하나의 물리적 페이지(PP0)에 하나의 논리적 페이지(LP0)가 할당된다. 도 6은 본 발명에 따른 메모리 시스템의 페이지 할당 방법을 개념적으로 보여준다. 도 6을 참조하면, 하나의 물리적 페이지(PP0)에는 하나의 논리적 페이지(LP0)가 할당되어 있다.

본 발명에 따른 메모리 시스템(200)에 의하면, 메모리 컨트롤러(220)는 버퍼 메모리(222)에 저장된 하위 비트 및 상위 비트 데이터 A0, B0, A1, B1, …, Am, Bm을 플래시 메모리(230)의 데이터 버퍼 유닛(236)으로 제공한다. 플래시 메모 리(230)는 하위 비트 및 상위 비트 데이터 A0, B0, A1, B1, …, Am, Bm을 물리적 페이지(PP0)에 프로그램한다. 여기에서, 데이터 A0 및 B0은 메모리 셀 P0에 프로그램되고, 데이터 A1 및 B1은 메모리 셀 P1에, 프로그램되며, 데이터 Am 및 Bm은 메모리 셀 Pm에 프로그램된다. 플래시 메모리(230)의 동작은 도 7을 참조하여 상세히 설명된다.

도 7은 도 4에 도시된 플래시 메모리(230) 내의 선택 페이지(page0), 페이지 버퍼 유닛(233), 그리고 데이터 버퍼 유닛(236)을 예시적으로 보여주는 개념도이다. 하나의 메모리 셀(예를 들면, P0)은 비트 라인(BL0)을 통해 하나의 페이지 버퍼(PB0)에 연결된다. 하나의 페이지 버퍼(PB0)는 데이터 라인을 통해 두 개의 데이터 버퍼(DB_L0, DB_M0)에 연결된다. 데이터 버퍼(DB_L0)에는 하위 비트 데이터(A0)가 입력되고, 데이터 버퍼(DB_M0)에는 상위 비트 데이터(B0)가 입력된다.

하위 비트 및 상위 비트 데이터(A0, B0)는 페이지 버퍼(PB0)로 동시에 제공된다. 페이지 버퍼(PB0)는 하위 비트 및 상위 비트 데이터(A0, B0)에 따라 메모리 셀(P0)을 프로그램한다. 메모리 셀(P0)은 하위 비트 및 상위 비트 데이터(A0, B0)에 따라 도 2 및 도 3에 도시된 문턱 전압을 갖는다.

본 발명에 따른 메모리 시스템(200)은 하나의 물리적 페이지에 하나의 논리적 페이지를 할당한다. 이때 하나의 물리적 페이지와 논리적 페이지는 서로 다른 페이지 사이즈를 가질 수 있다. 예를 들어, 하나의 메모리 셀에 2비트 데이터가 저장되는 경우를 가정하자. 논리적 페이지의 사이즈가 2KB인 경우에, 물리적 페이지는 1KB이다. 즉, 본 발명은 하나의 물리적 페이지의 데이터가 복수의 논리적 페이 지로 출력되는 것이 아니라, 하나의 논리적 페이지로 출력된다. 이때 논리적 페이지의 사이즈는 물리적 페이지의 사이즈의 2배이다.

본 발명에 의하면, 하나의 물리적 페이지는 하위 비트 및 상위 비트 데이터에 따라 읽기 및 쓰기 동작 특성이 달라지지 않는다. 하나의 물리적 페이지에 저장되는 데이터는 논리적 페이지와 상관없이 동일한 데이터 신뢰성을 갖는다. 발명에 의하면, 상위 비트로 갈수록 데이터 신뢰성이 나빠지는 종래의 문제점이 해결될 수 있다. 이는 도 8 및 도 9를 참조하여, 상세히 설명된다.

도 8 및 도 9는 하나의 메모리 셀에 4비트 데이터가 저장되는 플래시 메모리의 페이지 할당 방법을 보여준다. 도 8은 종래 기술에 따른 메모리 시스템의 페이지 할당 방법을 개념적으로 보여준다. 도 8을 참조하면, 하나의 물리적 페이지(PP0)에는 네 개의 논리적 페이지(LP0, LP1, LP2, LP3)가 할당되어 있다.

종래의 메모리 시스템에 의하면, 하위 비트 데이터 A0, A1, A2, …, Am이 물리적 페이지(PP0)에 프로그램된 다음에, 상위 비트 데이터 B0, B1, B2, …, Bm이 동일 페이지(PP0)에 프로그램된다. 그 다음에, 논리적 페이지 LP2 및 LP3에 해당하는 상위 비트 데이터 C0, C1, C2, …, Cm 및 D0, D1, D2, …, Dm이 순차적으로 동일 페이지(PP0)에 프로그램된다.

도 8을 참조하면, 논리적 페이지 LP0의 에러 발생 확률은 0.01%, 논리적 페이지 LP1의 에러 발생 확률은 0.1%, 논리적 페이지 LP2의 에러 발생 확률은 1%, 논리적 페이지 LP3의 에러 발생 확률은 10%이다. 즉, 상위 비트로 갈수록 에러 발생 확률은 약 10배 정도 증가한다. 또한, 상위 비트로 갈수록 프로그램 속도는 현저하 게 느려진다. 논리적 페이지들(LP0, LP1, LP2, LP3)은 서로 다른 프로그램 특성을 갖는다.

종래의 메모리 시스템은 논리적 페이지 사이의 데이터 신뢰성 문제나 프로그램 특성의 불일치 문제를 극복하기 위해 에러 정정 회로(ECC)나 채널 코딩 기술을 사용한다. 그러나 에러 정정 회로나 채널 코딩 기술은 그 특성이 가장 나쁜 논리적 페이지(LP3)를 기준으로 제작되어야 한다. 하나의 메모리 셀에 저장되는 데이터 수가 증가할수록, 메모리 시스템의 설계는 더욱 어려워진다.

도 9는 본 발명에 따른 메모리 시스템의 페이지 할당 방법을 개념적으로 보여준다. 도 9를 참조하면, 하나의 물리적 페이지(PP0)에는 하나의 논리적 페이지(LP0)가 할당되어 있다.

본 발명에 의하면 하위 비트 및 상위 비트 데이터 A0, B0, C0, D0, A1, B1, C1, D1, …, Am, Bm, Cm, Dm이 하나의 물리적 페이지(PP0)에 프로그램된다. 여기에서, 데이터 A0, B0, C0, D0은 하나의 물리적 메모리 셀 P0에 프로그램되고, 데이터 A1, B1, C1, D1은 메모리 셀 P1에 프로그램되며, 데이터 Am, Bm, Cm, Dm은 메모리 셀 Pm에 프로그램된다. 도 9에 도시된 페이지 할당 방법을 수행하기 위해서, 하나의 페이지 버퍼에는 네 개의 데이터 버퍼가 연결된다.

본 발명에 따른 메모리 시스템은 하나의 물리적 페이지에 하나의 논리적 페이지가 할당된다. 본 발명에 의하면, 하나의 메모리 셀에 프로그램되는 데이터 비트 수가 증가하더라도 논리적 페이지에 상관없이 데이터 신뢰성을 일정하게 유지할 수 있다. 따라서 본 발명은 종래의 기술에 비해 데이터 신뢰성이 현저하게 증가할 뿐만 아니라, 에러 정정 회로나 채널 코딩 기술을 적용하기에 용이하다.

또한, 종래의 메모리 시스템은 하나의 메모리 셀에 페일이 발생하면, 복수의 논리적 페이지에 대해 페일이 발생한 것과 동일하게 된다. 이 경우에는 데이터 백업이나 복구 등이 처리가 어려워진다. 그러나 본 발명은 하나의 물리적 페이지에서 출력되는 데이터가 논리적으로 동일 페이지에 할당되어 있기 때문에, 하나의 페이지를 변경하면 된다. 따라서 본 발명은 종래의 메모리 시스템에 비해 데이터 관리가 용이하다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

본 발명에 따른 플래시 메모리 및 그것을 포함한 메모리 시스템은 하나의 물리적 페이지에 하나의 논리적 페이지가 할당된다. 그러나 본 발명은 하나의 물리적 페이지에 복수의 논리적 페이지가 할당된 것과 같은 결과를 얻을 수 있다. 본 발명에 의하면, 하나의 메모리 셀에 프로그램되는 데이터 비트 수가 증가할수록, 종래의 기술에 비해 데이터 신뢰성이 현저하게 증가한다.

Claims

하나의 메모리 셀에 멀티 비트 데이터를 저장하는 플래시 메모리; 및

상기 멀티 비트 데이터가 상기 메모리 셀에 프로그램되도록 상기 플래시 메모리를 제어하는 메모리 컨트롤러를 포함하되,

상기 플래시 메모리는 상기 멀티 비트 데이터를 동일한 프로그램 동작에 의해 상기 메모리 셀에 프로그램하는 메모리 시스템.
제 1 항에 있어서,

상기 플래시 메모리는

복수의 메모리 셀을 갖는 셀 어레이;

각각의 메모리 셀에 프로그램하거나 상기 각각의 메모리 셀로부터 읽은 데이터를 저장하기 위한 복수의 페이지 버퍼를 갖는 페이지 버퍼 유닛; 및

상기 메모리 컨트롤러로부터 상기 멀티 비트 데이터를 입력받기 위한 복수의 데이터 버퍼를 갖고, 입력된 데이터를 상기 각각의 페이지 버퍼로 제공하기 위한 데이터 버퍼 유닛을 포함하는 메모리 시스템.
제 2 항에 있어서,

하나의 페이지 버퍼에는 하나의 메모리 셀에 프로그램되는 비트 수에 해당하는 데이터 버퍼들이 연결되는 메모리 시스템.
제 3 항에 있어서,

상기 하나의 페이지 버퍼에 연결되는 데이터 버퍼들에는 상기 멀티 비트 데이터가 입력되는 메모리 시스템.
제 2 항에 있어서,

상기 플래시 메모리는 하나의 메모리 셀에 하위 비트(LSB) 및 상위 비트(MSB)를 저장하는 메모리 시스템.
제 5 항에 있어서,

상기 하위 비트(LSB) 및 상기 상위 비트(MSB)는 상기 데이터 버퍼 유닛에 동시에 입력되는 메모리 시스템.
제 6 항에 있어서,

상기 플래시 메모리는 상기 데이터 버퍼 유닛에 입력된 하위 비트(LSB) 및 상위 비트(MSB)에 따라 상기 메모리 셀에 2비트 데이터를 프로그램하는 메모리 시스템.
제 7 항에 있어서,

상기 플래시 메모리는 상기 메모리 셀에 프로그램된 2비트 데이터를 동시에 읽는 메모리 시스템.
제 1 항에 있어서,

상기 플래시 메모리 및 상기 메모리 컨트롤러는 하나의 메모리 카드 내에 집적되는 메모리 시스템.
제 1 항에 있어서,

상기 플래시 메모리는 낸드 플래시 메모리인 것을 특징으로 하는 메모리 시스템.
하나의 물리적 페이지에 복수의 논리적 페이지의 데이터를 저장하는 플래시 메모리; 및

상기 복수의 논리적 페이지 데이터가 상기 하나의 물리적 페이지에 프로그램 되도록 상기 플래시 메모리를 제어하는 메모리 컨트롤러를 포함하되,

상기 플래시 메모리는 동일한 프로그램 동작에 의해 상기 하나의 물리적 페이지에 상기 복수의 논리적 페이지 데이터를 프로그램하는 메모리 시스템.
제 11 항에 있어서,

상기 플래시 메모리는

복수의 메모리 셀을 갖는 셀 어레이;

각각의 메모리 셀에 프로그램하거나 상기 각각의 메모리 셀로부터 읽은 데이터를 저장하기 위한 복수의 페이지 버퍼를 갖는 페이지 버퍼 유닛; 및

상기 메모리 컨트롤러로부터 상기 복수의 논리적 페이지 데이터를 입력받기 위한 복수의 데이터 버퍼를 갖고, 입력된 데이터를 상기 각각의 페이지 버퍼로 제공하기 위한 데이터 버퍼 유닛을 포함하는 메모리 시스템.
제 12 항에 있어서,

하나의 페이지 버퍼에는 하나의 메모리 셀에 프로그램되는 비트 수에 해당하는 데이터 버퍼들이 연결되는 메모리 시스템.
제 13 항에 있어서,

상기 하나의 페이지 버퍼에 연결되는 데이터 버퍼들에는 상기 복수의 논리적 페이지 데이터가 입력되는 메모리 시스템.
제 12 항에 있어서,

상기 플래시 메모리는 하나의 메모리 셀에 하위 비트(LSB) 및 상위 비트(MSB)를 저장하는 메모리 시스템.
제 15 항에 있어서,

상기 하위 비트(LSB) 및 상기 상위 비트(MSB)는 상기 데이터 버퍼 유닛에 동 시에 입력되는 메모리 시스템.
제 16 항에 있어서,

상기 플래시 메모리는 상기 데이터 버퍼 유닛에 입력된 하위 비트(LSB) 및 상위 비트(MSB)에 따라 상기 메모리 셀에 2비트 데이터를 프로그램하는 메모리 시스템.
제 17 항에 있어서,

상기 플래시 메모리는 상기 메모리 셀에 프로그램된 2비트 데이터를 동시에 읽는 메모리 시스템.
제 11 항에 있어서,

상기 플래시 메모리 및 상기 메모리 컨트롤러는 하나의 메모리 카드 내에 집적되는 메모리 시스템.
제 1 항에 있어서,

상기 플래시 메모리는 낸드 플래시 메모리인 것을 특징으로 하는 메모리 시스템.