JPH1011983A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH1011983A JPH1011983A JP16941996A JP16941996A JPH1011983A JP H1011983 A JPH1011983 A JP H1011983A JP 16941996 A JP16941996 A JP 16941996A JP 16941996 A JP16941996 A JP 16941996A JP H1011983 A JPH1011983 A JP H1011983A
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Abstract
(57)【要約】
【課題】多値データのページプログラムを行うことので
きる多値型の半導体不揮発性記憶装置を実現する。 【解決手段】１個のメモリトランジスタに２ビットのデ
ジタルデータを記録するために各メモリトランジスタが
１レベルの消去状態と３レベルの複数プログラム状態を
有する半導体不揮発性記憶装置であって、３レベルの複
数プログラム状態のそれぞれに対応して設定された３レ
ベルの複数プログラムワード線電圧ＶＰＷ１〜ＶＰＷ３
の任意のプログラムワード線電圧を選択してページプロ
グラムを行うページプログラム手段と、ページプログラ
ムを前記３レベルの複数プログラム状態のすべてに対し
て順次行うことにより、各メモリートランジスタに対し
て所望の２ビットデジタルデータをプログラムするため
に所望の２ビットデジタルデータを３種類のページプロ
グラムデータに変換するデータ変換回路８を有する。
きる多値型の半導体不揮発性記憶装置を実現する。 【解決手段】１個のメモリトランジスタに２ビットのデ
ジタルデータを記録するために各メモリトランジスタが
１レベルの消去状態と３レベルの複数プログラム状態を
有する半導体不揮発性記憶装置であって、３レベルの複
数プログラム状態のそれぞれに対応して設定された３レ
ベルの複数プログラムワード線電圧ＶＰＷ１〜ＶＰＷ３
の任意のプログラムワード線電圧を選択してページプロ
グラムを行うページプログラム手段と、ページプログラ
ムを前記３レベルの複数プログラム状態のすべてに対し
て順次行うことにより、各メモリートランジスタに対し
て所望の２ビットデジタルデータをプログラムするため
に所望の２ビットデジタルデータを３種類のページプロ
グラムデータに変換するデータ変換回路８を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、１個のメモリトラ
ンジスタに少なくとも２ビット以上のデジタルデータを
記録する多値型の半導体不揮発性記憶装置に関するもの
である。
ンジスタに少なくとも２ビット以上のデジタルデータを
記録する多値型の半導体不揮発性記憶装置に関するもの
である。
【０００２】
【従来の技術】従来、ＥＰＲＯＭ、フラッシュメモリ等
の半導体不揮発性記憶装置においては、１個のメモリト
ランジスタに１ビットのデジタルデータを記録する１値
型のメモリセル構造が通常である。しかし、最近の半導
体不揮発性記憶装置の大容量化の要望にともない、１個
のメモリトランジスタに少なくとも２ビット以上のデジ
タルデータを記録する、いわゆる、多値型の半導体不揮
発性記憶装置が要望されている。
の半導体不揮発性記憶装置においては、１個のメモリト
ランジスタに１ビットのデジタルデータを記録する１値
型のメモリセル構造が通常である。しかし、最近の半導
体不揮発性記憶装置の大容量化の要望にともない、１個
のメモリトランジスタに少なくとも２ビット以上のデジ
タルデータを記録する、いわゆる、多値型の半導体不揮
発性記憶装置が要望されている。
【０００３】図８（ａ）、図８（ｂ）は、それぞれＮＡ
ＮＤ型、ＤＩＮＯＲ型フラッシュメモリにおける、メモ
リアレイ構造を示す図である。これらの半導体不揮発性
記憶装置は、選択するワード線に接続された各メモリト
ランジスタ一括にページプログラムを行う半導体不揮発
性記憶装置である。
ＮＤ型、ＤＩＮＯＲ型フラッシュメモリにおける、メモ
リアレイ構造を示す図である。これらの半導体不揮発性
記憶装置は、選択するワード線に接続された各メモリト
ランジスタ一括にページプログラムを行う半導体不揮発
性記憶装置である。
【０００４】図８（ａ）のＮＡＮＤ型フラッシュメモリ
は、便宜上、１本のビット線に接続されたＮＡＮＤ列１
本に４個のメモリトランジスタが接続された場合の、メ
モリアレイを示す図である。図８（ａ）において、ＢＬ
はビット線を示し、ビット線ＢＬに２個の選択トランジ
スタＳＴ1 〜ＳＴ2 、および４個のメモリトランジスタ
ＭＴ1 〜ＭＴ4 が直列接続されたＮＡＮＤ列が接続され
る。選択トランジスタＳＴ1 〜ＳＴ2 はそれぞれ選択ゲ
ート線ＳＬ1 〜ＳＬ2 により制御され、またメモリトラ
ンジスタＭＴ1 〜ＭＴ4 はそれぞれワード線ＷＬ1〜Ｗ
Ｌ4 により制御される。
は、便宜上、１本のビット線に接続されたＮＡＮＤ列１
本に４個のメモリトランジスタが接続された場合の、メ
モリアレイを示す図である。図８（ａ）において、ＢＬ
はビット線を示し、ビット線ＢＬに２個の選択トランジ
スタＳＴ1 〜ＳＴ2 、および４個のメモリトランジスタ
ＭＴ1 〜ＭＴ4 が直列接続されたＮＡＮＤ列が接続され
る。選択トランジスタＳＴ1 〜ＳＴ2 はそれぞれ選択ゲ
ート線ＳＬ1 〜ＳＬ2 により制御され、またメモリトラ
ンジスタＭＴ1 〜ＭＴ4 はそれぞれワード線ＷＬ1〜Ｗ
Ｌ4 により制御される。
【０００５】図８（ｂ）のＤＩＮＯＲ型フラッシュメモ
リは、便宜上、１本の主ビット線に接続された副ビット
線１本に４個のメモリトランジスタが接続された場合
の、メモリアレイを示す図である。図８（ｂ）におい
て、ＭＢＬは主ビット線、ＳＢＬは副ビット線を示し、
主ビット線ＭＢＬおよび副ビット線ＳＢＬは、選択ゲー
ト線ＳＬにより制御される選択トランジスタＳＴ1 を介
して接続される。副ビット線ＳＢＬは、４本のワード線
ＷＬ1 〜ＷＬ4 と交差し、各交差位置には４個のメモリ
トランジスタＭＴ1 〜ＭＴ4 が配置される。
リは、便宜上、１本の主ビット線に接続された副ビット
線１本に４個のメモリトランジスタが接続された場合
の、メモリアレイを示す図である。図８（ｂ）におい
て、ＭＢＬは主ビット線、ＳＢＬは副ビット線を示し、
主ビット線ＭＢＬおよび副ビット線ＳＢＬは、選択ゲー
ト線ＳＬにより制御される選択トランジスタＳＴ1 を介
して接続される。副ビット線ＳＢＬは、４本のワード線
ＷＬ1 〜ＷＬ4 と交差し、各交差位置には４個のメモリ
トランジスタＭＴ1 〜ＭＴ4 が配置される。
【０００６】上述したＮＡＮＤ型、ＤＩＮＯＲ型フラッ
シュメモリ等のようなワード線セクタを単位としたペー
ジプログラムを行う半導体不揮発性記憶装置において
も、１個のメモリトランジスタに２ビット以上のデジタ
ルデータを記録することが可能である。
シュメモリ等のようなワード線セクタを単位としたペー
ジプログラムを行う半導体不揮発性記憶装置において
も、１個のメモリトランジスタに２ビット以上のデジタ
ルデータを記録することが可能である。
【０００７】
【発明が解決しようとする課題】ところで、上述したワ
ード線セクタを単位としたページプログラムを行うＮＡ
ＮＤ型フラッシュメモリ等を多値型の半導体不揮発性記
憶装置とした場合には、どのように１個のメモリトラン
ジスタに記録された多値データをプログラムするかが、
問題となる。
ード線セクタを単位としたページプログラムを行うＮＡ
ＮＤ型フラッシュメモリ等を多値型の半導体不揮発性記
憶装置とした場合には、どのように１個のメモリトラン
ジスタに記録された多値データをプログラムするかが、
問題となる。
【０００８】多値型の半導体不揮発性記憶装置について
は、たとえば文献〔『Ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ ３
２Ｍｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ』’９５ ＩＳＳＣ
Ｃｐ１３２〜〕等に開示されている。
は、たとえば文献〔『Ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ ３
２Ｍｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ』’９５ ＩＳＳＣ
Ｃｐ１３２〜〕等に開示されている。
【０００９】しかし、上述した文献例等における多値型
の半導体不揮発性記憶装置は、ＮＯＲ型フラッシュメモ
リの場合であり、このような半導体不揮発性記憶装置に
おいては、バイト単位で、つまり一度に４〜８個のメモ
リトランジスタに対して、多値データのプログラムを行
う。したがって、選択するワード線に接続された各メモ
リトランジスタ一括にページプログラムを行う半導体不
揮発性記憶装置、たとえば、ＮＡＮＤ型フラッシュメモ
リ等を多値型の半導体不揮発性記憶装置とした場合に
は、上述した文献例等の多値データのプログラム方法は
適用できない。
の半導体不揮発性記憶装置は、ＮＯＲ型フラッシュメモ
リの場合であり、このような半導体不揮発性記憶装置に
おいては、バイト単位で、つまり一度に４〜８個のメモ
リトランジスタに対して、多値データのプログラムを行
う。したがって、選択するワード線に接続された各メモ
リトランジスタ一括にページプログラムを行う半導体不
揮発性記憶装置、たとえば、ＮＡＮＤ型フラッシュメモ
リ等を多値型の半導体不揮発性記憶装置とした場合に
は、上述した文献例等の多値データのプログラム方法は
適用できない。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、各メモリトランジスタに多値デ
ータを効率よく簡単にページプログラムを行うことので
きる多値型の半導体不揮発性記憶装置を提供することに
ある。
のであり、その目的は、各メモリトランジスタに多値デ
ータを効率よく簡単にページプログラムを行うことので
きる多値型の半導体不揮発性記憶装置を提供することに
ある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、行列状に配置され、電荷蓄積部に蓄積さ
れた荷電量に応じてしきい値電圧が変化するメモリトラ
ンジスタを有し、接続されたワード線とビット線への印
加電圧に応じて前記メモリトランジスタのしきい値電圧
を遷移させて１個のメモリトランジスタに少なくともＮ
が２以上のＮビットのデジタルデータを記録するため
に、各メモリトランジスタが１レベルの消去状態と少な
くともＭが３以上のＭレベルの複数プログラム状態を有
する半導体不揮発性記憶装置であって、前記Ｍレベルの
複数プログラム状態のそれぞれに対応して設定されたＭ
レベルの複数プログラムワード線電圧の任意のプログラ
ムワード線電圧を選択して選択ワード線に印加すること
により、前記選択ワード線に接続された各メモリトラン
ジスタ一括に、ページプログラムを行うページプログラ
ム手段と、前記ページプログラムを前記Ｍレベルの複数
プログラム状態のすべてに対して順次行うことにより、
選択ワード線に接続された各メモリトランジスタに対し
て所望のＮビットのデジタルデータをプログラムするた
めに、前記所望のＮビットのデジタルデータをＭ種類の
前記ページプログラムデータに変換するデータ変換回路
とを備えた。
め、本発明は、行列状に配置され、電荷蓄積部に蓄積さ
れた荷電量に応じてしきい値電圧が変化するメモリトラ
ンジスタを有し、接続されたワード線とビット線への印
加電圧に応じて前記メモリトランジスタのしきい値電圧
を遷移させて１個のメモリトランジスタに少なくともＮ
が２以上のＮビットのデジタルデータを記録するため
に、各メモリトランジスタが１レベルの消去状態と少な
くともＭが３以上のＭレベルの複数プログラム状態を有
する半導体不揮発性記憶装置であって、前記Ｍレベルの
複数プログラム状態のそれぞれに対応して設定されたＭ
レベルの複数プログラムワード線電圧の任意のプログラ
ムワード線電圧を選択して選択ワード線に印加すること
により、前記選択ワード線に接続された各メモリトラン
ジスタ一括に、ページプログラムを行うページプログラ
ム手段と、前記ページプログラムを前記Ｍレベルの複数
プログラム状態のすべてに対して順次行うことにより、
選択ワード線に接続された各メモリトランジスタに対し
て所望のＮビットのデジタルデータをプログラムするた
めに、前記所望のＮビットのデジタルデータをＭ種類の
前記ページプログラムデータに変換するデータ変換回路
とを備えた。
【００１２】また、前記ページプログラム手段は、前記
データ変換回路により変換されたＭ種類の前記ページプ
ログラムデータの１種類のページプログラムデータを動
作に応じて選択する手段と、前記選択されたページプロ
グラムデータをラッチするために、各プログラムビット
線に設けられたデータラッチ回路と、前記Ｍレベルの複
数プログラムワード線電圧の任意のプログラムワード線
電圧を選択するための電圧マルチプレクサと、前記電圧
マルチプレクサにより選択されたプログラムワード線電
圧を選択ワード線に印加するローデコーダ回路とを備え
た。
データ変換回路により変換されたＭ種類の前記ページプ
ログラムデータの１種類のページプログラムデータを動
作に応じて選択する手段と、前記選択されたページプロ
グラムデータをラッチするために、各プログラムビット
線に設けられたデータラッチ回路と、前記Ｍレベルの複
数プログラムワード線電圧の任意のプログラムワード線
電圧を選択するための電圧マルチプレクサと、前記電圧
マルチプレクサにより選択されたプログラムワード線電
圧を選択ワード線に印加するローデコーダ回路とを備え
た。
【００１３】また、前記半導体不揮発性記憶装置では、
前記選択されたページプログラムデータの前記データラ
ッチ回路へのデータ転送を、カラムデコーダ回路のカラ
ムアドレスの変化に同期してシリアルに行う。
前記選択されたページプログラムデータの前記データラ
ッチ回路へのデータ転送を、カラムデコーダ回路のカラ
ムアドレスの変化に同期してシリアルに行う。
【００１４】また、本発明は、行列状に配置され、電荷
蓄積部に蓄積された荷電量に応じてしきい値電圧が変化
するメモリトランジスタを有し、接続されたワード線と
ビット線への印加電圧に応じて前記メモリトランジスタ
のしきい値電圧を遷移させて１個のメモリトランジスタ
に少なくともＮが２以上のＮビットのデジタルデータを
記録するために、各メモリトランジスタが１レベルの消
去状態と少なくともＭが３以上のＭレベルの複数プログ
ラム状態を有する半導体不揮発性記憶装置であって、前
記Ｍレベルの複数プログラム状態のそれぞれに対応して
設定されたＭレベルの複数プログラムビット線電圧の任
意のプログラムビット線電圧を選択して選択ビット線に
印加することにより、選択ワード線に接続された各メモ
リトランジスタ一括に、ページプログラムを行うページ
プログラム手段と、前記ページプログラムを前記Ｍレベ
ルの複数プログラム状態のすべてに対して順次行うこと
により、選択ワード線に接続された各メモリトランジス
タに対して所望のＮビットのデジタルデータをプログラ
ムするために、前記所望のＮビットのデジタルデータを
Ｍ種類の前記ページプログラムデータに変換するデータ
変換回路とを備えた。
蓄積部に蓄積された荷電量に応じてしきい値電圧が変化
するメモリトランジスタを有し、接続されたワード線と
ビット線への印加電圧に応じて前記メモリトランジスタ
のしきい値電圧を遷移させて１個のメモリトランジスタ
に少なくともＮが２以上のＮビットのデジタルデータを
記録するために、各メモリトランジスタが１レベルの消
去状態と少なくともＭが３以上のＭレベルの複数プログ
ラム状態を有する半導体不揮発性記憶装置であって、前
記Ｍレベルの複数プログラム状態のそれぞれに対応して
設定されたＭレベルの複数プログラムビット線電圧の任
意のプログラムビット線電圧を選択して選択ビット線に
印加することにより、選択ワード線に接続された各メモ
リトランジスタ一括に、ページプログラムを行うページ
プログラム手段と、前記ページプログラムを前記Ｍレベ
ルの複数プログラム状態のすべてに対して順次行うこと
により、選択ワード線に接続された各メモリトランジス
タに対して所望のＮビットのデジタルデータをプログラ
ムするために、前記所望のＮビットのデジタルデータを
Ｍ種類の前記ページプログラムデータに変換するデータ
変換回路とを備えた。
【００１５】また、前記ページプログラム手段は、前記
のデータ変換回路により変換されたＭ種類の前記ページ
プログラムデータの１種類のページプログラムデータを
動作に応じて選択する手段と、前記選択されたページプ
ログラムデータをラッチするために、各プログラムビッ
ト線に設けられたデータラッチ回路と、前記Ｍレベルの
複数プログラムビット線電圧の任意のプログラムビット
線電圧を選択するための電圧マルチプレクサと、前記デ
ータラッチ回路に供給電源の陰極側または陽極側のどち
らか一方に、前記電圧マルチプレクサにより選択された
プログラムビット線電圧を接続することにより、当該プ
ログラムビット線電圧を選択ビット線に印加する手段と
を備えた。
のデータ変換回路により変換されたＭ種類の前記ページ
プログラムデータの１種類のページプログラムデータを
動作に応じて選択する手段と、前記選択されたページプ
ログラムデータをラッチするために、各プログラムビッ
ト線に設けられたデータラッチ回路と、前記Ｍレベルの
複数プログラムビット線電圧の任意のプログラムビット
線電圧を選択するための電圧マルチプレクサと、前記デ
ータラッチ回路に供給電源の陰極側または陽極側のどち
らか一方に、前記電圧マルチプレクサにより選択された
プログラムビット線電圧を接続することにより、当該プ
ログラムビット線電圧を選択ビット線に印加する手段と
を備えた。
【００１６】また、本発明の半導体不揮発性記憶装置
は、前記メモリトランジスタが行列状に配置されたメモ
リアレイはＮＡＮＤ型構造をなしている。
は、前記メモリトランジスタが行列状に配置されたメモ
リアレイはＮＡＮＤ型構造をなしている。
【００１７】また、本発明の半導体不揮発性記憶装置
は、前記メモリトランジスタが行列状に配置されたメモ
リアレイはＮＯＲ型構造をなし、かつ主ビット線が作動
的接続手段を介して複数の副ビット線に接続されてい
る。
は、前記メモリトランジスタが行列状に配置されたメモ
リアレイはＮＯＲ型構造をなし、かつ主ビット線が作動
的接続手段を介して複数の副ビット線に接続されてい
る。
【００１８】本発明の半導体不揮発性記憶装置によれ
ば、複数プログラム状態毎に個別にページプログラムを
行うページプログラム手段と、選択ワード線に接続され
た各メモリトランジスタに所望の多値型デジタルデータ
をプログラムするために、前記所望の多値型デジタルデ
ータを複数の前記ページプログラムデータに変換してプ
ログラムするためのデータ変換回路とを備えたことによ
り、１個のメモリトランジスタに少なくとも２ビット以
上のデジタルデータを記録する多値型の半導体不揮発性
記憶装置においても、通常の１値型の半導体不揮発性記
憶装置と基本的に同様の方法で、ページプログラムを行
うことができる。
ば、複数プログラム状態毎に個別にページプログラムを
行うページプログラム手段と、選択ワード線に接続され
た各メモリトランジスタに所望の多値型デジタルデータ
をプログラムするために、前記所望の多値型デジタルデ
ータを複数の前記ページプログラムデータに変換してプ
ログラムするためのデータ変換回路とを備えたことによ
り、１個のメモリトランジスタに少なくとも２ビット以
上のデジタルデータを記録する多値型の半導体不揮発性
記憶装置においても、通常の１値型の半導体不揮発性記
憶装置と基本的に同様の方法で、ページプログラムを行
うことができる。
【００１９】また、本発明の半導体不揮発性記憶装置に
おいては、前記選択されたページプログラムデータの前
記データラッチ回路へのデータ転送が、カラムデコーダ
回路のカラムアドレスの変化に同期してシリアルに行わ
れる。したがって、プログラムすべき所望の多値型デジ
タルデータの入力、および当該データの変換、選択、転
送が、カラムアドレスの変化に同期して行え、高速プロ
グラムに好適である。
おいては、前記選択されたページプログラムデータの前
記データラッチ回路へのデータ転送が、カラムデコーダ
回路のカラムアドレスの変化に同期してシリアルに行わ
れる。したがって、プログラムすべき所望の多値型デジ
タルデータの入力、および当該データの変換、選択、転
送が、カラムアドレスの変化に同期して行え、高速プロ
グラムに好適である。
【００２０】また、本発明の半導体不揮発性記憶装置
は、ＮＡＮＤ型フラッシュメモリ、あるいはＤＩＮＯＲ
型フラッシュメモリ等のワード線セクタを単位としてペ
ージプログラムを行う多値型の半導体不揮発性記憶装置
に適用する場合に、特に好適である。
は、ＮＡＮＤ型フラッシュメモリ、あるいはＤＩＮＯＲ
型フラッシュメモリ等のワード線セクタを単位としてペ
ージプログラムを行う多値型の半導体不揮発性記憶装置
に適用する場合に、特に好適である。
【００２１】
【発明の実施の形態】図１は、本発明に係る半導体不揮
発性記憶装置、たとえば１個のメモリトランジスタに２
ビットのデジタルデータを記録する多値型のＮＡＮＤ型
フラッシュメモリにおいて、１個のメモリトランジスタ
に２ビットのデジタルデータを記録する場合の、しきい
値電圧Ｖｔｈレベルとデータ内容との関係を示す図であ
る。
発性記憶装置、たとえば１個のメモリトランジスタに２
ビットのデジタルデータを記録する多値型のＮＡＮＤ型
フラッシュメモリにおいて、１個のメモリトランジスタ
に２ビットのデジタルデータを記録する場合の、しきい
値電圧Ｖｔｈレベルとデータ内容との関係を示す図であ
る。
【００２２】図１において、横軸はメモリトランジスタ
のしきい値電圧Ｖｔｈを、縦軸はメモリトランジスタの
分布頻度を表している。また、１個のメモリトランジス
タに記録する２ビットデジタルデータ内容は、〔Ｄ２，
Ｄ１〕で表され、〔Ｄ２，Ｄ１〕＝〔０，０〕，〔０，
１〕，〔１，０〕，〔１，１〕の４状態が存在する。
のしきい値電圧Ｖｔｈを、縦軸はメモリトランジスタの
分布頻度を表している。また、１個のメモリトランジス
タに記録する２ビットデジタルデータ内容は、〔Ｄ２，
Ｄ１〕で表され、〔Ｄ２，Ｄ１〕＝〔０，０〕，〔０，
１〕，〔１，０〕，〔１，１〕の４状態が存在する。
【００２３】図１の例においては、〔Ｄ２，Ｄ１〕＝
〔０，０〕の場合は、消去状態であって、しきい値電圧
Ｖｔｈは、−２Ｖを中心として−３Ｖ＜Ｖｔｈ＜−１Ｖ
の範囲にある。また、〔Ｄ２，Ｄ１〕＝〔０，１〕の場
合は、第１のプログラム状態であって、しきい値電圧Ｖ
ｔｈは、１．２５Ｖを中心として１Ｖ＜Ｖｔｈ＜１．５
Ｖの範囲にある。また、〔Ｄ２，Ｄ１〕＝〔１，０〕の
場合は、第２のプログラム状態であって、しきい値電圧
Ｖｔｈは、２．７５Ｖを中心として２．５Ｖ＜Ｖｔｈ＜
３Ｖの範囲にある。また、〔Ｄ２，Ｄ１〕＝〔１，１〕
の場合は、第３のプログラム状態であって、しきい値電
圧Ｖｔｈは、４．２５Ｖと中心として４Ｖ＜Ｖｔｈ＜
４．５Ｖの範囲にある。
〔０，０〕の場合は、消去状態であって、しきい値電圧
Ｖｔｈは、−２Ｖを中心として−３Ｖ＜Ｖｔｈ＜−１Ｖ
の範囲にある。また、〔Ｄ２，Ｄ１〕＝〔０，１〕の場
合は、第１のプログラム状態であって、しきい値電圧Ｖ
ｔｈは、１．２５Ｖを中心として１Ｖ＜Ｖｔｈ＜１．５
Ｖの範囲にある。また、〔Ｄ２，Ｄ１〕＝〔１，０〕の
場合は、第２のプログラム状態であって、しきい値電圧
Ｖｔｈは、２．７５Ｖを中心として２．５Ｖ＜Ｖｔｈ＜
３Ｖの範囲にある。また、〔Ｄ２，Ｄ１〕＝〔１，１〕
の場合は、第３のプログラム状態であって、しきい値電
圧Ｖｔｈは、４．２５Ｖと中心として４Ｖ＜Ｖｔｈ＜
４．５Ｖの範囲にある。
【００２４】ＶＲ１は、メモリトランジスタのしきい値
電圧Ｖｔｈが、消去状態であるのかあるいは第１のプロ
グラム状態以上であるのかを判定するための、第１の読
み出しワード線電圧を示し、たとえばＶＲ１＝０．５Ｖ
に設定される。またＶＲ２は、メモリトランジスタのし
きい値電圧Ｖｔｈが、第１のプログラム状態以下である
のかあるいは第２のプログラム状態以上であるのかを判
定するための、第２の読み出しワード線電圧を示し、た
とえばＶＲ２＝２Ｖに設定される。またＶＲ３は、メモ
リトランジスタのしきい値電圧Ｖｔｈが、第２のプログ
ラム状態以下であるのかあるいは第３のプログラム状態
以上であるのかを判定するための、第３の読み出しワー
ド線電圧を示し、たとえばＶＲ３＝３．５Ｖに設定され
る。
電圧Ｖｔｈが、消去状態であるのかあるいは第１のプロ
グラム状態以上であるのかを判定するための、第１の読
み出しワード線電圧を示し、たとえばＶＲ１＝０．５Ｖ
に設定される。またＶＲ２は、メモリトランジスタのし
きい値電圧Ｖｔｈが、第１のプログラム状態以下である
のかあるいは第２のプログラム状態以上であるのかを判
定するための、第２の読み出しワード線電圧を示し、た
とえばＶＲ２＝２Ｖに設定される。またＶＲ３は、メモ
リトランジスタのしきい値電圧Ｖｔｈが、第２のプログ
ラム状態以下であるのかあるいは第３のプログラム状態
以上であるのかを判定するための、第３の読み出しワー
ド線電圧を示し、たとえばＶＲ３＝３．５Ｖに設定され
る。
【００２５】さらにＶＲｅａｄは、データ読み出し時に
非選択ワード線に印加する読み出しワード線電圧であっ
て、読み出しＮＡＮＤ列において非選択メモリトランジ
スタをデータの如何にかかわらずすべてオン状態とする
ために、ＶＲｅａｄ＝５．５Ｖに設定される。
非選択ワード線に印加する読み出しワード線電圧であっ
て、読み出しＮＡＮＤ列において非選択メモリトランジ
スタをデータの如何にかかわらずすべてオン状態とする
ために、ＶＲｅａｄ＝５．５Ｖに設定される。
【００２６】なお、図１の例において、第１、第２、第
３のプログラム状態に比較して、消去状態のＶｔｈ範囲
が広がっているのは、一般的なＮＡＮＤ型フラッシュメ
モリの場合、消去動作はプログラム動作のようにビット
毎ベリファイを行わないためである。
３のプログラム状態に比較して、消去状態のＶｔｈ範囲
が広がっているのは、一般的なＮＡＮＤ型フラッシュメ
モリの場合、消去動作はプログラム動作のようにビット
毎ベリファイを行わないためである。
【００２７】図２は、図１の如く１個のメモリトランジ
スタに２ビットのデジタルデータをページプログラムす
る多値型のＮＡＮＤ型フラッシュメモリにおいて、３種
類のプログラム状態に対応して設定された３種類のプロ
グラムワード線電圧により、上記データプログラムを３
段階に分割して行う場合の例を示したものであり、本発
明における第１の実施形態（第１のプログラム方法）を
説明するための図である。
スタに２ビットのデジタルデータをページプログラムす
る多値型のＮＡＮＤ型フラッシュメモリにおいて、３種
類のプログラム状態に対応して設定された３種類のプロ
グラムワード線電圧により、上記データプログラムを３
段階に分割して行う場合の例を示したものであり、本発
明における第１の実施形態（第１のプログラム方法）を
説明するための図である。
【００２８】図２において、時刻ｔ１から時刻ｔ３まで
は、第１段階目のプログラムステップである。このステ
ップでは、〔Ｄ２，Ｄ１〕＝〔０，１〕，〔１，０〕，
〔１，１〕の第１、第２、第３のプログラム状態へのデ
ータプログラムを行うべきメモリトランジスタに対し
て、〔Ｄ２，Ｄ１〕＝〔０，１〕の第１のプログラム状
態へのデータプログラムが行われる。この場合、ワード
線電圧ＶＷは第１のプログラムワード線電圧ＶＰＷ１＝
１５Ｖに設定され、ビット線電圧ＶＢは選択ビット線は
０Ｖに、非選択ビット線は中間禁止電圧８Ｖに設定され
る。
は、第１段階目のプログラムステップである。このステ
ップでは、〔Ｄ２，Ｄ１〕＝〔０，１〕，〔１，０〕，
〔１，１〕の第１、第２、第３のプログラム状態へのデ
ータプログラムを行うべきメモリトランジスタに対し
て、〔Ｄ２，Ｄ１〕＝〔０，１〕の第１のプログラム状
態へのデータプログラムが行われる。この場合、ワード
線電圧ＶＷは第１のプログラムワード線電圧ＶＰＷ１＝
１５Ｖに設定され、ビット線電圧ＶＢは選択ビット線は
０Ｖに、非選択ビット線は中間禁止電圧８Ｖに設定され
る。
【００２９】次に、時刻ｔ３から時刻ｔ５までは、第２
段階目のプログラムステップである。このステップで
は、〔Ｄ２，Ｄ１〕＝〔１，０〕，〔１，１〕の第２、
第３のプログラム状態へのデータプログラムを行うべき
メモリトランジスタに対して、〔Ｄ２，Ｄ１〕＝〔１，
０〕の第２のプログラム状態へのデータプログラムが行
われる。この場合、ワード線電圧ＶＷは第２のプログラ
ムワード線電圧ＶＰＷ２＝１６．５Ｖに設定され、ビッ
ト線電圧ＶＢは選択ビット線は０Ｖに、非選択ビット線
は中間禁止電圧８Ｖに設定される。
段階目のプログラムステップである。このステップで
は、〔Ｄ２，Ｄ１〕＝〔１，０〕，〔１，１〕の第２、
第３のプログラム状態へのデータプログラムを行うべき
メモリトランジスタに対して、〔Ｄ２，Ｄ１〕＝〔１，
０〕の第２のプログラム状態へのデータプログラムが行
われる。この場合、ワード線電圧ＶＷは第２のプログラ
ムワード線電圧ＶＰＷ２＝１６．５Ｖに設定され、ビッ
ト線電圧ＶＢは選択ビット線は０Ｖに、非選択ビット線
は中間禁止電圧８Ｖに設定される。
【００３０】次に、時刻ｔ５から時刻ｔ７までは、第３
段階目のプログラムステップである。このステップで
は、〔Ｄ２，Ｄ１〕＝〔１，１〕の第３のプログラム状
態へのデータプログラムを行うべきメモリトランジスタ
に対して、〔Ｄ２，Ｄ１〕＝〔１，１〕の第３のプログ
ラム状態へのデータプログラムが行われる。この場合、
ワード線電圧ＶＷは第３のプログラムワード線電圧ＶＰ
Ｗ１＝１８Ｖに設定され、ビット線電圧ＶＢは選択ビッ
ト線は０Ｖに、非選択ビット線は中間禁止電圧８Ｖに設
定される。
段階目のプログラムステップである。このステップで
は、〔Ｄ２，Ｄ１〕＝〔１，１〕の第３のプログラム状
態へのデータプログラムを行うべきメモリトランジスタ
に対して、〔Ｄ２，Ｄ１〕＝〔１，１〕の第３のプログ
ラム状態へのデータプログラムが行われる。この場合、
ワード線電圧ＶＷは第３のプログラムワード線電圧ＶＰ
Ｗ１＝１８Ｖに設定され、ビット線電圧ＶＢは選択ビッ
ト線は０Ｖに、非選択ビット線は中間禁止電圧８Ｖに設
定される。
【００３１】図３は、本発明に係る半導体不揮発性記憶
装置、たとえば図１、図２に示ような特性を有する１個
ののメモリトランジスタに２ビットのデジタルデータを
記録する多値型のＮＡＮＤ型フラッシュメモリの具体的
な第１の実施形態の構成例を示す図である。
装置、たとえば図１、図２に示ような特性を有する１個
ののメモリトランジスタに２ビットのデジタルデータを
記録する多値型のＮＡＮＤ型フラッシュメモリの具体的
な第１の実施形態の構成例を示す図である。
【００３２】図３において、１はメモリアレイを示し、
ｍ本のビット線Ｂ１〜Ｂｍが配線されている。また、お
のおのビット線Ｂ１〜Ｂｍは、それぞれがｎ本のＮＡＮ
Ｄ列に接続され、各ＮＡＮＤ列は、それぞれ２個の選択
トランジスタ（図中□）とｊ個のメモリトランジスタ
（図中○）から構成される。つまり、メモリアレイ１は
ＮＡＮＤ列Ｓ11〜Ｓnmから構成される。
ｍ本のビット線Ｂ１〜Ｂｍが配線されている。また、お
のおのビット線Ｂ１〜Ｂｍは、それぞれがｎ本のＮＡＮ
Ｄ列に接続され、各ＮＡＮＤ列は、それぞれ２個の選択
トランジスタ（図中□）とｊ個のメモリトランジスタ
（図中○）から構成される。つまり、メモリアレイ１は
ＮＡＮＤ列Ｓ11〜Ｓnmから構成される。
【００３３】ＳＬ11〜ＳＬn1、ＳＬ12〜ＳＬn2は選択ト
ランジスタを制御する選択ゲート線、ＷＬ11〜ＷＬnjは
メモリトランジスタを制御するワード線をそれぞれ示し
ている。また、ＳＡ1 〜ＳＡｍは、おのおのビット線Ｂ
1 〜Ｂｍ毎に対応して設けられたデータラッチ回路を示
している。データラッチ回路ＳＡ1 〜ＳＡｍの供給電源
は、陰極側が（ＶＢ）Ｌ、陽極側が（ＶＢ）Ｈに接続さ
れ、データプログラム時には、（ＶＢ）Ｌは接地ＧＮＤ
レベルに、（ＶＢ）Ｈは中間禁止電圧に設定される。
ランジスタを制御する選択ゲート線、ＷＬ11〜ＷＬnjは
メモリトランジスタを制御するワード線をそれぞれ示し
ている。また、ＳＡ1 〜ＳＡｍは、おのおのビット線Ｂ
1 〜Ｂｍ毎に対応して設けられたデータラッチ回路を示
している。データラッチ回路ＳＡ1 〜ＳＡｍの供給電源
は、陰極側が（ＶＢ）Ｌ、陽極側が（ＶＢ）Ｈに接続さ
れ、データプログラム時には、（ＶＢ）Ｌは接地ＧＮＤ
レベルに、（ＶＢ）Ｈは中間禁止電圧に設定される。
【００３４】さらに、２はメインローデコーダ、３ａは
ＶＲ電圧マルチプレクサ、３ｂはＶＰＷ電圧マルチプレ
クサ、４はサブローデコーダ、５はローカルローデコー
ダ、６はカラムデコーダ、７はカラム選択部、８はデー
タ変換回路をそれぞれ示している。
ＶＲ電圧マルチプレクサ、３ｂはＶＰＷ電圧マルチプレ
クサ、４はサブローデコーダ、５はローカルローデコー
ダ、６はカラムデコーダ、７はカラム選択部、８はデー
タ変換回路をそれぞれ示している。
【００３５】メインローデコーダ２は、Ｘ入力の上位Ｘ
1 〜Ｘa をデコードして、選択ゲート線ＳＬ11〜ＳＬn
1、ＳＬ12〜ＳＬn2の出力電圧、およびＮＡＮＤ列選択
信号ｘ1 〜ｘn を発生する。
1 〜Ｘa をデコードして、選択ゲート線ＳＬ11〜ＳＬn
1、ＳＬ12〜ＳＬn2の出力電圧、およびＮＡＮＤ列選択
信号ｘ1 〜ｘn を発生する。
【００３６】ＶＲ電圧マルチプレクサ３ａは、選択信号
φ１〜φ３によってデータ内容に応じてあらかじめ設定
された３種類の読み出しワード線電圧ＶＲ１〜ＶＲ３の
１種類を選択する。すなわち、選択信号φ１の場合には
第１の読み出しワード線電圧ＶＲ１を、選択信号φ２の
場合には第２の読み出しワード線電圧ＶＲ２を、選択信
号φ３の場合には第３の読み出しワード線電圧ＶＲ３を
選択して、読み出しワード線電圧ＶＲとして出力する。
φ１〜φ３によってデータ内容に応じてあらかじめ設定
された３種類の読み出しワード線電圧ＶＲ１〜ＶＲ３の
１種類を選択する。すなわち、選択信号φ１の場合には
第１の読み出しワード線電圧ＶＲ１を、選択信号φ２の
場合には第２の読み出しワード線電圧ＶＲ２を、選択信
号φ３の場合には第３の読み出しワード線電圧ＶＲ３を
選択して、読み出しワード線電圧ＶＲとして出力する。
【００３７】ＶＰＷ電圧マルチプレクサ３ｂは、選択信
号φ１〜φ３によってデータ内容に応じてあらかじめ設
定された３種類のプログラムワード線電圧ＶＰＷ１〜Ｖ
ＰＷ３の１種類を選択する。すなわち、選択信号φ１の
場合には第１のプログラムワード線電圧ＶＰＷ１を、選
択信号φ２の場合には第２のプログラムワード線電圧Ｖ
ＰＷ２を、選択信号φ３の場合には第３のプログラムワ
ード線電圧ＶＰＷ３を選択して、プログラムワード線電
圧ＶＰＷとして出力する。
号φ１〜φ３によってデータ内容に応じてあらかじめ設
定された３種類のプログラムワード線電圧ＶＰＷ１〜Ｖ
ＰＷ３の１種類を選択する。すなわち、選択信号φ１の
場合には第１のプログラムワード線電圧ＶＰＷ１を、選
択信号φ２の場合には第２のプログラムワード線電圧Ｖ
ＰＷ２を、選択信号φ３の場合には第３のプログラムワ
ード線電圧ＶＰＷ３を選択して、プログラムワード線電
圧ＶＰＷとして出力する。
【００３８】サブローデコーダ４は、Ｘ入力の下位Ｘ1
〜Ｘb をデコードして、選択ＮＡＮＤ列におけるワード
線電圧Ｖ1 〜Ｖj を発生する。データプログラム時のワ
ード線電圧Ｖ1 〜Ｖj は、選択ワード線電圧がプログラ
ムワード線電圧ＶＰＷに、非選択ワード線電圧が中間禁
止電圧に設定される。また、プログラムデータ確認読み
出し（以下ベリファイ読み出し）時のワード線電圧Ｖ1
〜Ｖj は、選択ワード線電圧が読み出しワード線電圧Ｖ
Ｒに、非選択ワード線電圧がＶＲｅａｄに設定される。
〜Ｘb をデコードして、選択ＮＡＮＤ列におけるワード
線電圧Ｖ1 〜Ｖj を発生する。データプログラム時のワ
ード線電圧Ｖ1 〜Ｖj は、選択ワード線電圧がプログラ
ムワード線電圧ＶＰＷに、非選択ワード線電圧が中間禁
止電圧に設定される。また、プログラムデータ確認読み
出し（以下ベリファイ読み出し）時のワード線電圧Ｖ1
〜Ｖj は、選択ワード線電圧が読み出しワード線電圧Ｖ
Ｒに、非選択ワード線電圧がＶＲｅａｄに設定される。
【００３９】ローカルデコーダ５は、各ワード線ＷＬ11
〜ＷＬnjに対応した伝達回路Ｔ11〜Ｔnjから構成され、
ＮＡＮＤ列選択信号ｘ1 〜ｘn によりＮＡＮＤ列単位で
選択される。それぞれの伝達回路Ｔ11〜Ｔnjは、伝達回
路Ｔ11〜ＴnjがＮＡＮＤ列選択信号により選択される場
合には、ワード線電圧Ｖ1 〜Ｖj を対応するワード線に
出力する。また、伝達回路Ｔ11〜ＴnjがＮＡＮＤ列選択
信号により選択されない場合には、動作に応じた適当な
電圧値（たとえば接地電圧ＧＮＤ）を対応するワード線
に出力する。
〜ＷＬnjに対応した伝達回路Ｔ11〜Ｔnjから構成され、
ＮＡＮＤ列選択信号ｘ1 〜ｘn によりＮＡＮＤ列単位で
選択される。それぞれの伝達回路Ｔ11〜Ｔnjは、伝達回
路Ｔ11〜ＴnjがＮＡＮＤ列選択信号により選択される場
合には、ワード線電圧Ｖ1 〜Ｖj を対応するワード線に
出力する。また、伝達回路Ｔ11〜ＴnjがＮＡＮＤ列選択
信号により選択されない場合には、動作に応じた適当な
電圧値（たとえば接地電圧ＧＮＤ）を対応するワード線
に出力する。
【００４０】カラムデコーダ６は、Ｙ入力Ｙ1 〜Ｙc を
デコードして、カラム選択部７でビット線Ｂ1 〜Ｂｍの
任意の１本を選択する。ページプログラムデータ転送時
のカラムアドレスは、ページプログラムデータ転送信号
φＣＬと同期して順次インクリメントされ、データラッ
チ回路ＳＡ1 〜ＳＡｍに順次ページプログラムデータが
シリアル転送される。
デコードして、カラム選択部７でビット線Ｂ1 〜Ｂｍの
任意の１本を選択する。ページプログラムデータ転送時
のカラムアドレスは、ページプログラムデータ転送信号
φＣＬと同期して順次インクリメントされ、データラッ
チ回路ＳＡ1 〜ＳＡｍに順次ページプログラムデータが
シリアル転送される。
【００４１】データ変換回路８は、２入力オアゲートＯ
Ｒ81、２入力ナンドゲートＮＡＮＤ81およびインバータ
ＩＮＶ81により構成され、選択ワード線に接続された各
メモリトランジスタに対して所望の２ビットデジタルデ
ータをプログラムするために、前記所望の２ビットデジ
タルデータを３種類のページプログラムデータに変換す
る。プログラムすべき２ビットデジタルデータ〔Ｄ２，
Ｄ１〕１〜〔Ｄ２，Ｄ１〕ｍは、カラムアドレスの変化
と同期して入力されて、順次３種類のページプログラム
データｄ１〜ｄ３にデータ変換される。
Ｒ81、２入力ナンドゲートＮＡＮＤ81およびインバータ
ＩＮＶ81により構成され、選択ワード線に接続された各
メモリトランジスタに対して所望の２ビットデジタルデ
ータをプログラムするために、前記所望の２ビットデジ
タルデータを３種類のページプログラムデータに変換す
る。プログラムすべき２ビットデジタルデータ〔Ｄ２，
Ｄ１〕１〜〔Ｄ２，Ｄ１〕ｍは、カラムアドレスの変化
と同期して入力されて、順次３種類のページプログラム
データｄ１〜ｄ３にデータ変換される。
【００４２】すなわち〔Ｄ２，Ｄ１〕＝〔０，０〕の場
合には、ページプログラムデータｄ３〜ｄ１が、〔ｄ
３，ｄ２，ｄ１〕＝〔１，１，１〕として出力される。
また〔Ｄ２，Ｄ１〕＝〔０，１〕の場合には、ページプ
ログラムデータｄ３〜ｄ１が、〔ｄ３，ｄ２，ｄ１〕＝
〔１，１，０〕として出力される。また〔Ｄ２，Ｄ１〕
＝〔１，０〕の場合には、ページプログラムデータｄ３
〜ｄ１が、〔ｄ３，ｄ２，ｄ１〕＝〔１，０，０〕とし
て出力される。また〔Ｄ２，Ｄ１〕＝〔１，１〕の場合
には、ページプログラムデータｄ３〜ｄ１が、〔ｄ３，
ｄ２，ｄ１〕＝〔０，０，０〕として出力される。
合には、ページプログラムデータｄ３〜ｄ１が、〔ｄ
３，ｄ２，ｄ１〕＝〔１，１，１〕として出力される。
また〔Ｄ２，Ｄ１〕＝〔０，１〕の場合には、ページプ
ログラムデータｄ３〜ｄ１が、〔ｄ３，ｄ２，ｄ１〕＝
〔１，１，０〕として出力される。また〔Ｄ２，Ｄ１〕
＝〔１，０〕の場合には、ページプログラムデータｄ３
〜ｄ１が、〔ｄ３，ｄ２，ｄ１〕＝〔１，０，０〕とし
て出力される。また〔Ｄ２，Ｄ１〕＝〔１，１〕の場合
には、ページプログラムデータｄ３〜ｄ１が、〔ｄ３，
ｄ２，ｄ１〕＝〔０，０，０〕として出力される。
【００４３】そして、選択信号φ１が選択されている場
合には、転送ゲートＴ１が活性化され、第１のページプ
ログラムデータｄ１がページプログラムデータ転送信号
φＣＬと同期して、データラッチ回路ＳＡ1 〜ＳＡｍに
順次シリアル転送される。また、選択信号φ２が選択さ
れている場合には、転送ゲートＴ２が活性化され、第２
のページプログラムデータｄ２がページプログラムデー
タ転送信号φＣＬと同期して、データラッチ回路ＳＡ1
〜ＳＡｍに順次シリアル転送される。また、選択信号φ
３が選択されている場合には、転送ゲートＴ３が活性化
され、第３のページプログラムデータｄ３がページプロ
グラムデータ転送信号φＣＬと同期して、データラッチ
回路ＳＡ1 〜ＳＡｍに順次シリアル転送される。
合には、転送ゲートＴ１が活性化され、第１のページプ
ログラムデータｄ１がページプログラムデータ転送信号
φＣＬと同期して、データラッチ回路ＳＡ1 〜ＳＡｍに
順次シリアル転送される。また、選択信号φ２が選択さ
れている場合には、転送ゲートＴ２が活性化され、第２
のページプログラムデータｄ２がページプログラムデー
タ転送信号φＣＬと同期して、データラッチ回路ＳＡ1
〜ＳＡｍに順次シリアル転送される。また、選択信号φ
３が選択されている場合には、転送ゲートＴ３が活性化
され、第３のページプログラムデータｄ３がページプロ
グラムデータ転送信号φＣＬと同期して、データラッチ
回路ＳＡ1 〜ＳＡｍに順次シリアル転送される。
【００４４】図４は、図３の本発明に係る半導体不揮発
性記憶装置の構成例において、多値データをページプロ
グラムする場合の、タイミングチャートを示す図であ
る。以下、図４を多値データのページプログラムのタイ
ミングチャートを参照しながら、図３の構成例に基づく
動作を、順を追って説明する。
性記憶装置の構成例において、多値データをページプロ
グラムする場合の、タイミングチャートを示す図であ
る。以下、図４を多値データのページプログラムのタイ
ミングチャートを参照しながら、図３の構成例に基づく
動作を、順を追って説明する。
【００４５】時刻ｔ１〜ｔ３の間は、第１番目のページ
プログラムを行うステップである。まず時刻ｔ１で、選
択信号φ１がハイレベルに設定されることにより、電圧
マルチプレクサ３ｂでは第１のプログラムワード線電圧
ＶＰＷ１が選択され、電圧マルチプレクサ３ａでは第１
の読み出しワード線電圧ＶＲ１が選択される。さらに、
所望の２ビットデジタルデータ〔Ｄ２，Ｄ１〕１〜〔Ｄ
２，Ｄ１〕ｍが、ページプログラムデータ転送信号φＣ
Ｌと同期して順次３種類のページプログラムデータｄ１
〜ｄ３にデータ変換され、第１のページプログラムデー
タｄ１のみが選択されて、時刻ｔ２までに、データラッ
チ回路ＳＡ1 〜ＳＡｍにシリアルにデータ転送される。
プログラムを行うステップである。まず時刻ｔ１で、選
択信号φ１がハイレベルに設定されることにより、電圧
マルチプレクサ３ｂでは第１のプログラムワード線電圧
ＶＰＷ１が選択され、電圧マルチプレクサ３ａでは第１
の読み出しワード線電圧ＶＲ１が選択される。さらに、
所望の２ビットデジタルデータ〔Ｄ２，Ｄ１〕１〜〔Ｄ
２，Ｄ１〕ｍが、ページプログラムデータ転送信号φＣ
Ｌと同期して順次３種類のページプログラムデータｄ１
〜ｄ３にデータ変換され、第１のページプログラムデー
タｄ１のみが選択されて、時刻ｔ２までに、データラッ
チ回路ＳＡ1 〜ＳＡｍにシリアルにデータ転送される。
【００４６】次に、時刻ｔ２から時刻ｔ３までに、第１
のプログラムワード線電圧ＶＰＷ１と第１の読み出しワ
ード線電圧ＶＲ１が選択ワード線ＷＳＬに交互に繰り返
し印加され、いわゆる、プログラムベリファイ動作が行
われる。その結果、時刻ｔ３までに、第１番目のページ
プログラムが終了し、選択ワード線に接続された各選択
メモリトランジスタが第１のプログラム状態に遷移す
る。
のプログラムワード線電圧ＶＰＷ１と第１の読み出しワ
ード線電圧ＶＲ１が選択ワード線ＷＳＬに交互に繰り返
し印加され、いわゆる、プログラムベリファイ動作が行
われる。その結果、時刻ｔ３までに、第１番目のページ
プログラムが終了し、選択ワード線に接続された各選択
メモリトランジスタが第１のプログラム状態に遷移す
る。
【００４７】時刻ｔ３〜ｔ５の間は、第２番目のページ
プログラムを行うステップである。まず時刻ｔ３で、選
択信号φ２がハイレベルに設定されることにより、電圧
マルチプレクサ３ｂでは第２のプログラムワード線電圧
ＶＰＷ２が選択され、電圧マルチプレクサ３ａでは第２
の読み出しワード線電圧ＶＲ２が選択される。さらに、
所望の２ビットデジタルデータ〔Ｄ２，Ｄ１〕１〜〔Ｄ
２，Ｄ１〕ｍが、ページプログラムデータ転送信号φＣ
Ｌと同期して順次３種類のページプログラムデータｄ１
〜ｄ３にデータ変換され、第２のページプログラムデー
タｄ２のみが選択されて、時刻ｔ４までに、データラッ
チ回路ＳＡ1 〜ＳＡｍにシリアルにデータ転送される。
プログラムを行うステップである。まず時刻ｔ３で、選
択信号φ２がハイレベルに設定されることにより、電圧
マルチプレクサ３ｂでは第２のプログラムワード線電圧
ＶＰＷ２が選択され、電圧マルチプレクサ３ａでは第２
の読み出しワード線電圧ＶＲ２が選択される。さらに、
所望の２ビットデジタルデータ〔Ｄ２，Ｄ１〕１〜〔Ｄ
２，Ｄ１〕ｍが、ページプログラムデータ転送信号φＣ
Ｌと同期して順次３種類のページプログラムデータｄ１
〜ｄ３にデータ変換され、第２のページプログラムデー
タｄ２のみが選択されて、時刻ｔ４までに、データラッ
チ回路ＳＡ1 〜ＳＡｍにシリアルにデータ転送される。
【００４８】次に、時刻ｔ４から時刻ｔ５までに、第２
のプログラムワード線電圧ＶＰＷ２と第２の読み出しワ
ード線電圧ＶＲ２が選択ワード線ＷＳＬに交互に繰り返
し印加され、いわゆる、プログラムベリファイ動作が行
われる。その結果、時刻ｔ５までに、第２番目のページ
プログラムが終了し、選択ワード線に接続された各選択
メモリトランジスタが第２のプログラム状態に遷移す
る。
のプログラムワード線電圧ＶＰＷ２と第２の読み出しワ
ード線電圧ＶＲ２が選択ワード線ＷＳＬに交互に繰り返
し印加され、いわゆる、プログラムベリファイ動作が行
われる。その結果、時刻ｔ５までに、第２番目のページ
プログラムが終了し、選択ワード線に接続された各選択
メモリトランジスタが第２のプログラム状態に遷移す
る。
【００４９】時刻ｔ５〜ｔ７の間は、第３番目のページ
プログラムを行うステップである。まず時刻ｔ５で、選
択信号φ３がハイレベルに設定されることにより、電圧
マルチプレクサ３ｂでは第３のプログラムワード線電圧
ＶＰＷ３が選択され、電圧マルチプレクサ３ａでは第３
の読み出しワード線電圧ＶＲ３が選択される。さらに、
所望の２ビットデジタルデータ〔Ｄ２，Ｄ１〕１〜〔Ｄ
２，Ｄ１〕ｍが、ページプログラムデータ転送信号φＣ
Ｌと同期して順次３種類のページプログラムデータｄ１
〜ｄ３にデータ変換され、第３のページプログラムデー
タｄ３のみが選択されて、時刻ｔ６までに、データラッ
チ回路ＳＡ1 〜ＳＡｍにシリアルにデータ転送される。
プログラムを行うステップである。まず時刻ｔ５で、選
択信号φ３がハイレベルに設定されることにより、電圧
マルチプレクサ３ｂでは第３のプログラムワード線電圧
ＶＰＷ３が選択され、電圧マルチプレクサ３ａでは第３
の読み出しワード線電圧ＶＲ３が選択される。さらに、
所望の２ビットデジタルデータ〔Ｄ２，Ｄ１〕１〜〔Ｄ
２，Ｄ１〕ｍが、ページプログラムデータ転送信号φＣ
Ｌと同期して順次３種類のページプログラムデータｄ１
〜ｄ３にデータ変換され、第３のページプログラムデー
タｄ３のみが選択されて、時刻ｔ６までに、データラッ
チ回路ＳＡ1 〜ＳＡｍにシリアルにデータ転送される。
【００５０】次に、時刻ｔ６から時刻ｔ７までに、第３
のプログラムワード線電圧ＶＰＷ３と第３の読み出しワ
ード線電圧ＶＲ３が選択ワード線ＷＳＬに交互に繰り返
し印加され、いわゆる、プログラムベリファイ動作が行
われる。その結果、時刻ｔ７までに、第３番目のページ
プログラムが終了し、選択ワード線に接続された各選択
メモリトランジスタが第３のプログラム状態に遷移す
る。
のプログラムワード線電圧ＶＰＷ３と第３の読み出しワ
ード線電圧ＶＲ３が選択ワード線ＷＳＬに交互に繰り返
し印加され、いわゆる、プログラムベリファイ動作が行
われる。その結果、時刻ｔ７までに、第３番目のページ
プログラムが終了し、選択ワード線に接続された各選択
メモリトランジスタが第３のプログラム状態に遷移す
る。
【００５１】以上説明したように、本第１の実施形態に
によれば、複数プログラム状態毎に設定された複数プロ
グラムワード線電圧を用いて、個別にページプログラム
を行うページプログラム手段と、選択ワード線に接続さ
れた各メモリ−トランジスタに所望の多値型デジタルデ
ータをプログラムするために、前記所望の多値型デジタ
ルデータを複数の前記ページプログラムデータに変換し
てプログラムするためのデータ変換回路８とを備えたの
で、１個のメモリトランジスタに少なくとも２ビット以
上のデジタルデータを記録する多値型の半導体不揮発性
記憶装置においても、通常の１値型の半導体不揮発性記
憶装置と基本的に同様の方法で、ページプログラムを行
うことができる。
によれば、複数プログラム状態毎に設定された複数プロ
グラムワード線電圧を用いて、個別にページプログラム
を行うページプログラム手段と、選択ワード線に接続さ
れた各メモリ−トランジスタに所望の多値型デジタルデ
ータをプログラムするために、前記所望の多値型デジタ
ルデータを複数の前記ページプログラムデータに変換し
てプログラムするためのデータ変換回路８とを備えたの
で、１個のメモリトランジスタに少なくとも２ビット以
上のデジタルデータを記録する多値型の半導体不揮発性
記憶装置においても、通常の１値型の半導体不揮発性記
憶装置と基本的に同様の方法で、ページプログラムを行
うことができる。
【００５２】図５は、図１の如く１個のメモリトランジ
スタに２ビットのデジタルデータをページプログラムす
る多値型のＮＡＮＤ型フラッシュメモリにおいて、３種
類のプログラム状態に対応して設定された３種類のプロ
グラムビット線電圧により、上記データプログラムを３
段階に分割して行う場合の例を示したものであり、本発
明における第２の実施形態（第２のプログラム方法）を
説明するための図である。
スタに２ビットのデジタルデータをページプログラムす
る多値型のＮＡＮＤ型フラッシュメモリにおいて、３種
類のプログラム状態に対応して設定された３種類のプロ
グラムビット線電圧により、上記データプログラムを３
段階に分割して行う場合の例を示したものであり、本発
明における第２の実施形態（第２のプログラム方法）を
説明するための図である。
【００５３】図５において、時刻ｔ１から時刻ｔ３まで
は、第１段階目のプログラムステップである。このステ
ップでは、〔Ｄ２，Ｄ１〕＝〔０，１〕，〔１，０〕，
〔１，１〕，の第１、第２、第３のプログラム状態への
データプログラムを行うべきメモリトランジスタに対し
て、〔Ｄ２，Ｄ１〕＝〔０，１〕の第１のプログラム状
態へのデータプログラムが行われる。この場合、ワード
線電圧ＶＷはプログラムワード線電圧ＶＰＷ＝１８Ｖに
設定され、ビット線電圧ＶＢは選択ビット線は第１のプ
ログラムビット線電圧ＶＰＢ１＝３Ｖに、非選択ビット
線は中間禁止電圧８Ｖに設定される。
は、第１段階目のプログラムステップである。このステ
ップでは、〔Ｄ２，Ｄ１〕＝〔０，１〕，〔１，０〕，
〔１，１〕，の第１、第２、第３のプログラム状態への
データプログラムを行うべきメモリトランジスタに対し
て、〔Ｄ２，Ｄ１〕＝〔０，１〕の第１のプログラム状
態へのデータプログラムが行われる。この場合、ワード
線電圧ＶＷはプログラムワード線電圧ＶＰＷ＝１８Ｖに
設定され、ビット線電圧ＶＢは選択ビット線は第１のプ
ログラムビット線電圧ＶＰＢ１＝３Ｖに、非選択ビット
線は中間禁止電圧８Ｖに設定される。
【００５４】次に、時刻ｔ３から時刻ｔ５までは、第２
段階目のプログラムステップである。このステップで
は、〔Ｄ２，Ｄ１〕＝〔１，０〕，〔１，１〕の第２、
第３のプログラム状態へのデータプログラムを行うべき
メモリトランジスタに対して、〔Ｄ２，Ｄ１〕＝〔１，
０〕の第２のプログラム状態へのデータプログラムが行
われる。この場合、ワード線電圧ＶＷはプログラムワー
ド線電圧ＶＰＷ＝１８Ｖに設定され、ビット線電圧ＶＢ
は選択ビット線は第２のプログラムビット線電圧ＶＰＢ
２＝１．５Ｖに、非選択ビット線は中間禁止電圧８Ｖに
設定される。
段階目のプログラムステップである。このステップで
は、〔Ｄ２，Ｄ１〕＝〔１，０〕，〔１，１〕の第２、
第３のプログラム状態へのデータプログラムを行うべき
メモリトランジスタに対して、〔Ｄ２，Ｄ１〕＝〔１，
０〕の第２のプログラム状態へのデータプログラムが行
われる。この場合、ワード線電圧ＶＷはプログラムワー
ド線電圧ＶＰＷ＝１８Ｖに設定され、ビット線電圧ＶＢ
は選択ビット線は第２のプログラムビット線電圧ＶＰＢ
２＝１．５Ｖに、非選択ビット線は中間禁止電圧８Ｖに
設定される。
【００５５】次に、時刻ｔ５から時刻ｔ７までは、第３
段階目のプログラムステップである。〔Ｄ２，Ｄ１〕＝
〔１，１〕の第３のプログラム状態へのデータプログラ
ムを行うべきメモリトランジスタに対して、〔Ｄ２，Ｄ
１〕＝〔１，１〕の第３のプログラム状態へのデータプ
ログラムが行われる。この場合、ワード線電圧ＶＷはプ
ログラムワード線電圧ＶＰＷ＝１８Ｖに設定され、ビッ
ト線電圧ＶＢは選択ビット線は第３のプログラムビット
線電圧ＶＰＢ３＝０Ｖに、非選択ビット線は中間禁止電
圧８Ｖに設定される。
段階目のプログラムステップである。〔Ｄ２，Ｄ１〕＝
〔１，１〕の第３のプログラム状態へのデータプログラ
ムを行うべきメモリトランジスタに対して、〔Ｄ２，Ｄ
１〕＝〔１，１〕の第３のプログラム状態へのデータプ
ログラムが行われる。この場合、ワード線電圧ＶＷはプ
ログラムワード線電圧ＶＰＷ＝１８Ｖに設定され、ビッ
ト線電圧ＶＢは選択ビット線は第３のプログラムビット
線電圧ＶＰＢ３＝０Ｖに、非選択ビット線は中間禁止電
圧８Ｖに設定される。
【００５６】図６は、本発明に係る半導体不揮発性記憶
装置、たとえば図１、図５に示す特性を有する１個のメ
モリトランジスタに２ビットのデジタルデータを記録す
る多値型のＮＡＮＤ型フラッシュメモリの具体的な第２
の実施形態の構成例を示す図である。
装置、たとえば図１、図５に示す特性を有する１個のメ
モリトランジスタに２ビットのデジタルデータを記録す
る多値型のＮＡＮＤ型フラッシュメモリの具体的な第２
の実施形態の構成例を示す図である。
【００５７】図６において、１はメモリアレイを示し、
ｍ本のビット線Ｂ1 〜Ｂｍが配線される。また、おのお
のビット線Ｂ1 〜Ｂｍは、それぞれがｎ本のＮＡＮＤ列
に接続され、各ＮＡＮＤ列は、それぞれ２個の選択トラ
ンジスタ（図中□）とｊ個のメモリトランジスタ（図中
○）から構成される。つまり、メモリアレイ１はＮＡＮ
Ｄ列Ｓ11〜Ｓnmから構成される。
ｍ本のビット線Ｂ1 〜Ｂｍが配線される。また、おのお
のビット線Ｂ1 〜Ｂｍは、それぞれがｎ本のＮＡＮＤ列
に接続され、各ＮＡＮＤ列は、それぞれ２個の選択トラ
ンジスタ（図中□）とｊ個のメモリトランジスタ（図中
○）から構成される。つまり、メモリアレイ１はＮＡＮ
Ｄ列Ｓ11〜Ｓnmから構成される。
【００５８】ＳＬ11〜ＳＬn1、ＳＬ12〜ＳＬn2は選択ト
ランジスタを制御する選択ゲート線、ＷＬ11〜ＷＬnjは
メモリトランジスタを制御するワード線をそれぞれ示し
ている。また、ＳＡ1 〜ＳＡｍは、おのおのビット線Ｂ
1 〜Ｂｍ毎に対応して設けられたデータラッチ回路を示
している。データラッチ回路ＳＡ1 〜ＳＡｍの供給電源
は、陰極側が（ＶＢ）Ｌ、陽極側が（ＶＢ）Ｈに接続さ
れ、データプログラム時には、（ＶＢ）Ｌはプログラム
ビット線電圧ＶＰＢに、（ＶＢ）Ｈは中間禁止電圧に設
定される。
ランジスタを制御する選択ゲート線、ＷＬ11〜ＷＬnjは
メモリトランジスタを制御するワード線をそれぞれ示し
ている。また、ＳＡ1 〜ＳＡｍは、おのおのビット線Ｂ
1 〜Ｂｍ毎に対応して設けられたデータラッチ回路を示
している。データラッチ回路ＳＡ1 〜ＳＡｍの供給電源
は、陰極側が（ＶＢ）Ｌ、陽極側が（ＶＢ）Ｈに接続さ
れ、データプログラム時には、（ＶＢ）Ｌはプログラム
ビット線電圧ＶＰＢに、（ＶＢ）Ｈは中間禁止電圧に設
定される。
【００５９】さらに、２はメインローデコーダ、３ａは
ＶＲ電圧マルチプレクサ、３ｃはＶＰＷ電圧マルチプレ
クサ、４はサブローデコーダ、５はローカルローデコー
ダ、６はカラムデコーダ、７はカラム選択部、８はデー
タ変換回路をそれぞれ示している。
ＶＲ電圧マルチプレクサ、３ｃはＶＰＷ電圧マルチプレ
クサ、４はサブローデコーダ、５はローカルローデコー
ダ、６はカラムデコーダ、７はカラム選択部、８はデー
タ変換回路をそれぞれ示している。
【００６０】メインローデコーダ２は、Ｘ入力の上位Ｘ
1 〜Ｘa をデコードして、選択ゲート線ＳＬ11〜ＳＬn
1、ＳＬ12〜ＳＬn2の出力電圧、およびＮＡＮＤ列選択
信号ｘ1 〜ｘn を発生する。
1 〜Ｘa をデコードして、選択ゲート線ＳＬ11〜ＳＬn
1、ＳＬ12〜ＳＬn2の出力電圧、およびＮＡＮＤ列選択
信号ｘ1 〜ｘn を発生する。
【００６１】ＶＲ電圧マルチプレクサ３ａは、選択信号
φ１〜φ３によってデータ内容に応じてあらかじめ設定
された３種類の読み出しワード線電圧ＶＲ１〜ＶＲ３の
１種類を選択する。すなわち、選択信号φ１の場合には
第１の読み出しワード線電圧ＶＲ１を、選択信号φ２の
場合には第２の読み出しワード線電圧ＶＲ２を、選択信
号φ３の場合には第３の読み出しワード線電圧ＶＲ３を
選択して、読み出しワード線電圧ＶＲとして出力する。
φ１〜φ３によってデータ内容に応じてあらかじめ設定
された３種類の読み出しワード線電圧ＶＲ１〜ＶＲ３の
１種類を選択する。すなわち、選択信号φ１の場合には
第１の読み出しワード線電圧ＶＲ１を、選択信号φ２の
場合には第２の読み出しワード線電圧ＶＲ２を、選択信
号φ３の場合には第３の読み出しワード線電圧ＶＲ３を
選択して、読み出しワード線電圧ＶＲとして出力する。
【００６２】ＶＰＢ電圧マルチプレクサ３ｃは、選択信
号φ１〜φ３によってデータ内容に応じてあらかじめ設
定された３種類のプログラムビット線電圧ＶＰＢ１〜Ｖ
ＰＢ３の１種類を選択する。すなわち、選択信号φ１の
場合には第１のプログラムビット線電圧ＶＢＰ１を、選
択信号φ２の場合には第２のプログラムビット線電圧Ｖ
ＢＰ２を、選択信号φ３の場合には第３のプログラムビ
ット線電圧ＶＢＰ３を選択して、プログラムビットワー
ド線電圧ＶＢＰとして出力する。
号φ１〜φ３によってデータ内容に応じてあらかじめ設
定された３種類のプログラムビット線電圧ＶＰＢ１〜Ｖ
ＰＢ３の１種類を選択する。すなわち、選択信号φ１の
場合には第１のプログラムビット線電圧ＶＢＰ１を、選
択信号φ２の場合には第２のプログラムビット線電圧Ｖ
ＢＰ２を、選択信号φ３の場合には第３のプログラムビ
ット線電圧ＶＢＰ３を選択して、プログラムビットワー
ド線電圧ＶＢＰとして出力する。
【００６３】サブデコーダ４は、Ｘ入力の下位Ｘ1 〜Ｘ
b をデコードして、選択ＮＡＮＤ列におけるワード線電
圧Ｖ1 〜Ｖj を発生する。データプログラム時のワード
線電圧Ｖ1 〜Ｖj は、選択ワード線電圧がプログラムワ
ード線電圧ＶＰＷに、非選択ワード線電圧が中間金値電
圧に設定される。また、プログラムデータ確認読み出し
（以下ベリファイ読み出し）時のワード線電圧Ｖ1 〜Ｖ
j は、選択ワード線電圧が読み出しワード線電圧ＶＲ
に、非選択ワード線がＶＲｅａｄに設定される。
b をデコードして、選択ＮＡＮＤ列におけるワード線電
圧Ｖ1 〜Ｖj を発生する。データプログラム時のワード
線電圧Ｖ1 〜Ｖj は、選択ワード線電圧がプログラムワ
ード線電圧ＶＰＷに、非選択ワード線電圧が中間金値電
圧に設定される。また、プログラムデータ確認読み出し
（以下ベリファイ読み出し）時のワード線電圧Ｖ1 〜Ｖ
j は、選択ワード線電圧が読み出しワード線電圧ＶＲ
に、非選択ワード線がＶＲｅａｄに設定される。
【００６４】ローカルデコーダ５は、各ワード線ＷＬ11
〜ＷＬnjに対応した伝達回路Ｔ11〜Ｔnjから構成され、
ＮＡＮＤ列選択信号ｘ1 〜ｘn によりＮＡＮＤ列単位で
選択される。それぞれの伝達回路Ｔ11〜Ｔnjは、伝達回
路Ｔ11〜ＴnjがＮＡＮＤ列選択信号により選択される場
合には、ワード線電圧Ｖ1 〜Ｖj を対応するワード線に
出力し、また、伝達回路Ｔ11〜ＴnjがＮＡＮＤ列選択信
号により選択されていない場合には、動作に応じて適当
な電圧値（たとてば接地電圧ＧＮＤ）を対応するワード
線に出力する。
〜ＷＬnjに対応した伝達回路Ｔ11〜Ｔnjから構成され、
ＮＡＮＤ列選択信号ｘ1 〜ｘn によりＮＡＮＤ列単位で
選択される。それぞれの伝達回路Ｔ11〜Ｔnjは、伝達回
路Ｔ11〜ＴnjがＮＡＮＤ列選択信号により選択される場
合には、ワード線電圧Ｖ1 〜Ｖj を対応するワード線に
出力し、また、伝達回路Ｔ11〜ＴnjがＮＡＮＤ列選択信
号により選択されていない場合には、動作に応じて適当
な電圧値（たとてば接地電圧ＧＮＤ）を対応するワード
線に出力する。
【００６５】カラムデコーダ６は、Ｙ入力Ｙ1 〜Ｙc を
デコードして、カラム選択部７でビット線Ｂ1 〜Ｂｍの
任意の１本を選択する。ページプログラムデータ転送時
のカラムアドレスは、ページプログラムデータ転送信号
φＣＬと同期して順次インクリメントされ、データラッ
チ回路ＳＡ1 〜ＳＡｍに順次ページプログラムデータが
シリアル転送される。
デコードして、カラム選択部７でビット線Ｂ1 〜Ｂｍの
任意の１本を選択する。ページプログラムデータ転送時
のカラムアドレスは、ページプログラムデータ転送信号
φＣＬと同期して順次インクリメントされ、データラッ
チ回路ＳＡ1 〜ＳＡｍに順次ページプログラムデータが
シリアル転送される。
【００６６】データ変換回路８は、２入力オアゲートＯ
Ｒ81、２入力ナンドゲートＮＡＮＤ81およびインバータ
ＩＮＶ81により構成され、選択ワード線に接続された各
メモリトランジスタに対して所望の２ビットデジタルデ
ータをプログラムするために、前記所望の２ビットデジ
タルデータを３種類のページプログラムデータに変換す
るデータ変換回路である。プログラムすべき２ビットデ
ジタルデータ〔Ｄ２，Ｄ１〕１〜〔Ｄ２，Ｄ１〕ｍは、
カラムアドレスの変化と同期して入力されて、順次３種
類のページプログラムデータｄ１〜ｄ３にデータ変換さ
れる。
Ｒ81、２入力ナンドゲートＮＡＮＤ81およびインバータ
ＩＮＶ81により構成され、選択ワード線に接続された各
メモリトランジスタに対して所望の２ビットデジタルデ
ータをプログラムするために、前記所望の２ビットデジ
タルデータを３種類のページプログラムデータに変換す
るデータ変換回路である。プログラムすべき２ビットデ
ジタルデータ〔Ｄ２，Ｄ１〕１〜〔Ｄ２，Ｄ１〕ｍは、
カラムアドレスの変化と同期して入力されて、順次３種
類のページプログラムデータｄ１〜ｄ３にデータ変換さ
れる。
【００６７】すなわち〔Ｄ２，Ｄ１〕＝〔０，０〕の場
合には、ページプログラムデータｄ３〜ｄ１が、〔ｄ
３，ｄ２，ｄ１〕＝〔１，１，１〕として出力される。
また〔Ｄ２，Ｄ１〕＝〔０，１〕の場合には、ページプ
ログラムデータｄ３〜ｄ１が、〔ｄ３，ｄ２，ｄ１〕＝
〔１，１，０〕として出力される。また〔Ｄ２，Ｄ１〕
＝〔１，０〕の場合には、ページプログラムデータｄ３
〜ｄ１が、〔ｄ３，ｄ２，ｄ１〕＝〔１，０，０〕とし
て出力される。また〔Ｄ２，Ｄ１〕＝〔１，１〕の場合
には、ページプログラムデータｄ３〜ｄ１が、〔ｄ３，
ｄ２，ｄ１〕＝〔０，０，０〕として出力される。
合には、ページプログラムデータｄ３〜ｄ１が、〔ｄ
３，ｄ２，ｄ１〕＝〔１，１，１〕として出力される。
また〔Ｄ２，Ｄ１〕＝〔０，１〕の場合には、ページプ
ログラムデータｄ３〜ｄ１が、〔ｄ３，ｄ２，ｄ１〕＝
〔１，１，０〕として出力される。また〔Ｄ２，Ｄ１〕
＝〔１，０〕の場合には、ページプログラムデータｄ３
〜ｄ１が、〔ｄ３，ｄ２，ｄ１〕＝〔１，０，０〕とし
て出力される。また〔Ｄ２，Ｄ１〕＝〔１，１〕の場合
には、ページプログラムデータｄ３〜ｄ１が、〔ｄ３，
ｄ２，ｄ１〕＝〔０，０，０〕として出力される。
【００６８】そして、選択信号φ１が選択されている場
合には、転送ゲートＴ１が活性化され、第１のページプ
ログラムデータｄ１がページプログラムデータ転送信号
φＣＬと同期して、データラッチ回路ＳＡ1 〜ＳＡｍに
順次シリアル転送される。また、選択信号φ２が選択さ
れている場合には、転送ゲートＴ２が活性化され、第２
のページプログラムデータｄ２がページプログラムデー
タ転送信号φＣＬと同期して、データラッチ回路ＳＡ1
〜ＳＡｍに順次シリアル転送される。また、選択信号φ
３が選択されている場合には、転送ゲートＴ３が活性化
され、第３のページプログラムデータｄ３がページプロ
グラムデータ転送信号φＣＬと同期して、データラッチ
回路ＳＡ1 〜ＳＡｍに順次シリアル転送される。
合には、転送ゲートＴ１が活性化され、第１のページプ
ログラムデータｄ１がページプログラムデータ転送信号
φＣＬと同期して、データラッチ回路ＳＡ1 〜ＳＡｍに
順次シリアル転送される。また、選択信号φ２が選択さ
れている場合には、転送ゲートＴ２が活性化され、第２
のページプログラムデータｄ２がページプログラムデー
タ転送信号φＣＬと同期して、データラッチ回路ＳＡ1
〜ＳＡｍに順次シリアル転送される。また、選択信号φ
３が選択されている場合には、転送ゲートＴ３が活性化
され、第３のページプログラムデータｄ３がページプロ
グラムデータ転送信号φＣＬと同期して、データラッチ
回路ＳＡ1 〜ＳＡｍに順次シリアル転送される。
【００６９】図７は、図６の本発明に係る半導体不揮発
性記憶装置の構成例において、多値データをページプロ
グラムする場合の、タイミングチャートを示す図であ
る。以下、図７の多値データのプログラムのタイミング
チャートを参照しながら、図６の構成例に基づく動作
を、順を追って説明する。
性記憶装置の構成例において、多値データをページプロ
グラムする場合の、タイミングチャートを示す図であ
る。以下、図７の多値データのプログラムのタイミング
チャートを参照しながら、図６の構成例に基づく動作
を、順を追って説明する。
【００７０】時刻ｔ１〜ｔ３の間は、第１番目のページ
プログラムを行うステップである。まず時刻ｔ１で、選
択信号φ１がハイレベルに設定されることにより、電圧
マルチプレクサ３ｃでは第１のプログラムビット線電圧
ＶＰＢ１が選択され、電圧マルチプレクサ３ａでは第１
の読み出しワード線電圧ＶＲ１が選択される。さらに、
所望の２ビットデジタルデータ〔Ｄ２，Ｄ１〕１〜〔Ｄ
２，Ｄ１〕ｍが、ページプログラムデータ転送信号φＣ
Ｌと同期して順次３種類のページプログラムデータｄ１
〜ｄ３にデータ変換され、第１のページプログラムデー
タｄ１のみが選択されて、時刻ｔ２までに、データラッ
チ回路ＳＡ1 〜ＳＡm にシリアルにデータ転送される。
プログラムを行うステップである。まず時刻ｔ１で、選
択信号φ１がハイレベルに設定されることにより、電圧
マルチプレクサ３ｃでは第１のプログラムビット線電圧
ＶＰＢ１が選択され、電圧マルチプレクサ３ａでは第１
の読み出しワード線電圧ＶＲ１が選択される。さらに、
所望の２ビットデジタルデータ〔Ｄ２，Ｄ１〕１〜〔Ｄ
２，Ｄ１〕ｍが、ページプログラムデータ転送信号φＣ
Ｌと同期して順次３種類のページプログラムデータｄ１
〜ｄ３にデータ変換され、第１のページプログラムデー
タｄ１のみが選択されて、時刻ｔ２までに、データラッ
チ回路ＳＡ1 〜ＳＡm にシリアルにデータ転送される。
【００７１】次に、時刻ｔ２から時刻ｔ３までに、第１
のプログラムビット線電圧ＶＰＷ１と第１の読み出しワ
ード線電圧ＶＲ１が選択ワード線ＷＳＬに交互に繰り返
し印加され、いわゆる、プログラムベリファイ動作が行
われる。また、プログラム時のビット線ＢＬは、選択ビ
ット線が第１のプログラムビット線電圧ＶＰＢ１に、非
選択ビット線が中間禁止電圧（ＶＢ）Ｈに設定される。
その結果、時刻ｔ３までに、第１番目のページプログラ
ムが終了し、選択ワード線に接続された各選択メモリト
ランジスタが第１のプログラム状態に遷移する。
のプログラムビット線電圧ＶＰＷ１と第１の読み出しワ
ード線電圧ＶＲ１が選択ワード線ＷＳＬに交互に繰り返
し印加され、いわゆる、プログラムベリファイ動作が行
われる。また、プログラム時のビット線ＢＬは、選択ビ
ット線が第１のプログラムビット線電圧ＶＰＢ１に、非
選択ビット線が中間禁止電圧（ＶＢ）Ｈに設定される。
その結果、時刻ｔ３までに、第１番目のページプログラ
ムが終了し、選択ワード線に接続された各選択メモリト
ランジスタが第１のプログラム状態に遷移する。
【００７２】時刻ｔ３〜ｔ５の間は、第２番目のページ
プログラムを行うステップである。まず時刻ｔ３で、選
択信号φ２がハイレベルに設定されることにより、電圧
マルチプレクサ３ｃでは第２のプログラムビット線電圧
ＶＰＢ２が選択され、電圧マルチプレクサ３ａでは第２
の読み出しワード線電圧ＶＲ２が選択される。さらに、
所望の２ビットデジタルデータ〔Ｄ２，Ｄ１〕１〜〔Ｄ
２，Ｄ１〕ｍが、ページプログラムデータ転送信号φＣ
Ｌと同期して順次３種類のページプログラムデータｄ１
〜ｄ３にデータ変換され、第２のページプログラムデー
タｄ２のみが選択されて、時刻ｔ４までに、データラッ
チ回路ＳＡ1 〜ＳＡm にシリアルにデータ転送される。
プログラムを行うステップである。まず時刻ｔ３で、選
択信号φ２がハイレベルに設定されることにより、電圧
マルチプレクサ３ｃでは第２のプログラムビット線電圧
ＶＰＢ２が選択され、電圧マルチプレクサ３ａでは第２
の読み出しワード線電圧ＶＲ２が選択される。さらに、
所望の２ビットデジタルデータ〔Ｄ２，Ｄ１〕１〜〔Ｄ
２，Ｄ１〕ｍが、ページプログラムデータ転送信号φＣ
Ｌと同期して順次３種類のページプログラムデータｄ１
〜ｄ３にデータ変換され、第２のページプログラムデー
タｄ２のみが選択されて、時刻ｔ４までに、データラッ
チ回路ＳＡ1 〜ＳＡm にシリアルにデータ転送される。
【００７３】次に、時刻ｔ４から時刻ｔ５まで、第２の
プログラムビット線電圧ＶＰＷ２と第２の読み出しワー
ド線電圧ＶＲ２が選択ワード線ＷＳＬに交互に繰り返し
印加され、いわゆる、プログラムベリファイ動作が行わ
れる。またプログラム時のビット線ＢＬは、選択ビット
線が第２のプログラムビット線電圧ＶＰＢ２に、非選択
ビット線が中間禁止電圧（ＶＢ）Ｈに設定される。その
結果、時刻ｔ５までに、第２番目のページプログラムが
終了し、選択ワード線に接続された各選択メモリトラン
ジスタが第２のプログラム状態に遷移する。
プログラムビット線電圧ＶＰＷ２と第２の読み出しワー
ド線電圧ＶＲ２が選択ワード線ＷＳＬに交互に繰り返し
印加され、いわゆる、プログラムベリファイ動作が行わ
れる。またプログラム時のビット線ＢＬは、選択ビット
線が第２のプログラムビット線電圧ＶＰＢ２に、非選択
ビット線が中間禁止電圧（ＶＢ）Ｈに設定される。その
結果、時刻ｔ５までに、第２番目のページプログラムが
終了し、選択ワード線に接続された各選択メモリトラン
ジスタが第２のプログラム状態に遷移する。
【００７４】時刻ｔ５〜ｔ７の間は、第３番目のページ
プログラムを行うステップである。まず時刻ｔ５で、選
択信号φ３がハイレベルに設定されることにより、電圧
マルチプレクサ３ｃでは第３のプログラムビット線電圧
ＶＰＢ３が選択され、電圧マルチプレクサ３ａでは第３
の読み出しワード線電圧ＶＲ３が選択される。さらに、
所望の２ビットデジタルデータ〔Ｄ２，Ｄ１〕１〜〔Ｄ
２，Ｄ１〕ｍが、ページプログラムデータ転送信号φＣ
Ｌと同期して順次３種類のページプログラムデータｄ１
〜ｄ３にデータ変換され、第３のページプログラムデー
タｄ３のみが選択されて、時刻ｔ６までに、データラッ
チ回路ＳＡ1 〜ＳＡm にシリアルにデータ転送される。
プログラムを行うステップである。まず時刻ｔ５で、選
択信号φ３がハイレベルに設定されることにより、電圧
マルチプレクサ３ｃでは第３のプログラムビット線電圧
ＶＰＢ３が選択され、電圧マルチプレクサ３ａでは第３
の読み出しワード線電圧ＶＲ３が選択される。さらに、
所望の２ビットデジタルデータ〔Ｄ２，Ｄ１〕１〜〔Ｄ
２，Ｄ１〕ｍが、ページプログラムデータ転送信号φＣ
Ｌと同期して順次３種類のページプログラムデータｄ１
〜ｄ３にデータ変換され、第３のページプログラムデー
タｄ３のみが選択されて、時刻ｔ６までに、データラッ
チ回路ＳＡ1 〜ＳＡm にシリアルにデータ転送される。
【００７５】次に、時刻ｔ６から時刻ｔ７まで、第３の
プログラムビット線電圧ＶＰＷ３と第３の読み出しワー
ド線電圧ＶＲ３が選択ワード線ＷＳＬに交互に繰り返し
印加され、いわゆる、プログラムベリファイ動作が行わ
れる。またプログラム時のビット線ＢＬは、選択ビット
線が第３のプログラムビット線電圧ＶＰＢ３に、非選択
ビット線が中間禁止電圧（ＶＢ）Ｈに設定される。その
結果、時刻ｔ７までに、第３番目のページプログラムが
終了し、選択ワード線に接続された各選択メモリトラン
ジスタが第３のプログラム状態に遷移する。
プログラムビット線電圧ＶＰＷ３と第３の読み出しワー
ド線電圧ＶＲ３が選択ワード線ＷＳＬに交互に繰り返し
印加され、いわゆる、プログラムベリファイ動作が行わ
れる。またプログラム時のビット線ＢＬは、選択ビット
線が第３のプログラムビット線電圧ＶＰＢ３に、非選択
ビット線が中間禁止電圧（ＶＢ）Ｈに設定される。その
結果、時刻ｔ７までに、第３番目のページプログラムが
終了し、選択ワード線に接続された各選択メモリトラン
ジスタが第３のプログラム状態に遷移する。
【００７６】以上説明したように、本第２の実施形態に
よれば、複数プログラム状態毎に設定された複数プログ
ラムビット線電圧を用いて、個別にページプログラムを
行うページプログラム手段と、選択ワード線に接続され
た各メモリトランジスタに所望の多値型デジタルデータ
をプログラムするために、前記所望の多値型デジタルデ
ータを複数の前記ページプログラムデータに変換してプ
ログラムするためのデータ変換回路８とを備えたので、
１個のメモリトランジスタに少なくとも２ビット以上の
デジタルデータを記録する多値型の半導体不揮発性記憶
装置においても、通常の１値型の半導体不揮発性記憶装
置と基本的に同様の方法で、ページプログラムを行うこ
とができる。
よれば、複数プログラム状態毎に設定された複数プログ
ラムビット線電圧を用いて、個別にページプログラムを
行うページプログラム手段と、選択ワード線に接続され
た各メモリトランジスタに所望の多値型デジタルデータ
をプログラムするために、前記所望の多値型デジタルデ
ータを複数の前記ページプログラムデータに変換してプ
ログラムするためのデータ変換回路８とを備えたので、
１個のメモリトランジスタに少なくとも２ビット以上の
デジタルデータを記録する多値型の半導体不揮発性記憶
装置においても、通常の１値型の半導体不揮発性記憶装
置と基本的に同様の方法で、ページプログラムを行うこ
とができる。
【００７７】
【発明の効果】以上説明したように、本発明によれば、
各メモリトランジスタに多値データを効率よく簡単にペ
ージプログラムを行うことができる多値型の半導体不揮
発性記憶装置を実現することができる。
各メモリトランジスタに多値データを効率よく簡単にペ
ージプログラムを行うことができる多値型の半導体不揮
発性記憶装置を実現することができる。
【図１】１個のメモリトランジスタに２ビットのデジタ
ルデータを記録する多値型のＮＡＮＤ型フラッシュメモ
リにおいて、しきい値電圧Ｖｔｈレベルとデータ内容と
の関係を示す図である。
ルデータを記録する多値型のＮＡＮＤ型フラッシュメモ
リにおいて、しきい値電圧Ｖｔｈレベルとデータ内容と
の関係を示す図である。
【図２】図１の多値データをページプログラムする場合
の、第１の実施形態（第１のプログラム方法）を説明す
るための図である。
の、第１の実施形態（第１のプログラム方法）を説明す
るための図である。
【図３】本発明に係る半導体不揮発性記憶装置の第１の
具体的な構成例を示す図である。
具体的な構成例を示す図である。
【図４】図３の半導体不揮発性記憶装置において、多値
データのページプログラムする場合のタイミングチャー
トを示す図である。
データのページプログラムする場合のタイミングチャー
トを示す図である。
【図５】図１の多値データをページプログラムする場合
の、第２の実施形態（第２のプログラム方法）を説明す
るための図である。
の、第２の実施形態（第２のプログラム方法）を説明す
るための図である。
【図６】本発明に係る半導体不揮発性記憶装置の第２の
具体的な構成例を示す図である。
具体的な構成例を示す図である。
【図７】図６の半導体不揮発性記憶装置において、多値
データのページプログラムする場合のタイミングチャー
トを示す図である。
データのページプログラムする場合のタイミングチャー
トを示す図である。
【図８】ＮＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリに
おける、メモリアレイ構造を示す図である。
おける、メモリアレイ構造を示す図である。
ＳＬ11〜ＳＬn2…選択ゲート線、Ｗ11〜Ｗnj…ワード
線、Ｂ1 〜Ｂｍ…ビット線、Ｘ1 〜Ｘa 、Ｘ1 〜Ｘb …
Ｘ入力、Ｙ1 〜Ｙc …Ｙ入力、Ｖ1 〜Ｖj …選択ＮＡＮ
Ｄ列ワード線電圧、ｘ1 〜ｘn …ＮＡＮＤ列選択信号、
Ｔ11〜Ｔnj…ワード線電圧伝達回路、Ｓ11〜Ｓnm…ＮＡ
ＮＤ列、ＳＡ1 〜ＳＡｍ…データラッチ回路、（ＶＢ）
Ｈ…陽極電源（データラッチ回路）、（ＶＢ）Ｈ…陰極
電源（データラッチ回路）、ＶＲ…読み出しワード線電
圧、ＶＰＷ…プログラムワード線電圧、ＶＰＢ…プログ
ラムビット線電圧、ＶＲ１〜ＶＲ３…第１〜第３の読み
出しワード線電圧、ＶＰＷ1 〜ＶＰＷ3 …第１〜第３の
プログラムワード線電圧、ＶＰＢ１〜ＶＰＢ３…第１〜
第３のプログラムビット線電圧、ｄ１〜ｄ３…変換ペー
ジプログラムデータ、Ｔ1 〜Ｔ3 …転送ゲート、φ１〜
φ３…選択信号、φＣＬ…ページプログラムデータ転送
クロック信号、ＳＴ1 〜ＳＴ2 …選択トランジスタ、Ｍ
Ｔ1 〜ＭＴ4 …メモリトランジスタ、１…メモリアレ
イ、２…メインローデコーダ、３ａ…ＶＲ電圧マルチプ
レクサ、３ｂ…ＶＰＷ電圧マルチプレクサ、３ｃ…ＶＰ
Ｂ電圧マルチプレクサ、４…サブローデコーダ、５…ロ
ーカルローデコーダ、６…カラムデコーダ、７…カラム
選択部、８…データ変換回路。
線、Ｂ1 〜Ｂｍ…ビット線、Ｘ1 〜Ｘa 、Ｘ1 〜Ｘb …
Ｘ入力、Ｙ1 〜Ｙc …Ｙ入力、Ｖ1 〜Ｖj …選択ＮＡＮ
Ｄ列ワード線電圧、ｘ1 〜ｘn …ＮＡＮＤ列選択信号、
Ｔ11〜Ｔnj…ワード線電圧伝達回路、Ｓ11〜Ｓnm…ＮＡ
ＮＤ列、ＳＡ1 〜ＳＡｍ…データラッチ回路、（ＶＢ）
Ｈ…陽極電源（データラッチ回路）、（ＶＢ）Ｈ…陰極
電源（データラッチ回路）、ＶＲ…読み出しワード線電
圧、ＶＰＷ…プログラムワード線電圧、ＶＰＢ…プログ
ラムビット線電圧、ＶＲ１〜ＶＲ３…第１〜第３の読み
出しワード線電圧、ＶＰＷ1 〜ＶＰＷ3 …第１〜第３の
プログラムワード線電圧、ＶＰＢ１〜ＶＰＢ３…第１〜
第３のプログラムビット線電圧、ｄ１〜ｄ３…変換ペー
ジプログラムデータ、Ｔ1 〜Ｔ3 …転送ゲート、φ１〜
φ３…選択信号、φＣＬ…ページプログラムデータ転送
クロック信号、ＳＴ1 〜ＳＴ2 …選択トランジスタ、Ｍ
Ｔ1 〜ＭＴ4 …メモリトランジスタ、１…メモリアレ
イ、２…メインローデコーダ、３ａ…ＶＲ電圧マルチプ
レクサ、３ｂ…ＶＰＷ電圧マルチプレクサ、３ｃ…ＶＰ
Ｂ電圧マルチプレクサ、４…サブローデコーダ、５…ロ
ーカルローデコーダ、６…カラムデコーダ、７…カラム
選択部、８…データ変換回路。
Claims (10)
- 【請求項１】 行列状に配置され、電荷蓄積部に蓄積さ
れた荷電量に応じてしきい値電圧が変化するメモリトラ
ンジスタを有し、接続されたワード線とビット線への印
加電圧に応じて前記メモリトランジスタのしきい値電圧
を遷移させて１個のメモリトランジスタに少なくともＮ
が２以上のＮビットのデジタルデータを記録するため
に、各メモリトランジスタが１レベルの消去状態と少な
くともＭが３以上のＭレベルの複数プログラム状態を有
する半導体不揮発性記憶装置であって、 前記Ｍレベルの複数プログラム状態のそれぞれに対応し
て設定されたＭレベルの複数プログラムワード線電圧の
任意のプログラムワード線電圧を選択して選択ワード線
に印加することにより、前記選択ワード線に接続された
各メモリトランジスタ一括に、ページプログラムを行う
ページプログラム手段と、 前記ページプログラムを前記Ｍレベルの複数プログラム
状態のすべてに対して順次行うことにより、選択ワード
線に接続された各メモリトランジスタに対して所望のＮ
ビットのデジタルデータをプログラムするために、前記
所望のＮビットのデジタルデータをＭ種類の前記ページ
プログラムデータに変換するデータ変換回路とを備えた
半導体不揮発性記憶装置。 - 【請求項２】 前記ページプログラム手段は、前記デー
タ変換回路により変換されたＭ種類の前記ページプログ
ラムデータの１種類のページプログラムデータを動作に
応じて選択する手段と、 前記選択されたページプログラムデータをラッチするた
めに、各プログラムビット線に接続されたデータラッチ
回路と、 前記Ｍレベルの複数プログラムワード線電圧の任意のプ
ログラムワード線電圧を選択するための電圧マルチプレ
クサと、 前記電圧マルチプレクサにより選択されたプログラムワ
ード線電圧を選択ワード線に印加するローデコーダ回路
とを備えた請求項１記載の半導体不揮発性記憶装置。 - 【請求項３】 前記選択されたページプログラムデータ
の前記データラッチ回路へのデータ転送を、カラムデコ
ーダ回路のカラムアドレスの変化に同期してシリアルに
行う請求項２記載の半導体不揮発性記憶装置。 - 【請求項４】 前記メモリトランジスタが行列状に配置
されたメモリアレイはＮＡＮＤ型構造をなす請求項１記
載の半導体不揮発性記憶装置。 - 【請求項５】 前記メモリトランジスタが行列状に配置
されたメモリアレイはＮＯＲ型構造をなし、かつ主ビッ
ト線が作動的接続手段を介して複数の副ビット線に接続
されている請求項１記載の半導体不揮発性記憶装置。 - 【請求項６】 行列状に配置され、電荷蓄積部に蓄積さ
れた荷電量に応じてしきい値電圧が変化するメモリトラ
ンジスタを有し、接続されたワード線とビット線への印
加電圧に応じて前記メモリトランジスタのしきい値電圧
を遷移させて１個のメモリトランジスタに少なくともＮ
が２以上のＮビットのデジタルデータを記録するため
に、各メモリトランジスタが１レベルの消去状態と少な
くともＭが３以上のＭレベルの複数プログラム状態を有
する半導体不揮発性記憶装置であって、 前記Ｍレベルの複数プログラム状態のそれぞれに対応し
て設定されたＭレベルの複数プログラムビット線電圧の
任意のプログラムビット線電圧を選択して選択ビット線
に印加することにより、選択ワード線に接続された各メ
モリトランジスタ一括に、ページプログラムを行うペー
ジプログラム手段と、 前記ページプログラムを前記Ｍレベルの複数プログラム
状態のすべてに対して順次行うことにより、選択ワード
線に接続された各メモリトランジスタに対して所望のＮ
ビットのデジタルデータをプログラムするために、前記
所望のＮビットのデジタルデータをＭ種類の前記ページ
プログラムデータに変換するデータ変換回路とを備えた
半導体不揮発性記憶装置。 - 【請求項７】 前記ページプログラム手段は、前記のデ
ータ変換回路により変換されたＭ種類の前記ページプロ
グラムデータの１種類のページプログラムデータを動作
に応じて選択する手段と、 前記選択されたページプログラムデータをラッチするた
めに、各プログラムビット線に接続されたデータラッチ
回路と、 前記Ｍレベルの複数プログラムビット線電圧の任意のプ
ログラムビット線電圧を選択するための電圧マルチプレ
クサと、 前記データラッチ回路に供給電源の陰極側または陽極側
のどちらか一方に、前記電圧マルチプレクサにより選択
されたプログラムビット線電圧を接続することにより、
当該プログラムビット線電圧を選択ビット線に印加する
手段とを備えた請求項６記載の半導体不揮発性記憶装
置。 - 【請求項８】 前記選択れたページプログラムデータの
前記データラッチへのデータ転送を、カラムデコーダ回
路のカラムアドレスの変化に同期してシリアルに行う請
求項７記載の半導体不揮発性記憶装置。 - 【請求項９】 前記メモリトランジスタが行列状に配置
されたメモリアレイはＮＡＮＤ型構造をなす請求項６記
載の半導体不揮発性記憶装置。 - 【請求項１０】 前記メモリトランジスタが行列状に配
置されたメモリアレイはＮＯＲ型構造をなし、かつ主ビ
ット線が作動的接続手段を介して複数の副ビット線に接
続されている請求項６記載の半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16941996A JPH1011983A (ja) | 1996-06-28 | 1996-06-28 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16941996A JPH1011983A (ja) | 1996-06-28 | 1996-06-28 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011983A true JPH1011983A (ja) | 1998-01-16 |
Family
ID=15886252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16941996A Pending JPH1011983A (ja) | 1996-06-28 | 1996-06-28 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011983A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002056688A (ja) * | 2000-08-07 | 2002-02-22 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| US7596021B2 (en) | 2007-02-09 | 2009-09-29 | Samsung Electronics Co., Ltd. | Memory system including MLC flash memory |
| US7764543B2 (en) | 2008-01-29 | 2010-07-27 | Samsung Electronics Co., Ltd. | Memory device and method of reading memory data |
| US7843722B2 (en) | 2007-01-18 | 2010-11-30 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memory device and programming method thereof |
-
1996
- 1996-06-28 JP JP16941996A patent/JPH1011983A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002056688A (ja) * | 2000-08-07 | 2002-02-22 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP4733871B2 (ja) * | 2000-08-07 | 2011-07-27 | 三星電子株式会社 | 半導体メモリ装置 |
| US7843722B2 (en) | 2007-01-18 | 2010-11-30 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memory device and programming method thereof |
| US7596021B2 (en) | 2007-02-09 | 2009-09-29 | Samsung Electronics Co., Ltd. | Memory system including MLC flash memory |
| US7764543B2 (en) | 2008-01-29 | 2010-07-27 | Samsung Electronics Co., Ltd. | Memory device and method of reading memory data |
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