KR20080071705A - Method for manufacturing semiconductor device - Google Patents

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KR20080071705A
KR20080071705A KR1020070009925A KR20070009925A KR20080071705A KR 20080071705 A KR20080071705 A KR 20080071705A KR 1020070009925 A KR1020070009925 A KR 1020070009925A KR 20070009925 A KR20070009925 A KR 20070009925A KR 20080071705 A KR20080071705 A KR 20080071705A
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gate
hard mask
semiconductor device
manufacturing
etching
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KR1020070009925A
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김태한
정중택
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주식회사 하이닉스반도체
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    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

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Abstract

A method for manufacturing a semiconductor device is provided to prevent an SAC(Self Aligned Contact) error between a storage node contact and a gate by preventing a bridging between landing plug polysilicon. Conductive films(32,33) for a gate electrode are formed on a substrate(31). A gate hardmask is formed on the conductive films for the gate electrode. The gate hardmask is selectively etched, such that a gate hardmask pattern(34) with a negative slope is formed. The conductive films for the gate electrode are etched by using the gate hardmask pattern as an etch mask, such that an undercut is formed under the gate hardmask pattern. A landing plug for burying a space between the etched conductive film and the gates, on which the gate hardmask pattern is laminated, is formed.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도1a 및 도1b는 종래 기술에 따른 랜딩 플러그 콘택 형성의 문제점을 설명하기 위한 도면.1A and 1B illustrate a problem of forming a landing plug contact according to the prior art;

도2a 및 도2b는 종래 기술에 따른 랜딩 플러그 콘택 형성의 문제점을 설명하기 위한 도면.2A and 2B are views for explaining a problem of forming a landing plug contact according to the prior art;

도3a 및 도3b는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도. 3A and 3B are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도4a 및 도4b는 본 발명의 일실시예에 따른 반도체 소자의 단면 및 평면을 나타내는 도면.4A and 4B are cross-sectional views and plane views of a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 폴리실리콘막31 semiconductor substrate 32 polysilicon film

33 : 텅스텐 실리사이드막 34 : 게이트 하드마스크용 질화막33: tungsten silicide film 34: nitride film for gate hard mask

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 랜딩 플러그 콘택(landing plug contact) 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the manufacturing technology of semiconductor devices, and more particularly to a method for forming a landing plug contact of a semiconductor device.

최근 반도체 소자가 고집적화됨에 따라 게이트 라인 등 패턴 간 간격이 줄어들면서 콘택 공정 마진(margin)이 감소하고 있다. 이러한 콘택 공정 마진을 확보하기 위해 자기정렬콘택(self aligned contact : SAC) 공정이 수행되고 있다. SAC 공정을 이용하는 랜딩 플러그 콘택 형성방법을 설명하면 다음과 같다.Recently, as semiconductor devices have been highly integrated, contact process margins have decreased as the spacing between patterns such as gate lines is reduced. In order to secure such a contact process margin, a self aligned contact (SAC) process is performed. A method of forming a landing plug contact using a SAC process is as follows.

우선, 반도체 기판상에 게이트 절연막을 형성한 후, 게이트 절연막 상에 게이트 전극용 도전막 및 하드마스크 질화막이 적층된 게이트를 복수개 형성한다.First, after forming a gate insulating film on a semiconductor substrate, a plurality of gates in which a conductive film for a gate electrode and a hard mask nitride film are stacked are formed on the gate insulating film.

이어서, 게이트를 포함하는 기판 전면에 게이트 사이의 갭(gap)을 충분히 매립할 때까지 층간 절연막(inter layer dielectric : ILD)을 증착하고, 이 층간 절연막이 게이트 상부에서 일정 두께로 잔류하도록 CMP(chemical mechanical polishing) 공정을 수행하여 평탄화시킨다. 이하, 층간 절연막을 평탄화시키기 위한 CMP 공정을 'ILD-CMP'라 한다.Subsequently, an interlayer dielectric (ILD) is deposited on the entire surface of the substrate including the gate until the gap between the gates is sufficiently filled, and the interlayer dielectric is deposited to have a predetermined thickness above the gate. mechanical polishing) to perform planarization. Hereinafter, the CMP process for planarizing the interlayer insulating film is referred to as 'ILD-CMP'.

이어서, 마스크 및 식각 공정으로 평탄화된 층간 절연막을 패터닝하여 랜딩 플러그용 콘택홀을 형성한다.Subsequently, the interlayer insulating film flattened by a mask and an etching process is patterned to form contact holes for landing plugs.

이어서, 평탄화된 층간 절연막을 포함하는 기판 전면에 콘택홀을 충분히 매립할 때까지 랜딩 플러그용 폴리실리콘막을 증착한다.Next, a polysilicon film for landing plug is deposited until the contact hole is sufficiently filled in the entire surface of the substrate including the planarized interlayer insulating film.

이어서, 게이트의 최상부층인 하드마스크 질화막이 드러날 때까지 폴리실리콘막에 대해 CMP 공정을 수행하여 콘택홀에 매립되는 랜딩 플러그 폴리실리 콘(landing plug polysilicon : LPP)을 형성한다. 이하, LPP를 형성하기 위한 CMP 공정을 'LPP-CMP'라 한다. 여기서, 하드마스크 질화막은 랜딩 플러그 폴리실리콘을 분리시키는 막으로 작용한다. Subsequently, a CMP process is performed on the polysilicon layer until the hard mask nitride layer, which is the uppermost layer of the gate, is exposed to form a landing plug polysilicon (LPP) embedded in the contact hole. Hereinafter, the CMP process for forming LPP is referred to as 'LPP-CMP'. Here, the hard mask nitride film serves as a film for separating the landing plug polysilicon.

그러나, 전술한 종래 기술에 따른 랜딩 플러그 콘택 형성 공정은 다음과 같은 문제점을 갖는다.However, the above-described prior art landing plug contact forming process has the following problems.

도1a에 도시된 바와 같이, 게이트의 최상부층인 하드마스크 질화막은 게이트 형성 및 랜딩 플러그용 콘택홀 형성 과정에서의 식각으로 손실되어 위가 뾰족한 프로파일(profile)을 갖게 된다. 그에 따라 도1b에 도시된 바와 같이, 랜딩 플러그 폴리실리콘의 분리막으로 작용하는 하드마스크 질화막의 면적이 감소되어 후속 공정으로 형성되는 랜딩 플러그 폴리실리콘 간의 브릿지(bridge)가 발생하는 문제점이 있다.As shown in FIG. 1A, the hard mask nitride layer, which is the uppermost layer of the gate, is lost due to etching during the gate formation and the contact hole formation for the landing plug, and thus has a sharp profile. Accordingly, as shown in FIG. 1B, the area of the hard mask nitride film acting as a separator of the landing plug polysilicon is reduced, resulting in a bridge between the landing plug polysilicon formed in a subsequent process.

이러한 문제를 해결하기 위하여 LPP-CMP 공정시 과도 CMP를 수행하는 것을 고려할 수 있다. 그러나, 도2a에 도시된 바와 같이 과도 CMP를 수행하면 하드마스크 질화막의 두께가 낮아져 후속 공정으로 형성되는 스토리지 노드 콘택(storage node contact : SNC)과 게이트간 SAC 불량이 발생하게 된다. 그렇다고 하여, SAC 불량을 막기 위해 단순히 하드마스크 질화막의 두께를 높이면 도2b에 도시된 바와 같이 게이트 사이의 종횡비(aspect ratio)가 높아져 층간 절연막 형성시 보이드가 발생한다. In order to solve this problem, it may be considered to perform transient CMP during the LPP-CMP process. However, as shown in FIG. 2A, when the transient CMP is performed, the thickness of the hard mask nitride layer is lowered, resulting in a SAC failure between the storage node contact (SNC) and the gate formed in a subsequent process. However, simply increasing the thickness of the hard mask nitride film to prevent SAC defects increases the aspect ratio between the gates as shown in FIG. 2B, and voids are generated when the interlayer insulating film is formed.

따라서, 하드마스크 질화막의 두께를 높이거나 과도 CMP를 수행하는 방법 이외에 랜딩 플러그 폴리실리콘 간의 브릿지를 방지할 수 있는 기술이 요구된다.Therefore, in addition to a method of increasing the thickness of the hard mask nitride film or performing excessive CMP, a technique capable of preventing the bridge between the landing plug polysilicon is required.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 게이트의 프로파일을 변형시킴으로써 과도 CMP를 수행하지 않아도 랜딩 플러그 폴리실리콘 간 브릿지를 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and provides a method for manufacturing a semiconductor device that can prevent the bridge between the landing plug polysilicon without performing the transient CMP by modifying the profile of the gate. There is this.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 기판상에 게이트 전극용 도전막을 형성하는 단계; 상기 게이트 전극용 도전막 상에 게이트 하드마스크를 형성하는 단계; 상기 게이트 하드마스크를 선택적으로 식각하여 네거티브 슬로프를 갖는 게이트 하드마스크 패턴을 형성하는 단계; 상기 게이트 하드마스크 패턴 하부에 언더컷이 형성되도록 상기 게이트 하드마스크 패턴을 식각 마스크로 상기 게이트 전극용 도전막을 식각하는 단계; 및 상기 식각된 게이트 전극용 도전막 및 상기 게이트 하드마스크 패턴이 적층된 게이트 사이를 매립하는 랜딩 플러그를 형성하는 단계를 포함한다.A semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming a conductive film for a gate electrode on a substrate; Forming a gate hard mask on the conductive film for the gate electrode; Selectively etching the gate hard mask to form a gate hard mask pattern having a negative slope; Etching the conductive film for the gate electrode using the gate hard mask pattern as an etch mask such that an undercut is formed under the gate hard mask pattern; And forming a landing plug which fills between the gate layer on which the etched gate electrode conductive layer and the gate hard mask pattern are stacked.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도3a 및 도3b는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.3A and 3B are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도3a에 도시된 바와 같이, 반도체 기판(31)상에 게이트 절연막(미도시됨)을 형성한 후, 게이트 절연막 상에 게이트 전극용 도전막을 형성한다. 게이트 전극용 도전막은 예를 들어 폴리실리콘막(32) 및 텅스텐 실리사이드막(33)이 적층된 구조를 가질 수 있다.As shown in Fig. 3A, after forming a gate insulating film (not shown) on the semiconductor substrate 31, a conductive film for the gate electrode is formed on the gate insulating film. The conductive film for the gate electrode may have a structure in which the polysilicon film 32 and the tungsten silicide film 33 are stacked, for example.

이어서, 텅스텐 실리사이드막(33) 상에 네거티브 슬로프(negative slope)를 갖는 게이트 하드마스크용 질화막 패턴(34)을 형성한다. 질화막 패턴(34)이 네거티브 슬로프를 갖게 되면 질화막 패턴(34)의 상부 면적이 하부 면적보다 더 크기 때문에 후속 공정으로 게이트 형성 및 랜딩 플러그용 콘택홀 형성을 위한 식각시 질화막 패턴(34)이 손실되어도 종래 기술과 달리 위가 뾰족한 프로파일을 갖지 않는다(도4a 참조). 따라서, 질화막 패턴(34)의 면적 확보가 가능하므로 후속 LPP-CMP 공정으로 형성되는 랜딩 플러그 폴리실리콘 간의 브릿지를 방지할 수 있는 이점이 있다(도4b 참조).Subsequently, a nitride film pattern 34 for a gate hard mask having a negative slope is formed on the tungsten silicide film 33. If the nitride layer pattern 34 has a negative slope, the upper area of the nitride layer pattern 34 is larger than the lower area, so that the nitride layer pattern 34 may be lost during etching to form gates and contact holes for landing plugs in a subsequent process. Unlike the prior art, the stomach does not have a pointed profile (see Figure 4a). Therefore, since the area of the nitride film pattern 34 can be secured, there is an advantage of preventing the bridge between the landing plug polysilicon formed by the subsequent LPP-CMP process (see FIG. 4B).

이러한 게이트 하드마스크용 질화막 패턴(34) 형성 과정을 좀더 상세히 설명하면, 텅스텐 실리사이드막(33) 상에 게이트 하드마스크용 질화막을 형성한 후 게이트를 위한 소정 마스크 패턴을 이용하여 게이트 하드마스크용 질화막을 식각함으로써 게이트 하드마스크용 질화막 패턴(34)을 형성한다. 이때, 게이트 하드마스크용 질화막의 식각은, MERIE(Magnetic Enhanced Reactive Ion Etcing) 타입의 식각 장비에서 CF4 및 CHF3 가스의 유량비를 조절하여 C-H-F계열의 식각 가스를 C-C-F 계열의 식각 가스로 변환시켜 수행됨으로써 폴리머(polymer)의 감소가 가능하여 게이 트 하드마스크용 질화막 패턴(34)이 네거티브 슬로프를 갖게 할 수 있으며, 특히 MERIE 타입의 식각 장비에서 마그네틱 플럭스(magnetic flux)를 최소화(예를 들어, 0G)하여 식각을 수행함으로써 게이트 하드마스크용 질화막 패턴(34)이 네거티브 슬로프를 갖게 할 수 있다. The process of forming the gate hard mask nitride layer pattern 34 will be described in more detail. After the gate hard mask nitride layer is formed on the tungsten silicide layer 33, the nitride layer for gate hard mask is formed using a predetermined mask pattern for the gate. By etching, the nitride film pattern 34 for a gate hard mask is formed. In this case, the etching of the gate hard mask nitride film is performed by converting the etching gas of the CHF series into the etching gas of the CCF series by controlling the flow rate ratio of the CF 4 and CHF 3 gases in the MERIE (Magnetic Enhanced Reactive Ion Etcing) type etching equipment. By reducing the polymer, the nitride film pattern 34 for the gate hard mask can have a negative slope. In particular, in the MERIE type etching equipment, the magnetic flux is minimized (for example, 0 G). By performing the etching process, the nitride film pattern 34 for the gate hard mask may have a negative slope.

도3b에 도시된 바와 같이, 게이트 하드마스크용 질화막 패턴(34)을 식각 마스크로 텅스텐 실리사이드막(33) 및 폴리실리콘막(32)을 식각하여 식각된 폴리실리콘막(34), 텅스텐 실리사이드막(33) 및 게이트 하드마스크용 질화막 패턴(34)이 적층된 게이트를 형성한다. As shown in FIG. 3B, the tungsten silicide layer 33 and the polysilicon layer 32 are etched using the nitride film pattern 34 for the gate hard mask as an etch mask to etch the polysilicon layer 34 and the tungsten silicide layer ( 33) and a gate in which the nitride film pattern 34 for gate hard mask is stacked.

이때, 게이트 하드마스크용 질화막 패턴(34) 하부에 언더컷(undercut)이 형성되도록 텅스텐 실리사이드막(33)을 식각함으로써, 식각된 텅스텐 실리사이드막(33)의 상부 면적이 하부 면적보다 좁도록 즉, 식각된 텅스텐 실리사이드막(33)이 포지티브 슬로프(positive slope)를 갖도록 한다. 이는 후속 공정으로 랜딩 플러그용 콘택홀의 형성시 그 마진을 확보하기 위함이다. 텅스텐 실리사이드막(33)의 식각은, ICP(inductively coupled plasma) 타입의 식각 장비에서 바이어스 파워(bias power)를 감소시키고, 압력을 증가시켜 식각 가스의 민 프리 패스(mean free path) 감소에 따른 입자의 스캐터링(scattering) 효과를 증가시켜 등방성 건식 식각으로 수행됨으로써, 게이트 하드마스크용 질화막 패턴(34) 하부에 언더컷을 형성할 수 있다. 특히, 온도를 0℃ 이하로 낮추면 이러한 등방성 건식 식각 특성을 더욱 증가시킬 수 있다.At this time, the tungsten silicide layer 33 is etched to form an undercut under the gate hard mask nitride layer pattern 34 so that the upper area of the etched tungsten silicide layer 33 is narrower than the lower area. The tungsten silicide film 33 is allowed to have a positive slope. This is to ensure the margin when forming the contact hole for the landing plug in a subsequent process. Etching of the tungsten silicide layer 33 reduces the bias power and increases the pressure in the inductively coupled plasma (ICP) type etching equipment, thereby reducing the grain free path of the etching gas. By performing the isotropic dry etching by increasing the scattering effect of, the undercut may be formed under the nitride film pattern 34 for the gate hard mask. In particular, when the temperature is lowered to 0 ° C. or lower, this isotropic dry etching characteristic may be further increased.

전술한 도3a 및 도3b에 도시된 공정을 통하여 게이트 하드마스크용 질화막 패턴(34)은 네거티브 슬로프를 갖고 게이트 전극용 텅스텐 실리사이드막(33)은 언더컷에 의한 포지티브 슬로프를 갖는 게이트를 형성함으로써, 후속 랜딩 플러그용 콘택홀 형성 공정의 마진 확보 및 후속 랜딩 플러그 폴리실리콘 간의 브릿지 방지가 가능하다.Through the process shown in FIGS. 3A and 3B described above, the nitride film pattern 34 for the gate hard mask has a negative slope, and the tungsten silicide film 33 for the gate electrode forms a gate having a positive slope by undercut. It is possible to secure a margin of a contact hole forming process for landing plugs and prevent bridges between subsequent landing plug polysilicones.

이어서, 본 도면에 도시되지 않았으나 후속 공정으로 이러한 게이트 라인 상에 랜딩 플러그 콘택을 형성한다. 좀더 상세하게는, 게이트를 포함하는 기판 전면에 게이트 사이의 갭을 충분히 매립할 때까지 층간 절연막을 증착하고, 이 층간 절연막이 게이트 상부에서 일정 두께로 잔류하도록 ILD-CMP 공정을 수행한다.A landing plug contact is then formed on this gate line in a subsequent process, although not shown in the figure. More specifically, the interlayer insulating film is deposited until the gap between the gates is sufficiently filled on the front surface of the substrate including the gate, and the ILD-CMP process is performed so that the interlayer insulating film remains at a predetermined thickness on the gate.

이어서, 마스크 및 식각 공정으로 평탄화된 층간 절연막을 패터닝하여 랜딩 플러그용 콘택홀을 형성한다. 전술한 바와 같이, 텅스텐 실리사이드막(33)이 언더컷에 의한 포지티브 슬로프를 갖기 때문에 랜딩 플러그용 콘택홀 형성시 그 마진을 확보할 수 있다. Subsequently, the interlayer insulating film flattened by a mask and an etching process is patterned to form contact holes for landing plugs. As described above, since the tungsten silicide film 33 has a positive slope due to undercut, the margin can be secured when forming the contact hole for the landing plug.

이어서, 평탄화된 층간 절연막을 포함하는 기판 전면에 콘택홀을 충분히 매립할 때까지 랜딩 플러그용 폴리실리콘막을 증착한다.Next, a polysilicon film for landing plug is deposited until the contact hole is sufficiently filled in the entire surface of the substrate including the planarized interlayer insulating film.

이어서, 게이트의 최상부층인 하드마스크 질화막 패턴(34)이 드러날 때까지 폴리실리콘막에 대해 LPP-CMP 공정을 수행하여 랜딩 플러그 폴리실리콘을 형성한다. 전술한 바와 같이, 하드마스크 질화막 패턴(34)은 네거티브 슬로프를 갖기 때문에 과도한 LPP-CMP 공정을 수행하지 않아도 랜딩 플러그 폴리실리콘 분리막으로 충분히 작용하여 랜딩 플러그 폴리실리콘 간 브릿지를 방지할 수 있다.Subsequently, the LPP-CMP process is performed on the polysilicon layer until the hard mask nitride layer pattern 34, which is the uppermost layer of the gate, is exposed to form the landing plug polysilicon. As described above, since the hard mask nitride layer pattern 34 has a negative slope, the bridge between the landing plug polysilicon may be prevented by sufficiently functioning as the landing plug polysilicon separator without performing an excessive LPP-CMP process.

도4a 및 도4b는 본 발명의 일실시예에 따른 반도체 소자의 단면 및 평면을 나타내는 도면이다.4A and 4B are cross-sectional views and a plan view of a semiconductor device according to example embodiments.

도4a에 도시된 바와 같이, 본 발명의 일실시예에 따라 게이트의 최상부층인 하드마스크 질화막이 네거티브 슬로프를 갖도록 하는 경우 후속 게이트 형성 및 랜딩 플러그용 콘택홀 형성 과정에서의 식각으로 손실되더라도 상부 면적 확보가 가능함을 알 수 있다. As shown in FIG. 4A, when the hardmask nitride layer, which is the uppermost layer of the gate, has a negative slope, according to an embodiment of the present invention, the upper area may be lost due to etching during subsequent gate formation and contact hole formation for a landing plug. It can be seen that it can be secured.

그에 따라, 도4b에 도시된 바와 같이, 랜딩 플러그 폴리실리콘의 분리막으로 작용하는 하드마스크 질화막의 면적이 확보되어 후속 공정으로 형성되는 랜딩 플러그 폴리실리콘 간의 브릿지가 방지됨을 알 수 있다.Accordingly, as shown in FIG. 4B, it can be seen that the area of the hard mask nitride film acting as a separator of the landing plug polysilicon is secured to prevent the bridge between the landing plug polysilicon formed in a subsequent process.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명에 의한 반도체 소자의 제조방법은, 게이트의 프로파일을 변형시킴으로써 과도 CMP를 수행하지 않아도 랜딩 플러그 폴리실리콘 간 브릿지를 방지하면서 SNC과 게이트 간 SAC 불량을 방지하여 공정 안정화 및 높은 수율 향상이 가능하다. The method of manufacturing a semiconductor device according to the present invention as described above, by modifying the profile of the gate to prevent the bridge between the landing plug polysilicon even without performing the transient CMP, while preventing SAC defects between the SNC and the gate to improve the process stabilization and high yield It is possible.

Claims (12)

기판상에 게이트 전극용 도전막을 형성하는 단계;Forming a conductive film for a gate electrode on the substrate; 상기 게이트 전극용 도전막 상에 게이트 하드마스크를 형성하는 단계;Forming a gate hard mask on the conductive film for the gate electrode; 상기 게이트 하드마스크를 선택적으로 식각하여 네거티브 슬로프를 갖는 게이트 하드마스크 패턴을 형성하는 단계; Selectively etching the gate hard mask to form a gate hard mask pattern having a negative slope; 상기 게이트 하드마스크 패턴 하부에 언더컷이 형성되도록 상기 게이트 하드마스크 패턴을 식각 마스크로 상기 게이트 전극용 도전막을 식각하는 단계; 및Etching the conductive film for the gate electrode using the gate hard mask pattern as an etch mask such that an undercut is formed under the gate hard mask pattern; And 상기 식각된 게이트 전극용 도전막 및 상기 게이트 하드마스크 패턴이 적층된 게이트 사이를 매립하는 랜딩 플러그를 형성하는 단계Forming a landing plug that fills the gate layer on which the etched gate electrode conductive layer and the gate hard mask pattern are stacked 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 랜딩 플러그 형성 단계는,The landing plug forming step, 상기 식각된 게이트 전극용 도전막 및 상기 게이트 하드마스크 패턴이 적층된 게이트를 포함한 전면에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the entire surface including the gate on which the etched gate electrode conductive film and the gate hard mask pattern are stacked; 상기 층간 절연막을 선택적으로 식각하여 랜딩 플러그용 콘택홀을 형성하는 단계; Selectively etching the interlayer insulating film to form a contact hole for a landing plug; 상기 랜딩 플러그용 콘택홀에 매립되는 랜딩 플러그용 폴리실리콘을 형성하 는 단계; 및Forming a landing plug polysilicon embedded in the landing plug contact hole; And 상기 게이트 하드마스크 패턴이 드러날 때까지 상기 랜딩 플러그용 폴리실리콘에 대한 평탄화 공정을 수행하는 단계를 포함하는Performing a planarization process on the polysilicon for the landing plug until the gate hardmask pattern is revealed. 반도체 소자의 제조방법.Method of manufacturing a semiconductor device. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 게이트 하드마스크는 질화막인The gate hard mask is a nitride film 반도체 소자의 제조방법.Method of manufacturing a semiconductor device. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 게이트 전극용 도전막은 폴리실리콘막 및 텅스텐 실리사이드막이 적층된 구조를 갖고,The gate electrode conductive film has a structure in which a polysilicon film and a tungsten silicide film are stacked. 상기 게이트 전극용 도전막 식각 단계는, The conductive film etching step for the gate electrode, 상기 게이트 하드마스크 패턴을 식각 마스크로 상기 텅스텐 실리사이드막 및 상기 폴리실리콘막을 순차적으로 식각하되, The tungsten silicide layer and the polysilicon layer are sequentially etched using the gate hard mask pattern as an etch mask. 식각된 상기 텅스텐 실리사이드막은 언더컷에 의해 포지티브 슬로프를 갖는The etched tungsten silicide layer has a positive slope by undercut 반도체 소자의 제조방법.Method of manufacturing a semiconductor device. 제3항에 있어서,The method of claim 3, 상기 게이트 하드마스크 패턴 형성 단계는,The gate hard mask pattern forming step, C-C-F 계열의 식각 가스를 이용하여 수행되는Performed using an etching gas of the C-C-F series 반도체 소자의 제조방법.Method of manufacturing a semiconductor device. 제5항에 있어서,The method of claim 5, 상기 게이트 하드마스크 패턴 형성 단계는,The gate hard mask pattern forming step, MERIE 타입의 식각 장비에서 CF4 및 CHF3의 유량비를 조절함으로써 수행되는By adjusting the flow rate ratio of CF 4 and CHF 3 in MERIE type etching equipment 반도체 소자의 제조방법.Method of manufacturing a semiconductor device. 제5항에 있어서,The method of claim 5, 상기 게이트 하드마스크 패턴 형성 단계는,The gate hard mask pattern forming step, MERIE 타입의 식각 장비에서 마그네틱 플럭스를 최소화하여 수행되는Performed by minimizing magnetic flux in MERIE type etching equipment 반도체 소자의 제조방법.Method of manufacturing a semiconductor device. 제4항에 있어서,The method of claim 4, wherein 상기 텅스텐 실리사이드막의 식각은 등방성 건식 식각으로 수행되는Etching of the tungsten silicide layer is performed by isotropic dry etching 반도체 소자의 제조방법.Method of manufacturing a semiconductor device. 제8항에 있어서,The method of claim 8, 상기 텅스텐 실리사이드막의 식각은 ICP 타입의 식각 장비에서 바이어스 파워를 증가시키는 조건으로 수행되는The etching of the tungsten silicide layer is performed under the condition of increasing the bias power in the ICP type etching equipment. 반도체 소자의 제조방법.Method of manufacturing a semiconductor device. 제8항에 있어서,The method of claim 8, 상기 텅스텐 실리사이드막의 식각은 ICP 타입의 식각 장비에서 압력을 감소시키는 조건으로 수행되는The etching of the tungsten silicide layer is performed under a condition of reducing pressure in an ICP type etching equipment. 반도체 소자의 제조방법.Method of manufacturing a semiconductor device. 제8항에 있어서,The method of claim 8, 상기 텅스텐 실리사이드막의 식각은 0℃ 이하의 온도 하에서 수행되는The etching of the tungsten silicide layer is performed under a temperature of 0 ° C. or less. 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device. 제2항에 있어서,The method of claim 2, 상기 랜딩 플러그용 폴리실리콘에 대한 평탄화 공정은 CMP에 의해 수행되는The planarization process for the polysilicon for the landing plug is performed by CMP 반도체 소자의 제조방법.Method of manufacturing a semiconductor device.
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