KR20080064599A - 스택 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 스택 패키지 및 그 제조방법을 개시한다. 본 발명의 스택 패키지는 기판 내의 공간에 상기 기판으로 와이어 본딩된 제1 반도체 칩을 포함하는 수평 패키지와 상기 수평 패키지 위에 플립 칩 본딩된 제2 반도체 칩을 포함한다. 본 발명에 의한 스택 패키지에서는 본딩 와이어를 사용한 평행 패키지 방식과 플립 칩 패키지 방식을 동시에 채용함으로써 평행 패키지의 본딩 와이어와 플립 칩 본딩의 도전성 범프가 같은 층에 형성되도록 하여 스택 패키지의 높이를 줄일 수 있다.

Description

스택 패키지 및 그 제조방법{Stack package and method for fabrication of the same}
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 스택 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2c는 본 발명의 다른 일 실시예에 의한 스택 패키지의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
12, 12a, 12b: 기판 14: 지지 테이프
16, 16a, 34: 도전성 범프 20, 20a, 20b: 수평 패키지
22, 22a, 22b: 제1 반도체 칩 24, 24a, 24b, 26: 본딩 와이어
32, 32a, 32b: 제2 반도체 칩 36, 36a, 36b: 언더필
40: 몰딩 수지 50: 열 발산층
100, 100a, 100b, 200: 스택 패키지
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 복수의 반도체 칩이 적층된 스택 패키지에 관한 것이다.
전기·전자 제품의 소형화, 고성능화에 따라 고용량의 반도체 모듈이 요구되고 있다. 이와 같은 반도체 모듈을 가능하게 하는 중요한 기술 중의 하나가 반도체 패키지 기술이다. 최근에는 단일 패키지 내에 다수의 칩을 탑재시키는 멀티칩 패키지(Multi-Chip Package; MCP) 기술이 개발되고 있다. 멀티칩 패키지에서는 하나의 패키지 내에 동일한 기능을 하거나 다른 기능을 하는 다수의 칩을 수직으로 적층함으로써 제품의 고용량화, 고성능화 및 소형화가 가능하다. 이와 함께, 패키지 내에 다수의 패키지를 포함하는 패키지 안의 패키지(PIP: Package in package)를 형성하는 기술도 개발되로 있다.
반도체 패키지는 반도체 칩의 연결방식에 따라 와이어 본딩(wire bonding) 방식과 플립칩 본딩(flip-chip bonding) 방식으로 구분된다. 와이어 본딩 방식은 전도성 와이어를 이용하여 반도체 칩의 외부 접속 전극과 기판의 접속 단자를 연결하는 방식이고, 플립칩 본딩 방식은 반도체 칩의 외부 접속 전극에 배치된 전도성 범프를 이용하여 반도체 칩과 기판의 접속단자에 연결하는 방식이다. 이러한 반도체 칩의 연결방식은 PIP 패키지 내의 패키지의 연결에도 사용된다.
반도체 칩의 패키지 방식 중 반도체 칩을 패키지 기판 내의 빈 공간에기판과 동일한 평면에 배치하고 와이어 본딩에 의해 연결하는 패럴랠 패키지(parallel package) 방식이 있다. 패럴랠 패키지는 반도체 칩이 기판과 같은 평면에 있으므로 반도체 칩이 기판 위에 놓이는 경우보다 높이가 낮아질 수 있다. 그러나 와이어 본 딩에 의해 반도체 칩과 패키지 기판이 연결되므로 와이어를 보호하기 위하여 몰딩을 별도로 실시해야 하며, 따라서 패키지의 높이가 높아지고 공정이 복잡해 질 수 있다.
한편, 최근, 반도체 칩은 고성능을 구현하도록 작은 면적에 초집적되어 제조됨에 따라 반도체 칩이 동작될 때, 많은 열이 발생된다. 이렇게 반도체 칩에서 발생하는 열은 패키지 전체의 온도를 급격히 상승시켜, 반도체 칩을 오작동하게 할 수 있다. 이러한 문제점을 극복하기 위하여, 반도체칩에서 발생된 열을 패키지 외부로 방출시키는 기술이 다각적으로 연구되고 있다.
본 발명의 목적은 패키지의 높이를 낮추어 크기를 줄일 수 있고, 공정을 단순화시킬 수 있는 스택 패키지를 제공하는 데 있다.
본 발명의 다른 목적은 패키지의 높이를 낮추어 크기를 줄일 수 있고, 공정을 단순화시킬 수 있는 스택 패키지의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 패키지의 열 방출을 향상시킬 수 있으며, 패키지의 높이를 낮추어 크기를 줄일 수 있고, 공정을 단순화시킬 수 있는 스택 패키지 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 스택 패키지는 내부의 빈 공간에 제1 반도체 칩을 포함하는 기판; 및 상기 기판 위에 플립 칩 방식으로 적층된 제2 반도체 칩;을 포함한다.
상기 제1 반도체 칩과 상기 기판은 본딩 와이어에 의하여 전기적으로 연결될 수 있다.
상기 제1 반도체 칩을 포함하는 상기 기판과 상기 제2 반도체 칩 사이의 언더필을 더 포함할 수 있으며, 상기 언더필은 상기 본딩 와이어를 완전히 커버할 수 있다.
상기 제1 반도체 칩의 높이는 상기 기판의 높이보다 낮으며, 상기 제1 반도체 칩은 상기 기판의 하면으로 연결되어 있는 지지 테이프 위에 접착되어 지지될 수 있다.
상기 기판의 하면은 외부 접속 전극을 더 포함할 수 있으며, 상기 외부 접속 전극에는 도전성 범프가 형성되어 있을 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 스택 패키지의 제조방법은 기판 내 공간에 제1 반도체 칩을 고정시키고, 상기 제1 반도체 칩과 상기 기판을 와이어 본딩하여 수평 패키지를 형성하는 단계; 상기 수평 패키지 위에 제2 반도체 칩을 플립칩 본딩하는 단계; 및 상기 수평 패키지의 본딩 와이어를 완전히 감싸고 상기 제2 반도체 칩의 플립칩 본딩을 완성하기 위하여 상기 제2 반도체 칩과 상기 수평 패키지 사이에 언더필을 형성하는 단계;를 포함한다.
여기서 상기 제1 반도체 칩의 높이는 상기 기판의 높이보다 낮으며, 상기 제1 반도체 칩은 상기 기판의 하면으로 연결되어 있는 지지 테이프 위에 접착되어 지지될 수 있다.
상기 기판의 하면은 외부 접속 전극을 더 포함할 수 있으며, 상기 외부 접속 전극에는 도전성 범프가 형성될 수 있다. .
상기 또 다른 목적을 달성하기 위한 본 발명의 다른 일 실시예에 따른 스택 패키지는 기판 내의 공간에 상기 기판으로 와이어 본딩된 제1 반도체 칩을 포함하는 수평 패키지; 상기 수평 패키지 위에 플립 칩 본딩된 제2 반도체 칩; 및 상기 수평 패키지와 상기 제2 반도체 칩 사이의 언더필;을 포함하는 기본 스택 패키지가 복수의 층으로 적층되어 있는 구조를 갖는다.
상기 스택 패키지는 상기 기본 스택 패키지들을 보호하는 몰딩을 더 포함하며 상기 몰딩 상부면 위의 열 발산층을 더 포함할 수 있다. 여기서 상기 열 발산층은 요철 모양의 홈에 의하여 상기 몰딩 위에 고정되어 있을 수 있다.
상기 또 다른 목적을 달성하기 위한 본 발명의 다른 일 실시예에 따른 스택 패키지의 제조방법은 상기 다른 일 실시예에 의한 스택 패키지를 기본 패키지로 하여 상기 기본 패키지를 복수개 적층하는 단계; 상기 기본 패키지가 적층된 결과물을 몰딩하되, 열 발산층이 부착된 내열 테이프를 몰딩 물질 상부에 위치시켜 상기 몰딩 물질과 함께 압착하여 몰딩하는 단계; 및 상기 몰딩 물질 상부에 부착된 열 발산층으로부터 상기 내열 테이프를 제거하는 단계;를 포함한다.
상기 적층된 복수의 기본 패키지는 와이어 본딩에 의하여 전기적으로 연결되거나 플립 칩 본딩에 의하여 전기적으로 연결될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철 저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 스택 패키지(100)의 제조 방법을 설명하기 위한 단면도들이다. 먼저, 도 1c의 스택 패키지(100)의 단면도를 참조하여 본 발명의 일 실시예에 따른 스택 패키지(100)를 설명한다.
도 1c의 스택 패키지(100)에서는 제1 반도체 칩(22)을 포함하는 평행 패키지(parallel package)(20) 위에 제2 반도체 칩(32)이 플립 칩 본딩되어 있다.
평행 패키지(20)에서는 기판(12) 내의 빈 공간에 제1 반도체 칩(22)이 위치하며, 본딩 와이어(24)에 의하여 제1 반도체 칩(22)과 기판(12)이 전기적으로 연결된다. 제1 반도체 칩(22)이 기판(12) 내에 포함되어 있고, 제1 반도체 칩(22)의 높이가 기판(12)의 높이보다 높지 낮으므로, 평행 패키지(20)의 높이는 기판(12)의 높이와 본딩 와이어(24)의 높이의 합으로 한정된다. 한편, 제1 반도체 칩(22)은 기판(12) 내의 공간에서 기판(12)의 하면으로 연결되어 있는 지지 테이프 위에 접착되어 고정될 수 있다.
이와 같은 평행 패키지(20) 위에 제2 반도체 칩(32)이 도전성 범프(34)에 의해 플립 칩 본딩되어 있다. 본 실시예에서 제2 반도체 칩(32)의 도전성 범프(34)는 평행 패키지(20)의 본딩 와이어(24)의 바깥으로 형성되어 있다. 그리고 도전성 범프(34)와 본딩 와이어(24)가 같은 평면 위에 배치되어 있으므로 스택 패키지(100) 의 높이가 낮아질 수 있다.
한편, 평행 패키지(20)와 제2 반도체 칩(32) 사이에 언더필(36)이 형성되어 있다. 평행 패키지(20)에서 패키지를 감싸는 별도의 몰딩 물질을 사용하지 않고, 언더필 수지(36)만을 사용하여 평행 패키지(20)의 본딩 와이어(24)를 보호하고, 제2 반도체 칩(32)의 플립 칩 본딩을 완성할 수 있다. 여기서 언더필 수지(36)는 예컨대 점도가 낮은 액상의 에폭시 물질에 실리카(silica)와 같은 필러(filler) 물질이 함유된 것일 수 있다.
살펴본 바와 같이, 본 발명의 스택 패키지(100)에서는 본딩 와이어(24)를 사용한 평행 패키지 방식과 플립 칩 패키지 방식을 동시에 채용한다. 따라서 스택 패키지(100)는 패키지 위의 패키지(POP: package on package) 구조를 이루고 있다. 이때 본딩 와이어(24)와 도전성 범프(34)가 같은 층에 동시에 형성됨으로써 본딩 와이어(24)와 도전성 범프(34) 각각의 높이를 하나의 층의 높이로 줄일 수 있다. 따라서 얇은 스택 패키지(100)를 제공할 수 있다. 또한, 평행 패키지(20)에서 별도의 몰딩 물질을 사용하지 않고, 플립 칩 본딩 시 언더필 수지(36)만 사용함으로써 스택 패키지(100)의 높이를 더욱 낮출 수 있다.
도 1a 내지 도 1c를 참조하여, 본 발명의 일 실시예에 따른 스택 패키지(100)의 제조 방법을 설명한다. 먼저 도 1a를 참조하면, 기판(12) 내 빈 공간에 제1 반도체 칩(22)을 고정시키고, 제1 반도체 칩(22)과 기판(12)을 본딩 와이어(24)에 의하여 연결하여 수평 패키지(20)를 형성한다. 제1 반도체 칩(22)은 기판(12)의 하면에 연결되어 있는 지지 테이프(14) 위에 접착시킴으로써 기판(12)에 고정될 수 있다. 제1 반도체 칩(22)의 높이는 기판의 높이보다 낮으므로 평행 패키지(20)의 높이는 기판(12)의 높이에 본딩 와이어(24)의 높이의 합으로 한정된다.
도 1b를 참조하면, 수평 패키지(20) 위에 제2 반도체 칩(32)를 플립 칩 본딩한다. 즉, 제2 반도체 칩(32)의 하면에 형성되어 있는 도전성 범프(34)를 수평 패키지(20)에 접속시킴으로써 제2 반도체 칩(32)을 수평 패키지(20)에 전기적으로 연결하여 적층한다. 여기서 도전성 범프(34)는 제2 반도체 칩(32)의 외부 접속 전극(미도시)를 수평 패키지(20)의 접속 패드(미도시)에 연결된다.
이어서, 도 1c를 참조하면, 언더필 수지(36)를 수평 패키지(20)와 제2 반도체 칩(32) 사이에 충진시킨다. 앞에서 기술한 바와 같이 언더필 수지(36)는 예컨대 점도가 낮은 액상의 에폭시 물질에 실리카(silica)와 같은 필러(filler) 물질이 함유된 것일 수 있다. 언더필 수지(36)에 의하여 수평 패키지(20)의 본딩 와이어(24)도 커버되므로 수평 패키지(20)를 위한 별도의 몰딩 물질을 사용할 필요가 없어 스택 패키지의 높이를 낮출 수 있을 뿐만 아니라 공정을 단순화할 수 있다.
도 2a 내지 도 2c는 본 발명의 다른 일 실시예에 의한 스택 패키지(200)를 형성하는 방법을 설명하기 위하여 공정 순서대로 도시한 단면도들이다. 도 2a 내지 도 2c에서 하부 패키지(100a)의 구성요소에 대하여 참조번호의 끝에 a를 부가하였고, 상부 패키지(100b)의 구성요소에 대하여 참조번호의 끝에 b를 부가하였다. 이외에 도 1a 내지 도 1c의 참조번호와 동일한 참조번호는 동일한 구성요소를 표시한다.
먼저, 도 2c를 참조하여 본 발명의 일 실시예에 따른 스택 패키지(200)를 설 명한다. 도 2c의 스택 패키지(200)는 앞의 실시예에서 기술한 스택 패키지(100)가 2개 적층되어 형성되어 있다. 그리고 스택 패키지(200)에서 상부의 패키지(100b)는 본딩 와이어(26)에 의하여 하부의 패키지(100a)에 전기적으로 연결되어 있으며, 전체 스택 패키지(200)는 몰딩 물질(40)에 의하여 보호된다. 하부의 패키지(100a)의 기판(10a)의 하면에는 외부 기판과 접속될 수 있는 도전성 범프(14a)가 형성되어 있다. 본 실시예에서는 상부의 패키지(100b)가 하부의 패키지(100a)에 와이어 본딩되어 있으나, 다른 실시예에 의하면, 상부의 패키지(100b)에도 도전성 범프가 형성되어 하부의 패키지(100a)로 플립 칩 본딩될 수 있다. 한편, 몰딩 물질 (40)의 상부에는 열 발산층(heat spreader)(50)이 형성되어 있어서, 적층 패키지(200)에서 발생되는 열을 효율적으로 방출할 수 있다.
도 2a 내지 도 2c를 참조하여 스택 패키지(200)를 형성하는 방법을 설명한다. 먼저 도 2a의 기본 스택 패키지(100)를 앞의 실시예에서 설명한 바와 같이 형성한다. 그리고 도 2b에 도시된 바와 같이 기본 스택 패키지(100)를 적층하고, 본딩 와이어(26)에 의하여 상부의 패키지(100b)가 하부의 패키지(100a)에 전기적으로 연결되도록 한다. 이어서, 도 2c에 도시된 바와 같이 도 2b의 적층 결과물을 몰딩 물질(40)로 몰딩한다. 몰딩시 열 발산층(50)을 내열 테이프(미도시)에 부착하여 몰딩 물질(40)에 부착되도록 한다. 몰딩 후에 내열 테이프(미도시)를 제거하여 몰딩 물질(40)의 상부에는 열 발산층(50)만 남도록 한다. 이때 열 발산층(50)은 요철 구조에 의하여 몰딩 물질(40)에 고정될 수 있다. 열 발산층(50)을 몰딩과 동시에 형성함으로써 스택 패키지(200)의 높이를 낮출 수 있고, 또한 공정을 단순화시킬 수 있다.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의한 스택 패키지에서는 본딩 와이어를 사용한 평행 패키지 방식과 플립 칩 패키지 방식을 동시에 채용함으로써 평행 패키지의 본딩 와이어와 플립 칩 본딩의 도전성 범프가 같은 층에 형성되도록 하여 스택 패키지의 높이를 줄일 수 있다. 또한 이러한 스택 패키지를 적층하여 또 다른 스택 패키지를 형성할 수 있으며, 이때 스택 패키지의 몰딩 시 열 발산층을 동시에 형성함으로써 스택 패키지의 높이를 더욱 감소시키고 공정을 단순화시킬 수 있다.

Claims (20)

  1. 내부의 빈 공간에 제1 반도체 칩을 포함하는 기판; 및
    상기 기판 위에 플립 칩 방식으로 적층된 제2 반도체 칩;을 포함하는 스택 패키지.
  2. 제1 항에 있어서, 상기 제1 반도체 칩과 상기 기판은 본딩 와이어에 의하여 전기적으로 연결된 스택 패키지.
  3. 제1 항에 있어서, 상기 제1 반도체 칩을 포함하는 상기 기판과 상기 제2 반도체 칩 사이의 언더필을 더 포함하는 스택 패키지.
  4. 제3 항에 있어서, 상기 언더필은 상기 본딩 와이어를 완전히 커버하는 스택 패키지.
  5. 제1 항에 있어서, 상기 제1 반도체 칩의 높이는 상기 기판의 높이보다 낮은 스택 패키지.
  6. 제1 항에 있어서, 상기 제1 반도체 칩은 상기 기판의 하면으로 연결되어 있는 지지 테이프 위에 접착되어 지지되는 스택 패키지.
  7. 제1 항에 있어서, 상기 기판의 하면은 외부 접속 전극을 더 포함하는 스택 패키지.
  8. 제7 항에 있어서, 상기 외부 접속 전극에는 도전성 범프가 형성되어 있는 스택 패키지.
  9. 기판 내 공간에 제1 반도체 칩을 고정시키고, 상기 제1 반도체 칩과 상기 기판을 와이어 본딩하여 수평 패키지를 형성하는 단계;
    상기 수평 패키지 위에 제2 반도체 칩을 플립칩 본딩하는 단계; 및
    상기 수평 패키지의 본딩 와이어를 완전히 감싸고 상기 제2 반도체 칩의 플립칩 본딩을 완성하기 위하여 상기 제2 반도체 칩과 상기 수평 패키지 사이에 언더필을 형성하는 단계;를 포함하는 스택 패키지를 형성하는 방법.
  10. 제9 항에 있어서, 상기 제1 반도체 칩의 높이는 상기 기판의 높이보다 낮은 스택 패키지를 형성하는 방법.
  11. 제9 항에 있어서, 상기 제1 반도체 칩은 상기 기판의 하면으로 연결되어 있는 지지 테이프 위에 접착되어 지지되는 스택 패키지를 형성하는 방법.
  12. 제9 항에 있어서, 상기 기판의 하면은 외부 접속 전극을 더 포함하는 스택 패키지를 형성하는 방법.
  13. 제12 항에 있어서, 상기 외부 접속 전극에는 도전성 범프가 형성되어 있는 스택 패키지를 형성하는 방법.
  14. 기판 내의 공간에 상기 기판으로 와이어 본딩된 제1 반도체 칩을 포함하는 수평 패키지;
    상기 수평 패키지 위에 플립 칩 본딩된 제2 반도체 칩; 및
    상기 수평 패키지와 상기 제2 반도체 칩 사이의 언더필;을 포함하는 기본 스택 패키지가 복수의 층으로 적층되어 있는 스택 패키지.
  15. 제14 항에 있어서, 상기 기본 스택 패키지들을 보호하는 몰딩을 더 포함하는 스택 패키지.
  16. 제15 항에 있어서, 상기 몰딩 상부면 위의 열 발산층을 더 포함하는 스택 패키지.
  17. 제16 항에 있어서, 상기 열 발산층은 요철 모양의 홈에 의하여 상기 몰딩 위에 고정되어 있는 스택 패키지.
  18. 제9 항에 의한 스택 패키지를 기본 패키지로 하여 상기 기본 패키지를 복수개 적층하는 단계;
    상기 기본 패키지가 적층된 결과물을 몰딩하되, 열 발산층이 부착된 내열 테이프를 몰딩 물질 상부에 위치시켜 상기 몰딩 물질과 함께 압착하여 몰딩하는 단계; 및
    상기 몰딩 물질 상부에 부착된 열 발산층으로부터 상기 내열 테이프를 제거하는 단계;를 포함하는 스택 패키지의 제조 방법.
  19. 제18 항에 있어서, 상기 적층된 복수의 기본 패키지는 와이어 본딩에 의하여 전기적으로 연결되는 스택 패키지의 제조 방법.
  20. 제18 항에 있어서, 상기 적층된 복수의 기본 패키지는 플립 칩 본딩에 의하여 전기적으로 연결되는 스택 패키지의 제조 방법.
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