KR20080062015A - Method for fabricating of semiconductor wafer - Google Patents

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KR20080062015A
KR20080062015A KR1020060137262A KR20060137262A KR20080062015A KR 20080062015 A KR20080062015 A KR 20080062015A KR 1020060137262 A KR1020060137262 A KR 1020060137262A KR 20060137262 A KR20060137262 A KR 20060137262A KR 20080062015 A KR20080062015 A KR 20080062015A
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문병삼
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Abstract

A method for fabricating a semiconductor wafer is provided to enhance productivity by inducing an optimum condition for improving the flatness of the semiconductor wafer. A rounding process is performed to form a side of a semiconductor wafer(100) as a round side. A recessing process is performed to recess an edge part of an upper surface of the semiconductor wafer having the round side to induce a factor for weakening the flatness of the edge part of the upper surface of the semiconductor wafer. A grinding process is performed to grind the upper surface of the semiconductor wafer having a recessed part at the edge part of the upper surface thereof. The upper surface of the grinded wafer is polished.

Description

반도체 웨이퍼의 가공방법{METHOD FOR FABRICATING OF SEMICONDUCTOR WAFER}METHODS FOR FABRICATING OF SEMICONDUCTOR WAFER}

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 웨이퍼의 가공방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views of processes for describing a method of processing a semiconductor wafer according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 실리콘 웨이퍼 110 : 마스크패턴100 silicon wafer 110 mask pattern

본 발명은 반도체 반도체 웨이퍼의 가공방법에 관한 것으로, 보다 상세하게는, 실리콘 웨이퍼의 연마 공정 최적화를 통해 웨이퍼의 평탄도를 향상시켜 소자의 생산성을 향상시킬 수 있는 반도체 웨이퍼의 가공방법에 관한 것이다.The present invention relates to a method of processing a semiconductor semiconductor wafer, and more particularly, to a method of processing a semiconductor wafer that can improve the flatness of the wafer through the optimization of the polishing process of the silicon wafer to improve the productivity of the device.

주지된 바와 같이, 반도체 소자의 웨이퍼(Substrate)으로 사용되는 실리콘 웨이퍼(Wafer)는 일반적으로 쵸크랄스키 법(Czochralski Method)에 의해 제조되고 있다. 쵸크랄스키 법은 다결정의 실리콘을 단결정의 실리콘 웨이퍼로 만드는 방법으로서, 일반적으로 모따기 공정과 연삭(Grinding & Lapping) 공정 및 연마(Polishing) 공정 등을 수행하여 웨이퍼를 경면(Mirror Phase)으로 제작한다. As is well known, a silicon wafer used as a substrate of a semiconductor element is generally manufactured by the Czochralski method. The Czochralski method is a method of making polycrystalline silicon into a single crystal silicon wafer. Generally, the wafer is manufactured in a mirror phase by performing a chamfering process, a grinding & lapping process, and a polishing process. .

이하에서는, 종래기술에 따른 반도체 웨이퍼의 가공방법을 간략하게 설명하 도록 한다.Hereinafter, the processing method of the semiconductor wafer according to the prior art will be briefly described.

먼저, 실리콘 웨이퍼가 물리적인 충격을 견딜 수 있도록 웨이퍼 가장자리를 라운드 형태로 모따기하여 실리콘 웨이퍼 조각이 떨어져 나가거나 깨지는 현상을 방지한다.First, the wafer edges are chamfered in a round shape so that the silicon wafers can withstand physical shocks to prevent the silicon wafer pieces from falling off or breaking.

그 다음, 그 가장자리를 둥글게 연마하는 그라인딩(Grinding) 공정을 수행한다. 상기 그라인딩 공정은 남은 웨이퍼 생산 공정 및 반도체 소자의 제조 공정시 웨이퍼의 깨짐 현상을 억제하는 역할을 한다. 다음으로, 웨이퍼 표면의 손상(Damage)을 제거하고 웨이퍼의 두께와 평탄도를 균일하게 만들기 위한 랩핑(Lapping) 공정을 수행한다. Then, a grinding process of rounding the edges is performed. The grinding process serves to suppress cracking of the wafer during the remaining wafer production process and semiconductor device manufacturing process. Next, a lapping process is performed to remove damage of the wafer surface and to make the thickness and flatness of the wafer uniform.

그리고 나서, 상기 웨이퍼의 표면 및 측면을 곱게 갈아주는 연마(Polish) 공정을 수행하는데, 상기 연마 공정은 거친(Rough) 연마 공정과 고운(Soft) 연마 공정의 2단계로 수행한다. 여기서, 상기 고운 연마 공정은 랩핑 공정보다 미세한 연마재를 갖는 슬러리를 사용하며, CMP(Chemical Mechanical Polishing) 장비를 이용하여 회전 방식으로 수행는데, 상기 연마 공정을 통해 웨이퍼의 표면이 평탄화된다. Then, a polishing process for finely grinding the surface and the side of the wafer is performed, which is performed in two stages, a rough polishing process and a soft polishing process. Here, the fine polishing process uses a slurry having a finer abrasive than the lapping process, and is performed in a rotational manner by using a chemical mechanical polishing (CMP) equipment, the surface of the wafer is planarized through the polishing process.

이후, 상기 웨이퍼에 세정(Cleaning) 공정 및 검사(Inspection) 공정을 차례로 수행한 다음, 웨이퍼들을 카세트에 담아 진공 포장(Packing)한다. Thereafter, a cleaning process and an inspection process are sequentially performed on the wafer, and then the wafers are vacuum packed in a cassette.

그러나, 종래의 경우에는 상기 연마 공정시 웨이퍼 가장자리 부분이 라운드 형태로 곡률이 심화되어, 상기 웨이퍼 가장자리 부분에서 롤 오프(Roll Off) 현상이 유발되는데, 상기 롤 오프 현상이 유발되는 부분을 ERO(Egde Roll Off) 영역이 라 하며, 이는 웨이퍼 가장자리 부분의 평탄도를 악화시키는 원인이 된다. However, in the conventional case, the curvature of the wafer edge portion is deepened in a round shape during the polishing process, causing a roll off phenomenon at the wafer edge portion, and the portion where the roll off phenomenon is caused is ERO (Egde). Roll Off) area, which causes the flatness of the wafer edge portion to deteriorate.

또한, 200mm급 웨이퍼의 경우에는 모따기를 하는 부분은 300∼500㎛ 정도 되지만, 실리콘 웨이퍼가 연마 공정을 거지고 난 후에 ERO 영역은 3.0∼10.0mm 정도로 확대되어 넓은 부분을 차지하게 되며, 이 때문에, 반도체 소자의 제조가 가능한 면적이 제한되어 소자의 생산성이 저하된다.In the case of a 200 mm wafer, the chamfered portion is about 300 to 500 µm, but after the silicon wafer is subjected to the polishing process, the ERO region is enlarged to about 3.0 to 10.0 mm to occupy a large portion. The area in which the semiconductor device can be manufactured is limited, which lowers the productivity of the device.

하지만, 상기 실리콘 웨이퍼 가장자리의 부분은 라운드 형태를 가지며 ERO 영역이 심화되는 현상은 곡률 반경으로 표현되기 때문에, 그 심화 정도를 측정하는 데에는 어려움이 있다. 즉, 실리콘 웨이퍼 상에서 ERO 영역이 시작되는 출발점과 그 심화 정도를 나타내는 EROA(Edge Roll-Off Amount)를 명확하게 규명하는 것이 용이하지 않다. However, since the portion of the silicon wafer edge has a round shape and the phenomenon of deepening of the ERO region is represented by a radius of curvature, it is difficult to measure the degree of deepening. That is, it is not easy to clearly identify the edge roll-off mount (EROA) indicating the starting point of the ERO region on the silicon wafer and the degree of deepening thereof.

한편, 최근에는 반도체 소자의 제조시 실리콘 웨이퍼의 크기가 200mm급에서 300mm급으로 확대됨에 따라, 상기 ERO 영역의 면적도 1.5배 이상 증가하게 되므로 상기 웨이퍼 연마 공정에서의 가장자리 평탄도를 악화시키는 원인 및 최적의 조건을 도출하는 것에 대한 필요성이 증가하고 있다.On the other hand, recently, as the size of a silicon wafer is increased from 200 mm to 300 mm in manufacturing a semiconductor device, the area of the ERO region is also increased by 1.5 times or more, which causes deterioration of edge flatness in the wafer polishing process. There is a growing need for deriving optimal conditions.

따라서, 본 발명은 실리콘 웨이퍼의 연마 공정 최적화를 통해 웨이퍼의 평탄도를 향상시킬 수 있는 반도체 웨이퍼의 가공방법을 제공한다.Accordingly, the present invention provides a method of processing a semiconductor wafer that can improve the flatness of the wafer through optimization of the polishing process of the silicon wafer.

또한, 본 발명은 웨이퍼의 평탄도를 향상시켜 소자의 생산성을 향상시킬 수 있는 반도체 웨이퍼의 가공방법을 제공한다.In addition, the present invention provides a method of processing a semiconductor wafer that can improve the flatness of the wafer to improve the productivity of the device.

일 실시예에 있어서, 반도체 웨이퍼의 가공방법은, 가장자리 부분에서의 평탄도를 저하시키는 인자를 제거하기 위한 반도체 웨이퍼의 가공방법으로서, 반도체 웨이퍼의 측면을 라운드지도록 만드는 단계; 상기 측면이 라운드진 반도체 웨이퍼의 상면 가장자리 부분을 평탄도를 악화시키는 인자가 도출되도록 리세스하는 단계; 상기 상면 가장자리 부분이 리세스된 웨이퍼의 상부면을 그라인딩하는 단계; 및 상기 그라인딩된 웨이퍼의 상부면을 연마하는 단계;를 포함한다.In one embodiment, a method of processing a semiconductor wafer, the method of processing a semiconductor wafer for removing a factor that reduces the flatness at the edge portion, comprising the steps of rounding the side of the semiconductor wafer; Recessing the upper edge portion of the semiconductor wafer having a rounded side surface such that a factor deteriorating flatness is derived; Grinding the top surface of the wafer with the top edge recessed; And polishing an upper surface of the ground wafer.

상기 웨이퍼의 상면 가장자리 부분을 리세스하는 단계는, 상기 측면이 라운드진 웨이퍼 상에 마스크패턴을 형성하는 단계; 상기 웨이퍼 가장자리 부분이 노출되도록 마스크패턴을 식각하는 단계; 상기 식각된 마스크패턴에 의해 노출된 웨이퍼의 가장자리 부분을 리세스하는 단계; 및 상기 마스크패턴을 제거하는 단계;를 포함한다.Recessing an upper edge portion of the wafer may include forming a mask pattern on the wafer having a rounded side surface; Etching the mask pattern to expose the wafer edge; Recessing an edge portion of the wafer exposed by the etched mask pattern; And removing the mask pattern.

상기 웨이퍼 가장자리 부분이 노출되도록 마스크패턴을 식각하는 단계 후, 그리고, 상기 웨이퍼의 가장자리 부분을 리세스하는 단계 전, 상기 마스크패턴을 경화시키는 단계;를 더 포함한다.And curing the mask pattern after etching the mask pattern to expose the edge portion of the wafer and before recessing the edge portion of the wafer.

상기 웨이퍼의 상면 가장자리 부분을 리세스하는 단계는, 건식 식각 방식으로 수행한다.The step of recessing the top edge of the wafer is performed by dry etching.

(실시예)(Example)

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은, 실리콘 웨이퍼가 물리적인 충격을 견딜 수 있도록 웨이퍼 가장자리 부분이 라운드 형태로 모따기된 웨이퍼의 상기 가장자리 부분을 리세스한 다음, 상기 웨이퍼의 표면을 그라인딩하고, 그리고 나서, 그라인딩된 웨이퍼의 표면을 여러 가지 조건을 변화시키면서 연마하여 웨이퍼를 가공한다.The present invention is directed to recessing the edge portion of a wafer whose wafer edge portion is chamfered in a round shape so that a silicon wafer can withstand physical impact, then grinding the surface of the wafer, and then the surface of the ground wafer The wafer is processed by grinding while changing various conditions.

이렇게 하면, 상기 연마 공정시 웨이퍼 가장자리 부분이 라운드 형태로 곡률이 심화되어 롤 오프(Roll Off) 현상이 유발되는 ERO(Egde Roll Off) 영역을 증가시키는 인자를 용이하게 도출할 수 있으며, 따라서, 웨이퍼 평탄도를 개선하여 소자의 생산성을 향상시킬 수 있다.In this way, the edge of the wafer edge portion in the polishing process, the curvature of the round shape is deepened can be easily derived a factor for increasing the ERO (Egde Roll Off) area causing a roll off phenomenon, thus, the wafer The flatness can be improved to improve the productivity of the device.

자세하게, 상기와 같은 방법에 의해 제조된 웨이퍼를 전자현미경으로 웨이퍼의 단면을 검사하거나 간편하고 비파괴성인 프로파일러(Profiler)로 검사함으로써, 상기 실리콘 웨이퍼의 ERO 영역 유의차를 확인할 수 있으며, 이를 통해, 연마 공정의 조건을 최적화하여 평탄도가 개선된 실리콘 웨이퍼를 가공할 수 있는 것이다.In detail, by inspecting the wafer cross-section of the wafer manufactured by the above method with an electron microscope or by a simple and non-destructive profiler, it is possible to confirm the significant difference in the ERO area of the silicon wafer. By optimizing the conditions of the polishing process, silicon wafers with improved flatness can be processed.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 웨이퍼의 가공방법을 설명하기 위한 공정별 단면도이다.1A to 1D are cross-sectional views of processes for describing a method of processing a semiconductor wafer according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 소자의 제조를 위한 실리콘 웨이퍼(100)의 가장자리 부분이 라운드 형태로 만들어지도록 모따기 공정을 수행한다. 상기 모따기 공정은 실리콘 웨이퍼(100)가 물리적인 충격을 견딜 수 있도록 수행하는 것이며, 모따기 공정을 통해 실리콘 웨이퍼(100)의 조각이 떨어져 나가거나, 깨지는 현상을 방지한다.Referring to FIG. 1A, a chamfering process is performed such that an edge portion of a silicon wafer 100 for manufacturing a semiconductor device is formed in a round shape. The chamfering process is performed to allow the silicon wafer 100 to withstand physical shocks, and prevents the chipped or broken pieces of the silicon wafer 100 through the chamfering process.

도 1b를 참조하면, 상기 모따기 공정이 수행된 실리콘 웨이퍼(100) 상에 감 광막으로 마스크패턴(110)을 증착한다. 그 다음, 상기 실리콘 웨이퍼(100)의 가장자리 부분이 노출되도록 실리콘 웨이퍼(100)의 가장자리 및 후면에 증착된 마스크패턴(110) 부분을 제거한 후, 상기 마스크패턴(110)을 경화시킨다. Referring to FIG. 1B, a mask pattern 110 is deposited on a silicon wafer 100 on which the chamfering process is performed, using a photosensitive film. Next, after removing the portions of the mask pattern 110 deposited on the edge and the back of the silicon wafer 100 so that the edges of the silicon wafer 100 are exposed, the mask pattern 110 is cured.

도 1c를 참조하면, 상기 마스크패턴(110)에 의해 노출된 실리콘 웨이퍼(100)의 가장자리 부분을 리세스한다. 이때, 상기 리세스는 건식 식각 방식으로 수행해야 하는데, 이는, 리세스되는 부분이 비등방성으로 식각이 되어야만 직각에 가까운 곡률 반격을 얻을 수 있기 때문이다. Referring to FIG. 1C, an edge portion of the silicon wafer 100 exposed by the mask pattern 110 is recessed. In this case, the recess must be performed by a dry etching method, since a curvature counterattack close to a right angle can be obtained only when the recessed part is etched anisotropically.

즉, 본 발명은 상기 건식 식각 방식에 따라 실리콘 웨이퍼(100)의 가장자리 부분을 리세스함으로써, 상기 실리콘 웨이퍼(100)의 가장자리 부분에서의 곡률 반경을 최소화할 수 있다.That is, the present invention may minimize the radius of curvature at the edge portion of the silicon wafer 100 by recessing the edge portion of the silicon wafer 100 according to the dry etching method.

도 1d를 참조하면, 상기 가장자리 부분이 리세스된 실리콘 웨이퍼(100) 상에서 마스크패턴을 제거한다. 그 다음, 마스크패턴이 제거된 실리콘 웨이퍼(100)에 대해 후속 공정시 실리콘 웨이퍼(100)의 깨짐 현상이 억제되도록 그 가장자리를 둥글게 연마하는 그라인딩(Grinding) 공정을 수행한다. Referring to FIG. 1D, the mask pattern is removed on the silicon wafer 100 having the edge portion recessed. Next, a grinding process is performed on the silicon wafer 100 from which the mask pattern has been removed to round the edges of the silicon wafer 100 so that the cracking phenomenon of the silicon wafer 100 is suppressed in a subsequent process.

계속해서, 실리콘 웨이퍼(100) 표면의 손상(Damage)을 제거하고 실리콘 웨이퍼(100)의 두께와 평탄도를 균일하게 만들기 위한 랩핑(Lapping) 공정을 수행한다. Subsequently, a lapping process is performed to remove damage on the surface of the silicon wafer 100 and to make the thickness and flatness of the silicon wafer 100 uniform.

이후, 도시하지는 않았지만, 상기 실리콘 웨이퍼의 표면 및 측면을 곱게 갈아주는 연마(Polish) 공정과 세정(Cleaning) 공정 및 검사(Inspection) 공정을 차례로 수행하여 본 발명의 실시예에 따른 웨이퍼의 가공을 완성한다. Subsequently, although not shown, a polishing process of finely grinding the surface and side surfaces of the silicon wafer, a cleaning process, and an inspection process are sequentially performed to complete the processing of the wafer according to the embodiment of the present invention. do.

이때, 상기 연마 공정은 랩핑 공정보다 미세한 연마재를 갖는 슬러리를 사용 하며, CMP(Chemical Mechanical Polishing) 장비를 이용하여 회전 방식으로 수행는데, 상기 연마 공정을 통해 웨이퍼의 표면이 평탄화된다. In this case, the polishing process uses a slurry having a finer abrasive than the lapping process, it is performed in a rotational manner using a chemical mechanical polishing (CMP) equipment, the surface of the wafer is planarized through the polishing process.

또한, 상기 연마 공정은 연마장비의 머리 압력(Head Pressure), 회전 속도(Head Rotation Speed), 하부 회전 속도(Turn-table Rotation Speed), 연마 패드의 경도(Polishing Pad Hardness) 및 연마 슬러리의 화학조성비(Chemical Slurry Mixing Ratio) 등과 같은 여러 가지 조건을 변경시켜 수행하며, 각 조건들에 따른 ERO 영역의 유의차를 확인한다.In addition, the polishing process includes a head pressure of the polishing equipment, a head rotation speed, a turn-table rotation speed, a polishing pad hardness, and a chemical composition ratio of the polishing slurry. It is performed by changing various conditions such as (Chemical Slurry Mixing Ratio), and checks the significant difference of ERO region according to each condition.

상기 ERO 영역의 유의차는 전자현미경으로 웨이퍼의 단면을 검사하거나 간편하고 비파괴성인 프로파일러(Profiler)로 검사하는 방식을 통해 확인할 수 있으며, 이를 통해, 상기 연마 공정시 웨이퍼 가장자리 부분이 라운드 형태로 곡률이 심화되어 롤 오프(Roll Off) 현상이 유발되는 ERO(Egde Roll Off) 영역을 증가시키는 인자를 용이하게 도출할 수 있다.The significant difference in the ERO region can be confirmed by inspecting the cross section of the wafer with an electron microscope or by a simple and non-destructive profiler, whereby the curvature of the wafer edge is rounded during the polishing process. It is possible to easily derive a factor that increases the Eg (Egde Roll Off) area in which deepening causes a roll off phenomenon.

여기서, 본 발명은 모따기 공정이 수행된 실리콘 웨이퍼의 가장자리 부분을 리세스하여 곡률 반경을 최소화한 다음, 여러 가지 공정 조건들을 변경하여 연마 공정을 수행하고, 그리고 나서, 웨이퍼 검사를 통해 상기 조건들에 따른 ERO 영역의 유의차를 확인함으로써, 상기 ERO 영역을 증가시키는 원인을 용이하게 도출할 수 있다.Here, the present invention is to minimize the radius of curvature by recessing the edge portion of the silicon wafer subjected to the chamfering process, and then to change the various process conditions to perform the polishing process, and then to the conditions through the wafer inspection By identifying the significant difference between the ERO regions, it is possible to easily derive the cause of increasing the ERO regions.

따라서, 본 발명은 상기 ERO 영역을 감소시킬 수 있는 최적의 연마 공정 조건을 도출해냄으로써, 반도체 소자의 제작을 위한 실리콘 웨이퍼 평탄도를 개선할 수 있으며, 이를 통해, 소자의 생산성을 향상시킬 수 있다.Accordingly, the present invention can improve the silicon wafer flatness for fabricating a semiconductor device by deriving an optimum polishing process condition capable of reducing the ERO region, thereby improving the productivity of the device.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 실리콘 웨이퍼의 가장자리 부분을 리세스하여 곡률 반경을 최소화한 다음, 여러 가지 공정 조건들을 변경하여 연마 공정을 수행함으로써, 상기 실리콘 웨이퍼의 평탄도를 개선할 수 있는 연마 공정의 최적 조건을 용이하게 도출해낼 수 있다.As described above, the present invention is a polishing process that can improve the flatness of the silicon wafer by recessing the edge portion of the silicon wafer to minimize the radius of curvature, and then perform a polishing process by changing various process conditions The optimal condition of can be easily derived.

따라서, 본 발명은 실리콘 웨이퍼의 평탄도를 개선함으로써, 소자의 생산성을 향상시킬 수 있다.Therefore, the present invention can improve the productivity of the device by improving the flatness of the silicon wafer.

Claims (4)

가장자리 부분에서의 평탄도를 저하시키는 인자를 제거하기 위한 반도체 웨이퍼의 가공방법으로서,As a processing method of a semiconductor wafer for removing the factor of lowering flatness at the edge portion, 반도체 웨이퍼의 측면을 라운드지도록 만드는 단계;Rounding the sides of the semiconductor wafer; 상기 측면이 라운드진 반도체 웨이퍼의 상면 가장자리 부분을 평탄도를 악화시키는 인자가 도출되도록 리세스하는 단계;Recessing the upper edge portion of the semiconductor wafer having a rounded side surface such that a factor deteriorating flatness is derived; 상기 상면 가장자리 부분이 리세스된 웨이퍼의 상부면을 그라인딩하는 단계; 및Grinding the top surface of the wafer with the top edge recessed; And 상기 그라인딩된 웨이퍼의 상부면을 연마하는 단계;Polishing an upper surface of the ground wafer; 를 포함하는 것을 특징으로 하는 반도체 웨이퍼의 가공방법.Processing method of a semiconductor wafer comprising a. 제 1 항에 있어서,The method of claim 1, 상기 웨이퍼의 상면 가장자리 부분을 리세스하는 단계는,Recessing the upper edge portion of the wafer, 상기 측면이 라운드진 웨이퍼 상에 마스크패턴을 형성하는 단계;Forming a mask pattern on the side of the rounded wafer; 상기 웨이퍼 가장자리 부분이 노출되도록 마스크패턴을 식각하는 단계;Etching the mask pattern to expose the wafer edge; 상기 식각된 마스크패턴에 의해 노출된 웨이퍼의 가장자리 부분을 리세스하는 단계; 및Recessing an edge portion of the wafer exposed by the etched mask pattern; And 상기 마스크패턴을 제거하는 단계;Removing the mask pattern; 를 포함하는 것을 특징으로 하는 반도체 웨이퍼의 가공방법.Processing method of a semiconductor wafer comprising a. 제 2 항에 있어서,The method of claim 2, 상기 웨이퍼 가장자리 부분이 노출되도록 마스크패턴을 식각하는 단계 후, 그리고, 상기 웨이퍼의 가장자리 부분을 리세스하는 단계 전,After etching the mask pattern to expose the wafer edge portion, and before recessing the edge portion of the wafer, 상기 마스크패턴을 경화시키는 단계;Curing the mask pattern; 를 더 포함하는 것을 특징으로 하는 반도체 웨이퍼의 가공방법.Processing method of a semiconductor wafer further comprising. 제 2 항에 있어서,The method of claim 2, 상기 웨이퍼의 상면 가장자리 부분을 리세스하는 단계는, Recessing the upper edge portion of the wafer, 건식 식각 방식으로 수행하는 것을 특징으로 하는 반도체 웨이퍼의 가공방법.A method of processing a semiconductor wafer, characterized in that performed by a dry etching method.
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