KR20080061476A - Method of manufacturing a non volatile memory device - Google Patents
Method of manufacturing a non volatile memory device Download PDFInfo
- Publication number
- KR20080061476A KR20080061476A KR1020060136235A KR20060136235A KR20080061476A KR 20080061476 A KR20080061476 A KR 20080061476A KR 1020060136235 A KR1020060136235 A KR 1020060136235A KR 20060136235 A KR20060136235 A KR 20060136235A KR 20080061476 A KR20080061476 A KR 20080061476A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- conductive film
- layer
- device isolation
- isolation layer
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
도 1a 내지 도 1h는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.1A to 1H are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 반도체 기판 102 : 게이트 절연막100
104 : 제1 도전막 106 : 하드 마스크막 패턴104: first conductive film 106: hard mask film pattern
108 : 소자 분리막 110 : 스페이스108: device isolation layer 110: space
112 : 제2 도전막 114 : 절연막112: second conductive film 114: insulating film
116 : 유전체막 118 : 제3 도전막116
본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로, 특히 플로팅 게이트의 형태를 변화시켜 간섭을 줄이는 비휘발성 메모리 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a nonvolatile memory device which reduces interference by changing the shape of a floating gate.
비휘발성 메모리 소자는 일반적으로 반도체 기판상에 게이트 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막이 적층된 구조로 형성된다. 이 중에서 플로팅 게이트용 도전막에 전자가 트랩되는 양식으로 데이터가 저장되는데, 데이터의 저장 속도는 콘트롤 게이트 및 플로팅 게이트 사이의 커패시턴스(capacitance) 및 채널(channel)과 플로팅 게이트 사이의 커패시턴스의 커플링비(coupling ratio)에 의해 주로 결정된다. A nonvolatile memory device is generally formed in a structure in which a gate insulating film, a floating gate conductive film, a dielectric film, and a control gate conductive film are stacked on a semiconductor substrate. Among them, data is stored in a form in which electrons are trapped in the conductive film for the floating gate, and the data storage rate is the capacitance between the control gate and the floating gate and the coupling ratio of the capacitance between the channel and the floating gate ( mainly determined by the coupling ratio).
하지만, 소자의 집적도가 증가함에 따라 셀 간 간섭 현상이 증가되는데 이는셀의 플로팅 게이트 사이에서 주로 발생하게 된다. 이를 방지하고자 플로팅 게이트의 크기를 감소하면 셀 내의 커플링 비(coupling ratio)가 감소되기 때문에 효율적이지 못하다. However, as the degree of integration of the device increases, the inter-cell interference phenomenon increases, which occurs mainly between the floating gates of the cells. In order to prevent this, reducing the size of the floating gate is not efficient because the coupling ratio in the cell is reduced.
따라서, 본 발명은 비휘발성 메모리 소자의 플로팅 게이트의 형태를 "U" 형태로 제조함으로써 셀 간 간섭을 줄이고 커플링 비를 증가시켜 소자의 프로그램 동작 속도를 증가시키는 데 있다. Accordingly, the present invention is to reduce the inter-cell interference and increase the coupling ratio by manufacturing the floating gate of the nonvolatile memory device in the form of "U" to increase the program operation speed of the device.
본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로, 활성 영역 상에는 게이트 절연막 및 제1 도전막이 형성되며, 소자 분리 영역에는 제1 도전막보다 높게 돌출된 소자 분리막이 형성된 반도체 기판이 제공된다. 소자 분리막의 돌출부의 폭이 감소되도록 소자 분리막의 돌출부를 식각한다. 제1 도전막의 상부 및 소자 분리막의 측벽에 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법을 포함한다.The present invention relates to a method of manufacturing a nonvolatile memory device, wherein a gate insulating film and a first conductive film are formed on an active region, and a semiconductor substrate is formed in the device isolation region in which a device isolation film protruding higher than the first conductive film is formed. The protrusion of the device isolation layer is etched to reduce the width of the protrusion of the device isolation layer. A method of manufacturing a flash memory device includes forming a second conductive film on an upper side of a first conductive film and on a sidewall of a device isolation film.
돌출된 소자 분리막을 형성하는 단계는, 제1 도전막 상에 하드 마스크막 패턴을 형성한다. 하드 마스크막 패턴에 따라 트렌치를 형성한다. 트렌치를 절연막으로 채운다. 하드 마스크막 패턴을 제거하는 단계를 포함한다. In the forming of the protruding device isolation layer, a hard mask layer pattern is formed on the first conductive layer. The trench is formed in accordance with the hard mask film pattern. Fill the trench with an insulating film. Removing the hard mask film pattern.
제1 도전막은 50Å 내지 10000Å의 두께로 형성하고, 소자 분리막의 일부 측벽은 35 내지 45Å의 두께만큼 제거되며, 제2 도전막은 10Å 내지 1000Å의 두께로 형성한다.The first conductive film is formed to a thickness of 50 kPa to 10000 kPa, some sidewalls of the device isolation film are removed by a thickness of 35 to 45 kPa, and the second conductive film is formed to a thickness of 10 kPa to 1000 kPa.
제2 도전막을 형성하는 단계는, 제1 도전막을 포함한 소자 분리막 상에 제2 도전막을 형성한다. 제2 도전막 상에 절연막을 형성한다. 소자 분리막 상부의 도전막이 노출되도록 상기 절연막의 일부를 제거한다. 노출된 제2 도전막을 제거한다. 절연막을 제거하는 단계를 포함한다. In the forming of the second conductive film, a second conductive film is formed on the device isolation film including the first conductive film. An insulating film is formed on a 2nd conductive film. A portion of the insulating film is removed to expose the conductive film on the device isolation layer. The exposed second conductive film is removed. Removing the insulating film.
하드 마스크막 패턴은 100Å 내지 10000Å의 두께로 형성하고, 트렌치는 450Å 내지 500Å의 폭으로 형성한다. 절연막이 제거되면서 상기 소자 분리막의 일부도 동시에 제거며, 소자 분리막은 반도체 기판의 표면보다 1000Å 낮거나 10000Å 높도록 식각된다. The hard mask film pattern is formed to a thickness of 100 kPa to 10000 kPa, and the trench is formed to have a width of 450 kPa to 500 kPa. As the insulating film is removed, a part of the device isolation film is also removed at the same time, and the device isolation film is etched to be 1000 Å or 10000 Å higher than the surface of the semiconductor substrate.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.1A to 1H are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(100) 상에 게이트 절연막(102), 플로팅 게이트용 제1 도전막(104), 하드 마스크막 패턴(106)을 형성한다. 제1 도전막(104)은 전자(electron)가 저장되는 막으로써, 폴리 실리콘(poly silicon) 물질에 인(phosphorous)을 이온주입한 도전체로 형성한다. 바람직하게는, 제1 도전막(104)은 50Å 내지 10000Å의 두께로 형성한다. 하드 마스크막(106)은 SixNy계열의 물질로 형성한다. 예를 들면, 하드 마스크막(106)으로 Si3N4와 같은 조성비를 갖는 물질로 100Å 내지 10000Å의 두께로 형성할 수 있다. Referring to FIG. 1A, a gate
도 1b를 참조하면, 하드 마스크막 패턴(106)에 따라 소자 분리를 위하여 식각 공정을 실시한다. 식각 공정을 실시하여 제1 도전막(104), 게이트 절연막(102)을 패터닝하고 반도체 기판(100)에 트렌치를 형성한다. 트렌치 상부의 폭(A)과 활성 영역 상부의 폭(B)의 넓이는 같도록 형성하는 것이 바람직하다. 트렌치 상부의 폭(A)은 450Å 내지 500Å의 폭으로 형성할 수 있다. Referring to FIG. 1B, an etching process is performed to separate devices according to the hard
트렌치를 모두 채우고 하드 마스크막 패턴(106)이 모두 덮이도록 소자 분리 막(108)용 절연막을 형성한다. 절연막은 산화막으로 형성할 수 있다. 하드 마스크막 패턴(106)이 노출되도록 화학적 기계적 연마(chemical mechanical polishing; CMP)공정을 실시한다. The insulating film for the
도 1c를 참조하면, 하드 마스크막 패턴(도 1b의 106)을 제거하여 제1 도전막(104) 상부에 스페이스(110)를 형성한다. 하드 마스크막 패턴을 제거하면서, 돌출된 소자 분리막(108)의 폭이 감소되도록 식각 공정을 실시한다. 소자 분리막(108)의 감소되는 폭(C)은 35 내지 45Å의 넓이가 되도록 하여 스페이스(110)의 폭을 넓힌다. Referring to FIG. 1C, a
도 1d를 참조하면, 제1 도전막(104) 및 소자 분리막(108)의 표면을 따라 플로팅 게이트용 제2 도전막(112)을 형성한다. 제2 도전막(112)은 인(phosphorous)을 이온주입한 폴리 실리콘막을 사용하거나 게르마늄(germanium) 실리콘막을 사용하여 형성하는 것이 바람직하다. 제2 도전막(112)은 10Å 내지 1000Å의 두께로 형성한다. Referring to FIG. 1D, a second
도 1e를 참조하면, 제2 도전막(112)의 상부에 절연막(114)을 형성한다. 절연막(114)은 산화막으로 형성할 수 있고, 제2 도전막(112)이 모두 덮이도록 10Å 내지 1000Å의 두께로 형성할 수 있다. Referring to FIG. 1E, an
도 1f를 참조하면, 제2 도전막(112a)이 소자간 서로 격리되도록 화학적 기계적 연마(CMP) 공정을 실시한다. 화학적 기계적 연마(CMP) 공정 대신에 건식 식각 및 습식 식각 공정을 실시할 수도 있다. Referring to FIG. 1F, a chemical mechanical polishing (CMP) process is performed to isolate the second
예를 들면, 소자 분리막(108) 상부의 제2 도전막(112a)이 노출되도록 절연 막(114a)의 일부를 식각한다. 절연막(114a)의 식각 공정은 제2 도전막(112a)에 대하여 식각 선택비가 같거나 높은 플로린(flourine) 계열의 가스를 사용하는 건식 식각 공정으로 실시할 수 있다. 이때, 제2 도전막(112a)과 절연막(114a)의 식각 선택비는 1:1 내지 1:1000로 한다. For example, a portion of the
한편, 노출된 제2 도전막(112a)의 일부를 제거하기 위하여 습식 식각 공정을 실시한다. 습식 식각 공정은 산화막에 대하여 제2 도전막 패턴(112a)의 식각 선택비가 같거나 높은 식각 용액을 사용한다. 이때, 제2 도전막 패턴(112a)과 절연막의 식각 선택비는 1:1 내지 1000:1이 되도록 한다. Meanwhile, a wet etching process is performed to remove a part of the exposed second
이로 인해, 제2 도전막은 단면도 상에서 "U" 형태의 패턴을 갖는 제2 도전막 패턴(112a)을 갖게 되고, "U" 형태의 제2 도전막 패턴(112a)의 내부에 절연막(114a)이 잔류된다. As a result, the second conductive film has a second
도 1g를 참조하면, 절연막 패턴(도 1f의 114a) 및 소자 분리막(108)의 일부를 제거하기 위하여 식각 공정을 실시한다. 절연막 패턴 및 소자 분리막(108)의 식각 공정은 HF를 이용하는 습식 식각 공정으로 실시한다. 절연막 패턴 하부의 제2 도전막 패턴(112a)이 노출되도록 절연막 패턴을 제거하는데, 절연막 패턴과 소자 분리막(108)은 모두 산화막 계열의 물질이기 때문에 동시에 식각 된다. Referring to FIG. 1G, an etching process is performed to remove a portion of the insulating film pattern (114a of FIG. 1F) and the
특히, 소자 분리막(108)은 EFH(effective field oxide height)를 고려하여 소자 분리막(108)의 높이를 조절하며 식각 공정을 실시한다. 이때, 잔류되는 소자 분리막(108)의 EFH는 반도체 기판(100)의 활성 영역의 높이보다 1000Å 낮거나 10000Å 낮도록 한다. 이로 인하여, 플로팅 게이트용 도전막은 제1 및 제2 도전막 패턴(104 및 112a)으로 이루어지고, "U"형태의 프로파일(profile)을 가지게 된다. 바람직하게는, "U" 형태를 가지는 제2 도전막(112a)은 10Å 내지 10000Å의 두께가 되도록 하고, "U" 형태의 폭(D)은 10Å 내지 480Å의 넓이가 되도록 한다. In particular, the
플로팅 게이트를 "U"의 형태로 제조함으로써 셀 간의 커패시턴스를 감소할 수 있다. 또한, 이러한 패턴으로 인하여 후속 콘트롤 게이트를 형성하면 플로팅 게이트와의 면적이 증가되어 커플링 비를 증가시킬 수 있다. By manufacturing the floating gate in the form of "U", capacitance between cells can be reduced. In addition, the pattern of subsequent control gates can increase the area with the floating gate, thereby increasing the coupling ratio.
도 1h를 참조하면, 제2 도전막 패턴(112a) 및 소자 분리막(108)의 표면을 따라 유전체막(116)을 형성한다. 유전체막(116)은 230 내지 250Å의 두께로 형성한다. 유전체막(116)의 상부에 콘트롤 게이트용 제3 도전막(118)을 형성한다. Referring to FIG. 1H, the
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
상기한 기술에 의하면 플로팅 게이트를 "U"의 형태로 제조함으로써 셀 간의 커패시턴스를 감소할 수 있고, 플로팅 게이트와 콘트롤 게이트 간의 면적을 증가시킴으로써 커플링 비를 증가시켜 프로그램 동작을 향상시킬 수 있다. According to the above technique, by manufacturing the floating gate in the form of "U", capacitance between cells can be reduced, and the coupling ratio can be increased by increasing the area between the floating gate and the control gate, thereby improving program operation.
Claims (10)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060136235A KR20080061476A (en) | 2006-12-28 | 2006-12-28 | Method of manufacturing a non volatile memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060136235A KR20080061476A (en) | 2006-12-28 | 2006-12-28 | Method of manufacturing a non volatile memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20080061476A true KR20080061476A (en) | 2008-07-03 |
Family
ID=39813726
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060136235A KR20080061476A (en) | 2006-12-28 | 2006-12-28 | Method of manufacturing a non volatile memory device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20080061476A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105575968A (en) * | 2014-10-17 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | Embedded flash memory, preparation method thereof, and electronic device |
CN105789212A (en) * | 2014-12-24 | 2016-07-20 | 上海格易电子有限公司 | Flash memory unit and fabrication method |
CN105845631A (en) * | 2015-01-14 | 2016-08-10 | 中芯国际集成电路制造(上海)有限公司 | Embedded flash memory, manufacturing method therefor, and electronic device |
CN107863292A (en) * | 2016-09-22 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | A kind of semiconductor devices and its manufacture method and electronic installation |
-
2006
- 2006-12-28 KR KR1020060136235A patent/KR20080061476A/en not_active Application Discontinuation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105575968A (en) * | 2014-10-17 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | Embedded flash memory, preparation method thereof, and electronic device |
CN105789212A (en) * | 2014-12-24 | 2016-07-20 | 上海格易电子有限公司 | Flash memory unit and fabrication method |
CN105845631A (en) * | 2015-01-14 | 2016-08-10 | 中芯国际集成电路制造(上海)有限公司 | Embedded flash memory, manufacturing method therefor, and electronic device |
CN107863292A (en) * | 2016-09-22 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | A kind of semiconductor devices and its manufacture method and electronic installation |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101295678B (en) | Method of fabricating a flash memory device | |
KR100649974B1 (en) | Flash memory device with recessed floating gate and method for manufacturing the same | |
KR100790296B1 (en) | Method of manufacturing a flash memory device | |
JP2004228421A (en) | Nonvolatile semiconductor storage and manufacturing method thereof | |
KR101149012B1 (en) | Method of forming nonvolatile memory device having floating gate and related device | |
KR100854861B1 (en) | Non-volatile memory device and fabrication method thereof | |
JP2009267208A (en) | Semiconductor device, and manufacturing method thereof | |
KR20080099460A (en) | Nonvolatile memory device and method for fabricating the same | |
KR100799030B1 (en) | Method of manufacturing a NAND flash memory device | |
KR20080061476A (en) | Method of manufacturing a non volatile memory device | |
KR20070050175A (en) | Flash memory device and manufacturing method thereof | |
KR100937818B1 (en) | Flash memory device and manufacturing method thereof | |
US20120292684A1 (en) | Non-volatile memory device and method for fabricating the same | |
KR100972671B1 (en) | Flash memory device and manufacturing method thereof | |
KR100671603B1 (en) | Method of manufacturing a flash memory device | |
US7521320B2 (en) | Flash memory device and method of manufacturing the same | |
CN216871979U (en) | Tri-gate MOS transistor and electronic circuit | |
CN110021604B (en) | Memory and preparation method thereof | |
CN109935592B (en) | Memory and preparation method thereof | |
KR20100004556A (en) | Flash memory device and forming method thereof | |
KR19990083606A (en) | Non-volatile semiconductor memory device and method for manufacturing same | |
KR100953040B1 (en) | Method of manufacturing a flash memory device | |
KR101094522B1 (en) | Non-volatile memory device and manufacturing method thereof | |
KR100799113B1 (en) | Method for manufacturing of non volatile memory cell | |
KR20050075631A (en) | Method of manufacturing flash memory device by forming self-alignd floating gate |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |