KR20080061476A - Method of manufacturing a non volatile memory device - Google Patents

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KR20080061476A KR1020060136235A KR20060136235A KR20080061476A KR 20080061476 A KR20080061476 A KR 20080061476A KR 1020060136235 A KR1020060136235 A KR 1020060136235A KR 20060136235 A KR20060136235 A KR 20060136235A KR 20080061476 A KR20080061476 A KR 20080061476A
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Abstract

A method of manufacturing a nonvolatile memory device is provided to increase coupling ratio by increasing an area between a control gate and a floating gate, and to reduce capacitance between the cells by forming the floating gate as the 'U' shape. An active region and an isolation region are defined at a semiconductor substrate(100). A gate insulation layer(102) and a first conductive layer(104) are formed at the active region, and a device isolation layer(108) which is protruded higher than the first conductive layer is formed at the isolation layer. A protruded part of the device isolation layer is etched so as to decrease a width thereof. A second conductive layer(112a) is formed at a sidewall of the device isolation layer and at the upper part of the first conductive layer.

Description

비휘발성 메모리 소자의 제조방법{Method of manufacturing a non volatile memory device}Method of manufacturing a non volatile memory device

도 1a 내지 도 1h는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.1A to 1H are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 게이트 절연막100 semiconductor substrate 102 gate insulating film

104 : 제1 도전막 106 : 하드 마스크막 패턴104: first conductive film 106: hard mask film pattern

108 : 소자 분리막 110 : 스페이스108: device isolation layer 110: space

112 : 제2 도전막 114 : 절연막112: second conductive film 114: insulating film

116 : 유전체막 118 : 제3 도전막116 dielectric film 118 third conductive film

본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로, 특히 플로팅 게이트의 형태를 변화시켜 간섭을 줄이는 비휘발성 메모리 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a nonvolatile memory device which reduces interference by changing the shape of a floating gate.

비휘발성 메모리 소자는 일반적으로 반도체 기판상에 게이트 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막이 적층된 구조로 형성된다. 이 중에서 플로팅 게이트용 도전막에 전자가 트랩되는 양식으로 데이터가 저장되는데, 데이터의 저장 속도는 콘트롤 게이트 및 플로팅 게이트 사이의 커패시턴스(capacitance) 및 채널(channel)과 플로팅 게이트 사이의 커패시턴스의 커플링비(coupling ratio)에 의해 주로 결정된다. A nonvolatile memory device is generally formed in a structure in which a gate insulating film, a floating gate conductive film, a dielectric film, and a control gate conductive film are stacked on a semiconductor substrate. Among them, data is stored in a form in which electrons are trapped in the conductive film for the floating gate, and the data storage rate is the capacitance between the control gate and the floating gate and the coupling ratio of the capacitance between the channel and the floating gate ( mainly determined by the coupling ratio).

하지만, 소자의 집적도가 증가함에 따라 셀 간 간섭 현상이 증가되는데 이는셀의 플로팅 게이트 사이에서 주로 발생하게 된다. 이를 방지하고자 플로팅 게이트의 크기를 감소하면 셀 내의 커플링 비(coupling ratio)가 감소되기 때문에 효율적이지 못하다. However, as the degree of integration of the device increases, the inter-cell interference phenomenon increases, which occurs mainly between the floating gates of the cells. In order to prevent this, reducing the size of the floating gate is not efficient because the coupling ratio in the cell is reduced.

따라서, 본 발명은 비휘발성 메모리 소자의 플로팅 게이트의 형태를 "U" 형태로 제조함으로써 셀 간 간섭을 줄이고 커플링 비를 증가시켜 소자의 프로그램 동작 속도를 증가시키는 데 있다. Accordingly, the present invention is to reduce the inter-cell interference and increase the coupling ratio by manufacturing the floating gate of the nonvolatile memory device in the form of "U" to increase the program operation speed of the device.

본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로, 활성 영역 상에는 게이트 절연막 및 제1 도전막이 형성되며, 소자 분리 영역에는 제1 도전막보다 높게 돌출된 소자 분리막이 형성된 반도체 기판이 제공된다. 소자 분리막의 돌출부의 폭이 감소되도록 소자 분리막의 돌출부를 식각한다. 제1 도전막의 상부 및 소자 분리막의 측벽에 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법을 포함한다.The present invention relates to a method of manufacturing a nonvolatile memory device, wherein a gate insulating film and a first conductive film are formed on an active region, and a semiconductor substrate is formed in the device isolation region in which a device isolation film protruding higher than the first conductive film is formed. The protrusion of the device isolation layer is etched to reduce the width of the protrusion of the device isolation layer. A method of manufacturing a flash memory device includes forming a second conductive film on an upper side of a first conductive film and on a sidewall of a device isolation film.

돌출된 소자 분리막을 형성하는 단계는, 제1 도전막 상에 하드 마스크막 패턴을 형성한다. 하드 마스크막 패턴에 따라 트렌치를 형성한다. 트렌치를 절연막으로 채운다. 하드 마스크막 패턴을 제거하는 단계를 포함한다. In the forming of the protruding device isolation layer, a hard mask layer pattern is formed on the first conductive layer. The trench is formed in accordance with the hard mask film pattern. Fill the trench with an insulating film. Removing the hard mask film pattern.

제1 도전막은 50Å 내지 10000Å의 두께로 형성하고, 소자 분리막의 일부 측벽은 35 내지 45Å의 두께만큼 제거되며, 제2 도전막은 10Å 내지 1000Å의 두께로 형성한다.The first conductive film is formed to a thickness of 50 kPa to 10000 kPa, some sidewalls of the device isolation film are removed by a thickness of 35 to 45 kPa, and the second conductive film is formed to a thickness of 10 kPa to 1000 kPa.

제2 도전막을 형성하는 단계는, 제1 도전막을 포함한 소자 분리막 상에 제2 도전막을 형성한다. 제2 도전막 상에 절연막을 형성한다. 소자 분리막 상부의 도전막이 노출되도록 상기 절연막의 일부를 제거한다. 노출된 제2 도전막을 제거한다. 절연막을 제거하는 단계를 포함한다. In the forming of the second conductive film, a second conductive film is formed on the device isolation film including the first conductive film. An insulating film is formed on a 2nd conductive film. A portion of the insulating film is removed to expose the conductive film on the device isolation layer. The exposed second conductive film is removed. Removing the insulating film.

하드 마스크막 패턴은 100Å 내지 10000Å의 두께로 형성하고, 트렌치는 450Å 내지 500Å의 폭으로 형성한다. 절연막이 제거되면서 상기 소자 분리막의 일부도 동시에 제거며, 소자 분리막은 반도체 기판의 표면보다 1000Å 낮거나 10000Å 높도록 식각된다. The hard mask film pattern is formed to a thickness of 100 kPa to 10000 kPa, and the trench is formed to have a width of 450 kPa to 500 kPa. As the insulating film is removed, a part of the device isolation film is also removed at the same time, and the device isolation film is etched to be 1000 Å or 10000 Å higher than the surface of the semiconductor substrate.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1h는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.1A to 1H are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(100) 상에 게이트 절연막(102), 플로팅 게이트용 제1 도전막(104), 하드 마스크막 패턴(106)을 형성한다. 제1 도전막(104)은 전자(electron)가 저장되는 막으로써, 폴리 실리콘(poly silicon) 물질에 인(phosphorous)을 이온주입한 도전체로 형성한다. 바람직하게는, 제1 도전막(104)은 50Å 내지 10000Å의 두께로 형성한다. 하드 마스크막(106)은 SixNy계열의 물질로 형성한다. 예를 들면, 하드 마스크막(106)으로 Si3N4와 같은 조성비를 갖는 물질로 100Å 내지 10000Å의 두께로 형성할 수 있다. Referring to FIG. 1A, a gate insulating film 102, a floating conductive first conductive film 104, and a hard mask film pattern 106 are formed on a semiconductor substrate 100. The first conductive film 104 is a film in which electrons are stored, and is formed of a conductor in which phosphorous is ion-implanted into a polysilicon material. Preferably, the first conductive film 104 is formed to a thickness of 50 kPa to 10000 kPa. The hard mask film 106 is formed of a material of SixNy series. For example, the hard mask film 106 may be formed of a material having a composition ratio such as Si 3 N 4 to a thickness of 100 kPa to 10000 kPa.

도 1b를 참조하면, 하드 마스크막 패턴(106)에 따라 소자 분리를 위하여 식각 공정을 실시한다. 식각 공정을 실시하여 제1 도전막(104), 게이트 절연막(102)을 패터닝하고 반도체 기판(100)에 트렌치를 형성한다. 트렌치 상부의 폭(A)과 활성 영역 상부의 폭(B)의 넓이는 같도록 형성하는 것이 바람직하다. 트렌치 상부의 폭(A)은 450Å 내지 500Å의 폭으로 형성할 수 있다. Referring to FIG. 1B, an etching process is performed to separate devices according to the hard mask layer pattern 106. An etching process is performed to pattern the first conductive film 104 and the gate insulating film 102 to form trenches in the semiconductor substrate 100. Preferably, the width A of the trench upper portion and the width B of the upper portion of the active region are the same. The width A of the upper portion of the trench may be formed to have a width of 450 mW to 500 mW.

트렌치를 모두 채우고 하드 마스크막 패턴(106)이 모두 덮이도록 소자 분리 막(108)용 절연막을 형성한다. 절연막은 산화막으로 형성할 수 있다. 하드 마스크막 패턴(106)이 노출되도록 화학적 기계적 연마(chemical mechanical polishing; CMP)공정을 실시한다. The insulating film for the device isolation film 108 is formed so as to fill all the trenches and cover the hard mask film pattern 106. The insulating film can be formed of an oxide film. A chemical mechanical polishing (CMP) process is performed to expose the hard mask film pattern 106.

도 1c를 참조하면, 하드 마스크막 패턴(도 1b의 106)을 제거하여 제1 도전막(104) 상부에 스페이스(110)를 형성한다. 하드 마스크막 패턴을 제거하면서, 돌출된 소자 분리막(108)의 폭이 감소되도록 식각 공정을 실시한다. 소자 분리막(108)의 감소되는 폭(C)은 35 내지 45Å의 넓이가 되도록 하여 스페이스(110)의 폭을 넓힌다. Referring to FIG. 1C, a space 110 is formed on the first conductive layer 104 by removing the hard mask layer pattern 106 (in FIG. 1B). While removing the hard mask layer pattern, an etching process is performed to reduce the width of the protruding element isolation layer 108. The width C of the device isolation layer 108 is reduced to 35 to 45 mm wide, thereby widening the width of the space 110.

도 1d를 참조하면, 제1 도전막(104) 및 소자 분리막(108)의 표면을 따라 플로팅 게이트용 제2 도전막(112)을 형성한다. 제2 도전막(112)은 인(phosphorous)을 이온주입한 폴리 실리콘막을 사용하거나 게르마늄(germanium) 실리콘막을 사용하여 형성하는 것이 바람직하다. 제2 도전막(112)은 10Å 내지 1000Å의 두께로 형성한다. Referring to FIG. 1D, a second conductive layer 112 for floating gate is formed along the surfaces of the first conductive layer 104 and the device isolation layer 108. The second conductive film 112 is preferably formed using a polysilicon film implanted with phosphorus ion or a germanium silicon film. The second conductive film 112 is formed to a thickness of 10 kPa to 1000 kPa.

도 1e를 참조하면, 제2 도전막(112)의 상부에 절연막(114)을 형성한다. 절연막(114)은 산화막으로 형성할 수 있고, 제2 도전막(112)이 모두 덮이도록 10Å 내지 1000Å의 두께로 형성할 수 있다. Referring to FIG. 1E, an insulating film 114 is formed on the second conductive film 112. The insulating film 114 may be formed of an oxide film, and may be formed to have a thickness of 10 kPa to 1000 kPa so as to cover all of the second conductive films 112.

도 1f를 참조하면, 제2 도전막(112a)이 소자간 서로 격리되도록 화학적 기계적 연마(CMP) 공정을 실시한다. 화학적 기계적 연마(CMP) 공정 대신에 건식 식각 및 습식 식각 공정을 실시할 수도 있다. Referring to FIG. 1F, a chemical mechanical polishing (CMP) process is performed to isolate the second conductive film 112a from each other. Instead of chemical mechanical polishing (CMP) processes, dry and wet etching processes may be performed.

예를 들면, 소자 분리막(108) 상부의 제2 도전막(112a)이 노출되도록 절연 막(114a)의 일부를 식각한다. 절연막(114a)의 식각 공정은 제2 도전막(112a)에 대하여 식각 선택비가 같거나 높은 플로린(flourine) 계열의 가스를 사용하는 건식 식각 공정으로 실시할 수 있다. 이때, 제2 도전막(112a)과 절연막(114a)의 식각 선택비는 1:1 내지 1:1000로 한다. For example, a portion of the insulating layer 114a is etched to expose the second conductive layer 112a on the device isolation layer 108. The etching process of the insulating layer 114a may be performed by a dry etching process using a florin-based gas having the same or higher etching selectivity with respect to the second conductive layer 112a. In this case, the etching selectivity of the second conductive film 112a and the insulating film 114a may be 1: 1 to 1: 1000.

한편, 노출된 제2 도전막(112a)의 일부를 제거하기 위하여 습식 식각 공정을 실시한다. 습식 식각 공정은 산화막에 대하여 제2 도전막 패턴(112a)의 식각 선택비가 같거나 높은 식각 용액을 사용한다. 이때, 제2 도전막 패턴(112a)과 절연막의 식각 선택비는 1:1 내지 1000:1이 되도록 한다. Meanwhile, a wet etching process is performed to remove a part of the exposed second conductive film 112a. In the wet etching process, an etching solution having the same or higher etching selectivity of the second conductive layer pattern 112a with respect to the oxide layer is used. At this time, the etching selectivity of the second conductive film pattern 112a and the insulating film is 1: 1 to 1000: 1.

이로 인해, 제2 도전막은 단면도 상에서 "U" 형태의 패턴을 갖는 제2 도전막 패턴(112a)을 갖게 되고, "U" 형태의 제2 도전막 패턴(112a)의 내부에 절연막(114a)이 잔류된다. As a result, the second conductive film has a second conductive film pattern 112a having a “U” shaped pattern on a cross-sectional view, and the insulating film 114a is formed inside the second conductive film pattern 112a having a “U” shaped pattern. Remaining.

도 1g를 참조하면, 절연막 패턴(도 1f의 114a) 및 소자 분리막(108)의 일부를 제거하기 위하여 식각 공정을 실시한다. 절연막 패턴 및 소자 분리막(108)의 식각 공정은 HF를 이용하는 습식 식각 공정으로 실시한다. 절연막 패턴 하부의 제2 도전막 패턴(112a)이 노출되도록 절연막 패턴을 제거하는데, 절연막 패턴과 소자 분리막(108)은 모두 산화막 계열의 물질이기 때문에 동시에 식각 된다. Referring to FIG. 1G, an etching process is performed to remove a portion of the insulating film pattern (114a of FIG. 1F) and the device isolation layer 108. The etching process of the insulating film pattern and the isolation layer 108 is performed by a wet etching process using HF. The insulating layer pattern is removed to expose the second conductive layer pattern 112a under the insulating layer pattern. Since the insulating layer pattern and the device isolation layer 108 are both oxide-based materials, they are simultaneously etched.

특히, 소자 분리막(108)은 EFH(effective field oxide height)를 고려하여 소자 분리막(108)의 높이를 조절하며 식각 공정을 실시한다. 이때, 잔류되는 소자 분리막(108)의 EFH는 반도체 기판(100)의 활성 영역의 높이보다 1000Å 낮거나 10000Å 낮도록 한다. 이로 인하여, 플로팅 게이트용 도전막은 제1 및 제2 도전막 패턴(104 및 112a)으로 이루어지고, "U"형태의 프로파일(profile)을 가지게 된다. 바람직하게는, "U" 형태를 가지는 제2 도전막(112a)은 10Å 내지 10000Å의 두께가 되도록 하고, "U" 형태의 폭(D)은 10Å 내지 480Å의 넓이가 되도록 한다. In particular, the device isolation layer 108 performs an etching process while adjusting the height of the device isolation layer 108 in consideration of an effective field oxide height (EFH). In this case, the remaining EFH of the isolation layer 108 is set to be 1000 mV lower or 10000 mV lower than the height of the active region of the semiconductor substrate 100. As a result, the floating gate conductive film is formed of the first and second conductive film patterns 104 and 112a, and has a profile of a “U” shape. Preferably, the second conductive film 112a having a “U” shape is 10 μm to 10000 μm thick, and the “U” shape width D is 10 μm to 480 μm wide.

플로팅 게이트를 "U"의 형태로 제조함으로써 셀 간의 커패시턴스를 감소할 수 있다. 또한, 이러한 패턴으로 인하여 후속 콘트롤 게이트를 형성하면 플로팅 게이트와의 면적이 증가되어 커플링 비를 증가시킬 수 있다. By manufacturing the floating gate in the form of "U", capacitance between cells can be reduced. In addition, the pattern of subsequent control gates can increase the area with the floating gate, thereby increasing the coupling ratio.

도 1h를 참조하면, 제2 도전막 패턴(112a) 및 소자 분리막(108)의 표면을 따라 유전체막(116)을 형성한다. 유전체막(116)은 230 내지 250Å의 두께로 형성한다. 유전체막(116)의 상부에 콘트롤 게이트용 제3 도전막(118)을 형성한다. Referring to FIG. 1H, the dielectric film 116 is formed along the surfaces of the second conductive film pattern 112a and the device isolation layer 108. The dielectric film 116 is formed to a thickness of 230 to 250 microns. The third conductive film 118 for the control gate is formed on the dielectric film 116.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

상기한 기술에 의하면 플로팅 게이트를 "U"의 형태로 제조함으로써 셀 간의 커패시턴스를 감소할 수 있고, 플로팅 게이트와 콘트롤 게이트 간의 면적을 증가시킴으로써 커플링 비를 증가시켜 프로그램 동작을 향상시킬 수 있다. According to the above technique, by manufacturing the floating gate in the form of "U", capacitance between cells can be reduced, and the coupling ratio can be increased by increasing the area between the floating gate and the control gate, thereby improving program operation.

Claims (10)

활성 영역 상에는 게이트 절연막 및 제1 도전막이 형성되며, 소자 분리 영역에는 상기 제1 도전막보다 높게 돌출된 소자 분리막이 형성된 반도체 기판이 제공되는 단계:Providing a semiconductor substrate having a gate insulating film and a first conductive film formed on the active region, and a device isolation film protruding higher than the first conductive film in the device isolation region: 상기 소자 분리막의 돌출부의 폭이 감소되도록 상기 소자 분리막의 돌출부를 식각하는 단계; 및 Etching the protrusions of the device isolation layer to reduce the width of the protrusions of the device isolation layer; And 상기 제1 도전막의 상부 및 상기 소자 분리막의 측벽에 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.And forming a second conductive film on the first conductive film and on sidewalls of the device isolation film. 제 1 항에 있어서, 상기 돌출된 소자 분리막을 형성하는 단계는,The method of claim 1, wherein the forming of the protruding device isolation layer comprises: 상기 제1 도전막 상에 하드 마스크막 패턴을 형성하는 단계;Forming a hard mask film pattern on the first conductive film; 상기 하드 마스크막 패턴에 따라 트렌치를 형성하는 단계;Forming a trench according to the hard mask layer pattern; 상기 트렌치를 절연막으로 채우는 단계; 및Filling the trench with an insulating film; And 상기 하드 마스크막 패턴을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조방법.Removing the hard mask layer pattern. 제 1 항에 있어서,The method of claim 1, 상기 제1 도전막은 50Å 내지 10000Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.The first conductive film is a method of manufacturing a flash memory device to form a thickness of 50 ~ 10000Å. 제 1 항에 있어서,The method of claim 1, 상기 소자 분리막의 일부 측벽은 35 내지 45Å의 두께만큼 제거되는 플래시 메모리 소자의 제조방법.And a part of sidewalls of the isolation layer is removed by a thickness of about 35 to about 45 microns. 제 1 항에 있어서,The method of claim 1, 상기 제2 도전막은 10Å 내지 1000Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.The second conductive film is a method of manufacturing a flash memory device to form a thickness of 10 ~ 1000Å. 제 1 항에 있어서,The method of claim 1, 제 1 항에 있어서, 상기 제2 도전막을 형성하는 단계는,The method of claim 1, wherein the forming of the second conductive film comprises: 상기 제1 도전막을 포함한 상기 소자 분리막 상에 제2 도전막을 형성하는 단계;Forming a second conductive film on the device isolation layer including the first conductive film; 상기 제2 도전막 상에 절연막을 형성하는 단계;Forming an insulating film on the second conductive film; 상기 소자 분리막 상부의 도전막이 노출되도록 상기 절연막의 일부를 제거하 는 단계;Removing a portion of the insulating layer to expose the conductive layer on the device isolation layer; 상기 노출된 제2 도전막을 제거하는 단계; 및Removing the exposed second conductive film; And 상기 절연막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조방법.And removing the insulating film. 제 6 항에 있어서,The method of claim 6, 상기 하드 마스크막 패턴은 100Å 내지 10000Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.The hard mask film pattern is a method of manufacturing a flash memory device to form a thickness of 100 ~ 10000Å. 제 6 항에 있어서,The method of claim 6, 상기 트렌치는 450Å 내지 500Å의 폭으로 형성하는 플래시 메모리 소자의 제조방법.The trench is a method of manufacturing a flash memory device to form a width of 450Å to 500Å. 제 6 항에 있어서,The method of claim 6, 상기 절연막이 제거되면서 상기 소자 분리막의 일부도 동시에 제거되는 플래시 메모리 소자의 제조방법.And removing a portion of the isolation layer at the same time while the insulating layer is removed. 제 9 항에 있어서,The method of claim 9, 상기 소자 분리막은 상기 반도체 기판의 표면보다 1000Å 낮거나 10000Å 높도록 식각되는 플래시 메모리 소자의 제조방법.And the device isolation layer is etched to be 1000 占 Å or 10000 Å higher than the surface of the semiconductor substrate.
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CN105575968A (en) * 2014-10-17 2016-05-11 中芯国际集成电路制造(上海)有限公司 Embedded flash memory, preparation method thereof, and electronic device
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