KR20080061154A - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 형성 방법에 관한 것으로, 제1 도전막, 유전막, 제2 도전막을 증착한 후, 각각의 증착 공정 후 과도 식각 공정을 실시하여 표면을 둥글게 형성함으로써, 유효 면적을 증가시켜 캐패시터 용량을 증가시킬 수 있는 반도체 소자의 캐패시터 형성 방법을 개시한다.
캐패시터, 정전용략, 유효 면적

Description

반도체 소자의 캐패시터 형성방법{Method for Forming Capacitor of Semiconductor Device}
도 1 내지 도 7은 본 발명의 일실시 예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 절연막
102 : 제1 도전막 103 : 반사 방지막
104 : 포토 레지스트 패턴 105 : 유전막
106 : 포토 레지스트 패턴 107 : 제2 도전막
108 : 포토 레지스트 패턴
본 발명은 반도체 소자의 캐패시터 형성 방법에 관한 것으로, 특히 캐패시터의 유효 면적을 증가시킬 수 있는 반도체 소자의 캐패시터 형성 방법에 관한 것이 다.
반도체소자의 고집적화는 셀 크기의 감소를 야기하고, 이에 따라 형성되는 캐패시터 하부전극의 유효면적을 감소시킨다. 그러나, 소자의 안정적인 동작을 위해서는 일정량 이상의 정전용량이 요구되고 있기 때문에 이를 해결하기 위한 방법들이 다각적으로 연구되고 있다.
특히, 단위 셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자의 경우, 고집적화에 있어서 중요한 요인은 많은 면적을 차지하고 있는 캐패시터의 정전용량을 크게 하는 것이다. 따라서, ( Eo × Er × A ) / T (단, 상기 Eo는 진공에서의 유전율, 상기 Er은 유전막의 유전율, 상기 A는 캐패시터의 유효면적, 그리고 상기 T는 유전막의 두께)로 표시되는 캐패시터의 정전용량을 크게 하기 위한 방법을 살펴보면, 첫째 하부전극 상부에 형성되는 유전막의 두께를 박막화하거나, 둘째 고유전율을 가지는 유전막을 사용하거나, 셋째 하부전극의 유효면적을 증가시키는 것이다.
본 발명이 이루고자 하는 기술적 과제는 제1 도전막, 유전막, 제2 도전막을 증착한 후, 각각의 증착 공정 후 과도 식각 공정을 실시하여 표면을 둥글게 형성함으로써, 유효 면적을 증가시켜 캐패시터 용량을 증가시킬 수 있는 반도체 소자의 캐패시터 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 캐패시터 형성 방법은 반도체 기판 상에 제1 도전막을 형성한후, 선택적으로 식각하여 상부가 둥근 형태의 하부 전극층을 형성하는 단계와, 상기 하부 전극층 상에 유전 물질을 증착 한 후, 선택적으로 식각하여 상부가 둥근 유전막을 형성하는 단계, 및 상기 유전막 상에 제2 도전막을 형성한 후, 선택적으로 식각하여 상부가 둥근 상부 전극층을 형성하는 단계를 포함한다.
상기 하부 전극층을 형성하는 단계는 상기 반도체 기판 상에 실리콘 산화막, 상기 제1 도전막, 및 반사 방지막을 순차적으로 적층하여 형성하는 단계와, 상기 반사 방지막 상에 포토 레지스트 패턴을 형성한 후, 선택적 식각 공정을 진행하여 상기 반사 방지막, 상기 제1 도전막, 및 상기 실리콘 산화막을 순차적으로 식각하는 단계, 및 추가 식각 공정을 실시하여 상기 반사 방지막을 제거하는 동시에 상기 제1 도전막의 상부를 둥글게 형성하는 단계를 포함한다.
상기 추가 식각 공정은 10 내지 50mT의 압력에서 Ws=300 내지 800W, Wb=100 내지 300W의 RF 파워를 사용하여 실시하며, 상기 추가 식각 공정은 HBr 가스를 50sccum(Standard cubic centimeter / min), 02 가스를 0~15sccum (Standard cubic centimeter / min) 사용하여 실시한다.
상기 유전막 형성 공정은 상기 제1 하부 전극 상에 상기 유전물질을 증착하여 형성하는 단계와, 상기 유전 물질 상에 포토 레지스트 패턴을 형성한 후, 식각 공정을 진행하여 상기 유전물질을 식각하는 단계, 및 상기 포토 레지스트 패턴을 제거한 후, 추가 식각 공정을 실시하여 상기 유전물질의 상부를 둥글게 형성하여 상기 유전막을 형성하는 단계를 포함한다.
상기 추가 식각 공정은 5 내지 20mT의 압력에서, Ws=300 내지 800W, Wb=100 내지 300W의 RF 파워를 사용하여 실시하며, 상기 추가 식각 공정은 CF4 및 CHF3를 1:1 내지 1.2 : 1의 비율로 혼합하여 실시한다. 상기 추가 식각 공정은 O2 가스를 0~10 sccum로 사용하여 실시한다.
상기 상부 전극 형성 방법은 상기 유전막 상에 상기 제2 도전막을 형성하는 단계와, 상기 제2 도전막 상에 포토 레지스트 패턴을 형성한 후, 선택적 식각 공정을 진행하여 상기 제2 도전막을 식각하는 단계, 및 상기 포토 레지스트 패턴을 제거한 후 추가 식각 공정을 실시하여 상기 제2 도전막의 상부를 둥글게 형성하는 단계를 포함한다.
상기 추가 식각 공정은 10 내지 50mT의 압력에서 Ws=300 내지 800W, Wb=100 내지 300W의 RF 파워를 사용하여 실시하며, 상기 추가 식각 공정은 HBr 가스를 50sccum(Standard cubic centimeter / min), 02 가스를 0~15sccum (Standard cubic centimeter / min) 사용하여 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상 의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1 내지 도 은 본 발명의 일실시 예에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 절연막(101), 제1 도전막(102), 및 반사 방지막(103)을 순차적으로 적층하여 형성한다. 이 후, 포토 레지스트 물질을 도포한 후, 노광 및 현상 공정을 진행하여 포토 레지스트 패턴(104)을 형성한다. 절연막(101)은 실리콘 산화막으로 형성하는 것이 바람직하다. 제1 도전막(102)은 폴리 실리콘막인 것이 바람직하다.
도 2를 참조하면, 포토 레지스트 패턴(104)을 마스크로 이용한 식각 공정을 실시하여 반사 방지막(103), 제1 도전막(102), 및 절연막(101)을 순차적으로 식각한다.
도 3을 참조하면, 포토 레지스트 패턴을 제거한 후, 추가 식각 공정을 실시하여 반사 방지막을 제거하는 동시에 노출되는 제1 도전막(102)의 표면부가 식각되어 상단부가 둥근 모양이 되도록 형성한다. 추가 식각 공정은 10 내지 50mT의 압력에서 실시하는 것이 바람직하다. 추가 식각 공정은 Ws=300 내지 800W, Wb=100 내지 300W의 RF 파워를 사용하여 실시하는 것이 바람직하다. 추가 식각 공정은 HBr 가스를 50sccum(Standard cubic centimeter / min), 02 가스를 0~15sccum (Standard cubic centimeter / min) 사용하여 실시하는 것이 바람직하다. 이로 인하여 하부 전극으로 사용되는 제1 도전막(102)의 상부 표면적이 증가한다.
도 4를 참조하면, 제1 도전막(102)을 포함한 전체 구조 상에 유전막(105)을 증착하여 형성한 후, 유전막(105) 상에 포토 레지스트 패턴(106)을 형성한다. 유전막(105)은 질화막으로 형성하는 것이 바람직하다.
도 5를 참조하면, 포토 레지스트 패턴을 이용한 식각 공정으로 유전막(105)을 식각한 후, 포토 레지스트 패턴을 제거한다. 이 후, 추가 식각 공정을 실시하여 둥근 표면을 갖는 제1 도전막(102) 상에 유전막(105)을 잔류시킨다. 이때 추가 식각 공정에 의해 유전막(105)의 표면도 둥근 형태가 된다. 추가 식각 공정은 5 내지 20mT의 압력에서 실시하는 것이 바람직하다. 추가 식각 공정은 Ws=300 내지 800W, Wb=100 내지 300W의 RF 파워를 사용하여 실시하는 것이 바람직하다. 추가 식각 공정은 CF4 및 CHF3를 1:1 내지 1.2 : 1의 비율로 혼합하여 실시하는 것이 바람직하다. 추가 식각 공정은 O2 가스를 0~10 sccum로 사용하여 실시하는 것이 바람직하다.
도 6을 참조하면, 유전막(105)을 포함하는 전체 구조 상에 제2 도전막(107)을 증착하여 형성한 후, 제2 도전막(107) 상에 포토 레지스트 패턴(108)을 형성한다.
도 7을 참조하면, 포토 레지스트 패턴을 이용한 식각 공정을 진행하여 제2 도전막(107)을 식각한 후, 포토 레지스트 패턴을 제거한다. 이 후, 추가 식각 공정을 실시하여 유전막(105) 상에 둥근 표면을 갖는 제2 도전막(107)을 형성한다. 추가 식각 공정은 10 내지 50mT의 압력에서 실시하는 것이 바람직하다. 추가 식각 공정은 Ws=300 내지 800W, Wb=100 내지 300W의 RF 파워를 사용하여 실시하는 것이 바 람직하다. 추가 식각 공정은 HBr 가스를 50sccum(Standard cubic centimeter / min), 02 가스를 0~15sccum (Standard cubic centimeter / min) 사용하여 실시하는 것이 바람직하다. 이로 인하여 상부 전극으로 사용되는 제2 도전막(107)의 박막 두께 및 표면적을 제어할 수 있다.
상술한 것처럼 본 발명에 따르면, 제1 도전막, 유전막, 및 제2 도전막의 표면을 둥글게 형성하여 서로간의 표면적을 증가시켜 형성함으로써, 캐패시터의 정전용량을 증가시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 제1 도전막, 유전막, 제2 도전막을 증착한 후, 각각의 증착 공정 후 과도 식각 공정을 실시하여 표면을 둥글게 형성함으로써, 유효 면적을 증가시켜 캐패시터 용량을 증가시킬 수 있다.

Claims (11)

  1. 반도체 기판 상에 제1 도전막을 형성한후, 선택적으로 식각하여 상부가 둥근 형태의 하부 전극층을 형성하는 단계;
    상기 하부 전극층 상에 유전 물질을 증착 한 후, 선택적으로 식각하여 상부가 둥근 유전막을 형성하는 단계; 및
    상기 유전막 상에 제2 도전막을 형성한 후, 선택적으로 식각하여 상부가 둥근 상부 전극층을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.
  2. 제 1 항에 있어서, 상기 하부 전극층을 형성하는 단계는
    상기 반도체 기판 상에 실리콘 산화막, 상기 제1 도전막, 및 반사 방지막을 순차적으로 적층하여 형성하는 단계;
    상기 반사 방지막 상에 포토 레지스트 패턴을 형성한 후, 선택적 식각 공정을 진행하여 상기 반사 방지막, 상기 제1 도전막, 및 상기 실리콘 산화막을 순차적으로 식각하는 단계; 및
    추가 식각 공정을 실시하여 상기 반사 방지막을 제거하는 동시에 상기 제1 도전막의 상부를 둥글게 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.
  3. 제 2 항에 있어서,
    상기 추가 식각 공정은 10 내지 50mT의 압력에서 Ws=300 내지 800W, Wb=100 내지 300W의 RF 파워를 사용하여 실시하는 반도체 소자의 캐패시터 형성 방법.
  4. 제 2 항에 있어서,
    상기 추가 식각 공정은 HBr 가스를 50sccum(Standard cubic centimeter / min), 02 가스를 0~15sccum (Standard cubic centimeter / min) 사용하여 실시하는 반도체 소자의 캐패시터 형성 방법.
  5. 제 1 항에 있어서, 상기 유전막 형성 공정은
    상기 제1 하부 전극 상에 상기 유전물질을 증착하여 형성하는 단계;
    상기 유전 물질 상에 포토 레지스트 패턴을 형성한 후, 식각 공정을 진행하여 상기 유전물질을 식각하는 단계; 및
    상기 포토 레지스트 패턴을 제거한 후, 추가 식각 공정을 실시하여 상기 유전물질의 상부를 둥글게 형성하여 상기 유전막을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.
  6. 제 5 항에 있어서,
    상기 추가 식각 공정은 5 내지 20mT의 압력에서, Ws=300 내지 800W, Wb=100 내지 300W의 RF 파워를 사용하여 실시하는 반도체 소자의 캐패시터 형성 방법.
  7. 제 5 항에 있어서,
    상기 추가 식각 공정은 CF4 및 CHF3를 1:1 내지 1.2 : 1의 비율로 혼합하여 실시하는 반도체 소자의 캐패시터 형성 방법.
  8. 제 5 항에 있어서,
    상기 추가 식각 공정은 O2 가스를 0~10 sccum로 사용하여 실시하는 반도체 소자의 캐패시터 형성 방법.
  9. 제 1 항에 있어서, 상기 상부 전극 형성 방법은
    상기 유전막 상에 상기 제2 도전막을 형성하는 단계;
    상기 제2 도전막 상에 포토 레지스트 패턴을 형성한 후, 선택적 식각 공정을 진행하여 상기 제2 도전막을 식각하는 단계; 및
    상기 포토 레지스트 패턴을 제거한 후 추가 식각 공정을 실시하여 상기 제2 도전막의 상부를 둥글게 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.
  10. 제 9 항에 있어서,
    상기 추가 식각 공정은 10 내지 50mT의 압력에서 Ws=300 내지 800W, Wb=100 내지 300W의 RF 파워를 사용하여 실시하는 반도체 소자의 캐패시터 형성 방법.
  11. 제 9 항에 있어서,
    상기 추가 식각 공정은 HBr 가스를 50sccum(Standard cubic centimeter / min), 02 가스를 0~15sccum (Standard cubic centimeter / min) 사용하여 실시하는 반도체 소자의 캐패시터 형성 방법.
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* Cited by examiner, † Cited by third party
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WO2021149687A1 (ja) * 2020-01-20 2021-07-29 株式会社村田製作所 半導体装置及びモジュール

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