KR20080061030A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 절연막이 형성된 반도체 기판을 제공하는 단계, 상기 절연막에 비아홀 및 트렌치로 이루어지는 개구부를 형성하는 단계, 상기 개구부의 내벽에 제 1 전도성 배리어막을 형성하기 위하여 상기 반도체 기판의 전면에 상기 제 1 전도성 배리어막을 증착하는 단계, 상기 제 1 전도성 배리어막이 형성된 상기 반도체 기판의 전면에 금속층을 형성하는 단계, 상기 절연막이 노출될 때까지 상기 금속층 및 제 1 전도성 배리어막에 대하여 화학 기계적 연마 공정을 수행하는 단계, 상기 반도체 기판의 전면에 제 2 전도성 배리어막을 형성하는 단계, 상기 절연막이 노출될 때까지 상기 제 2 전도성 배리어막에 대하여 화학 기계적 연마 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
본 발명에서 제안한 전도성 배리어막을 형성하는 공정 과정에 의하면, 구리로 이루어진 금속 배선 상부에 전도성 배리어막을 안정적으로 형성할 수 있다는 이점이 있다. 그 결과 반도체 소자의 신뢰성이 상승하는 효과를 얻을 수 있다.

Description

반도체 소자의 금속 배선 형성 방법{Method for forming the metal interconnection of a semiconductor device}
도 1은 본 발명에서 구현한 반도체 소자의 단면도이다.
도 2 내지 도 7은 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하는 공정도이다.
도 7a~도7d는 본 발명에서 제안하는 전도성 배리어막의 제조 공정도이다.
도 8a~도8c는 본 발명에서 제안하는 전도성 배리어막의 또 다른 제조 공정도이다.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 금속 배선은 알루미늄 및 그 합금, 구리 등의 금속 박막을 이용하여 반도체 소자 사이의 전기적 접속 및 패드 접속을 통해 반도체 기판 내에 형성되어 있는 회로를 연결한다.
이러한 금속 배선의 형성은 산화막 등의 절연막에 의해 격리된 소자 전극 및 패드를 연결하기 위하여, 먼저 절연막을 선택적으로 식각하여 접촉구를 형성하고, 베리어 메탈과 텅스텐 등을 이용하여 접촉구를 채우는 금속 플러그를 형성한다. 그리고, 상부에 금속 박막을 형성하고, 패터닝(patterning)하여 소자 전극 및 패드를
접속하기 위한 금속 배선을 형성한다.
이와 같은 금속 배선을 패터닝하기 위하여 주로 포토리소그래피 공정을 이용하는 데, 반도체 소자의 미세화에 따라 금속 배선의 임계 사이즈(critical dimension)가 점차적으로 작아져 금속 배선의 미세 패턴을 형성하는 데 어려움이 있다.
따라서, 이러한 미세 패턴의 금속 배선을 용이하게 형성하기 위하여 도입된 것이 다마신(damascene) 공정이다.
이러한 다마신 공정을 통해 만들어지는 금속 배선은 다층 구조로 만들어질 수 있는데, 구리로 이루어진 다층 구조의 금속 배선의 경우에는 하부의 구리 금속배선이 상부의 구리 금속 배선을 둘러싸고 있는 상부 금속간 절연막(inter-metal dielectric) 내로 확산되는 것을 방지하기 위해 하부 구리 금속 배선 및 하부 금속 간 절연막 전면에 SiN과 SiCN 등의 물질로 이루어진 배리어막(barrier layer)을 만든다.
한편, 이와 같이 배리어막이 하부 구리 금속 배선 및 하부 금속간 절연막 전면에 존재함에 따라 하부 금속간 절연막의 유전율(effective k)이 높아져 RC 지연이 생김으로써 반도체 소자의 신뢰성이 저하될 수 있다.
본 발명에서는 반도체 소자의 배리어막으로 인해 금속간 절연막의 유전율이 높아지는 것을 방지하여 반도체 소자의 신뢰성을 향상할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법의 제 1 실시예는 절연막이 형성된 반도체 기판을 제공하는 단계; 상기 절연막에 비아홀 및 트렌치로 이루어지는 개구부를 형성하는 단계; 상기 개구부의 내벽에 제 1 전도성 배리어막을 형성하기 위하여 상기 반도체 기판의 전면에 상기 제 1 전도성 배리어막을 증착하는 단계; 상기 제 1 전도성 배리어막이 형성된 상기 반도체 기판의 전면에 금속층을 형성하는 단계; 상기 절연막이 노출될 때까지 상기 금속층 및 제 1 전도성 배리어막에 대하여 화학 기계적 연마 공정을 수행하는 단계; 상기 반도체 기판의 전면에 제 2 전도성 배리어막을 형성하는 단계; 상기 절연막이 노출될 때까지 상기 제 2 전도성 배리어막에 대하여 화학 기계적 연마 공정을 수행하는 단계; 를 포함하는 것을 특징으로 한다.
제 1 실시예에서, 상기 제 2 전도성 배리어막에 대한 화학 기계적 연마 공정에 의하여 상기 개부부의 상면에만 상기 제 2 전도성 배리어막이 잔존하는 것을 특징으로 한다.
제 1 실시예에서, 상기 화학 기계적 연마 공정에서 사용되는 슬러리(slurry)는 상기 제 1 전도성 배리어막보다 상기 금속층에 대한 식각 선택비가 높은 물질인 것을 특징으로 한다.
제 1 실시예에서, 상기 금속층은 구리로 이루어지는 것을 특징으로 한다.
제 1 실시예에서, 상기 제 1 및 제2 배리어막은 화학 기상 증착(chemical vapor deposition, CVD), 물리적 증착(physical vapor deposition, PVD) 또는 원자층 증착(atomic layerdeposition, ALD) 방법에 의하여 형성되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법의 제 2 실시예는 절연막이 형성된 반도체 기판을 제공하는 단계; 상기 절연막에 비아홀 및 트렌치로 이루어지는 개구부를 형성하는 단계; 상기 개구부의 내벽에 제 1 전도성 배리어막을 형성하기 위하여 상기 반도체 기판의 전면에 상기 제 1 전도성 배리어막을 증착하는 단계; 상기 제 1 전도성 배리어막이 형성된 상기 반도체 기판의 전면에 금속층을 형성하는 단계; 상기 절연막이 노출될 때까지 상기 금속층 및 제 1 전도성 배리어막에 대하여 화학 기계적 연마 공정을 수행하는 단계; 상기 반도체 기판의 전면에 제 2 전도성 배리어막을 형성하는 단계; 상기 개구부상에 형성되어 있는 제 2 전도성 배리어막상에 상기 개구부에 대응하는 사이즈의 감광제 패턴을 형성하는 단계; 상기 반도체 기판의 상면에 노출되어 있는 제 2 전도성 배리어막을 식각 공정에 의하여 제거하는 단계; 상기 감광제 패턴을 제거하는 단계; 를 포함하는 것을 특징으로 한다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명 하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다.
한편, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하, 본 발명의 실시예에 따른 반도체 소자의 금속 배선 및 그 형성 방법 에 대하여 도면을 참고로 하여 상세히 설명한다.
도 1에는 본 발명의 한 실시예에 따라 구현된 반도체 소자의 단면도가 도시되어 있다.
우선, 도 1을 참고로 하여 본 발명에 의하여 구현된 반도체 소자의 구조에 대하여 상세히 설명한다.
도 1에 도시한 바와 같이, 소자 분리막(50) 및 고농도 접합 영역(90)이 형성된 반도체 기판(100) 위에 게이트 절연막(60) 및 게이트 전극(70)이 차례로 형성되어 있고, 게이트 절연막(60) 및 게이트 전극(70) 측면에 스페이서(80)가 형성되어 있다.
그리고 반도체 기판(100), 게이트 전극(70) 및 스페이서(80) 위에 하부 비아 홀(115) 및 하부 트렌치(120)를 가지는 하부 금속간 절연막(inter-metal dielectric, IMD)(110)이 형성되어 있고, 하부 비아홀(115)과 하부 트렌치(120) 내벽에는 각각에 대응하는 하부 배리어막(125a, 125b)이 형성되어 있다.
하부 배리어막(125a, 125b)으로 둘러싸인 내측에는 하부 금속 배선(130a, 130b)이 각각 대응하여 형성되어 있다. 여기서, 하부 금속 배선(130a)은 텅스텐으로 구성되고, 하부 금속 배선(130b)은 구리로 구성된다. 따라서, 하부 배리어막(125a)은 텅스텐 확산 방지막으로 구성되고, 하부 배리어막(125b)는 구리 확산 방지막으로 구성되는 것이 일반적이다.
그리고, 하부 금속 배선(130b) 위에는 하부 전도성 배리어막(140)이 형성되어 있다.
그리고 하부 금속간 절연막(110)과 전도성 배리어막(140) 위에 상부 비아홀(150) 및 상부 트렌치(155)를 가지는 상부 금속간 절연막(145)이 형성되어 있고, 상부 비아홀(150) 및 상부 트렌치(155) 내벽에 상부 배리어막(160)이 형성되어 있고, 상부 배리어막(160) 위에 상부 금속 배선(165)이 형성되어 있고, 상부 금속 배선(165) 위에 상부 금속간 절연막(145)의 높이와 동일한 상부 전도성 배리어막(170)이 형성되어 있다.
여기서 하부 및 상부 전도성 배리어막(140, 170)은 Ti, SiN, TiN, Ru 등과 같은 전도성 금속으로 만들어지고, 하부 및 상부 배리어막(125, 160)과 하부 및 상부 전도성 배리어막(140, 170)은 각각 하부 및 상부 금속 배선(130, 165)이 하부 및 상부 금속간 절연막(110, 145)으로 확산되는 것을 방지한다.
하부 및 상부 금속간 절연막(110, 145)은 저유전율을 가지는 PSG (phosphorous silicate glass), BPSG(boron phosphorous silicate glass), FSG (fluorine doped silicate glass) 및 USG(un-doped silicate glass) 등과 같은 절연물질로 이루어질 수 있다.
도 2 내지 도 5는 본 발명의 한 실시예에 따른 반도체 소자의 금속 배선을 제조 단계별로 도시한 도면이다.
도 2 및 도 3에 도시한 바와 같이, 소자 분리막(50) 및 고농도 접합 영역(90)이 형성된 반도체 기판(100) 위에 게이트 절연막(60) 및 게이트 전극(70)을 차례로 형성하고, 게이트 절연막(60) 및 게이트 전극(70) 측면에 스페이서(80)를 형성한다.
다음, 반도체 기판(100), 게이트 전극(70) 및 스페이서(80) 위에 하부 금속간 절연막(110)을 형성하고 하부 금속간 절연막(110) 위에 감광막을 사용하여 하부 비아홀 패턴(도시하지 않음)을 형성한다.
다음, 상기 감광막으로 이루어진 비아홀 패턴을 마스크로 사용하여 하부 금속간 절연막(110)을 식각함으로써 반도체 기판(100)을 노출하는 하부 비아홀(115)을 형성한다.
그 다음, 하부 배리어막(125a)을 형성하고 하부 금속 배선막(130a)를 형성한다. 그 다음, 하부 금속간 절연막(110)을 추가로 증착하고 패터닝하여 하부 트렌치(120)을 형성한다.
그 다음, 하부 트렌치(120)에 하부 배리어 금속막(127)을 형성한다.
하부 배리어 금속막(127)은 화학 기상 증착(chemical vapor deposition, CVD), 물리적 증착(physical vapor deposition, PVD) 또는 원자층 증착(atomic layer deposition, ALD)과 같은 방법에 의하여 형성 가능하다.
그 다음, 도 4에 도시한 바와 같이, 화학 기계적 연마(chemical mechanism polishing) 공정을 진행한다. 화학 기계적 연마 공정은 기판(100)의 상부 표면 전체에 대하여 이루어진다. 상기 화학 기계적 연마 공정에 의하여 하부 금속층(135)과 하부 배리어 금속막(127)이 제거된다.
본 발명의 화학 기계적 연마 공정에서는 하부 배리어 금속막(127)보다 하부 금속층(135)에 대한 식각 선택비가 높은 슬러리(slurry)를 사용하는 것이 바람직하다.
따라서, 화학 기계적 연마 공정을 마친 하부 금속 배선(130)의 상부 표면 높이는하부 금속간 절연막(110)의 상부 표면의 높이보다 보다 낮게 형성된다.
한편, 이와 같이 하부 금속 배선(130)을 하부 금속간 절연막(110)의 높이보 다 낮게 만드는 공정은 상기 화학 기계적 연마 공정을 진행한 다음 소정의 마스크 패턴을 사용하여 하부 금속 배선(130)에 습식 식각(wet etch)을 진행하는 공정으로 대체 가능할 것이다.
그 다음, 도 4에 도시된 바와 같이, 하부 금속 배선(130) 위에 하부 금속간 절연막(110)의 높이과 일치 하는 하부 전도성 배리어막(140)을 형성한다.
이때, 하부 전도성 배리어막(140)은 Ti, SiN, TiN, Ru 등과 같은 전도성 금속으로 만들어질 수 있다.
이와 같이 하부 전도성 배리어막(140)을 하부 금속 배선(130) 위에만 존재하도록 만듦으로써 종래에 금속간 절연막 위에 전체적으로 존재하는 전도성 배리어막으로 인해 하부 금속간 절연막의 유전율(effective k)이 높아지는 것을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
그런 다음, 도 5에 도시한 바와 같이, 하부 금속간 절연막(110) 및 하부 전 도성 배리어막(140) 위에 상부 금속간 절연막(145)을 형성한다.
다음, 상부 금속간 절연막(145) 위에 감광막을 사용하여 상부 비아홀 패턴(도시하지 않음)을 형성하고 이를 마스크로 삼아 상부 금속간 절연막(145)을 식각하여 하부 전도성 배리어막(140)을 노출하는 상부 비아홀(150)을 형성한다.
그리고 상부 금속간 절연막(145) 위에 감광막을 사용한 상부 트렌치 패턴(도시하지 않음)을 형성하고 이를 마스크로 하여 상부 금속간 절연막(145)의 상부를 일정 두께로 제거하는 리세스(recess) 공정을 수행하여 상부 트렌치(155)를 형성한다.
그 다음, 상부 비아홀(150)에 노출된 하부 전도성 배리어막(140)을 제거한다. 이때, 상부 비아홀(150)을 통하여 노출된 하부 전도성 배리어막(140)은 제거되지 않을 수도 있다.
하부 전도성 배리어막(140)은 반도체 소자를 제조하는 공정 진행시 발생하는 열에 의해 하부 금속 배선(130)이 상부 금속간 절연막(145)으로 확산되는 것을 방지한다. 그 결과, RC 지연의 발생을 방지할 수 있다는 이점이 있다.
이어, 상부 비아홀(150) 및 상부 트렌치(155)를 갖는 상부 금속간 절연막 (145) 위에 상부 배리어 금속막(167)과 상부 금속층(175)을 형성한다.
이때, 상부 금속층(175)은 구리로 이루어지는 것이 바람직하다.
그 다음, 도 6에 도시한 바와 같이, 화학 기계적 연마(chemical mechanism polishing) 공정을 진행하여 상부 금속간 절연막(145) 위에 존재하는 상부 배리어 금속막(167) 및 상부 금속층(175)을 제거하여 상부 배리어막(160) 및 상부 금속 배선(165)을 형성한다.
이때, 화학 기계적 연마 공정에서는 상부 배리어 금속막(167)보다 상부 금속 층(175)에 대한 식각 선택비가 높은 슬러리(slurry)를 사용한다.
따라서 화학 기계적 연마 공정을 마친 상부 금속 배선(165)의 상부 표면의 높이는 상부 금속간 절연막(145)의 상부 표면의 높이보다 낮게 형성된다.
그러나 이와 같이 상부 금속 배선(165)을 상부 금속간 절연막(145)의 높이보다 낮게 만드는 공정은 화학 기계적 연마 공정을 진행하고 소정의 마스크 패턴을 사용하여 상부 금속 배선(165)에 습식 식각(wet etch)을 진행하는 공정 단계로 이루어질 수 있다.
그런 다음, 도 1에 도시한 바와 같이, 상부 금속 배선(165) 위에 상부 전도 성 배리어막(170)을 형성한다.
이때, 상부 전도성 배리어막(170)은 Ti, SiN, TiN, Ru 등과 같은 전도성 금속으로 만들어질 수 있다.
이와 같이 상부 전도성 배리어막(170)을 상부 금속 배선(165) 위에만 존재하 도록 만듦으로써 종래에 금속간 절연막 위에 전체적으로 존재하는 전도성 배리어막 으로 인해 상부 금속간 절연막의 유효 유전율(effective k)이 높아지는 것을 방지하여 RC 지연을 방지함으로써 반도체 소자의 신뢰성을 향상시킬 수 있다.
한편, 도 7a 내지 7d는 도 1에서 설명한 상부 전도성 배리어막(170)의 형성 방법을 설명하는 공정도가 구체적으로 도시되어 있다. 그리고, 도 8a 및 8b에는 도 1에서 설명한 상부 전도성 배리어막(170)의 또 다른 형성 방법을 설명하는 공정도가 구체적으로 도시되어 있다.
참고로, 도 7a~도 7d, 도 8a, 및 도 8b에 도시된 상부 전도성 배리어막(170)의 형성 방법은 도 4에서 설명한 하부 전도성 배리어막(170)의 형성 방법에도 동일하게 적용할 수 있다.
먼저, 도 7a 및 도 7b에 도시된 바와 같이, 화학 기계적 연마 공정에 의하여 상부 금속 배선(165)의 상부 표면의 높이는 상부 금속간 절연막(145)의 상부 표면의 높이보다 낮게 형성된다. 이렇게 되는 이유는 전술한 바와 같이 상기 화학 기계적 연마 공정의 경우 상부 배리어 금속막(167)보다 상부 금속 층(175)에 대한 식각 선택비가 높은 슬러리(slurry)를 사용하기 때문이다.
다음, 도 7c에 도시된 바와 같이, 기판의 전면에 대하여 상부 전도상 배리어막(170)을 형성한다.
그 다음, 도 7d에 도시된 바와 같이, 화학 기계적 연마 공정을 수행하여 상부 금속간 절연막(145)이 노출시킨다.
따라서, 도 1에서 설명한 바와 같은 상부 전도상 배리어막(170)이 형성된다.
그런데, 도 7a~도 7d의 방법을 사용하여 상부 전도상 배리어막(170)을 형성 하는 경우, CMP 공정에 의하여 초래되는 디싱(dishing) 현상으로 인하여 여 상부 전도상 배리어막(170)의 두께가 균일하지 않다는 문제점이 초래될 가능성이 있다. 이는 RC 지연 등의 문제를 초래할 가능성이 있다.
이에 본 발명에서는 또 다른 방법을 제안한다.
도 8a와 도 8b에는 상부 전도성 배리어막(170)을 형성하기 위한 또 다른 형성 방법의 공정도가 도시되어 있다.
도 8a는 도 7c에 대응하는 도면으로 상부 전도성 배리어막(170)이 형성되어 있는 상태도이다.
본 발명에서는 CMP 공정에 의한 디싱 형상을 제거하기 위하여, 도 8b에 도시된 바와 같은 감광제 패턴(181)을 형성한다.
다음, 도 8c에 도시된 바와 같이, 감광제 패턴(181)을 마스크로 이용하여 감광제가 도포되어 있지 않은 상부 전도성 배리어막(170)을 전체적으로 식각하여 제거한다. 그 후, 감광제 패턴(181)을 제거한다.
도 8c에 도시된 바와같이, 감광제 패턴을 사용하는 경우, 상부 전도성 배리어막(170)의 두께가 균일하게 유지됨을 알 수 있다(도 7c, 7d와 달리, 상부 전도성 배리어막(170)의 상부 표면의 높이는 상부 금속간 절연막(145)의 상부 표면 높이 보다 더 높게 형성된다).
따라서, 패드와의 와이어 연결시 RC 지연이 증가할 가능성이 줄어든다. 따라서, 반도체 소자의 신뢰성이 전체적으로 개선되는 효과가 있다.
본 발명에 따르면 다마신 공정에서 하부 금속 배선이 상부 금속간 절연막으로 확산되는 것을 방지하기 위해 하부 금속 배선 위에만 전도성 배리어막을 만듦으로써 하부 전도성 배리어막이 하부 금속 배선을 둘러싼 하부 금속간 절연막의 유전율 변화에 영향을 미치지 않게 하고 금속 배선의 저항을 감소시켜 반도체 소자의 특성 및 신뢰성을 향상시킨다.
또한, 본 발명에서 제안한 상부 또는 하부 전도성 배리어막을 형성하는 공정 과정에 의하면, 구리로 이루어진 금속 배선 상부에 전도성 배리어막을 안정적으로 형성할 수 있다는 이점이 있다. 그 결과 반도체 소자의 신뢰성이 상승하는 효과를 얻을 수 있다.
한편, 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.
따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속한다고 보아야 한다.

Claims (9)

  1. 절연막이 형성된 반도체 기판을 제공하는 단계;
    상기 절연막에 비아홀 및 트렌치로 이루어지는 개구부를 형성하는 단계;
    상기 개구부의 내벽에 제 1 전도성 배리어막을 형성하기 위하여 상기 반도체 기판의 전면에 상기 제 1 전도성 배리어막을 증착하는 단계;
    상기 제 1 전도성 배리어막이 형성된 상기 반도체 기판의 전면에 금속층을 형성하는 단계;
    상기 절연막이 노출될 때까지 상기 금속층 및 제 1 전도성 배리어막에 대하여 화학 기계적 연마 공정을 수행하는 단계;
    상기 반도체 기판의 전면에 제 2 전도성 배리어막을 형성하는 단계;
    상기 절연막이 노출될 때까지 상기 제 2 전도성 배리어막에 대하여 화학 기계적 연마 공정을 수행하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에서,
    상기 제 2 전도성 배리어막에 대한 화학 기계적 연마 공정에 의하여 상기 개부부의 상면에만 상기 제 2 전도성 배리어막이 잔존하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에서,
    상기 화학 기계적 연마 공정에서 사용되는 슬러리(slurry)는 상기 제 1 전도성 배리어막보다 상기 금속층에 대한 식각 선택비가 높은 물질인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제1항에서,
    상기 금속층은 구리로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제1항에서,
    상기 제 1 및 제2 배리어막은 화학 기상 증착(chemical vapor deposition, CVD), 물리적 증착(physical vapor deposition, PVD) 또는 원자층 증착(atomic layerdeposition, ALD) 방법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 절연막이 형성된 반도체 기판을 제공하는 단계;
    상기 절연막에 비아홀 및 트렌치로 이루어지는 개구부를 형성하는 단계;
    상기 개구부의 내벽에 제 1 전도성 배리어막을 형성하기 위하여 상기 반도체 기판의 전면에 상기 제 1 전도성 배리어막을 증착하는 단계;
    상기 제 1 전도성 배리어막이 형성된 상기 반도체 기판의 전면에 금속층을 형성하는 단계;
    상기 절연막이 노출될 때까지 상기 금속층 및 제 1 전도성 배리어막에 대하여 화학 기계적 연마 공정을 수행하는 단계;
    상기 반도체 기판의 전면에 제 2 전도성 배리어막을 형성하는 단계;
    상기 개구부상에 형성되어 있는 제 2 전도성 배리어막상에 상기 개구부에 대응하는 사이즈의 감광제 패턴을 형성하는 단계;
    상기 반도체 기판의 상면에 노출되어 있는 제 2 전도성 배리어막을 식각 공정에 의하여 제거하는 단계;
    상기 감광제 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제6항에서,
    상기 화학 기계적 연마 공정에서 사용되는 슬러리(slurry)는 상기 제 1 전도성 배리어막보다 상기 금속층에 대한 식각 선택비가 높은 물질인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  8. 제6항에서,
    상기 금속층은 구리로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  9. 제6항에서,
    상기 제 1 및 제2 배리어막은 화학 기상 증착(chemical vapor deposition, CVD), 물리적 증착(physical vapor deposition, PVD) 또는 원자층 증착(atomic layerdeposition, ALD) 방법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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