KR20080051658A - 인쇄회로기판 및 그 제조 방법, 상기 인쇄회로기판을 갖는반도체 패키지 및 그 제조 방법 - Google Patents

인쇄회로기판 및 그 제조 방법, 상기 인쇄회로기판을 갖는반도체 패키지 및 그 제조 방법 Download PDF

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이광열
한창훈
이철우
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Abstract

반도체 패키지용 인쇄회로기판은, 내부에 수용부를 갖는 제1 기판과, 상기 수용부 내부에 제공된 도전성 연결부재와, 상기 수용부에 제공되고, 상기 수용부를 밀봉시키는 접착부재 및 상기 접착부재를 매개로 상기 제1 기판에 접합되고, 상기 도전성 연결부재를 매개로 상기 제1 기판에 전기적으로 연결된 제2 기판을 포함한다. 반도체 패키지용 인쇄회로기판은 반도체 패키지의 적층 높이를 감소시킬 수 있고 박형의 반도체 패키지를 형성할 수 있다.

Description

인쇄회로기판 및 그 제조 방법, 상기 인쇄회로기판을 갖는 반도체 패키지 및 그 제조 방법{Printed circuit board, method of manufacturing the printed circuit board, semiconductor package having the printed circuit board and method of manufacturing the semiconductor package}
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 도 1의 'A' 부분을 확대 도시한 요부 단면도이다.
도 3a와 도 3b는 도 1의 반도체 패키지 제조 방법을 설명하기 위한 요부 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
10,20 : 패키지 11,21 : 기판
12 : 도전성 연결부재 13 : 접착부재
14 : 수용부 15,25 : 반도체 칩
16,26 : 도전성 와이어 17,27 : 몰딩 부재
111,121 : 절연막 패턴 112,122 : 베이스 부재
113 : 제1 회로 패턴 114,124 : 제2 회로 패턴
115,125 : 제3 회로 패턴 123 : 전극 패드
본 발명은 인쇄회로기판과 상기 인쇄회로기판을 갖는 반도체 패키지 및 그 제조 방법에 관한 것으로, 보다 상세하게는 반도체 패키지의 크기를 감소시킬 수 있고, 다수의 반도체 패키지를 효과적으로 적층할 수 있는 반도체 패키지용 인쇄회로기판과 그 제조 방법 및 상기 인쇄회로기판을 갖는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 반도체 공정 기술이 발전되고 있다.
일반적으로 반도체 장치는 반도체 기판으로 사용되는 실리콘 기판 상에 전기 소자들을 포함하는 전기적인 회로를 형성하는 팹(Fab) 공정과, 상기 팹 공정에서 형성된 반도체 장치들의 전기적인 특성을 검사하기 위한 EDS(electrical die sorting) 공정과, 상기 반도체 장치들을 각각 에폭시 수지로 봉지하고 개별화시키기 위한 패키지 조립 공정을 통해 제조된다.
현재 반도체 장치는 고성능 및 고집적화를 목적으로 개발되고 있다. 고성능 및 고집적된 반도체 장치를 제조하기 위해서는, 패키징 기술의 뒷받침이 무엇보다 중요하다. 이는, 패키징 기술에 따라서, 반도체 장치의 크기, 열방출 능력, 전기적 수행 능력, 신뢰성, 가격 등이 크게 변하기 때문이다.
패키징 기술은 직렬 패키지(single inline package, SIP), 이중 직렬 패키지(dual inline package, DIP), (quad flat package, QFP), 볼 그리드 어레이(ball grid array, BGA) 등의 순으로 발전되어 왔다. 최근에는, 단위체적당 실장 효율을 높이기 위하여, 칩 스케일 패키지(chip scale package, CSP), 멀티칩 패키지(multi chip package, MCP), 적층 패키지(stacked CSP, SCSP), 웨이퍼레벨 칩 패키지(wafer level CSP, WLCSP) 등도 개발되었다. 나아가 반도체 기판 상에 반도체 칩들이 제조된 상태에서 다이 본딩, 몰딩, 트리밍, 마킹 등의 일련의 조립 공정을 수행한 다음, 상기 반도체 기판을 절단하여 완제품을 생산하는 방법인 웨이퍼 레벨 패키지(wafer level package, WLP)도 개발되었다.
여기서, 적층 패키지는 적어도 2개 이상의 반도체 패키지가 수직으로 적층되는 반도체 장치이다. 각 패키지는 반도체 칩(semiconductor die)과, 소정의 회로 패턴을 갖고 반도체 칩을 탑재하기 위한 기판을 포함한다. 적층 패키지는 각 패키지의 기판과 각 반도체 칩이 교대로 배치되고, 각 기판은 솔더 볼과 같은 도전성 연결부재에 의해 전기적으로 접속된다.
최근 반도체 장치의 발전 경향에 맞추어, 반도체 패키지 역시 박형의 패키지를 추구하는 방향으로 개발되고 있다. 특히, 적층 패키지에서 전체 적층 패키지의 두께를 줄이기 위한 많은 연구가 진행되고 있다. 이는, 적층 패키지의 두께가 반도체 장치의 두께를 결정하기 때문이다. 이를 개선하기 위하여, 반도체 칩 및 기판의 두께를 감소시키는 기술이 개발되었다.
그러나, 종래의 적층 반도체 패키지는 각 패키지를 연결시키는 솔더 볼(solder ball)의 두께로 인해 전체 적층 패키지의 두께를 줄이는 데 실질적인 한계가 있었다. 한편, 솔더볼과 기판 사이의 결합 신뢰성 확보를 위해서는 상기 솔더볼의 양 또는 두께를 줄이는 것도 실질적으로 한계가 있다. 또한, 솔더 볼을 사용하여 반도체 패키지를 적층하기 위해서는 언더필(underfill) 공정이 추가적으로 수행되어야 하므로, 공정이 복잡해지고, 생산성이 저하되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 두께가 얇고, 다수의 패키지를 효과적으로 적층할 수 있도록 하는 반도체 패키지용 인쇄회로기판을 제공하는 것이다.
또한, 본 발명의 제2 목적은 상기 인쇄회로기판을 제조하는 방법을 제공하는 것이다.
또한, 본 발명의 제3 목적은 상기 인쇄회로기판을 갖는 반도체 패키지를 제공하는 것이다.
또한, 본 발명의 제4 목적은 상기 반도체 패키지를 제조하는 방법을 제공하는 것이다.
상기 본 발명의 제1 목적을 달성하기 위해 본 발명에 따른 반도체 패키지용 인쇄회로기판은, 내부에 수용부를 갖는 제1 기판과, 상기 수용부 내부에 제공된 도 전성 연결부재와, 상기 수용부에 제공되고, 상기 수용부를 밀봉시키는 접착부재와, 상기 접착부재를 매개로 상기 제1 기판에 접합되고, 상기 도전성 연결부재를 매개로 상기 제1 기판에 전기적으로 연결된 제2 기판을 포함한다.
실시예에서, 상기 도전성 연결부재는 솔더 페이스트를 포함할 수 있다.
실시예에서, 상기 접착부재는 접착성을 갖는 고분자 필름을 포함할 수 있다. 또는, 상기 접착부재는 이방성도전필름(anisotropic conductive film)일 수 있다.
한편, 상기 본 발명의 제2 목적을 달성하기 위해 본 발명에 따른 반도체 패키지용 인쇄회로기판제조 방법은, 제1 기판 내부에 수용부를 형성하고, 상기 수용부 내에 도전성 연결부재를 투입하고, 상기 도전성 연결부재가 유출되지 않도록 상기 수용부를 접착부재로 밀봉하는 단계를 포함한다.
실시예에서, 상기 수용부 형성 단계는, 상기 제1 기판에 회로 패턴을 형성하고, 상기 회로 패턴과 연결되도록 상기 수용부를 형성할 수 있다. 또한, 상기 수용부는 상기 제1 기판의 일면을 관통하도록 형성될 수 있다.
한편, 상기 본 발명의 제3 목적을 달성하기 위해 본 발명에 따른 반도체 패키지는, 내부에 수용부를 갖는 제1 기판과, 상기 수용부 내부에 제공된 도전성 연결부재와, 상기 수용부에 제공되고, 상기 수용부를 밀봉시키는 접착부재와, 상기 접착부재를 매개로 상기 제1 기판에 접합되고, 상기 도전성 연결부재를 매개로 상기 제1 기판에 전기적으로 연결된 제2 기판과, 상기 제1 기판 및/또는 상기 제2 기판 상에 실장되는 반도체 칩을 포함한다.
실시예에서, 반도체 패키지는 상기 반도체칩과 상기 반도체 칩이 실장된 기 판을 각각 전기적으로 연결시키기 위한 제2 연결부재를 더 포함할 수 있다. 여기서, 상기 제2 연결부재는 도전성 와이어를 포함할 수 있다.
실시예에서, 상기 제1 기판에는 회로 패턴이 형성되어 있고, 상기 회로 패턴은 상기 수용부를 통해서 상기 도전성 연결부재에 전기적으로 연결될 수 있다.
한편, 상기 본 발명의 제4 목적을 달성하기 위해 본 발명에 따른 반도체 패키지 제조 방법은, 제1 기판 상에 반도체 칩을 실장하고, 상기 반도체 칩과 상기 제1 기판을 전기적으로 연결시킨다. 다음으로, 상기 제1 기판 내부에 수용부를 형성하고, 상기 수용부 내에 도전성 연결부재를 투입한다. 다음으로, 상기 도전성 연결부재가 유출되지 않도록 상기 수용부를 접착부재로 밀봉한다. 다음으로, 상기 접착부재를 통해 상기 도전성 연결부재를 유출시키고, 상기 접착부재를 매개로 상기 제1 기판과 제2 기판을 접합시키고, 열을 가하여 결합시킨다.
실시예에서, 상기 도전성 연결부재를 유출시키는 단계는, 상기 접착부재에 유출홀을 형성할 수 있다. 또는, 상기 도전성 연결부재를 유출시키는 단계는, 상기 제1 기판과 상기 제2 기판을 결합시키는 단계와 동시에 수행될 수 있다.
따라서, 본 발명에 의하면, 반도체 패키지의 적층 높이를 효과적으로 감소시킬 수 있어서 박형의 적층 반도체 패키지를 구현하는 것이 가능하고, 다수의 반도체 패키지를 효과적으로 다층으로 적층할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 따른 반도체 패키지용 인쇄회로기판 및 그 제조방법, 그리고 상기 인쇄회로기판을 갖는 반도체 패키지 및 그 제조 방법에 대해 상세히 설명한다.
본문에 개시되어 있는 본 발명의 실시예에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에" 와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
인쇄회로기판
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 도 1의 'A' 부분을 확대 도시한 요부 단면도이다. 이하, 도 2를 참조하여 반도체용 인쇄회로기판에 대해 상세히 설명한다.
반도체 패키지용 인쇄회로기판(printed circuit board, PCB)은 반도체 패키지 내부에서 반도체 칩이 탑재되고 지지되는 부분으로서, 상기 반도체 칩과 외부를 전기적으로 연결하기 위한 소정의 회로 패턴을 포함할 수 있다. 본 실시예에서는 상기 인쇄회로기판 상호간에 전기적 연결 및 결합을 위한 결합부를 갖는 인쇄회로기판에 대해 도 2를 참조하여 설명하며, 후술하는 반도체 패키지와의 명칭을 통일시키기 위해 상기 인쇄회로기판을 제1 기판(11)이라 한다.
상기 제1 기판(11)은 소정의 회로 패턴과, 상기 제1 기판(11)에 형성되는 수용부(14)와, 상기 수용부(14) 내에 제공되는 상기 도전성 연결부재(12) 및 상기 도전성 연결부재(12)와 상기 수용부(14)를 밀봉시키는 접착부재(13)를 포함한다.
예를 들어, 상기 제1 기판(11)은 절연체 또는 부도체 재질로 이루어지는 베이스 부재(111)와, 외부로부터의 신호를 입력 또는 외부로 신호를 출력하기 위한 소정의 회로 패턴과, 상기 회로 패턴 상에 형성되는 절연막 패턴(111)을 포함할 수 있다. 여기서, 상기 회로 패턴은 상기 제1 기판(11) 상에 일련의 반도체 제조 공정을 수행함으로써 형성할 수 있다.
또한, 상기 회로 패턴은 상기 제1 기판(11) 상부에 형성된 제1 회로 패턴(113)과, 상기 제1 회로 패턴(113)과 베이스 부재(112)를 사이에 두고 반대쪽 면에 형성되는 제2 회로 패턴(114), 및 상기 제1 기판(11) 내부에서 상기 제1 회로 패턴(113)과 제2 회로 패턴(114)을 전기적으로 연결시키는 제3 회로 패턴(115)을 포함하여 다수의 회로 패턴이 형성될 수 있다. 한편, 본 실시예는 상기 제1 내지 제3 회로 패턴들(113,114,115)과 같이 다수의 회로 패턴뿐만 아니라, 상기 제1 기 판(11) 내부에 매설된 단일 회로 패턴일 수 있다. 이 경우에도, 회로 패턴은 상기 절연막 패턴(111)을 통해 상기 제1 기판(11) 외부로 부부적으로 노출되고, 상기 회로 패턴의 노출된 부분을 통해 상기 제1 반도체 칩(15) 및 상기 제2 패키지(20)와 전기적으로 연결될 수 있다.
상기 절연막 패턴(111)은 상기 제1 회로 패턴(113)의 상면 및 상기 제2 회로 패턴(114) 상에 형성될 수 있다. 또한, 상기 절연막 패턴(111)은 상기 제1 및 제2 회로 패턴(113,114)을 부분적으로 노출시키는 개구부를 포함할 수 있다. 상기 절연막 패턴(111)은 예를 들어, 에폭시 수지를 포함할 수 있다.
상기 수용부(14)는 상기 제1 기판(11)의 일 면에 형성되며, 다른 패키지와 결합될 면 상에 형성하는 것이 바람직하다. 예를 들어, 상기 수용부(14)는 상기 제2 회로 패턴(114)과 연통되도록 형성될 수 있다. 또한, 상기 수용부(14)는 상기 제1 기판(11) 외부와 연통되는 개구부를 포함하며, 상기 제2 회로 패턴(114)을 관통하여 형성될 수 있다. 한편, 상기 수용부(14)의 형상 및 위치는 이에 한정되는 것은 아니며, 상기 도전성 연결부재(12)를 수용하고, 상기 제1 기판(11)의 회로 패턴 및 제1 반도체 칩(15)과 전기적으로 연결되는 실질적으로 다양한 형상 및 위치를 가질 수 있을 것이다.
상기 도전성 연결부재(12)는 상기 수용부(14) 내부에 제공된다. 상기 도전성 연결부재(12)는 패키지들을 물리적 및 전기적으로 결합시킨다. 여기서, 상기 도전성 연결부재(12)는 상기 수용부(14)에 봉입이 용이한 상태의 물질을 사용하는 것이 바람직하다. 예를 들어, 상기 도전성 연결부재(12)는 미세한 분말 형태의 솔더 페 이스트(solder paste)일 수 있다. 또는, 상기 도전성 연결부재(12)는 상기 수용부(14) 내부에 봉입하기 용이하도록 소정 크기 이하의 입자로 이루어진 고체 및 분말 상태의 솔더 뿐만 아니라, 소정 크기의 유동성과 점성을 갖는, 예를 들어, 크림 상태의 솔더일 수도 있다. 한편, 상기 도전성 연결부재(12)는 납을 포함하지 않는 무연 솔더, 예를 들어, 주석(Sn)이나, 주석(Sn)과 은(Ag), 구리(Cu) 또는 아연(Zn) 등의 합금을 포함할 수 있다.
상기 접착부재(13)는 상기 수용부(14)를 밀봉하고, 상기 도전성 연결부재(12)가 상기 제1 기판(11) 외부로 유출되는 것을 차단할 수 있도록 상기 수용부(14)의 개구부에 제공된다.
예를 들어, 상기 접착부재(13)는 밀폐성이 양호하며, 접착성을 갖는 양면 접착테이프 등과 같은 고분자 필름일 수 있다. 또한, 상기 접착부재(13)는 절연성의 고분자 필름뿐만 아니라, 전기 전도도가 양호하고, 접착성이 우수한 특성을 갖는 이방성도전필름(anisotropic conductive film)일 수 있다. 또는 상기 접착부재(13)는 도전입자를 포함하는 도전성 접착제일 수 있다.
반도체 패키지
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 2는 도 1의 'A' 부분을 확대 도시한 요부 단면도이다. 도 3a와 도 3b는 도 1 또는 도 2의 반도체 패키지를 제조하는 방법을 순차적으로 도시한 요부 단면도들이다.
이하, 도 1 내지 도 3b를 참조하여 본 발명의 일 실시예에 따른 반도체 패키지에 대해 상세히 설명한다. 참고로 본 발명의 실시예들에 따르면 각 패키지의 기판은 상술한 인쇄회로기판과 실질적으로 동일하며, 동일한 구성요소에는 동일한 명칭 및 도면부호를 사용한다.
도 1에 도시한 바와 같이, 본 발명에 의하면 적층형 반도체 패키지는, 제1 패키지(10)와 제2 패키지(20)를 포함한다. 상기 제1 패키지(10)와 상기 제2 패키지(20)는 접착부재(13)를 매개로하여 상호 접착되고, 도전성 연결부재(12)를 매개로 하여 전기적으로 연결된다.
본 실시예에서는 상기 제1 패키지(10)와 상기 제2 패키지(20)는 반도체 칩(15,25)이 각각 실장된 반도체 패키지로서, 상기 반도체 칩들(15,25)이 서로 반대쪽을 향하도록 배치할 수 있다. 즉, 상기 반도체 칩들(15,25)이 적층 패키지의 외측을 향하도록 상기 패키지들(10,20)을 적층한 반도체 패키지를 예로 들어 설명한다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 반도체 패키지들뿐만 아니라, 반도체 패키지 및/또는 반도체 장치에서 상호 물리적 결합 및 전기적 연결을 필요로 하는 곳에 적용이 가능할 것이다. 예를 들어, 반도체 패키지와 회로 기판을 결합시키는 경우에도 본 발명에 의한 적층 방법을 적용하는 것이 가능하다.
상기 제1 패키지(10)는 제1 반도체 칩(15)과, 소정의 회로 패턴이 형성되고 내부에 수용부(14)가 형성된 제1 기판(11)과, 상기 수용부(14) 내에 제공되는 상기 도전성 연결부재(12) 및 상기 도전성 연결부재(12)와 상기 수용부(14)를 밀봉시키는 접착부재(13)를 포함한다.
상기 제1 기판(11)은 소정의 회로 패턴을 가지는 박형의 인쇄회로기판(printed circuit board, PCB)일 수 있다. 예를 들어, 상기 제1 기판(11)은 절연체 또는 부도체 재질로 이루어지는 베이스 부재(111)와, 외부로부터의 신호를 입력 또는 외부로 신호를 출력하기 위한 소정의 회로 패턴과, 상기 회로 패턴 상에 형성되는 절연막 패턴(111)을 포함할 수 있다. 또한, 상기 회로 패턴은 상기 제1 기판(11) 상에 일련의 반도체 제조 공정을 수행함으로써 형성할 수 있다.
예를 들어, 상기 회로 패턴은 상기 제1 반도체 칩(15)과 전기적으로 연결되는 제1 회로 패턴(113)과, 상기 제1 회로 패턴(113)과 베이스 부재(112)를 사이에 두고 반대쪽 면에 형성되며, 제2 패키지(20)와 전기적으로 연결되는 제2 회로 패턴(114), 및 상기 제1 기판(11) 내부에서 상기 제1 회로 패턴(113)과 제2 회로 패턴(114)을 전기적으로 연결시키는 제3 회로 패턴(115)을 포함하여 형성될 수 있다. 한편, 본 실시예는 상기 제1 내지 제3 회로 패턴들(113,114,115)과 같이 다수의 회로 패턴뿐만 아니라, 상기 제1 기판(11) 내부에 매설된 단일 회로 패턴일 수 있다. 이 경우에도, 회로 패턴은 상기 절연막 패턴(111)을 통해 상기 제1 기판(11) 외부로 부부적으로 노출되고, 상기 회로 패턴의 노출된 부분을 통해 상기 제1 반도체 칩(15) 및 상기 제2 패키지(20)와 전기적으로 연결될 수 있다.
상기 절연막 패턴(111)은 상기 제1 회로 패턴(113)의 상면 및 상기 제2 회로 패턴(114) 상에 형성될 수 있다. 상기 절연막 패턴(111)은 상기 회로 패턴들(113,114)에 전기적으로 연결 가능하도록 상기 회로 패턴들(113,114)을 부분적으로 노출시키는 개구부를 포함한다. 상기 제1 반도체 칩(15) 및 상기 회로 패턴 들(113,114)을 절연시킨다. 상기 절연막 패턴(111)은 예를 들어, 에폭시 수지를 포함할 수 있다.
상기 제1 회로 패턴(113) 상에는 제1 반도체 칩(15)이 탑재되고, 상기 제1 반도체 칩(15)을 둘러싸도록 몰딩 부재(17)가 형성된다. 예를 들어, 상기 몰딩 부재(17)는 에폭시 수지를 포함할 수 있다. 상기 몰딩 부재()는 상기 제1 반도체 칩(15)을 외부의 충격으로부터 보호하여 파손을 방지한다.
상기 제1 반도체 칩(15)은 상기 제1 회로 패턴(113)을 전기적으로 연결하기 위한 본딩부재가 구비될 수 있다. 본 실시예에서는 상기 본딩부재는 금(Au) 와이어를 포함하는 도전성 와이어(16)를 사용할 수 있다. 또는 상기 본딩부재는 상기 제1 반도체 칩(15)과 상기 제1 회로 패턴(113) 사이에 형성된 도전성 범프 및/또는 도전성 접착부재일 수 있다. 여기서, 상기 본딩부재는 상기 몰딩 부재(17)에 의해 외부의 충격 등으로부터 보호되고, 상기 본딩부재의 위치 및 상기 제1 반도체 칩(15) 및 상기 제1 회로 패턴(113)과의 결합부가 고정될 수 있다.
상기 수용부(14)는 상기 제2 패키지(20)와 결합될 면 상에 형성되며, 상기 수용부(14)는 상기 제2 회로 패턴(114)과 연통되도록 형성될 수 있다. 예를 들어, 상기 수용부(14)는 상기 제1 반도체 칩(15)이 실장된 면과 반대쪽 저면에 형성되고, 상기 제2 회로 패턴(114)과 연결되도록 형성될 수 있다. 상기 수용부(14)는 상기 제1 기판(11) 외부와 연통되는 개구부를 포함하며, 상기 제2 회로 패턴(114)을 관통하여 형성될 수 있다. 한편, 상기 수용부(14)의 형상 및 위치는 이에 한정되는 것은 아니며, 상기 도전성 연결부재(12)를 수용하고, 상기 제1 기판(11)의 회로 패 턴 및 제1 반도체 칩(15)과 전기적으로 연결되는 실질적으로 다양한 형상 및 위치를 가질 수 있을 것이다.
상기 도전성 연결부재(12)는 상기 수용부(14) 내부에 제공된다. 상기 도전성 연결부재(12)는 상기 제1 패키지(10)와 상기 제2 패키지(20)를 물리적으로 결합시키는 것은 물론, 전기적으로 연결시키기 위한 것으로서, 도전입자를 포함하고 소정 크기 이상의 접착성 및 결합력을 갖는다. 특히, 상기 도전성 연결부재(12)는 상기 수용부(14)에 봉입이 용이한 상태의 물질을 사용하는 것이 바람직하다. 예를 들어, 상기 도전성 연결부재(12)는 미세한 분말 형태의 솔더 페이스트(solder paste)일 수 있다. 또는, 상기 도전성 연결부재(12)는 상기 수용부(14) 내부에 봉입하기 용이하도록 소정 크기 이하의 입자로 이루어진 고체 및 분말 상태의 솔더 뿐만 아니라, 크림 상태의 솔더일 수도 있다. 한편, 상기 도전성 연결부재(12)는 납을 포함하지 않는 무연 솔더, 예를 들어, 주석(Sn)이나, 주석(Sn)과 은(Ag), 구리(Cu) 또는 아연(Zn) 등의 합금을 포함할 수 있다.
상기 접착부재(13)는 상기 수용부(14)를 밀봉하고, 상기 도전성 연결부재(12)가 상기 제1 기판(11) 외부로 유출되는 것을 차단할 수 있도록 상기 수용부(14)의 개구부에 제공된다.
상기 접착부재(13)는 상기 수용부(14)를 밀봉하고, 상기 제1 패키지(10)와 상기 제2 패키지(20)를 접착시키도록 제공될 수 있다. 예를 들어, 상기 접착부재(13)는 밀폐성이 양호하며, 접착성을 갖는 양면 접착테이프 등과 같은 고분자 필름일 수 있다. 또한, 상기 제1 패키지(10)와 상기 제2 패키지(20) 사이의 전기적 연결은 상기 도전성 연결부재(12)에 의해 이루어지므로 상기 접착부재(13)를 절연성의 고분자 필름을 포함할 수 있을 것이다. 한편, 상기 접착부재(13)는 전기 전도도가 양호하고, 접착성이 우수한 특성을 갖는 이방성도전필름(anisotropic conductive film)일 수 있다. 또는 상기 접착부재(13)는 도전입자를 포함하는 도전성 접착제를 포함할 수 있다.
상기 제2 패키지(20)는 상기 제1 패키지(10)와 상기 접착부재(13) 및 도전성 연결부재(12)를 매개로 결합된다. 상기 제1 패키지(10)와 상기 제2 패키지(20)는 상기 각 반도체 칩(15,25)이 실장된 면이 서로 반대쪽 방향으로 배치되도록 적층할 수 있다. 또는, 상기 제2 반도체 칩(25)이 상기 제1 기판(11)과 제2 기판(21) 사이에 놓이도록 적층할 수도 있을 것이다.
상기 제2 패키지(20)는 소정의 회로 패턴이 형성된 제2 기판(21)과, 상기 제2 기판(21) 상에 실장된 제2 반도체 칩(25)을 포함한다. 상기 제2 패키지(20)는 상술한 제1 패키지(10)와 실질적으로 동일한 구성요소들을 포함하며, 동일한 구성 요소에 대해서는 동일한 명칭을 부여하고, 중복되는 설명은 생략한다.
상기 제2 기판(21)은 소정의 회로 패턴을 가지는 박형의 인쇄회로기판(PCB)일 수 있으며, 외부로부터의 신호를 입력 또는 외부로 신호를 출력하기 위한 소정의 제1 내지 제3 회로 패턴(124,125)과, 상기 제 1 및 제 2 회로 패턴 상에 형성되는 절연막 패턴(121)을 포함할 수 있다.
상기 제2 기판(21) 상에는 제2 반도체 칩(25)이 탑재되고, 상기 제2 반도체 칩(25)을 봉지하고, 보호하는 몰딩 부재(27)가 상기 제2 반도체 칩(25)을 둘러싸도 록 형성된다. 본 실시예에서는 상기 제2 반도체 칩(25)과 상기 회로 패턴을 금 와이어를 포함하는 도전성 와이어(26)를 통행 전기적으로 연결시키는 와이어 본딩을 사용할 수 있다.
상기 제1 기판(21)의 일면에는 상기 제1 패키지(10)와 상기 제2 패키지(20)를 결합시키기 위한 전극 패드(123)가 형성된다. 상기 전극 패드(123)는 상기 수용부(14)가 형성된 제1 패키지(10)의 제2 회로 패턴(114)과 전기적으로 연결될 수 있도록 상기 수용부(14)에 대응되게 형성될 수 있다. 예를 들어, 도 2에 도시한 바와 같이, 상기 수용부(14)는 상기 제1 기판(11)의 표면이 일부 제거되어 소정 깊이와 단면적을 갖도록 요입되게 형성되고, 상기 전극 패드(123)는 상기 제2 기판(21)의 표면과 동일한 평면 상에 위치되도록 형성될 수 있다. 또한, 상기 접착부재(13)는 상기 수용부(14)의 저면, 즉, 상기 수용부(14)에서 상기 제2 회로 패턴(114)이 노출된 부분에 제공될 수 있다. 이 경우, 상기 패키지들(10,20)을 적층하면, 상기 전극 패드(123)와 상기 수용부(14) 사이에는 소정 간격의 공간이 형성되며, 상기 용융된 도전성 연결부재(12)는 상기 전극 패드(123)와 상기 수용부(14) 사이의 공간으로 유입된다. 상기 도전성 연결부재(12)는 상기 전극 패드(123)와 상기 제2 회로 패턴(114) 및 상기 접착부재(13)에 융착되어 상기 제1 패키지(10)와 상기 제2 패키지(20)를 물리적 및 전기적으로 결합시키게 된다.
한편, 상기 전극 패드(123) 및 수용부(14)의 형상은 이에 한정되는 것은 아니다. 예를 들어, 상기 전극 패드(123)는 상기 제2 기판(21)의 표면보다 돌출되게 형성될 수 있다. 즉, 상기 패키지들(10,20)을 적층하였을 때, 상기 전극 패드(123) 는 상기 수용부(14) 내부로 삽입될 수 있으며, 상기 접착부재(23)에 접착될 수 있다. 이 경우, 상기 제1 패키지(10)와 상기 제2 패키지(20)는 상기 접착부재(13) 및 도전성 연결부재(12)에 의한 접착력이 동시에 작용하게 되므로, 견고하게 접착시킬 수 있다. 또한, 상기 접착부재(13)는 상기 도전성 연결부재(12)를 용융하기 위한 가열 공정 등 반도체 패키지 공정 동안 상기 패키지들(10,20)의 적층 상태가 어긋나는 것을 방지할 수 있다.
상기 전극 패드(123)는 상기 제1 패키지(10)와 상기 제2 패키지(20)를 전기적으로 연결시킬 수 있도록, 상기 제2 반도체 칩(25)과 전기적으로 연결된다. 예를 들어, 상기 전극 패드(123)는 상기 제3 회로 패턴(125)을 통해 상기 제2 회로 패턴(124) 및 제2 반도체 칩(25)에 전기적으로 연결될 수 있다.
여기서, 상기 제1 회로 패턴은 상기 전극 패드(123)일 수 있다. 본 실시예에서는 상기 전극 패드(123)와 상기 제1 회로 패턴이 동일한 구성 요소인 것으로 예시 하였으나, 상기 전극 패드(123)의 형상 및 배치가 이에 한정되는 것은 아니다. 즉, 제1 회로 패턴이 상기 제2 기판(21)의 내부에 형성되고, 상기 제1 회로 패턴 상에 상기 전극 패드(123)를 형성할 수 있으며, 상기 전극 패드(123)는 상기 제1 회로 패턴과 전기적으로 연결되고, 상기 절연막 패턴(121)을 통해 외부로 노출될 수 있다.
상기 절연막 패턴(121)은 상기 전극 패드(123) 및 제2 회로 패턴(124) 상에 형성되며, 상기 전극 패드(123)를 노출시키고, 상기 제2 회로 패턴(124)을 부분적으로 노출시키도록 형성될 수 있다. 예를 들어, 상기 절연막 패턴(121)은 에폭시 수지를 포함할 수 있다.
도 3a와 도 3b는 도 1의 반도체 패키지 제조 방법을 설명하기 위한 요부 단면도들이다. 이하, 도 1 내지 도 3b를 참조하여 반도체 패키지의 제조 방법에 대해 상세하게 설명한다.
도 3a에 도시한 바와 같이, 먼저, 수용부(14)가 형성된 제1 기판(11)을 마련하고, 상기 수용부(14) 내부에 도전성 연결부재(12)를 투입한다. 여기서, 상기 제1 기판(11)은 소정의 회로 패턴이 형성되고 제1 반도체 칩(15)이 탑재된 인쇄회로기판일 수 있다.
상기 수용부(14)는 상기 제1 기판(11)의 회로 패턴과 연결되도록 형성되고, 제2 패키지(20)와 결합될 면에 형성된다. 예를 들어, 상기 수용부(14)는 상기 제1 반도체 칩(15)이 탑재된 면과 반대쪽 면인 저면에 형성되고, 상기 저면을 통해 상기 제1 기판(11) 외부와 연통되는 개구부를 갖도록 형성될 수 있다. 또한, 상기 수용부(14)는 그 내부에서 상기 회로 패턴이 노출될 수 있도록 상기 제1 기판(11)의 표면에서 소정 깊이 요입되어 형성될 수 있다.
상기 도전성 연결부재(12)는 솔더 페이스트일 수 있다. 예를 들어, 상기 도전성 연결부재(12)는 주석(Sn)과 은(Ag) 및 구리(Cu)의 합금을 포함할 수 있다.
상기 도전성 연결부재(12)가 유출되지 않도록 상기 수용부(14)를 접착부재(13)로 밀봉한다. 여기서, 상기 접착부재(13)는 소정 크기 이상의 접착성을 갖는 고분자 필름을 포함하며, 절연체 또는 부도체의 고분자 접착테이프이거나 도전성의 이방성도전필름일 수 있다.
다음으로, 상기 제1 패키지(10)와 제2 패키지(20)를 상기 접착부재(13)와 상기 도전성 연결부재(12)를 매개로 결합시킴으로써 적층형 반도체 패키지를 형성할 수 있다.
상기 제2 패키지(20)는 상기 수용부(14)에 결합되는 전극 패드(123)를 포함하며, 예를 들어, 상기 전극 패드(123)는 상기 수용부(14) 내부로 삽입될 수 있도록 형성될 수 있다. 여기서, 상기 전극 패드(123)는 상기 수용부(14) 내부에 제공된 접착부재(13)에 밀착될 수 있다. 또는, 상기 전극 패드(123)와 상기 제2 기판(21)의 표면은 동일한 평면 상에 위치하도록 형성될 수 있을 것이다. 여기서, 상기 패키지들(10,20)을 적층하면 상기 전극 패드(123)와 상기 수용부(14) 및 상기 접착부재(13) 사이에 소정 크기의 공간이 형성될 수 있다.
도 3b에 도시한 바와 같이, 상기 수용부(14)에 상기 전극 패드(123)가 결합되도록 상기 제1 패키지(1)와 상기 제2 패키지(20)를 적층한다. 상기 적층된 패키지들(10,20)을 상기 도전성 연결부재(12)가 용융되는 온도까지 가열함으로써, 도 2에 도시한 바와 같이, 상기 도전성 연결부재(12)에 의해 상기 제1 패키지(10)와 상기 제2 패키지(20)가 결합된다.
상세하게는, 상기 도전성 연결부재(12)를 용융시키면 상기 도전성 연결부재(12)는 상기 접착부재(13)를 통해 유출이 가능하게 되고, 상기 수용부(14)와 상기 전극 패드(123) 사이로 유입되어 상기 수용부(14) 및 전극 패드(123)에 융착되면서 상기 패키지들(10,20)이 결합된다.
여기서, 상기 패키지들(10,20)을 적층하기 전에 상기 접착부재(13)에 상기 도전성 연결부재(12)를 유출시키기 위한 유출홀을 먼저 형성할 수 있다. 즉, 상기 적층된 패키지들(10,20)을 가열하면, 상기 용융된 도전성 연결부재(12)가 상기 접착부재(13)에 형성된 유출홀을 통해 유출될 수 있다. 여기서, 상기 접착부재(13)의 유출홀은 상기 용융 상태의 도전성 연결부재(12)를 유출시킬 수 있는 크기로 형성되면 충분할 것이다. 또한, 상기 접착부재(13)는 상기 유출홀을 용이하게 형성할 수 있도록 충분히 얇은 두께를 가질 수 있다.
한편, 상기 접착부재(13)에 유출홀을 형성하지 않더라도, 상기 적층된 패키지들(10,20)을 가열하면 상기 접착부재(13) 역시 녹으면서 상기 도전성 연결부재(12)를 유출시키도록 형성할 수 있다. 여기서, 상기 접착부재(13)는 상기 도전성 연결부재(12)의 용융온도보다 적어도 같거나 낮은 용융점을 갖는 재질로 형성될 수 있을 것이다. 또한, 상기 접착부재(13)는 용융 상태에서 상기 용융된 도전성 연결부재(12)와 화학반응이 발생하지 않는 재질로 형성될 수 있을 것이다.
한편, 상기 전극 패드(123) 및 상기 수용부(14) 주변의 절연막 패턴(111,121)은 용융된 상태의 상기 도전성 연결부재(12)가 원하지 않는 영역으로 유입되는 것을 방지하는 솔더 마스크의 역할도 할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따른 반도체 패키지용 인쇄회로기판 및 이를 갖는 반도체 패키지는 기판 내부에 도전성 연결부재가 삽입되어 있어서, 솔더볼 등으로 결합시킬 때에 비해 반도체 패키지의 적층 높이를 효과적으로 감소시킬 수 있다. 또한, 박형의 반도체 패키지를 제조할 수 있으며, 다수의 반 도체 패키지를 효과적으로 적층할 수 있다.
또한, 반도체 패키지 및 반도체 장치의 생산에 있어서, 작업효율 및 생산성을 향상시킨다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 내부에 수용부를 갖는 제1 기판;
    상기 수용부 내부에 제공된 도전성 연결부재;
    상기 수용부에 제공되고, 상기 수용부를 밀봉시키는 접착부재; 및
    상기 접착부재를 매개로 상기 제1 기판에 접합되고, 상기 도전성 연결부재를 매개로 상기 제1 기판에 전기적으로 연결된 제2 기판을 포함하는 반도체 패키지용 인쇄회로기판.
  2. 제 1 항에 있어서, 상기 도전성 연결부재는 솔더 페이스트를 포함하는 것을 특징으로 하는 반도체 패키지용 인쇄회로기판.
  3. 제 1 항에 있어서, 상기 접착부재는 접착성을 갖는 고분자 필름을 포함하는 것을 특징으로 하는 반도체 패키지용 인쇄회로기판.
  4. 제 1 항에 있어서, 상기 접착부재는 이방성도전필름(anisotropic conductive film)을 포함하는 것을 특징으로 하는 반도체 패키지용 인쇄회로기판.
  5. 제1 기판 내부에 수용부를 형성하는 단계;
    상기 수용부 내에 도전성 연결부재를 투입하는 단계; 및
    상기 도전성 연결부재가 유출되지 않도록 상기 수용부를 접착부재로 밀봉하는 단계를 포함하는 반도체 패키지용 인쇄회로기판 제조 방법.
  6. 제 5 항에 있어서, 상기 제1 기판에 상기 수용부를 통해 노출되는 회로 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지용 인쇄회로기판 제조 방법.
  7. 제 6 항에 있어서, 상기 수용부는 상기 제1 기판의 일면을 관통하도록 형성되는 것을 특징으로 하는 반도체 패키지용 인쇄회로기판 제조 방법.
  8. 내부에 수용부를 갖는 제1 기판;
    상기 수용부 내부에 제공된 도전성 연결부재;
    상기 수용부에 제공되고, 상기 수용부를 밀봉시키는 접착부재;
    상기 접착부재를 매개로 상기 제1 기판에 접합되고, 상기 도전성 연결부재를 매개로 상기 제1 기판에 전기적으로 연결된 제2 기판; 및
    상기 제1 기판 및/또는 제2 기판 상에 실장되는 반도체 칩을 포함하는 반도체 패키지.
  9. 제 8 항에 있어서, 상기 반도체칩과 상기 반도체 칩이 실장된 각 기판을 전기적으로 연결시키기 위한 제2 연결부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서, 상기 제2 연결부재는 도전성 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 8 항에 있어서, 상기 제1 기판에는 회로 패턴이 형성되어 있고, 상기 회로 패턴은 상기 수용부를 통해서 상기 도전성 연결부재에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  12. 제1 기판 상에 반도체 칩을 실장하는 단계;
    상기 반도체 칩과 상기 제1 기판을 전기적으로 연결시키는 단계;
    상기 제1 기판 내부에 수용부를 형성하는 단계;
    상기 수용부 내에 도전성 연결부재를 투입하는 단계;
    상기 도전성 연결부재가 유출되지 않도록 상기 수용부를 접착부재로 밀봉하는 단계;
    상기 접착부재를 통해 상기 도전성 연결부재를 유출시키는 단계; 및
    상기 접착부재를 매개로 상기 제1 기판과 제2 기판을 접합시키고, 열을 가하여 결합시키는 단계를 포함하는 반도체 패키지 제조 방법.
  13. 제 12 항에 있어서, 상기 도전성 연결부재를 유출시키는 단계는 상기 접착부 재에 유출홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  14. 제 12 항에 있어서, 상기 도전성 연결부재를 유출시키는 단계는, 상기 제1 기판과 상기 제2 기판을 결합시키는 단계와 동시에 수행되는 것을 특징으로 하는 반도체 패키지 제조 방법.
KR1020060123154A 2006-12-06 2006-12-06 인쇄회로기판 및 그 제조 방법, 상기 인쇄회로기판을 갖는반도체 패키지 및 그 제조 방법 KR20080051658A (ko)

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* Cited by examiner, † Cited by third party
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KR101123799B1 (ko) * 2009-10-13 2012-03-12 주식회사 하이닉스반도체 반도체 패키지 및 그 제조방법
US8143709B2 (en) 2008-10-15 2012-03-27 Samsung Electronics Co., Ltd Semiconductor package having solder ball which has double connection structure
WO2023075652A1 (en) * 2021-10-28 2023-05-04 Telefonaktiebolaget Lm Ericsson (Publ) A method of producing a printed circuit board, and a printed circuit board

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