KR20080050080A - Thin film transistor of liquid crystal display device and method for fabricating the same - Google Patents

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Abstract

A thin film transistor of an LCD(Liquid Crystal Display) and a method for manufacturing the thin film transistor are provided to form a channel metal layer pattern on a channel region such that electrons move through the channel metal layer pattern to improve the response speed of the thin film transistor. A thin film transistor includes a semiconductor layer, a channel metal layer pattern(107a), a gate insulating layer(109), and a gate electrode(111a). The semiconductor layer is formed on a substrate(101) and includes a channel region(105c) and source/drain regions(105a,105b) formed apart from each other having the channel region between them. The channel metal layer pattern is formed on the channel region of the semiconductor layer. The gate insulating layer is formed on the semiconductor layer including the channel metal layer pattern. The gate electrode is formed on the gate insulating layer.

Description

액정표시소자의 박막트랜지스터 및 그 제조방법{THIN FILM TRANSISTOR OF LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}Thin film transistor of liquid crystal display device and manufacturing method thereof {THIN FILM TRANSISTOR OF LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}

도 1은 종래기술에 따른 액정표시소자의 박막트랜지스터 구조의 단면도.1 is a cross-sectional view of a thin film transistor structure of a liquid crystal display device according to the prior art.

도 2는 종래기술에 따른 액정표시소자의 박막트랜지스터의 구조의 단면도로서, 채널영역에서의 전류 흐름을 설명하기 위한 확대단면도.2 is a cross-sectional view of a structure of a thin film transistor of a liquid crystal display device according to the prior art, and an enlarged cross-sectional view for explaining the current flow in the channel region.

도 3은 종래기술에 따른 액정표시소자의 박막트랜지스터의 반도체층의 p-Si 결정화후의 SEM 사진.3 is a SEM photograph after p-Si crystallization of a semiconductor layer of a thin film transistor of a liquid crystal display device according to the prior art.

도 4는 본 발명에 따른 액정표시소자의 박막트랜지스터 구조의 단면도.4 is a cross-sectional view of a thin film transistor structure of a liquid crystal display device according to the present invention;

도 5a는 본 발명에 따른 액정표시소자의 박막트랜지스터의 구조의 단면도로서, 채널영역에서의 전류 흐름을 설명하기 위한 확대단면도.FIG. 5A is a cross-sectional view of a structure of a thin film transistor of a liquid crystal display according to the present invention, and is an enlarged cross-sectional view for explaining current flow in a channel region. FIG.

도 5b는 본 발명에 따른 액정표시소자의 박막트랜지스터의 구조의 단면도로서, 채널영역에서의 전류가 흐르지 않음을 설명하기 위한 확대단면도.5B is a cross-sectional view of a structure of a thin film transistor of a liquid crystal display device according to the present invention, in which an electric current does not flow in a channel region.

도 6a 내지 도 6k는 본 발명에 따른 액정표시소자의 박막트랜지스터 제조공정 단면도.6A to 6K are cross-sectional views of a thin film transistor manufacturing process of a liquid crystal display device according to the present invention;

- 도면의 주요부분에 대한 부호설명 --Code description of main parts of drawing-

101 : 기판 103 : 버퍼층101 substrate 103 buffer layer

105 : 결정화실리콘층 105a : 소스영역105: crystallized silicon layer 105a: source region

105b : 드레인영역 105c : 채널영역105b: drain region 105c: channel region

107 : 금속층 107a : 채널금속층패턴107: metal layer 107a: channel metal layer pattern

109 : 게이트절연막 111a : 게이트전극109: gate insulating film 111a: gate electrode

113 : 제1 층간절연막 113a : 제1 콘택홀113: first interlayer insulating film 113a: first contact hole

113b : 제2 콘택홀 115a : 소스전극113b: second contact hole 115a: source electrode

115b : 드레인전극 117 : 제2 층간절연막115b: drain electrode 117: second interlayer insulating film

117a : 제3 콘택홀 119 : 화소전극117a: third contact hole 119: pixel electrode

본 발명은 액정표시소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 박막트랜지스터 구조를 변경하여 소자의 응답속도를 향상시킬 수 있는 액정표시소자의 박막트랜지스터 및 그 제조방법에 관한 것이다.The present invention relates to a liquid crystal display device and a method for manufacturing the same, and more particularly, to a thin film transistor and a method of manufacturing the liquid crystal display device that can improve the response speed of the device by changing the structure of the thin film transistor.

정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 증가하고 있으며, 이에 부응하여 근래에는 액정표시장치(LCD; Liquid Crystal Display), PDP(Plasma Display Panel), ELD (Electro Luminescent Display), VFD (Vacuum Fluorescent Display) 등 여러가지 평판표시장치가 연구되어 왔다.As the information society develops, the demand for display devices is increasing in various forms. In recent years, liquid crystal display (LCD), plasma display panel (PDP), electro luminescent display (ELD), and VFD have been developed. Various flat panel display devices such as (Vacuum Fluorescent Display) have been studied.

그중에서, 현재 화질이 우수하고 경량, 박형, 저소비 전력을 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있다.Among them, LCDs are currently being used most frequently, replacing CRTs (Cathode Ray Tubes) for mobile image display devices because of their excellent image quality, light weight, thinness, and low power consumption.

노트북컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비젼 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.In addition to the mobile use such as a monitor of a notebook computer, it is being developed in various ways such as a TV and a computer monitor for receiving and displaying broadcast signals.

이와 같은 액정표시장치는 화상을 표시하는 액정패널과 상기 액정패널에 구동신호를 인가하기 위한 구동부로 크게 구분되어진다.Such a liquid crystal display is largely divided into a liquid crystal panel displaying an image and a driving unit for applying a driving signal to the liquid crystal panel.

상기 액정패널은 일정 공간을 갖고 합착된 제1, 제2 유리기판과, 상기 제1, 제2 유리기판사이에 주입된 액정층으로 구성된다.The liquid crystal panel includes first and second glass substrates bonded to each other with a predetermined space, and a liquid crystal layer injected between the first and second glass substrates.

여기서, 상기 제1 유리기판(TFT 어레이기판)에는, 일정간격을 갖고 일방향으로 배열되는 복수개의 게이트라인과, 상기 각 게이트라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터라인과, 상기 각 게이트라인과 데이터라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소전극과, 상기 게이트라인의 신호에 의해 스위칭되어 상기 데이터라인의 신호를 상기 각 화소전극에 전달하는 복수개의 박막트랜지스터가 형성되어 있다.The first glass substrate (TFT array substrate) may include a plurality of gate lines arranged in one direction at a predetermined interval, a plurality of data lines arranged at regular intervals in a direction perpendicular to the gate lines, A plurality of pixel electrodes formed in a matrix form in each pixel region defined by crossing gate lines and data lines, and a plurality of thin films that are switched by signals of the gate lines to transfer signals of the data lines to the pixel electrodes The transistor is formed.

또한, 제2 유리기판(칼라필터기판)에는, 상기 화소영역을 제외한 부분의 빛을 차단하기 위한 블랙매트릭스층과, 칼라 색상을 표현하기 위한 R, G, B 칼라필터층과 화상을 구현하기 위한 공통전극이 형성되어 있다. 이때, 상기 공통전극은 액정표시소자의 구현 방식에 따라 제1유리기판에 형성할 수도 있다.In addition, the second glass substrate (color filter substrate) includes a black matrix layer for blocking light in portions other than the pixel region, an R, G, and B color filter layers for expressing color colors, and a common image for implementing images. An electrode is formed. In this case, the common electrode may be formed on the first glass substrate according to the implementation manner of the liquid crystal display device.

이와 같은 상기 제1, 제2 유리기판은 스페이서에 의해 일정공간을 갖고 액정주입구를 갖는 실(seal)재에 의해 합착되어 상기 두 기판사이에 액정이 주입된다.The first and second glass substrates are bonded by a seal material having a predetermined space by a spacer and having a liquid crystal inlet, and the liquid crystal is injected between the two substrates.

상기와 같이 구성되는 일반적인 액정표시소자에 있어서, 상기 박막트랜지스터의 채널이 형성되는 반도체층은 그 성분이 비정질 실리콘인가 폴리실리콘인가에 따라 박막트랜지스터의 구조 및 그 제조방법이 달라진다.In the general liquid crystal display device configured as described above, the structure of the thin film transistor and its manufacturing method vary depending on whether the semiconductor layer in which the channel of the thin film transistor is formed is amorphous silicon or polysilicon.

최근에는 AMLCD(active matrix liquid crystal display device) 및 AMOLED(active matrix organic light emiting diode) 등의 디스플레이장치의 구동소자로서 저온 폴리실리콘 박막트랜지스터의 수요가 커지고 있다.Recently, the demand for low-temperature polysilicon thin film transistors as driving elements of display devices, such as active matrix liquid crystal display device (AMLCD) and active matrix organic light emitting diode (AMOLED), is increasing.

디스플레이장치를 구동하는 스위칭소자로는 박막트랜지스터(Thin Film Transistor, TFT)가 주로 사용되는데, 상기 박막트랜지스터의 액티브층으로는 비정질실리콘을 주로 사용한다.A thin film transistor (TFT) is mainly used as a switching device for driving a display device, and amorphous silicon is mainly used as an active layer of the thin film transistor.

특히, 전계에 따라 일정한 방향으로 배열되는 액정을 디스플레이장치의 구성요소로 사용하는 액정표시장치는 스위칭 소자로 박막트랜지스터가 채용되는데, 오늘날에는 고속의 응답속도 및 저소비전력을 구현하기 위해 박막트랜지스터의 액티브층으로 폴리실리콘을 사용하는 연구가 활발히 진행되고 있다.In particular, a liquid crystal display device using liquid crystals arranged in a certain direction according to an electric field as a component of a display device is employed as a switching element. Today, a thin film transistor is used as a switching element to realize high response speed and low power consumption. Research into using polysilicon as a layer is being actively conducted.

폴리실리콘을 채널로 사용하는 액정표시소자를 제조하는 공정은 통상 비정질의 실리콘을 유리 등의 기판상에 플라즈마 화학기상증착방법(PECVD)방법에 의해 형성하고 증착된 상기 비정질 실리콘을 결정화하는 공정으로 진행된다.The process of manufacturing a liquid crystal display device using polysilicon as a channel usually proceeds to a process of forming amorphous silicon on a substrate such as glass by a plasma chemical vapor deposition method (PECVD) and crystallizing the deposited amorphous silicon. do.

상기와 같은 폴리실리콘을 채널로 사용하는 종래기술에 따른 액정표시소자의 박막트랜지스터 구조에 대해 도 1을 참조하여 설명하면 다음과 같다.Referring to FIG. 1, a thin film transistor structure of a liquid crystal display device according to the related art using polysilicon as the channel is described below.

도 1은 종래기술에 따른 액정표시소자를 구성하는 박막트랜지스터의 단면도이다.1 is a cross-sectional view of a thin film transistor constituting a liquid crystal display device according to the prior art.

도 2는 종래기술에 따른 액정표시소자의 박막트랜지스터의 구조의 단면도로서, 채널영역에서의 전류 흐름을 설명하기 위한 확대단면도이다.FIG. 2 is a cross-sectional view of a structure of a thin film transistor of a liquid crystal display device according to the related art, and is an enlarged cross-sectional view for describing current flow in a channel region.

도 3은 종래기술에 따른 액정표시소자의 박막트랜지스터의 반도체층의 p-Si 결정화후의 SEM 사진이다.3 is a SEM photograph after p-Si crystallization of a semiconductor layer of a thin film transistor of a conventional liquid crystal display device.

도 1을 참조하면, 종래기술에 따른 액정표시소자의 박막트랜지스터 구조는, 기판(11)상에 형성된 버퍼층(13)과, 상기 버퍼층(13)상에 형성되고 채널영역을 두고 서로 이격된 소스영역(15a)과 드레인영역(15b)으로 구성된 액티브층과, 상기 액티브층을 포함한 버퍼층(13)상에 형성된 게이트절연막(17)과, 상기 게이트절연막(17)상에 형성되고 상기 액티브층의 채널영역과 오버랩되는 게이트전극(19)과, 상기 게이트전극(19)과 게이트절연막(17)상에 형성되고 상기 소스영역(15a)과 드레인영역(15b)을 노출시키는 제1, 제2 콘택홀이 구비된 제1층간절연막(21)과, 상기 제1층간절연막(21)상에 형성되고 상기 제1, 2 콘택홀을 통해 상기 소스영역 (15a)과 드레인영역(15b)과 각각 전기적으로 접속하는 소스전극(23a) 및 드레인전극(23b)을 포함하여 구성된다.Referring to FIG. 1, a thin film transistor structure of a liquid crystal display according to the related art includes a buffer layer 13 formed on a substrate 11 and a source region formed on the buffer layer 13 and spaced apart from each other with a channel region. An active layer composed of the active layer 15a and the drain region 15b, a gate insulating film 17 formed on the buffer layer 13 including the active layer, and a channel region of the active layer formed on the gate insulating film 17; A gate electrode 19 overlapping the gate electrode 19 and first and second contact holes formed on the gate electrode 19 and the gate insulating layer 17 to expose the source region 15a and the drain region 15b. A source formed on the first interlayer insulating film 21 and the first interlayer insulating film 21 and electrically connected to the source region 15a and the drain region 15b through the first and second contact holes, respectively. It comprises an electrode 23a and a drain electrode 23b.

여기서, 상기 소스전극(23a) 및 드레인전극(23b)을 포함한 제1층간절연막 (21)상에는 상기 드레인전극(23b)을 노출시키는 제3콘택홀을 구비한 제2층간절연막 (25)이 형성되어 있다.Here, a second interlayer insulating film 25 having a third contact hole exposing the drain electrode 23b is formed on the first interlayer insulating film 21 including the source electrode 23a and the drain electrode 23b. have.

또한, 상기 제2층간절연막(25)상에는 상기 제3콘택홀을 통해 상기 드레인전극(23b)와 전기적으로 접속되는 화소전극(27)이 형성되어 있다.In addition, a pixel electrode 27 is formed on the second interlayer insulating layer 25 to be electrically connected to the drain electrode 23b through the third contact hole.

도 2를 참조하면, 상기와 같이 구성되는 종래기술에 따른 액정표시소자의 박막트랜지스터에 있어서, 게이트전극(19)에 바이어스(-)전압이 걸리면 반도체층의 채널영역(25c) 표면에 홀 (hole)로 이루어진 채널(channel)이 형성되며, 소스/드레 인전극(23a)(23b)에 바이어스전압을 인가하면 이 채널을 통해 홀(hole)이 이동하여 전류가 흐르게 된다. Referring to FIG. 2, in the thin film transistor of the conventional liquid crystal display device configured as described above, when a bias (−) voltage is applied to the gate electrode 19, a hole is formed on the surface of the channel region 25c of the semiconductor layer. Channel is formed, and when a bias voltage is applied to the source / drain electrodes 23a and 23b, a hole moves through the channel to flow a current.

또한, 도 3을 참조하면, 결정화후 발생하는 돌기(protrusion)나, 그레인 바운더리(grain boundary)는 높은 에너지 밴드 갭(energy band gap)을 갖고 있기 때문에 채널을 형성한뒤 홀(hole)이 이동할때 방해하는 요소가 된다.In addition, referring to FIG. 3, since a protrusion or grain boundary generated after crystallization has a high energy band gap, when a hole is moved after forming a channel, It becomes a distraction.

상기한 바와 같이, 종래기술에 따른 액정표시소자의 박막트랜지스터 및 그 제조방법에 있어서는 다음과 같은 문제점이 있다.As described above, the thin film transistor and the method of manufacturing the same according to the prior art have the following problems.

본 발명에 따른 액정표시소자의 박막트랜지스터 및 그 제조방법은, MOS TFT 구조상 비정질실리콘층(a-Si)를 폴리실리콘(p-Si)으로 결정화할때 결정화 진행중에 생성되는 그레인 바운더리(grain boundary) 또는 돌기부(protrusion)에 의해 이동도(mobility)가 낮아진다. According to the present invention, a thin film transistor and a method of manufacturing the same according to the present invention have a grain boundary generated during crystallization when an amorphous silicon layer (a-Si) is crystallized from polysilicon (p-Si) in a MOS TFT structure. Alternatively, the mobility is lowered by the protrusion.

특히, 결정화 과정중에 생성하는 돌기(protrusion)나, 그레인 바운더리 (grain boundary)는 높은 에너지 밴드 갭(energy band gap)을 갖고 있기 때문에 채널을 형성한뒤 홀(hole)이 이동할때 방해하는 요소가 된다. 즉, 홀(hole)들이 높은 에너지 밴드갭을 쉽게 뛰어 넘을 수 없기 때문에 그만큼 홀들이 이동도가 낮아지게 되므로써 소자의 특성에 안 좋은 영향을 미친다. In particular, protrusions or grain boundaries that are generated during the crystallization process have high energy band gaps, which can interfere with the movement of holes after the channel is formed. . That is, since the holes cannot easily exceed the high energy bandgap, the holes have a low mobility, thus adversely affecting the device characteristics.

이러한 홀들의 이동도에 안좋은 영향을 주는 그레인 바운더리 수가 적을수록 전하의 이동도는 증가하게 된다.As the number of grain boundaries adversely affects the mobility of the holes, the mobility of charge increases.

하지만, 폴리실리콘 박막트랜지스터 구조에 있어서 그레인바운더리 수를 줄이는 데는 한계가 있다.However, there is a limit in reducing the number of grain boundaries in the polysilicon thin film transistor structure.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 박막트랜지스터 구조를 변경하여 소자의 응답속도를 극대화시킬 수 있는 액정표시소자의 박막트랜지스터 및 그 제조방법을 제공함에 있다.Accordingly, the present invention has been made to solve the problems of the prior art, an object of the present invention is to provide a thin film transistor and a method of manufacturing the liquid crystal display device that can maximize the response speed of the device by changing the thin film transistor structure. Is in.

또한, 본 발명의 다른 목적은 결정화 과정중에 생기는 돌기(protrusion) 또는 그레인 바운더리(grain boundary)의 영향을 최소화시킬 수 있는 액정표시소자의 박막트랜지스터 및 그 제조방법을 제공함에 있다.Another object of the present invention is to provide a thin film transistor of a liquid crystal display device and a method of manufacturing the same, which can minimize the influence of protrusion or grain boundary generated during the crystallization process.

그리고, 본 발명의 또다른 목적은 비정질실리콘을 이용한 박막트랜지스터에 도 적용가능한 액정표시소자의 박막트랜지스터 및 그 제조방법을 제공함에 있다.Another object of the present invention is to provide a thin film transistor of a liquid crystal display device and a method of manufacturing the same, which can be applied to a thin film transistor using amorphous silicon.

상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터는, 기판상에 형성되고, 채널영역과 상기 채널영역을 기준으로 이격된 소스/드레인영역이 구비된 반도체층; 상기 반도체층의 채널영역상에 형성된 채널금속층패턴; 상기 채널금속층패턴을 포함한 반도체층상에 형성된 게이트절연막; 및 상기 게이트절연막상에 형성된 게이트전극;을 포함하여 구성되는 것을 특징으로한다. According to an aspect of the present invention, a thin film transistor includes: a semiconductor layer formed on a substrate and having a source region and a drain region separated from each other based on the channel region; A channel metal layer pattern formed on the channel region of the semiconductor layer; A gate insulating film formed on the semiconductor layer including the channel metal layer pattern; And a gate electrode formed on the gate insulating film.

상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터는, 기판상에 형성되고, 채널영역과 상기 채널영역을 기준으로 이격된 소스/드레인영역이 구비된 결정화 실리콘층; 상기 결정화 실리콘층의 채널영역상에 형성된 채널금속층패턴; 상기 채널금속층패턴을 포함한 결정화 실리콘층상에 형성된 게이트절연막; 및 상기 게이트절연막상에 형성된 게이트전극;을 포함하여 구성되는 것을 특징으로한다.According to an aspect of the present invention, a thin film transistor includes: a crystallized silicon layer formed on a substrate and provided with a channel region and a source / drain region spaced apart from the channel region; A channel metal layer pattern formed on the channel region of the crystallized silicon layer; A gate insulating film formed on the crystallized silicon layer including the channel metal layer pattern; And a gate electrode formed on the gate insulating film.

상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터 제조방법은, 기판상에 반도체층을 형성하는 단계; 상기 반도체층상에 채널금속층패턴을 형성하는 단계; 상기 채널금속층패턴을 포함한 기판상에 게이트전극을 형성하는 단계; 및 상기 게이트전극을 마스크로 상기 반도체층에 불순물을 주입하여 소스영역과 드레인영역을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 한다. A thin film transistor manufacturing method according to the present invention for achieving the above object comprises the steps of forming a semiconductor layer on a substrate; Forming a channel metal layer pattern on the semiconductor layer; Forming a gate electrode on the substrate including the channel metal layer pattern; And forming a source region and a drain region by implanting impurities into the semiconductor layer using the gate electrode as a mask.

상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터 제조방법은, 기판상에 결정화 실리콘층을 형성하는 단계; 상기 결정화 실리콘층상에 채널금속층패턴을 형성하는 단계; 상기 채널금속층패턴을 포함한 기판상에 게이트전극을 형성하는 단계; 및 상기 게이트전극을 마스크로 상기 결정화 실리콘층에 불순물을 주입하여 소스영역과 드레인영역을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 한다.A thin film transistor manufacturing method according to the present invention for achieving the above object comprises the steps of forming a crystallized silicon layer on a substrate; Forming a channel metal layer pattern on the crystallized silicon layer; Forming a gate electrode on the substrate including the channel metal layer pattern; And forming a source region and a drain region by implanting impurities into the crystallized silicon layer using the gate electrode as a mask.

이하, 본 발명에 따른 액정표시소자의 박막트랜지스터 및 그 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a thin film transistor and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 액정표시소자의 박막트랜지스터 구조의 단면도이다.4 is a cross-sectional view of a thin film transistor structure of a liquid crystal display device according to the present invention.

도 4를 참조하면, 본 발명에 따른 박막트랜지스터를 구성하는 기판(101)상에는 버퍼층(103)이 형성되어 있으며, 상기 버퍼층(103)상에는 채널영역(105c)을 두고 서로 이격된 소스영역(105a)과 드레인영역(105b)으로 구성된 반도체층(105)이 형성되어 있다. Referring to FIG. 4, a buffer layer 103 is formed on a substrate 101 constituting a thin film transistor according to the present invention, and a source region 105a spaced apart from each other with a channel region 105c formed on the buffer layer 103. The semiconductor layer 105 composed of the drain region 105b is formed.

이때, 상기 반도체층(105)으로는 폴리실리콘(p-Si) 또는 비정질실리콘(a-Si) 이 사용된다. In this case, polysilicon (p-Si) or amorphous silicon (a-Si) is used as the semiconductor layer 105.

따라서, 본 발명에서는 폴리실리콘(p-Si)을 반도체층으로 이용한 경우에 대해 설명하기로 한다.Therefore, in the present invention, a case in which polysilicon (p-Si) is used as the semiconductor layer will be described.

또한, 상기 반도체층(105)의 채널영역(105c)상에는 채널역할을 하는 채널금속층패턴(107a)이 형성되어 있다. In addition, a channel metal layer pattern 107a serving as a channel is formed on the channel region 105c of the semiconductor layer 105.

이때, 상기 채널금속층패턴(107a)은 상기 소스영역(105a) 및 드레인영역(105b)과는 일정간격만큼 이격되어 있다. 상기 채널금속층패턴(107a)의 폭은 상기 채널영역(105c)의 폭보다 좁게 형성된다.In this case, the channel metal layer pattern 107a is spaced apart from the source region 105a and the drain region 105b by a predetermined interval. The width of the channel metal layer pattern 107a is formed to be smaller than the width of the channel region 105c.

이때, 전자들은 채널영역(105c)이 아닌 채널금속층패턴(107a)을 통해 이동하게 된다. 따라서, 상기 채널금속층패턴(107a)은 박막트랜지스터의 채널로 사용된다. At this time, the electrons move through the channel metal layer pattern 107a rather than the channel region 105c. Therefore, the channel metal layer pattern 107a is used as a channel of the thin film transistor.

그리고, 상기 채널금속층패턴(107a)을 포함한 반도체층(105) 및 버퍼층(103)상에는 게이트절연막(109)이 형성되어 있다.A gate insulating film 109 is formed on the semiconductor layer 105 and the buffer layer 103 including the channel metal layer pattern 107a.

상기 게이트절연막(109)상에는 상기 채널영역(105c) 및 채널금속층패턴(107a)과 오버랩되는 게이트전극(111a)이 형성되어 있다.A gate electrode 111a overlapping the channel region 105c and the channel metal layer pattern 107a is formed on the gate insulating layer 109.

상기 게이트전극(111a)을 포함한 게이트절연막(109)상에는 제1층간절연막(115)이 형성되어 있으며, 상기 제1층간절연막(115)에는 상기 소스영역(105a)과 드레인영역(105b)을 노출시키는 제1, 2 콘택홀(미도시, 도 6f의 113a, 113b)이 형성되어 있다.A first interlayer insulating film 115 is formed on the gate insulating film 109 including the gate electrode 111a. The first interlayer insulating film 115 exposes the source region 105a and the drain region 105b. First and second contact holes (not shown, 113a and 113b in FIG. 6F) are formed.

상기 제1 층간절연막(115)상에는 상기 제1, 2 콘택홀(미도시, 도 6f의 113a, 113b)을 통해 상기 소스영역(105a) 및 드레인영역(105b)과 전기적으로 접속되는 소스전극(115a)과 드레인전극(115b)이 형성되어 있다.The source electrode 115a is electrically connected to the source region 105a and the drain region 105b through the first and second contact holes (not shown, 113a and 113b of FIG. 6F) on the first interlayer insulating layer 115. ) And the drain electrode 115b are formed.

상기 제1층간절연막(115)상에는 제2층간절연막(117)이 형성되어 있으며, 상기 제2층간절연막(117)상에는 상기 드레인전극(117b)과 전기적으로 접속되는 제3콘택홀(미도시, 도 6i의 117a)이 형성되어 있다.A second interlayer insulating film 117 is formed on the first interlayer insulating film 115, and a third contact hole (not shown) is electrically connected to the drain electrode 117b on the second interlayer insulating film 117. 117a of 6i is formed.

또한, 상기 제2 층간절연막(117)상에는 상기 제3콘택홀(미도시, 도 6i의 117a)을 통해 상기 드레인전극(117b)과 전기적으로 접속되는 화소전극(119)이 형성되어 있다.In addition, a pixel electrode 119 is formed on the second interlayer insulating layer 117 to be electrically connected to the drain electrode 117b through the third contact hole (not shown, 117a of FIG. 6I).

한편, 도면에는 도시하지 않았지만, 상기와 같이 구성되는 박막트랜지스터부가 형성된 기판(101)상에는 액정표시소자를 형성하기 위해 칼라필터기판(미도시)이 일정간격을 두고 합착된다.On the other hand, although not shown in the drawings, a color filter substrate (not shown) is bonded to the substrate 101 to form a liquid crystal display device on the substrate 101 is formed as described above.

여기서, 상기 칼라필터기판(미도시)상에는 블랙매트릭스와 칼라필터층이 형성되어 있다.Here, a black matrix and a color filter layer are formed on the color filter substrate (not shown).

그리고, 상기 기판(101)과 칼라필터기판(미도시)사이에는 액정층(미도시)이 형성되어 있다.A liquid crystal layer (not shown) is formed between the substrate 101 and the color filter substrate (not shown).

한편, 상기와 같이 구성되는 본 발명에 따른 액정표시소자의 박막트랜지스터의 바이어스 전압 인가에 의한 전류 흐름에 대해 도 5a 및 도 5b를 참조하여 설명하면 다음과 같다.On the other hand, the current flow by applying the bias voltage of the thin film transistor of the liquid crystal display according to the present invention configured as described above with reference to Figures 5a and 5b as follows.

도 5a는 본 발명에 따른 액정표시소자의 박막트랜지스터의 구조의 단면도로서, 채널영역에서의 전류 흐름을 설명하기 위한 확대단면도이다.5A is a cross-sectional view of a structure of a thin film transistor of a liquid crystal display according to the present invention, and is an enlarged cross-sectional view for explaining current flow in a channel region.

도 5b는 본 발명에 따른 액정표시소자의 박막트랜지스터의 구조의 단면도로서, 채널영역에서의 전류가 흐르지 않음을 설명하기 위한 확대단면도이다.5B is a cross-sectional view of the structure of the thin film transistor of the liquid crystal display according to the present invention, and is an enlarged cross-sectional view for explaining that no current flows in the channel region.

도 5a를 참조하면, 상기와 같이 구성되는 박막트랜지스터의 게이트전극(111a)에 바이어스(-)전압을 가했을 때는 채널역할을 하는 채널금속층패턴(107a)과 소스영역(105a)사이, 채널금속층패턴(107a)과 드레인영역(105b)사이의 P+ 도핑이 되지 않은 채널영역(p-Si)(105c)부분에 홀(hole)이 모이게 된다.Referring to FIG. 5A, when a bias (−) voltage is applied to the gate electrode 111a of the thin film transistor configured as described above, between the channel metal layer pattern 107a and the source region 105a, the channel metal layer pattern ( Holes are collected in the portion of the P + undoped channel region (p-Si) 105c between 107a and the drain region 105b.

이는 상기 채널금속층패턴(107a)과 소스영역(105a)사이, 채널금속층패턴(107a)과 드레인영역(105b)사이의 P+ 도핑이 되지 않은 채널영역(p-Si)(105c)부분이 마치 P+ 도핑과 같은 역할을 하기 때문에 서로 오믹 콘택(ohmic contact)을 형성하게 되는 것이다.The P + undoped portion of the channel region (p-Si) 105c between the channel metal layer pattern 107a and the source region 105a, and between the channel metal layer pattern 107a and the drain region 105b is like P + doping. Because they play the same role, they form ohmic contacts with each other.

따라서, 소스/드레인전극(115a)(115b)에 바이어스(-)전압이 걸리면 전류가 채널금속층패턴(107a)을 통해 흐르게 되므로써 박막트랜지스터가 동작하게 된다.Accordingly, when the bias (−) voltage is applied to the source / drain electrodes 115a and 115b, the current flows through the channel metal layer pattern 107a, thereby operating the thin film transistor.

반면에, 도 5b를 참조하면, 상기와 같이 구성되는 박막트랜지스터의 게이트전극(111a)에 바이어스(+) 전압을 가했을 때는 상기 채널금속층패턴(107a)과 소스영역(105a)사이와, 채널금속층패턴(107a)과 드레인영역(105b)사이의 P+ 도핑이 되지 않은 채널영역(p-Si)(105c)에 전자(electron)가 모이게 되어 서로 쇼트키 콘택(schottky contact)을 하게 된다.On the other hand, referring to FIG. 5B, when a bias (+) voltage is applied to the gate electrode 111a of the thin film transistor configured as described above, between the channel metal layer pattern 107a and the source region 105a and the channel metal layer pattern Electrons are collected in the P + undoped channel region (p-Si) 105c between the 107a and the drain region 105b to make schottky contact with each other.

따라서, 상기 소스/드레인전극(115a)(115b)에 바이어스(-)전압을 인가해도 소스/드레인전극(115a)(115b)간에는 전류의 흐름이 억제되어 박막트랜지스터가 동작하지 않게 된다.Accordingly, even when a bias (−) voltage is applied to the source / drain electrodes 115a and 115b, the flow of current is suppressed between the source / drain electrodes 115a and 115b so that the thin film transistor does not operate.

이렇게, 본 발명에서는 전자들이 기존의 채널을 통해 이동하지 않고 채널금속층패턴(107a)을 통해 이동하게 되므로써 더욱 향상된 응답속도를 얻을 수 있다.Thus, in the present invention, the electrons are moved through the channel metal layer pattern 107a without moving through the existing channel, thereby further improving response speed.

한편, 상기와 같이 채널금속층패턴을 채널로 이용하는 액정표시소자의 박막트랜지스터 및 그 제조방법에 대해 도 6a 내지 도 6k를 참조하여 설명하면 다음과 같다.On the other hand, the thin film transistor of the liquid crystal display device using the channel metal layer pattern as a channel as described above and a manufacturing method thereof will be described with reference to FIGS. 6A to 6K.

도 6a 내지 도 6k는 본 발명에 따른 액정표시소자의 박막트랜지스터 제조공정 단면도이다.6A through 6K are cross-sectional views illustrating a process of manufacturing a thin film transistor of a liquid crystal display according to the present invention.

도 6a에 도시된 바와같이, 먼저 기판(101)상에 산화실리콘(SiO2) 또는 무기절연물질을 증착하여 버퍼층(103)을 형성한다. As shown in FIG. 6A, a buffer layer 103 is formed by first depositing silicon oxide (SiO 2 ) or an inorganic insulating material on the substrate 101.

그다음, 상기 버퍼층(103)상에 비정질실리콘층(a-Si)(미도시)을 PECVD (plasma enhanced chemical vapor deposition method) 또는 기타 다른 증착방법을 통해 일정 두께로 증착한다. Next, an amorphous silicon layer (a-Si) (not shown) is deposited on the buffer layer 103 to a predetermined thickness through a plasma enhanced chemical vapor deposition method (PECVD) or other deposition method.

이어서, 상기 비정질실리콘층을 일정 온도하에서 결정화를 진행시켜 결정화 실리콘층으로 변화시킨다.Subsequently, the amorphous silicon layer is subjected to crystallization at a predetermined temperature to change into a crystallized silicon layer.

이때, 상기 비정질실리콘층을 결정화시키는 방법으로는 전기장을 인가하여 금속유도결정화(matal induced crystallization; MIC)를 촉진시키는 FEMIC(field enhanced metal induced crystallization)방법 또는 자기장 결정화방법(AMFC; alternating magnetic field crystallization) 등을 이용한다.At this time, the method of crystallizing the amorphous silicon layer is a field enhanced metal induced crystallization (FEMIC) method or an alternating magnetic field crystallization method (AMFC) that promotes metal induced crystallization (MIC) by applying an electric field Etc.

또한, 상기 비정질실리콘층(111)을 결정화시키는 방법으로는 상기 FEMIC (field enhanced metal induced crystallization)방법 또는 자기장 결정화방법이외에도 고온 가열방법, 순차적 수평 결정화방법(sequential lateral solidification; SLS), 메탈 금속을 결정화의 촉매로 사용하는 금속유도결정화방법 (metal induced crystallization; MIC)중에서 어느 하나를 선택하여 사용할 수도 있다.In addition, as a method of crystallizing the amorphous silicon layer 111, in addition to the field enhanced metal induced crystallization (FEMIC) method or the magnetic field crystallization method, high temperature heating method, sequential lateral solidification (SLS), crystallization of metal metal Any one of metal induced crystallization (MIC) used as a catalyst may be selected and used.

여기서, 상기 AMFC 결정화방법은 비정질실리콘에 교번자기장을 인가하여 실리콘층내에 유도기전력을 형성하여 결정화를 촉진시키는 방법이다.Here, the AMFC crystallization method is a method of promoting the crystallization by applying an alternating magnetic field to amorphous silicon to form an induced electromotive force in the silicon layer.

특히, 상기 FEMIC 방법 또는 AMFC 결정화방법에 의해 비정질실리층은 500℃ 이하, 약 430℃ 정도에서 결정화가 진행될 수 있다.In particular, by the FEMIC method or the AMFC crystallization method, the amorphous silicide layer may be crystallized at about 500 ° C. or less and about 430 ° C.

또한, 상기 고온가열방법은 고온의 퍼니스(furnace)에서 장시간 비정질 실리콘을 가열 및 냉각하는 과정을 통해 결정화하는 방법이다.In addition, the high temperature heating method is a method of crystallizing by heating and cooling amorphous silicon for a long time in a high temperature furnace (furnace).

상기 순차적 수평 결정화방법은 레이저를 이용하여 수평으로 순차적으로 결정화가 이루어지도록 하는 방법이다. The sequential horizontal crystallization method is a method for crystallizing sequentially horizontally using a laser.

그리고, 금속유도 결정화방법(MIC)은 니켈, 금, 알루미늄 등의 금속을 비정질 실리콘과 접촉시키거나 이들 금속을 실리콘에 주입시키고 상기 금속 입자를 결정화의 촉매로 사용하는 결정화방법인데, 이 방법은 약 500℃ 정도의 저온에서도 금속 원소에 의해 비정질 실리콘이 결정질 실리콘으로 상변화가 유도되는 현상을 나타낸다.The metal induction crystallization method (MIC) is a crystallization method in which metals such as nickel, gold, aluminum, and the like are contacted with amorphous silicon, or injected into the silicon, and the metal particles are used as catalysts for crystallization. Even at a low temperature of about 500 ° C., a phase change is induced in amorphous silicon into crystalline silicon by a metal element.

그다음, 도면에는 도시하지 않았지만, 상기 결정화된 실리콘층(105)상에 감광물질을 도포하고, 이를 노광마스크를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상한 후 이를 패터닝하여 제1감광막패턴을 형성한다.Next, although not shown in the drawing, a photosensitive material is coated on the crystallized silicon layer 105, and the photosensitive material is exposed and developed by a photolithography process technique using an exposure mask and then patterned to form a first photoresist pattern. .

이어서, 상기 제1감광막패턴을 마스크로 상기 결정화된 실리콘층(105)을 선택적으로 패터닝하여 채널영역(도 6e의 105c)과 소스/드레인영역(105a, 105b)으로 구성된 결정화 실리콘층(105)을 정의한다.Subsequently, the crystallized silicon layer 105 is selectively patterned using the first photoresist pattern as a mask to form a crystallized silicon layer 105 including a channel region 105c in FIG. 6E and source / drain regions 105a and 105b. define.

그다음, 도 6b를 참조하면, 상기 제1감광막패턴을 제거한후 상기 패터닝된 결정화 실리콘층 (105)을 포함한 버퍼층(103)상에 스퍼터링방법 또는 기타 다른 금속 증착방법으로 Mo, AlNd, Al, Ti, Ta 또는 기타 다른 단일 금속물질을 이용하여 금속층(107)을 증착한다. 6B, after removing the first photoresist layer pattern, Mo, AlNd, Al, Ti, Mo, AlNd, Al, Ti, and the like are deposited on the buffer layer 103 including the patterned crystallized silicon layer 105 by a sputtering method or other metal deposition method. The metal layer 107 is deposited using Ta or other single metal material.

이때, 상기 금속층(107)으로는 상기 Mo, AlNd, Al, Ti, Ta 또는 기타 다른 단일 금속물질이외에, 이들 물질을 선택적으로 적층한 합금 물질을 이용할 수 있다. 특히, 상기 금속층(107)은 전기이동도가 뛰어나 금속물질이면 어떤 물질도 사용이 가능하다.In this case, the metal layer 107 may be an alloy material in which these materials are selectively stacked, in addition to Mo, AlNd, Al, Ti, Ta, or other single metal materials. In particular, the metal layer 107 is excellent in electrical mobility, any material can be used as long as it is a metallic material.

이때, 상기 금속층(107)은 약 100 ∼ 3000 Å 두께만큼 증착하며, 상기 금속층(107)은 200 ∼ 1000 Å 두께로 증착하는 것이 바람직하다.In this case, the metal layer 107 is deposited by about 100-3000 mm thick, and the metal layer 107 is preferably deposited by 200-1000 mm thick.

이어서, 도면에 도시하지 않았지만, 상기 금속층(107)상에 감광물질을 도포하고, 이를 노광마스크를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상한 후 이를 패터닝하여 제2 감광막패턴을 형성한다.Subsequently, although not shown in the drawings, a photosensitive material is coated on the metal layer 107, and the photosensitive material is exposed and developed by a photolithography process technique using an exposure mask and then patterned to form a second photoresist pattern.

그다음, 도 6c를 참조하면, 상기 제2 감광막패턴을 마스크로 상기 금속층 (107)을 습식각하여 채널금속층패턴(107a)을 형성한다.Next, referring to FIG. 6C, the metal layer 107 is wet-etched using the second photoresist pattern as a mask to form a channel metal layer pattern 107a.

이때, 상기 채널금속층패턴(107a)은 상기 소스영역(105a)및 드레인영역(105b)과는 일정간격만큼 이격되어 있다. 즉, 상기 채널금속층패턴(107a)은 상기 소스영역(105a)및 드레인영역(105b)과 전기적으로 절연되어 있다. In this case, the channel metal layer pattern 107a is spaced apart from the source region 105a and the drain region 105b by a predetermined interval. That is, the channel metal layer pattern 107a is electrically insulated from the source region 105a and the drain region 105b.

또한, 상기 채널금속층패턴(107a)의 폭은 상기 채널영역(105c)의 폭보다 작다. 이때, 전자들은 채널영역(105c)이 아닌 채널금속층패턴(107a)을 통해 이동하게 된다. In addition, the width of the channel metal layer pattern 107a is smaller than the width of the channel region 105c. At this time, the electrons move through the channel metal layer pattern 107a rather than the channel region 105c.

따라서, 상기 채널금속층패턴(107a)은 박막트랜지스터의 채널로 사용된다. Therefore, the channel metal layer pattern 107a is used as a channel of the thin film transistor.

이어서, 도 6d를 참조하면, 상기 제2감광막패턴을 제거한후 상기 채널금속층패턴(107a)을 포함한 결정화 실리콘층패턴(105) 및 버퍼층(103)상에 SiO2 또는 기타 다른 절연물질을 이용하여 게이트절연막(109)을 약 2000 ∼ 4000 Å 두께만큼 증착한다. Subsequently, referring to FIG. 6D, after the second photoresist layer pattern is removed, a gate is formed on the crystalline silicon layer pattern 105 including the channel metal layer pattern 107a and the buffer layer 103 by using SiO 2 or another insulating material. The insulating film 109 is deposited by about 2000 to 4000 micrometers thick.

그다음, 상기 게이트절연막(109)상에 Mo, AlNd, Al, Ti, Ta 또는 이들 합금 물질 또는 기타 다른 금속물질을 스퍼터링방법이나 다른 증착방법으로 증착하여 게이트금속층(111)을 형성한다.Next, Mo, AlNd, Al, Ti, Ta or their alloys or other metal materials are deposited on the gate insulating layer 109 by sputtering or other deposition methods to form the gate metal layer 111.

이어서, 도면에는 도시하지 않았지만, 상기 게이트금속층(111)상에 감광물질을 도포하고, 이를 노광마스크를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상한 후 이를 패터닝하여 제3 감광막패턴을 형성한다.Subsequently, although not shown in the drawing, a photosensitive material is coated on the gate metal layer 111, and the photosensitive material is exposed and developed by a photolithography process technique using an exposure mask and then patterned to form a third photoresist pattern.

그다음, 도 6e를 참조하면, 상기 제3 감광막패턴을 마스크로 상기 게이트금속층(111)을 습식각하여 게이트전극(111a)을 형성한다. 이때, 상기 게이트전극 (111a)은 상기 채널금속층패턴(107a)과 채널영역(105c)에 오버랩되어 있다.6E, the gate metal layer 111 is wet-etched using the third photoresist pattern as a mask to form the gate electrode 111a. In this case, the gate electrode 111a overlaps the channel metal layer pattern 107a and the channel region 105c.

이어서, 상기 제3 감광막패턴(미도시)을 제거한후 상기 게이트전극(111a)을 포함한 게이트절연막(109)에 불순물이온, 예를들어, 보론(B; boron)을 이온주입하여 상기 게이트전극(111a)의 양측아래의 결정화 실리콘층패턴(105)에 소스영역 (105a)과 드레인영역(105b)을 형성한다. Subsequently, after the third photoresist layer pattern (not shown) is removed, impurity ions such as boron (B) are ion-implanted into the gate insulating layer 109 including the gate electrode 111a to form the gate electrode 111a. The source region 105a and the drain region 105b are formed in the crystallized silicon layer pattern 105 under both sides of the "

이때, 상기 소스영역(105a)과 드레인영역(105b)사이의 결정화 실리콘층패턴 (105) 부분은 불순물이 도핑되지 않은 채널영역 (105c)으로 사용된다.At this time, the portion of the crystallized silicon layer pattern 105 between the source region 105a and the drain region 105b is used as the channel region 105c which is not doped with impurities.

그다음, 도 6f를 참조하면, 상기 게이트전극(111a)을 포함한 게이트절연막 (109)상에 Si3N4 또는 기타 다른 절연물질을 이용하여 제1층간절연막(113)을 일정두께이상으로 증착한다.Next, referring to FIG. 6F, the first interlayer insulating layer 113 is deposited on the gate insulating layer 109 including the gate electrode 111a using Si 3 N 4 or other insulating material to a predetermined thickness or more.

이어서, 도면에 도시하지 않았지만, 상기 제1층간절연막(113)상에 감광물질을 도포하고, 이를 노광마스크를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상한 후 이를 패터닝하여 제4 감광막패턴을 형성한다.Subsequently, although not shown in the drawing, a photosensitive material is coated on the first interlayer insulating film 113, and the photosensitive material is exposed and developed by a photolithography process technique using an exposure mask, and then patterned to form a fourth photosensitive film pattern. .

그다음, 도 6g를 참조하면, 상기 제4 감광막패턴을 마스크로 상기 제1층간절연막(113)을 선택적으로 건식각하여 상기 소스영역(105a)및 드레인영역(105b)을 각각 노출시키는 제1, 2 콘택홀(113a)(113b)을 형성한다.Next, referring to FIG. 6G, the first interlayer insulating layer 113 may be selectively dry-etched using the fourth photoresist pattern as a mask to expose the source region 105a and the drain region 105b, respectively. Contact holes 113a and 113b are formed.

이어서, 도면에는 도시하지 않았지만, 상기 제4 감광막패턴을 제거한후 상기 제1, 2 콘택홀(113a)(113b)을 포함한 제1층간절연막(113)상에 Mo, AlNd, Al, Ti, Ta 또는 이들 합금 물질 또는 기타 다른 금속물질을 스퍼터링방법이나 다른 증착방법으로 증착하여 도전성 금속물질층(미도시)을 형성한다.Subsequently, although not shown, after removing the fourth photoresist pattern, Mo, AlNd, Al, Ti, Ta, or the like may be formed on the first interlayer insulating layer 113 including the first and second contact holes 113a and 113b. These alloy materials or other metal materials are deposited by a sputtering method or another deposition method to form a conductive metal material layer (not shown).

그다음, 도면에는 도시하지 않았지만, 상기 도전성 금속물질층(미도시)상에 감광물질을 도포하고, 이를 노광마스크를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상한 후 이를 패터닝하여 제5 감광막패턴을 형성한다.Next, although not shown in the drawing, a photosensitive material is coated on the conductive metal material layer (not shown), and the photosensitive material is exposed and developed by a photolithography process technique using an exposure mask, and then patterned to form a fifth photoresist pattern. do.

그다음, 도 6h를 참조하면, 상기 제5 감광막패턴을 마스크로 상기 도전성 금속물질층을 선택적으로 습식각하여 상기 소스영역(105a)및 드레인영역(105b)과 각각 전기적으로 접속되는 소스전극(115a)과 드레인전극(115b)을 형성한다.6H, a source electrode 115a electrically connected to the source region 105a and the drain region 105b by selectively wetting the conductive metal material layer using the fifth photoresist pattern as a mask. And a drain electrode 115b are formed.

이어서, 도 6i를 참조하면, 상기 제5감광막패턴을 제거한후 상기 소스전극 (115a)과 드레인전극(115b)을 포함한 제1층간절연막(113)상에 Si3N4 또는 기타 다른 절연물질을 이용하여 제2층간절연막(117)을 일정두께이상으로 증착한다.Referring to FIG. 6I, after removing the fifth photoresist pattern, Si 3 N 4 or another insulating material is used on the first interlayer insulating layer 113 including the source electrode 115a and the drain electrode 115b. Thus, the second interlayer insulating film 117 is deposited to a predetermined thickness or more.

그다음, 도면에는 도시하지 않았지만, 상기 제2 층간절연막(117)상에 감광물질을 도포하고, 이를 노광마스크를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상한 후 이를 패터닝하여 제6 감광막패턴을 형성한다.Subsequently, although not shown in the drawing, a photosensitive material is coated on the second interlayer insulating film 117, and the photosensitive material is exposed and developed by a photolithography process technique using an exposure mask and then patterned to form a sixth photosensitive film pattern. .

이어서, 도 6j를 참조하면, 상기 제6 감광막패턴을 마스크로 상기 제2 층간절연막(117)을 선택적으로 건식각하여 상기 드레인전극(115b) 일부를 노출시키는 제3콘택홀(117a)을 형성한다.6J, a third contact hole 117a exposing a part of the drain electrode 115b is formed by selectively dry etching the second interlayer insulating layer 117 using the sixth photoresist pattern as a mask. .

그다음, 도면에는 도시하지 않았지만, 상기 제6 감광막패턴을 제거한후 상기 제2층간절연막(117)상에 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 또는 기타 다른 투명성 도전물질을 증착한다.Next, although not shown in the drawing, after removing the sixth photoresist pattern, indium tin oxide (ITO), indium zinc oxide (IZO), or other transparent conductive material is deposited on the second interlayer insulating layer 117. Deposit.

이어서, 도면에는 도시하지 않았지만, 상기 투명성 도전물질층(미도시)상에 감광물질을 도포하고, 이를 노광마스크를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상한 후 이를 패터닝하여 제7 감광막패턴을 형성한다.Subsequently, although not shown in the drawings, a photosensitive material is coated on the transparent conductive material layer (not shown), and the photosensitive material is exposed and developed by a photolithography process technique using an exposure mask, and then patterned to form a seventh photosensitive film pattern. do.

이어서, 도 6k를 참조하면, 상기 제7 감광막패턴을 마스크로 상기 투명성 도전물질층을 선택적으로 습식각하여 상기 제3콘택홀(117a)을 통해 상기 드레인전극 (115b)과 전기적으로 접속되는 화소전극(119)을 형성한다.6K, the pixel electrode electrically connected to the drain electrode 115b through the third contact hole 117a by selectively wetting the transparent conductive material layer using the seventh photoresist pattern as a mask. 119 is formed.

한편, 도면에는 도시하지 않았지만, 상기와 같이 제조되는 액정표시소자의 박막트랜지스터를 이용한 액정표시소자를 제조하기 위해 사용되는 상부기판(즉, 칼라필터기판)상에는 블랙매트릭스층과 R, G, B에 해당하는 칼라필터층을 형성한다.On the other hand, although not shown in the drawings, on the upper substrate (ie, the color filter substrate) used to manufacture the liquid crystal display device using the thin film transistor of the liquid crystal display device manufactured as described above, the black matrix layer and R, G, B The corresponding color filter layer is formed.

이후에, 상기 기판(101)과 상부기판사이에 액정층을 형성하므로써 박막트랜지스터를 구비한 액정표시소자 제조를 완료한다.Thereafter, the liquid crystal layer is formed between the substrate 101 and the upper substrate, thereby completing the manufacture of the liquid crystal display device having the thin film transistor.

또한편, 본 발명의 다른 실시예로서, 박막트랜지스터의 액티브층으로 결정화 실리콘 즉, 폴리실리콘을 이용하지 않고 결정화하지 않은 비정질 실리콘을 이용할 수도 있다.In addition, as another embodiment of the present invention, it is also possible to use crystalline silicon, that is, non-crystallized silicon without using polysilicon as the active layer of the thin film transistor.

이렇게 결정화하지 않은 비정질실리콘을 이용하는 경우에, 높은 에너지밴드갭으로 인해 전자(electron) 또는 홀(hole)들이 호핑(hopping)효과에 의해 이동하므로 폴리실리콘과 비교하였을때 낮은 이동도(mobility)를 갖게 된다.In the case of using amorphous silicon that is not crystallized, electrons or holes move due to a hopping effect due to a high energy band gap, and thus have low mobility compared to polysilicon. do.

하지만, 비정질실리콘을 액티브층으로 적용하는 경우에도 본 발명에서의 채널금속층을 이용하게 되면 소자의 응답속도를 높이는데 효과가 있다고 볼 수 있다. However, even when amorphous silicon is applied as an active layer, the use of the channel metal layer in the present invention may be effective in increasing the response speed of the device.

한편, 상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.On the other hand, while described above with reference to a preferred embodiment of the present invention, those skilled in the art various modifications of the present invention without departing from the spirit and scope of the invention described in the claims below And can be changed.

상기에서 설명한 바와같이, 본 발명에 따른 액정표시소자 및 그 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the liquid crystal display device and the manufacturing method thereof according to the present invention have the following effects.

본 발명에 따른 박막트랜지스터를 구비한 액정표시소자 및 그 제조방법은, 채널금속층패턴과 결정화실리콘층패턴의 소스영역사이, 채널금속층패턴과 드레인영역사이의 P+ 도핑이 되지 않은 채널영역부분이 마치 P+ 도핑과 같은 역할을 하기 때문에 서로 오믹 콘택(ohmic contact)을 형성하게 된다.According to the present invention, a liquid crystal display device having a thin film transistor and a method of manufacturing the same include a P + undoped channel region portion between a source region of a channel metal layer pattern and a crystallized silicon layer pattern, and a channel region between the channel metal layer pattern and a drain region. Because they play the same role as doping, they form ohmic contacts with each other.

따라서, 소스/드레인전극에 바이어스전압이 걸리면 전류가 채널금속층패턴을 통해 흐르게 되므로써 박막트랜지스터가 동작하게 된다.Accordingly, when the bias voltage is applied to the source / drain electrodes, the current flows through the channel metal layer pattern, thereby operating the thin film transistor.

또한, 본 발명에 따른 박막트랜지스터를 구비한 액정표시소자 및 그 제조방법은, 박막트랜지스터의 게이트전극에 바이어스(+) 전압을 가했을 때는 상기 채널금속층패턴과 소스영역사이와, 채널금속층패턴과 드레인영역사이의 P+ 도핑이 되지 않은 채널영역(p-Si)에 전자(electron)가 모이게 되어 서로 쇼트키 콘택(schottky contact)을 형성한다.In addition, a liquid crystal display device having a thin film transistor and a method of manufacturing the same according to the present invention, when a bias (+) voltage is applied to the gate electrode of the thin film transistor, between the channel metal layer pattern and the source region, the channel metal layer pattern and the drain region Electrons are collected in the P + undoped channel region p-Si to form a Schottky contact with each other.

따라서, 상기 소스/드레인전극에 바이어스전압을 인가해도 소스/드레인전극간에는 전류의 흐름이 억제되어 박막트랜지스터가 동작하지 않게 된다.Therefore, even when a bias voltage is applied to the source / drain electrodes, the flow of current is suppressed between the source / drain electrodes and the thin film transistor does not operate.

이렇게, 본 발명은 전자들이 기존의 채널을 통해 이동하지 않고 채널금속층패턴을 통해 이동하게 되므로써 더욱 향상된 응답속도를 얻을 수 있다.In this way, the present invention can obtain an improved response speed by moving the electrons through the channel metal layer pattern instead of moving through the existing channel.

그리고, 본 발명에 따른 박막트랜지스터를 구비한 액정표시소자 및 그 제조 방법은 결정화 실리콘을 액티브층으로 이용하여 채널금속층을 채널역할을 하였지만, 결정화 실리콘대신에 결정화하지 않은 비정질 실리콘을 이용하더라도 향상된 응답속도를 얻을 수 있다.In addition, the liquid crystal display device having a thin film transistor and a method of manufacturing the same according to the present invention play a role of channeling a channel metal layer using crystallized silicon as an active layer, and improved response speed even when amorphous silicon is not crystallized instead of crystallized silicon. Can be obtained.

Claims (34)

기판상에 형성되고, 채널영역과 상기 채널영역을 기준으로 이격된 소스/드레인영역이 구비된 반도체층;A semiconductor layer formed on the substrate and having a source / drain region spaced apart from the channel region with respect to the channel region; 상기 반도체층의 채널영역상에 형성된 채널금속층패턴;A channel metal layer pattern formed on the channel region of the semiconductor layer; 상기 채널금속층패턴을 포함한 반도체층상에 형성된 게이트절연막; 및A gate insulating film formed on the semiconductor layer including the channel metal layer pattern; And 상기 게이트절연막상에 형성된 게이트전극;을 포함하여 구성되는 것을 특징으로하는 액정표시소자의 박막트랜지스터.And a gate electrode formed on the gate insulating film. 제1항에 있어서, 상기 채널금속층패턴은 상기 반도체층의 채널영역상에만 형성된 것을 특징으로 하는 액정표시소자의 박막트랜지스터.The thin film transistor of claim 1, wherein the channel metal layer pattern is formed only on a channel region of the semiconductor layer. 제1항에 있어서, 상기 채널금속층패턴은 상기 소스/드레인영역과 이격되어 있는 것을 특징으로 하는 액정표시소자의 박막트랜지스터.The thin film transistor of claim 1, wherein the channel metal layer pattern is spaced apart from the source / drain region. 제1항에 있어서, 상기 액정표시소자의 박막트랜지스터는, According to claim 1, wherein the thin film transistor of the liquid crystal display device, 상기 소스/드레인영역을 노출시키는 제1, 2 콘택홀이 형성된 제1층간절연막;A first interlayer dielectric layer having first and second contact holes exposing the source / drain regions; 상기 제1층간절연막상에 형성되고, 상기 제1, 2 콘택홀을 통해 상기 소스/드레인영역과 각각 전기적으로 접속되는 소스/드레인전극;A source / drain electrode formed on the first interlayer insulating film and electrically connected to the source / drain regions through the first and second contact holes; 상기 소스/드레인전극을 포함한 제1층간절연막상에 형성되고, 상기 드레인전 극을 노출시키는 제3 콘택홀을 구비한 제2층간절연막; 및A second interlayer insulating film formed on the first interlayer insulating film including the source / drain electrodes and having a third contact hole exposing the drain electrode; And 상기 제2층간절연막상에 형성되고 상기 제3 콘택홀을 통해 상기 드레인전극과 전기적으로 접속되는 화소전극;을 포함하여 구성되는 것을 특징으로하는 액정표시소자의 박막트랜지스터.And a pixel electrode formed on the second interlayer insulating film and electrically connected to the drain electrode through the third contact hole. 제1항에 있어서, 상기 반도체층은 결정화 실리콘층 또는 비정질실리콘층으로 이루어진 것을 특징으로 하는 액정표시소자의 박막트랜지스터.The thin film transistor of claim 1, wherein the semiconductor layer comprises a crystalline silicon layer or an amorphous silicon layer. 제1항에 있어서, 상기 채널금속층패턴은 Mo, Al, Nd, Ti, Ta 또는 단일 금속물질로 형성된 것을 특징으로 하는 액정표시소자의 박막트랜지스터.The thin film transistor of claim 1, wherein the channel metal layer pattern is formed of Mo, Al, Nd, Ti, Ta, or a single metal material. 제1항에 있어서, 상기 채널금속층패턴은 100 ∼ 2000 Å 두께로 형성된 것을 특징으로 하는 액정표시소자의 박막트랜지스터.The thin film transistor of claim 1, wherein the channel metal layer pattern has a thickness of about 100 to about 2000 microns. 제1항에 있어서, 상기 반도체층은 채널금속층패턴의 폭은 반도체층의 채널영역보다 작은 것을 특징으로 하는 액정표시소자의 박막트랜지스터.The thin film transistor of claim 1, wherein a width of the channel metal layer pattern is smaller than a channel region of the semiconductor layer. 기판상에 형성되고, 채널영역과 상기 채널영역을 기준으로 이격된 소스/드레인영역이 구비된 결정화 실리콘층;A crystallized silicon layer formed on the substrate and including a channel region and a source / drain region spaced apart from the channel region; 상기 결정화 실리콘층의 채널영역상에 형성된 채널금속층패턴;A channel metal layer pattern formed on the channel region of the crystallized silicon layer; 상기 채널금속층패턴을 포함한 결정화 실리콘층상에 형성된 게이트절연막; 및A gate insulating film formed on the crystallized silicon layer including the channel metal layer pattern; And 상기 게이트절연막상에 형성된 게이트전극;을 포함하여 구성되는 것을 특징으로하는 액정표시소자의 박막트랜지스터.And a gate electrode formed on the gate insulating film. 제9항에 있어서, 상기 채널금속층패턴은 상기 비정질실리콘층의 채널영역상에만 형성된 것을 특징으로 하는 액정표시소자의 박막트랜지스터.The thin film transistor of claim 9, wherein the channel metal layer pattern is formed only on a channel region of the amorphous silicon layer. 제9항에 있어서, 상기 채널금속층패턴은 상기 소스/드레인영역과 이격되어 있는 것을 특징으로 하는 액정표시소자의 박막트랜지스터.The thin film transistor of claim 9, wherein the channel metal layer pattern is spaced apart from the source / drain region. 제9항에 있어서, 상기 액정표시소자의 박막트랜지스터는, The thin film transistor of claim 9, wherein the thin film transistor of the liquid crystal display device comprises: 상기 소스/드레인영역을 노출시키는 제1, 2 콘택홀이 형성된 제1층간절연막;A first interlayer dielectric layer having first and second contact holes exposing the source / drain regions; 상기 제1층간절연막상에 형성되고, 상기 제1, 2 콘택홀을 통해 상기 소스/드레인영역과 각각 전기적으로 접속되는 소스/드레인전극;A source / drain electrode formed on the first interlayer insulating film and electrically connected to the source / drain regions through the first and second contact holes; 상기 소스/드레인전극을 포함한 제1층간절연막상에 형성되고, 상기 드레인전극을 노출시키는 제3 콘택홀을 구비한 제2층간절연막; 및A second interlayer insulating film formed on the first interlayer insulating film including the source / drain electrodes and having a third contact hole exposing the drain electrode; And 상기 제2층간절연막상에 형성되고 상기 제3 콘택홀을 통해 상기 드레인전극과 전기적으로 접속되는 화소전극;을 포함하여 구성되는 것을 특징으로하는 액정표시소자의 박막트랜지스터.And a pixel electrode formed on the second interlayer insulating film and electrically connected to the drain electrode through the third contact hole. 제9항에 있어서, 상기 채널금속층패턴은 Mo, Al, Nd, Ti, Ta 또는 단일 금속물질로 형성된 것을 특징으로 하는 액정표시소자의 박막트랜지스터.The thin film transistor of claim 9, wherein the channel metal layer pattern is formed of Mo, Al, Nd, Ti, Ta, or a single metal material. 제9항에 있어서, 상기 채널금속층패턴은 100 ∼ 2000 Å 두께로 형성된 것을 특징으로 하는 액정표시소자의 박막트랜지스터.10. The thin film transistor of claim 9, wherein the channel metal layer pattern is formed to have a thickness of 100 to 2000 kHz. 제9항에 있어서, 상기 결정화 실리콘층은 채널금속층패턴의 폭은 결정화 실리콘층의 채널영역보다 작은 것을 특징으로 하는 액정표시소자의 박막트랜지스터.The thin film transistor of claim 9, wherein a width of the channel metal layer pattern is smaller than a channel region of the crystallized silicon layer. 기판상에 반도체층을 형성하는 단계;Forming a semiconductor layer on the substrate; 상기 반도체층상에 채널금속층패턴을 형성하는 단계;Forming a channel metal layer pattern on the semiconductor layer; 상기 채널금속층패턴을 포함한 기판상에 게이트전극을 형성하는 단계; 및Forming a gate electrode on the substrate including the channel metal layer pattern; And 상기 게이트전극을 마스크로 상기 반도체층에 불순물을 주입하여 소스영역과 드레인영역을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.And implanting impurities into the semiconductor layer using the gate electrode as a mask to form a source region and a drain region. 제16항에 있어서, 상기 채널금속층패턴은 상기 반도체층의 소스영역과 드레인영역을 제외한 채널영역상에만 형성된 것을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.17. The method of claim 16, wherein the channel metal layer pattern is formed only on a channel region except for a source region and a drain region of the semiconductor layer. 제16항에 있어서, 상기 채널금속층패턴은 상기 소스/드레인영역과 이격되어 있는 것을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.17. The method of claim 16, wherein the channel metal layer pattern is spaced apart from the source / drain region. 제16항에 있어서, 상기 채널금속층패턴은 Mo, Al, Nd, Ti, Ta 또는 단일 금속물질로 형성하는 것을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.The method of claim 16, wherein the channel metal layer pattern is formed of Mo, Al, Nd, Ti, Ta, or a single metal material. 제16항에 있어서, 상기 채널금속층패턴은 100 ∼ 2000 Å 두께로 형성하는 것을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.The method of claim 16, wherein the channel metal layer pattern is formed to a thickness of 100 to 2000 kHz. 제16항에 있어서, 상기 채널금속층패턴의 폭은 결정화 실리콘층의 채널영역보다 작은 것을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.The method of claim 16, wherein the width of the channel metal layer pattern is smaller than a channel region of the crystallized silicon layer. 제16항에 있어서, 상기 반도체층은 폴리실리콘층 또는 비정질실리콘층인 것을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.17. The method of claim 16, wherein the semiconductor layer is a polysilicon layer or an amorphous silicon layer. 제22항에 있어서, 상기 폴리실리콘층은 기판상에 비정질실리콘층을 형성한후 상기 비정질실리콘층을 결정화시켜 형성하는 것을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.The method of claim 22, wherein the polysilicon layer is formed by forming an amorphous silicon layer on a substrate and then crystallizing the amorphous silicon layer. 제23항에 있어서, 상기 비정질실리콘층을 결정화하는 방법으로는, 금속유도결정화(matal induced crystallization; MIC)를 촉진시키는 FEMIC(field enhanced metal induced crystallization)방법, AMFC 결정화방법, 고온 가열방법, 메탈 금속을 결정화의 촉매로 사용하는 금속유도결정화방법(metal induced crystallization; MIC), 레이저를 이용하여 수평으로 순차적으로 결정화가 이루어지도록 하는 방법중에서 어느 하나를 이용하는 것을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.24. The method of claim 23, wherein the amorphous silicon layer is crystallized by: field enhanced metal induced crystallization (FEMIC), AMFC crystallization, high temperature heating, metal metal to promote metal induced crystallization (MIC). Method of manufacturing a thin film transistor of a liquid crystal display device using any one of metal induced crystallization method (MIC), which is used as a catalyst for crystallization, and a method of performing crystallization sequentially horizontally using a laser. . 제16항에 있어서, 상기 소스/드레인영역을 형성한후 상기 소스/드레인영역을 노출시키는 제1 층간절연막을 형성하는 단계;17. The method of claim 16, further comprising: forming a first interlayer insulating film exposing the source / drain regions after forming the source / drain regions; 상기 제1층간절연막에 상기 소스/드레인영역을 각각 노출시키는 제1, 2 콘택홀을 형성하는 단계;Forming first and second contact holes in the first interlayer insulating layer to expose the source / drain regions, respectively; 상기 제1층간절연막상에 상기 제1, 2 콘택홀을 통해 상기 소스/드레인영역과 각각 전기적으로 접속되는 소스/드레인전극을 형성하는 단계;Forming a source / drain electrode electrically connected to the source / drain regions through the first and second contact holes on the first interlayer insulating layer; 상기 소스/드레인전극을 포함한 제1층간절연막상에 상기 드레인전극을 노출시키는 제2층간절연막을 형성하는 단계; Forming a second interlayer insulating film exposing the drain electrode on the first interlayer insulating film including the source / drain electrodes; 상기 제2층간절연막상에 상기 드레인전극을 노출시키는 제3 콘택홀을 형성하는 단계;Forming a third contact hole exposing the drain electrode on the second interlayer insulating film; 상기 제2층간절연막상에 상기 제3콘택홀을 통해 상기 드레인전극과 전기적으로 접속되는 화소전극을 형성하는 단계;를 포함하여 구성되는 것을 특징으로하는 액정표시소자의 박막트랜지스터 제조방법.And forming a pixel electrode on the second interlayer insulating layer, the pixel electrode electrically connected to the drain electrode through the third contact hole. 기판상에 결정화 실리콘층을 형성하는 단계;Forming a crystallized silicon layer on the substrate; 상기 결정화 실리콘층상에 채널금속층패턴을 형성하는 단계;Forming a channel metal layer pattern on the crystallized silicon layer; 상기 채널금속층패턴을 포함한 기판상에 게이트전극을 형성하는 단계; 및Forming a gate electrode on the substrate including the channel metal layer pattern; And 상기 게이트전극을 마스크로 상기 결정화 실리콘층에 불순물을 주입하여 소스영역과 드레인영역을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.And implanting impurities into the crystallized silicon layer using the gate electrode as a mask to form a source region and a drain region. 제26항에 있어서, 상기 채널금속층패턴은 상기 소스영역과 드레인영역을 제외한 상기 결정화실리콘층의 채널영역상에만 형성하는 것을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.27. The method of claim 26, wherein the channel metal layer pattern is formed only on a channel region of the silicon crystal layer except for the source region and the drain region. 제26항에 있어서, 상기 채널금속층패턴은 상기 소스/드레인영역과 이격되어 있는 것을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.27. The method of claim 26, wherein the channel metal layer pattern is spaced apart from the source / drain region. 제26항에 있어서, 상기 소스/드레인영역을 형성한후 상기 소스/드레인영역을 노출시키는 제1 층간절연막을 형성하는 단계;27. The method of claim 26, further comprising: forming a first interlayer dielectric layer exposing the source / drain regions after forming the source / drain regions; 상기 제1층간절연막에 상기 소스/드레인영역을 각각 노출시키는 제1, 2 콘택홀을 형성하는 단계;Forming first and second contact holes in the first interlayer insulating layer to expose the source / drain regions, respectively; 상기 제1층간절연막상에 상기 제1, 2 콘택홀을 통해 상기 소스/드레인영역과 각각 전기적으로 접속되는 소스/드레인전극을 형성하는 단계;Forming a source / drain electrode electrically connected to the source / drain regions through the first and second contact holes on the first interlayer insulating layer; 상기 소스/드레인전극을 포함한 제1층간절연막상에 상기 드레인전극을 노출시키는 제2층간절연막을 형성하는 단계; Forming a second interlayer insulating film exposing the drain electrode on the first interlayer insulating film including the source / drain electrodes; 상기 제2층간절연막상에 상기 드레인전극을 노출시키는 제3 콘택홀을 형성하는 단계;Forming a third contact hole exposing the drain electrode on the second interlayer insulating film; 상기 제2층간절연막상에 상기 제3콘택홀을 통해 상기 드레인전극과 전기적으로 접속되는 화소전극을 형성하는 단계;를 포함하여 구성되는 것을 특징으로하는 액정표시소자의 박막트랜지스터 제조방법.And forming a pixel electrode on the second interlayer insulating layer, the pixel electrode electrically connected to the drain electrode through the third contact hole. 제26항에 있어서, 상기 채널금속층패턴은 Mo, Al, Nd, Ti, Ta 또는 단일 금속물질로 형성하는 것을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.27. The method of claim 26, wherein the channel metal layer pattern is formed of Mo, Al, Nd, Ti, Ta, or a single metal material. 제26항에 있어서, 상기 채널금속층패턴은 100 ∼ 2000 Å 두께로 형성하는 것을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.27. The method of claim 26, wherein the channel metal layer pattern is formed to a thickness of 100 to 2000 kHz. 제26항에 있어서, 상기 채널금속층패턴의 폭은 반도체층의 채널영역보다 작은 것을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.27. The method of claim 26, wherein the width of the channel metal layer pattern is smaller than the channel region of the semiconductor layer. 제26항에 있어서, 상기 결정화 실리콘층은 기판상에 비정질실리콘층을 형성 한후 상기 비정질실리콘층을 결정화시켜 형성하는 것을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.27. The method of claim 26, wherein the crystalline silicon layer is formed by forming an amorphous silicon layer on a substrate and then crystallizing the amorphous silicon layer. 제33항에 있어서, 상기 비정질실리콘층을 결정화하는 방법으로는, 금속유도결정화(matal induced crystallization; MIC)를 촉진시키는 FEMIC(field enhanced metal induced crystallization)방법, AMFC 결정화방법, 고온 가열방법, 메탈 금속을 결정화의 촉매로 사용하는 금속유도결정화방법(metal induced crystallization; MIC), 레이저를 이용하여 수평으로 순차적으로 결정화가 이루어지도록 하는 방법중에서 어느 하나를 이용하는 것을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.34. The method of claim 33, wherein the amorphous silicon layer is crystallized by: field enhanced metal induced crystallization (FEMIC), AMFC crystallization, high temperature heating, metal metal to promote metal induced crystallization (MIC). Method of manufacturing a thin film transistor of a liquid crystal display device using any one of metal induced crystallization method (MIC), which is used as a catalyst for crystallization, and a method of performing crystallization sequentially horizontally using a laser. .
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