KR20120053770A - Method for fabricating array substrate having thin film transistor - Google Patents
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Abstract
Description
본 발명은 평판표시장치에 사용되는 박막트랜지스터 어레이 기판 제조 방법에 관한 것이다.
The present invention relates to a method for manufacturing a thin film transistor array substrate used in a flat panel display device.
근래에 들어 사회가 본격적인 정보화시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계발광표시장치가 개발되어 기존의 브라운관(Cathode Ray Tube :CRT)을 대체하고 있다.In recent years, as the society enters the era of full-fledged informatization, the display field that processes and displays a large amount of information has been rapidly developed. In recent years, as a flat panel display device having excellent performance of thinning, light weight, and low power consumption, Liquid crystal displays or organic light emitting displays have been developed to replace conventional cathode ray tubes (CRTs).
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on)/오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.Among the liquid crystal display devices, an active matrix liquid crystal display device including an array substrate having a thin film transistor, which is a switching element capable of controlling the voltage on / off of each pixel, realizes resolution and video. Excellent ability is attracting the most attention.
또한, 유기전계발광표시장치는 높은 휘도와 낮은 동작 전압 특성이 있으며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목받고 있다.In addition, the organic light emitting display device has high brightness and low operating voltage characteristics, and because it is a self-luminous type that emits light by itself, it has a high contrast ratio, an ultra-thin display, and a response time of several microseconds. (I) It is easy to implement a moving image, there is no limit of viewing angle, it is stable even at low temperature, and it is attracting attention as a flat panel display device because it is easy to manufacture and design a driving circuit because it is driven at a low voltage of DC 5 to 15V.
이러한 액정표시장치와 유기전계발광표시장치에 있어서 공통적으로 화소 영역 각각을 온(on)/오프(off) 제어하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있다.In such a liquid crystal display and an organic light emitting display, an array substrate including a thin film transistor, which is essentially a switching element, is provided in order to turn on / off control of each pixel area in common.
상기 액정표시장치와 유기전계발광표시장치의 어레이 기판은 공통적으로 박막 트랜지스터와, 구동신호를 공급하는 게이트 라인, 데이터 신호를 공급하는 데이터 라인, 스토리지 커패시터를 구현하기 위한 스토리지 전극 및 게이트 라인과 데이터 라인에 신호를 인가하는 패드부를 구비한다.The array substrate of the liquid crystal display and the organic light emitting display device is commonly a thin film transistor, a gate line for supplying a driving signal, a data line for supplying a data signal, a storage electrode for implementing a storage capacitor, a gate line and a data line. And a pad portion for applying a signal to the.
도 1은 종래 박막 트랜지스터 어레이 기판의 구조를 도시한 단면도로서, 도 1을 참조하면, 절연기판(10) 상에 버퍼층(11)이 형성되어 있고, 상기 버퍼층(11) 상의 박막트랜지스터(Thin Film Transistor: TFT) 영역에 채널층 역할을 하는 액티브패턴(14)과, 게이트 절연막(12)을 사이에 두고 상기 액티브패턴(14) 상부에 게이트 전극(13)과, 상기 게이트 전극(13)을 중심으로 상기 액티브패턴(14)에 형성된 오믹콘택층(15)과 콘택홀을 통해 연결된 소스 및 드레인 전극(16a, 16b)이 형성되어 있다.1 is a cross-sectional view illustrating a structure of a conventional thin film transistor array substrate. Referring to FIG. 1, a
또한, 화소 영역의 외측에는 제 1 스토리지 전극(21)이 상기 게이트 전극(13)과 동일층에 형성되어 있고, 상기 제 1 스토리지 전극(21) 상부에는 층간절연막(25)을 사이에 두고 제 2 스토리지 전극(27)이 형성되어 있다.In addition, a
또한, 상기 소스 및 드레인 전극(16a, 16b)이 형성된 절연기판(10) 상에는 보호막(18)이 형성되어 있고, 화소 영역에는 상기 드레인 전극(16b) 상에 형성된 콘택홀을 통해 상기 드레인 전극(16b)과 전기적으로 콘택된 화소 전극(29)이 형성되어 있다.In addition, a
상기와 같이 종래 평판표시장치에 사용되고 있는 박막 트랜지스터 어레이 기판의 제조 공정은 다음과 같다.As described above, the manufacturing process of the thin film transistor array substrate used in the conventional flat panel display device is as follows.
도 2a 내지 도 2f는 종래 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 단면도이다.2A to 2F are cross-sectional views illustrating a manufacturing process of a conventional thin film transistor array substrate.
도 2a 내지 도 2f를 참조하면, 종래 박막 트랜지스터 어레이 기판은, 투명한 절연기판(10) 상에 절연물질인 버퍼층(11)을 형성한 다음, 비정질실리콘막을 연속하여 증착한다.2A to 2F, a conventional thin film transistor array substrate forms a
그런 다음, 결정화 공정을 진행하여 폴리실리콘막을 형성하고, 제 1 마스크 공정을 진행하여 박막 트랜지스터가 형성될 영역에 액티브패턴(14)을 형성한다.Then, a polysilicon film is formed by performing a crystallization process, and an
상기와 같이, 버퍼층(11) 상에 액티브패턴(14)이 형성되면 게이트 절연막(12)을 형성한 다음, 금속막을 절연기판(10) 전 영역에 형성한다. 상기와 같이, 금속막이 절연기판(10) 상에 형성되면 제 2 마스크 공정을 진행하여 상기 액티브패턴(14) 상부에 게이트 전극(13)과, 상기 게이트 절연막(12) 상에 제 1 스토리지 전극(21)을 형성한다.As described above, when the
상기와 같이, 절연기판(10) 상에 게이트 전극(13)이 형성되면, 도 2c에 도시한 바와 같이, 층간절연막(25)을 절연기판(10)의 전 영역에 형성한 다음, 제 3 마스크 공정을 진행하여 상기 액티브패턴(14)의 양측에 형성된 오믹콘택층(15)을 노출시키는 콘택홀 공정을 진행한다. 상기 오믹콘택층(15)은 게이트 전극(13) 형성 후, 이온 주입 공정을 진행하여 형성할 수 있다.As described above, when the
상기와 같이, 오믹콘택층(15)이 노출되는 콘택홀 공정이 완료되면, 도 2d에 도시한 바와 같이, 절연기판(10) 상에 금속막을 형성한 다음, 제 4 마스크 공정을 진행하여 소스 및 드레인 전극(16a, 16b)을 형성하고, 상기 제 1 스토리지 전극(21) 상부에 제 2 스토리지 전극(27)을 형성한다.As described above, when the contact hole process in which the
그런 다음, 상기 소스 및 드레인 전극(16a, 16b)이 형성된 절연기판(10) 상에 보호막(18)을 형성한 다음, 제 5 마스크 공정을 진행하여 상기 드레인 전극(16b)의 일부를 노출시키는 콘택홀 공정을 진행한다.Thereafter, a
상기와 같이, 보호막(18) 상에 콘택홀이 형성되면 도 2f에 도시한 바와 같이, 절연기판(10)의 전 영역에 투명성 도전물질을 형성한 다음, 제 6 마스크 공정을 진행하여 화소 영역에 화소 전극(29)을 형성한다.
As described above, when the contact hole is formed on the
상기와 같이 제조되는 박막 트랜지스터 어레이 기판이, 액정표시장치에 사용될 경우에는 액티브패턴 형성 전에 광차단패턴을 박막 트랜지스터 영역에 형성할 수 있고, 유기전계발광표시장치에 사용될 경우에는 화소 전극 형성 후에 뱅크층 및 스페이서 형성 공정을 추가해야되기 때문에 적어도 7~9개의 마스크 공정을 진행하게 된다.When the thin film transistor array substrate manufactured as described above is used in the liquid crystal display device, the light blocking pattern may be formed in the thin film transistor region before the active pattern is formed, and when used in the organic light emitting display device, the bank layer after the pixel electrode is formed. And since the spacer forming process must be added, at least 7 to 9 mask processes are performed.
이와 같이, 마스크 공정이 증가하면 공정이 복잡해지고 공정 시간이 길어져 제조 수율이 저하되는 문제가 있다. 따라서, 평판표시장치에 사용되는 박막 트랜지스터 어레이 기판의 제조 공정을 단순화할 필요가 있다.
As such, when the mask process is increased, the process becomes complicated and the process time is long, resulting in a problem that the manufacturing yield is lowered. Therefore, there is a need to simplify the manufacturing process of the thin film transistor array substrate used in the flat panel display device.
본 발명은, 액정표시장치 또는 유기전계발광표시장치에 적용될 경우에도 바텀 게이트 전극 구조를 적용시켜 마스크 공정 수를 줄인 박막트랜지스터 어레이 기판 제조방법을 제공하는데 그 목적이 있다.Another object of the present invention is to provide a method of manufacturing a thin film transistor array substrate having a reduced number of mask processes by applying a bottom gate electrode structure even when applied to a liquid crystal display or an organic light emitting display.
또한, 본 발명은, 에치스톱퍼 형성 시 패터닝된 감광막을 이용하여 이온 도핑 공정을 진행하여 도핑 특성을 향상시키면서 공정을 단순화한 박막트랜지스터 어레이 기판 제조방법을 제공하는데 다른 목적이 있다.
In addition, another object of the present invention is to provide a method of manufacturing a thin film transistor array substrate by simplifying the process while improving the doping characteristics by performing an ion doping process using a patterned photosensitive film when forming the etch stopper.
상기와 같은 과제를 해결하기 위한 본 발명의 박막 트랜지스터 어레이 기판 제조방법은, 기판 상에 버퍼층, 제 1 금속막, 절연막 및 액티브층을 순차적으로 형성하는 단계; 상기 액티브층이 형성된 기판 상에 하프톤 마스크 또는 회절 마스크를 이용하여 액티브패턴 및 상기 액티브패턴 하측에 절연막패턴을 형성하는 단계; 상기 액티브패턴이 형성된 기판 상에 제 2 금속막을 형성한 다음, 포토리소그라피 공정과 식각 공정을 진행하여 패드, 게이트 라인, 게이트 전극 및 스토리지 전극을 동시에 형성하는 단계; 상기 게이트 전극이 형성된 기판 상에 보호막을 형성한 다음, 콘택홀 공정을 진행하는 단계; 상기 콘택홀이 형성된 기판 상에 제 3 금속막을 형성한 다음, 포토리소그라피 공정과 식각 공정을 진행하여 소스 전극, 드레인 전극 및 데이터 라인을 형성하는 단계; 및 상기 소스 및 드레인 전극이 형성된 기판 상에 제 4 금속막을 형성한 다음, 포토리소그라피 공정과 식각 공정을 진행하여 상기 드레인 전극과 면접촉하는 화소 전극을 형성하는 단계를 포함한다.
The thin film transistor array substrate manufacturing method of the present invention for solving the above problems comprises the steps of sequentially forming a buffer layer, a first metal film, an insulating film and an active layer on the substrate; Forming an active pattern and an insulating layer pattern below the active pattern by using a halftone mask or a diffraction mask on the substrate on which the active layer is formed; Forming a second metal layer on the substrate on which the active pattern is formed, and then simultaneously forming a pad, a gate line, a gate electrode, and a storage electrode by performing a photolithography process and an etching process; Forming a protective film on the substrate on which the gate electrode is formed, and then performing a contact hole process; Forming a third metal layer on the contact hole formed substrate and then performing a photolithography process and an etching process to form a source electrode, a drain electrode, and a data line; And forming a fourth metal layer on the substrate on which the source and drain electrodes are formed, and then performing a photolithography process and an etching process to form a pixel electrode in surface contact with the drain electrode.
본 발명의 박막 트랜지스터 어레이 기판은, 액정표시장치 또는 유기전계발광표시장치에 적용될 경우에도 바텀 게이트 전극 구조를 적용시켜 마스크 공정 수를 줄인 효과가 있다.The thin film transistor array substrate of the present invention has an effect of reducing the number of mask processes by applying a bottom gate electrode structure even when applied to a liquid crystal display or an organic light emitting display.
또한, 본 발명의 박막 트랜지스터 어레이 기판은, 에치스톱퍼 형성 시 패터닝된 감광막을 이용하여 이온 도핑 공정을 진행하여 도핑 특성을 향상시키면서 공정을 단순화한 효과가 있다.
In addition, the thin film transistor array substrate of the present invention has an effect of simplifying the process while improving the doping characteristics by performing an ion doping process using a patterned photosensitive film when forming the etch stopper.
도 1은 종래 박막 트랜지스터 어레이 기판의 구조를 도시한 단면도이다.
도 2a 내지 도 2f는 종래 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 단면도이다.
도 3a 내지 도 3k는 본 발명의 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 도면이다.1 is a cross-sectional view illustrating a structure of a conventional thin film transistor array substrate.
2A to 2F are cross-sectional views illustrating a manufacturing process of a conventional thin film transistor array substrate.
3A to 3K are views illustrating a manufacturing process of the thin film transistor array substrate of the present invention.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following embodiments are provided as examples to sufficiently convey the spirit of the present invention to those skilled in the art. Accordingly, the invention is not limited to the embodiments described below and may be embodied in other forms. In the drawings, the size and thickness of the device may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification.
도 3a 내지 도 3k는 본 발명의 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 도면이다.3A to 3K are views illustrating a manufacturing process of the thin film transistor array substrate of the present invention.
아래 도면과 설명은 유기전계발광표시장치 또는 액정표시장치에 적용되는 어레이 기판의 박막트랜지스터(Thin Film Transistor:TFT), 패드, 화소 및 데이터 라인 영역의 제조 공정 단계를 도시한 것이다.The following drawings and descriptions illustrate manufacturing process steps of a thin film transistor (TFT), pads, pixels, and data line regions of an array substrate applied to an organic light emitting display device or a liquid crystal display device.
도 3a 내지 도 3k를 참조하면, 본 발명의 박막 트랜지스터 어레이 기판은, 투명한 절연기판(100) 예를들면 유리기판 상에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 1000Å 내지 3000Å 정도의 두께를 갖는 버퍼층(101)을 형성한다. 본 발명에서는 엑시머 결정화(Excimer Laser Annealing : ELA) 공정을 진행하는데, 이러한 결정화 공정에 따른 고온 분위기에서 기판(100) 표면으로부터 알카리 이온이 용출되어 폴리실리콘으로 이루어진 구성요소의 특성을 저하시킬 수 있으므로 이러한 문제를 방지하기 위해 상기 버퍼층(101)을 형성하는 것이다.3A to 3K, the thin film transistor array substrate of the present invention deposits an inorganic insulating material such as silicon oxide (SiO 2) or silicon nitride (SiN x) on a transparent
그런 다음, 상기 버퍼층(101) 위로 제 1 금속막(102)을 형성하는데, 제 1 금속막(102)은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 크롬(Cr) 중 어느 하나 또는 2개 이상을 연속 증착하여 형성할 수 있다.Thereafter, a
그런 다음, 상기 제 1 금속막(102) 상에 절연막과 비정질실리콘막을 연속하여 증착한다. 상기 절연막은 무기절연물질 예를들면 산화실리콘(SiO2)을 증착하여 500Å 내지 4000Å 정도의 두께를 갖도록 형성할 수 있다.Then, an insulating film and an amorphous silicon film are successively deposited on the
그런 다음, 엑시머 결정화 공정을 진행하여 상기 비정질실리콘막을 폴리실리콘막으로 형성한다.Then, the excimer crystallization process is performed to form the amorphous silicon film as a polysilicon film.
상기와 같이, 결정화 공정이 완료되면 하프톤 마스크 또는 회절 마스크를 이용하여 TFT부에 두께가 다르게 단차가 형성된 제 1 감광막패턴(200)을 형성한다. 이후, 제 1 감광막패턴(200)을 마스크로 하여 폴리실리콘막과 절연막을 식각하여 액티브층(104)과 절연막패턴(103)을 형성한다.As described above, when the crystallization process is completed, the first
그런 다음, 에싱(ashing) 공정을 진행하여 상기 제 1 감광막패턴(200)보다 두께가 얇은 제 2 감광막패턴(200a)을 액티브층(104) 상에 형성한다. 상기 제 2 감광막패턴(200a)을 마스크로 하여 액티브층(104)을 식각하여 상기 절연막패턴(103) 상에 액티브패턴(104a)을 형성한다. 상기 액티브패턴(104a)은 박막 트랜지스터의 채널층 역할을 한다.Then, an ashing process is performed to form a
상기와 같이, 절연막패턴(103) 상에 액티브패턴(104a)이 형성되면, 도 3d에 도시한 바와 같이, 절연기판(100)의 전 영역에 제 2 금속막(106)을 형성한다. 상기 제 2 금속막(106)은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 크롬(Cr) 중 어느 하나 또는 2개 이상을 연속 증착하여 형성할 수 있다.As described above, when the
상기 제 2 금속막(106)은 절연막패턴(103)과 액티브패턴(104a) 영역을 제외하고 상기 제 1 금속막(102)과 직접 접촉되어 이중층 구조를 갖는다. 제 1 금속막(102)과 제 2 금속막(106)이 각각 다수의 금속층으로 이루어져 있을 경우에는 3층 이상의 금속층 구조를 가질 수 있다.The
그런 다음, 포토리소그라피 공정에 따라 제 3 감광막패턴(300)을 상기 제 2 금속막(106) 상에 형성하고, 이를 마스크로 하여 식각 공정을 진행한다.Then, a
상기 식각 공정에 따라 패드부 영역에서는 게이트 라인 또는 데이터 라인과 연결된 패드(120)가 형성된다. 상기 패드(120)는 상기 제 1 금속막과 제 2 금속막의 이중층 구조로 형성된다. 이후 데이터 라인이 형성될 경우, 콘택홀에 의해 상기 패드(120)와 데이터 라인이 전기적으로 연결된다. 따라서, 상기 패드(120)는 게이트 라인의 패드 뿐만 아니라 데이터 라인의 패드를 포함한다.According to the etching process, the
게이트 라인부 영역에서는 상기 식각 공정에 의해 게이트 라인(110b)이 형성되는데, 이때, 제 1 금속막이 식각되면서 상기 절연막패턴(103) 하측에는 게이트 전극(110a)이 동시에 형성된다. 상기 게이트 전극(110a)과 게이트 라인(110b)은 일측 영역에서 서로 면 접촉된 형태로 형성된다. 즉, 상기 액티브패턴(104a)의 일측 방향에 게이트 라인(110b)과 게이트 전극(110a)이 면 접촉되어 형성된다.In the gate line region, the
또한, 본 발명에서는 바텀 게이트 구조로 형성되기 때문에 게이트 전극(110a)이 액티브패턴(104a)의 폭보다 넓게 절연막패턴(103) 하측에 형성된다.In addition, in the present invention, since the bottom gate structure is formed, the
스토리지부 영역에서도 상기 패드(120)와 동일하게 제 1 금속막과 제 2 금속막으로 적층된 스토리지 전극(130)이 패터닝된다.In the storage unit region, the
상기와 같이, 게이트 전극(110a), 게이트 라인(110b), 패드(120) 및 스토리지 전극(130)이 절연기판(100) 상에 형성되면, 도 3f 및 도 3g에 도시한 바와 같이, 절연기판(100)의 전 영역에 보호막(109)을 형성한다.As described above, when the
상기와 같이 절연기판(100) 상에 보호막(109)이 형성되면, 포토리소그라피 공정에 따라 상기 보호막(109) 상에 제 4 감광막 패턴(400)을 형성한다. 상기 제 4 감광막 패턴(400)을 마스크로 하여 식각 공정을 진행하여 패드부 영역에 제 1 콘택홀(250)을 형성하고, 액티브패턴(104a) 영역에 제 2 콘택홀(251)을 형성한다. 또한, 상기 액티브패턴(104a) 중앙에는 에치스톱퍼(119)가 패터닝된다.When the
이때, 상기 제 4 감광막 패턴(400)을 마스크로 하여 상기 제 2 콘택홀(251)이 형성될 영역에 이온 주입 공정을 진행하여 오믹콘택층(115)을 형성할 수 있다.In this case, the
또한, 제 4 감광막 패턴(400)을 마스크로 하여 제 1 및 2 콘택홀(250, 251)을 형성한 다음, 제 2 콘택홀(251)과 대응되는 액티브패턴(104a) 표면에 이온 주입 공정을 진행하여 오믹콘택층(115)을 형성할 수 있다.In addition, the first and second contact holes 250 and 251 are formed using the
즉, 본 발명에서는 제 4 감광막 패턴(400)이 존재하는 상태에서 액티브패턴(104a) 표면에 오믹콘택층(115) 형성을 위한 이온 주입 공정을 진행한다.That is, in the present invention, the ion implantation process for forming the
상기와 같이, 콘택홀 공정이 완료되면, 도 3h 및 도 3i에 도시한 바와 같이, 절연기판(100)의 전 영역에 제 3 금속막(140)을 형성한다. 제 3 금속막(140)은 Al, Mo, Cr, Cu, Al 합금, Mo 합금, Cu 합금 등 금속의 단일층 또는 이중층 구조를 갖는 금속막으로 형성될 수 있다.As described above, when the contact hole process is completed, as shown in FIGS. 3H and 3I, the
그런 다음, 포토리소그라피 공정을 진행하여 상기 제 3 금속막(140) 상에 제 5 감광막 패턴(500)을 형성한다. 상기 제 5 감광막패턴(500)을 이용하여 식각 공정을 진행하여 소스 및 드레인 전극(160a, 160b)과 데이터 라인(180)을 형성한다.Then, a photolithography process is performed to form a
상기 소스 및 드레인 전극(160a, 160b)은 각각 오믹콘택층(115)과 전기적으로 콘택되어 있다.The source and
상기와 같이 소스 및 드레인 전극(160a, 160b)이 절연기판(100) 상에 형성되면, 도 3j에 도시한 바와 같이, 절연기판(100)의 전 영역에 투명성 도전물질(ITO, IZO, ITZO)로 형성된 제 4 금속막(215)을 형성한다. 그런 다음, 포토리소그라피 공정을 진행하여 상기 제 4 금속막(215) 상에 제 6 감광막 패턴(600)을 형성하고, 이를 마스크로 하여 식각 공정을 진행한다.When the source and
도 3k에 도시한 바와 같이, 상기 제 4 금속막(215)이 제 6 감광막 패턴(600)에 의해 식각되면서, 상기 패드(120)와 전기적으로 연결되는 콘택패드(320), 상기 드레인 전극(160b)과 직접적으로 콘택되는 화소 전극(216)이 형성된다. 상기 화소 전극(216)은 화소 영역으로 확장 형성되면서 인접한 스토리지 전극(130)과 오버랩되어 스토리지 커패시턴스를 형성한다.As shown in FIG. 3K, the
또한, 본 발명의 화소 전극(216)은 노출된 드레인 전극(160b)과 직접 면 접촉 형태로 콘택되어 있다.
In addition, the
이와 같이, 본 발명의 박막 트랜지스터 어레이 기판은, 게이트 라인과 게이트 전극을 동시에 패터닝하고, 게이트 전극이 액티브패턴 하측에 위치하도록 하여 마스크 공정 수를 줄인 효과가 있다.As described above, the thin film transistor array substrate of the present invention has the effect of reducing the number of mask processes by simultaneously patterning the gate line and the gate electrode and placing the gate electrode under the active pattern.
또한, 본 발명의 박막 트랜지스터 어레이 기판은, 에치스톱퍼 형성 시 패터닝된 감광막을 이용하여 이온 도핑 공정을 진행하여 도핑 특성을 향상시키면서 공정을 단순화한 효과가 있다.
In addition, the thin film transistor array substrate of the present invention has an effect of simplifying the process while improving the doping characteristics by performing an ion doping process using a patterned photosensitive film when forming the etch stopper.
100: 절연기판 110a: 게이트 전극
110b: 게이트 라인 120: 패드
130: 스토리지 전극 104a: 액티브패턴
115: 오믹콘택층 160a: 소스 전극
160b: 드레인 전극 216: 화소 전극100: insulating
110b: gate line 120: pad
130:
115:
160b: drain electrode 216: pixel electrode
Claims (6)
상기 액티브층이 형성된 기판 상에 하프톤 마스크 또는 회절 마스크를 이용하여 액티브패턴 및 상기 액티브패턴 하측에 절연막패턴을 형성하는 단계;
상기 액티브패턴이 형성된 기판 상에 제 2 금속막을 형성한 다음, 포토리소그라피 공정과 식각 공정을 진행하여 패드, 게이트 라인, 게이트 전극 및 스토리지 전극을 동시에 형성하는 단계;
상기 게이트 전극이 형성된 기판 상에 보호막을 형성한 다음, 콘택홀 공정을 진행하는 단계;
상기 콘택홀이 형성된 기판 상에 제 3 금속막을 형성한 다음, 포토리소그라피 공정과 식각 공정을 진행하여 소스 전극, 드레인 전극 및 데이터 라인을 형성하는 단계; 및
상기 소스 및 드레인 전극이 형성된 기판 상에 제 4 금속막을 형성한 다음, 포토리소그라피 공정과 식각 공정을 진행하여 상기 드레인 전극과 면접촉하는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판 제조방법.
Sequentially forming a buffer layer, a first metal film, an insulating film, and an active layer on the substrate;
Forming an active pattern and an insulating layer pattern below the active pattern by using a halftone mask or a diffraction mask on the substrate on which the active layer is formed;
Forming a second metal layer on the substrate on which the active pattern is formed, and then simultaneously forming a pad, a gate line, a gate electrode, and a storage electrode by performing a photolithography process and an etching process;
Forming a protective film on the substrate on which the gate electrode is formed, and then performing a contact hole process;
Forming a third metal layer on the contact hole formed substrate and then performing a photolithography process and an etching process to form a source electrode, a drain electrode, and a data line; And
And forming a fourth metal film on the substrate on which the source and drain electrodes are formed, and then performing a photolithography process and an etching process to form a pixel electrode in surface contact with the drain electrode.
The method of claim 1, wherein the active layer is formed by forming an amorphous silicon film on the insulating film and then performing an excimer crystallization process.
The method of claim 1, wherein the pad and the storage electrode have a double layer structure of the first metal layer and the second metal layer.
The method of claim 1, wherein the gate line is in surface contact with one side of the gate electrode.
상기 보호막을 형성한 다음, 포토리소그라피 공정에 따라 감광막패턴을 형성하는 단계;
상기 감광막패턴을 마스크로 하여 콘택홀 및 상기 액티브패턴 중앙에 대응되는 영역에 에치스톱퍼를 형성하는 단계 및
상기 감광막패턴을 마스크로 하여 상기 에치스톱퍼의 양측의 액티브패턴 상에 이온을 주입하여 오믹콘택층을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판 제조방법.
The method of claim 1, wherein after forming the passivation layer on the substrate on which the gate electrode is formed, performing a contact hole process,
Forming a protective film, and then forming a photoresist pattern according to a photolithography process;
Forming an etch stopper in a region corresponding to the center of the contact hole and the active pattern using the photoresist pattern as a mask; and
And forming an ohmic contact layer by implanting ions onto the active patterns on both sides of the etch stopper using the photoresist pattern as a mask.
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| KR20150000040A (en) * | 2013-06-21 | 2015-01-02 | 엘지디스플레이 주식회사 | Thin film transistor substrate and Method of manufacturing the same |
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