KR20080048978A - 캐패시터 전극의 제조 방법과 제조 시스템 및 기록 매체 - Google Patents

캐패시터 전극의 제조 방법과 제조 시스템 및 기록 매체 Download PDF

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Abstract

　기판 표면의 실리콘 산화막을 제거하여 캐패시터 전극을 제조하는 캐패시터 전극의 제조 방법에 있어서, 기판을 제 1 처리온도로 하여 할로겐원소를 포함하는 가스를 공급하여, 실리콘 산화막과 상기 할로겐원소를 포함하는 가스를 화학반응시켜, 상기 실리콘 산화막을 반응 생성물로 변질시키는 공정과, 기판을 상기 제 1 처리온도보다도 높은 제 2 처리온도로 하여, 상기 반응 생성물로 변질시킨 상기 실리콘 산화막을 제거하는 공정을 갖는 것을 특징으로 하는 캐패시터 전극의 제조 방법.
기판, 캐패시터 전극, 실리콘 산화막, 할로겐원소

Description

캐패시터 전극의 제조 방법과 제조 시스템 및 기록 매체 {MANUFACTURING METHOD OF CAPACITOR ELECTRODE, MANUFACTURING SYSTEM OF CAPACITOR ELECTRODE, AND STORAGE MEDIUM}
본 발명은 반도체 디바이스의 제조공정에 있어서, 기판 표면에 노출한 산화막을 제거하여 캐패시터 전극을 제조하는 방법과 시스템에 관한 것으로, 더욱이 캐패시터 전극의 제조 방법을 행하게 하기 위한 기록 매체에 관한 것이다.
최근, 반도체 소자의 고집적화에 따라 패턴 사이즈가 현저하게 미세화하고 있다. 예컨대, DRAM(Dynamic Random Access Memory)를 제조하는 경우, 원통형 형상(실린더형)으로 형성되는 캐패시터 전극은 점점 가늘게 되고 있고, 또한, 그 높이는 캐패시턴스를 증가시키기 위해서 점점 높아져 왔다.
이러한 실린더형의 캐패시터 전극을 제조하는 경우, 우선, 미리 기판 표면에 성막시킨 BPSG막 등의 실리콘 산화막에 저장 노드홀을 패턴형성시킨다. 그리고, 이 저장 노드홀의 내면에 TiN, 폴리 실리콘 등의 도전성재료를 성막하여 원통형 형 상의 캐패시터 전극을 형성한다. 그 후, 캐패시터 전극의 주위에 남아 있던 실리콘 산화막을 에칭에 의해 제거한다. 이 경우, 캐패시터 전극의 주위에 남아 있던 실리콘 산화막을 에칭하기 위해서, BOE(Buffered Oxide Etchant)나 DHF(Diluted Hydro Fluoricacid)등의 에칭액을 이용한 습식 에칭이 일반적으로 행하여지고 있다.
그러나, 상술한 바와 같이 가늘고 높게 형성된 캐패시터 전극을 제조하는 경우, 습식 에칭에서는 캐패시터 전극이 경사진다라는 문제{이른바 리닝(1eaning)}가 발생한다. 즉, 습식 에칭에서는 에칭액의 표면장력에 의해, 캐패시터 전극끼리의 사이에 장력이 발생하고, 그것에 의하여 캐패시터 전극이 서로 잡아 당겨, 특히 최근의 가늘고 높게 형성된 캐패시터 전극에 있어서 쓰러짐이 발생해 버리는 것이다.
그래서, 이러한 리닝이라고 하는 문제를 방지하기 위해서, 캐패시터 전극끼리의 사이에 SiN 등으로 이루어지는 지지막을 배치하는 방법이 채용되고 있다. 또한, 이와 같이 형성된 SiN 등으로 이루어지는 지지막을 보호하면서, 캐패시터 전극의 주위에 남아 있던 실리콘 산화막을 선택적으로 에칭하기 위해서, 음이온성 계면 활성제를 함유시킨 에칭액 등도 개발되고 있다(문헌 1).
[문헌 1]
JP 2005-328067
그러나, 리닝을 방지하기 위해서 지지막을 형성하는 방법은 SiN 막 등의 성막공정이 쓸데없이 필요하기 때문에 손이 많이가 코스트 저감의 방해가 된다. 또한, 종래의 습식 에칭으로서는 실리콘 산화막만을 선택적으로 에칭하는 것이 아직 불충분하여, 지지막으로 되는 SiN막이 에칭되어 손상되어 버리는 문제가 있었다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 기판 표면의 실리콘 산화막을 제거하여 캐패시터 전극을 제조하는데 있어서, 리닝이라는 문제를 회피하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명에 의하면, 기판 표면의 실리콘 산화막을 제거하여 캐패시터 전극을 제조하는 캐패시터 전극의 제조 방법에 있어서, 상기 기판을 제 1 처리온도로 하여, 할로겐원소를 포함하는 가스를 공급하여, 상기 실리콘 산화막과 상기 할로겐원소를 포함하는 가스를 화학반응시켜, 상기 실리콘 산화막을 반응 생성물로 변질시키는 공정과, 상기 기판을 상기 제 1 처리온도보다도 높은 제 2 처리온도로 하여, 상기 반응 생성물로 변질시킨 상기 실리콘 산화막을 제거하는 공정을 갖는 것을 특징으로 하는 캐패시터 전극의 제조 방법이 제공된다. 또한, 상기 제 1 처리온도는 예컨대 40 ℃ 이하이다. 또한, 상기 제 2 처리온도는 예컨대 100∼400 ℃이다.
상기 실리콘 산화막은 예컨대, BPSG(Boro-Phospho Silicated Glass)막이다. 또한, 상기 캐패시터 전극은, 예컨대 실린더형이다.
상기 할로겐원소를 포함하는 가스는 예컨대 HF를 포함하는 가스이다. 또한, 상기 실리콘 산화막을 반응 생성물로 변질시키는 공정을 소정의 감압하에서 행하는 것도 가능하다. 그 경우, 상기 실리콘산화물을 반응 생성물로 변질시키는 공정을 예컨대 400∼4000 Pa에서 실행한다.
또한, 상기 반응 생성물을 가열하여 제거하는 공정을 소정의 감압하에서 행하는 것도 가능하다. 그 경우, 상기 반응 생성물을 가열하여 제거하는 공정을 예컨대, 133∼400 Pa에서 실행한다.
또한, 상기 반응 생성물을 가열하여 제거하는 공정에 있어서 염기성 가스를 공급할 수도 있다. 그 경우, 상기 염기성 가스는 예컨대, 암모니아 가스이다.
또한 본 발명에 의하면, 기판 표면의 실리콘 산화막을 제거하여 캐패시터 전극을 제조하는 캐패시터 전극의 제조 시스템으로서, 기판 표면에 노출한 상기 실리콘 산화막을 반응 생성물로 변질시키는 반응 처리 장치와, 상기 반응 생성물로 변질시킨 상기 실리콘 산화막에 대하여 열처리를 행하는 열처리 장치를 구비하고, 상기 반응 처리 장치는 기판을 수납하는 반응 처리실과, 상기 반응 처리실내에서 상기 기판을 탑재시켜, 상기 기판을 소망의 온도로 되게 하는 탑재대와, 상기 반응 처리실내에 할로겐원소를 포함하는 가스를 공급하는 가스 공급원을 구비하며, 상기 열처리 장치는 기판을 수납하는 열처리실과, 상기 열처리실 내에 있어서 상기 기판을 탑재시켜, 상기 기판을 소망하는 온도로 되게 하는 탑재대를 구비하는 것을 특 징으로 하는 캐패시터 전극의 제조 시스템이 제공된다.
상기 반응 처리실 내에 불활성 가스를 공급하는 불활성 가스 공급원을 구비하여도 좋다. 또한, 상기 반응 처리실 내를 소망의 압력으로 감압시키는 감압기구를 가져도 좋다.
또한, 상기 열처리 장치는 상기 열처리실 내에 예컨대 암모니아 가스 등의 염기성 가스를 공급하는 가스 공급원을 구비하여도 좋다.
또한, 상기 열처리실 내에 불활성 가스를 공급하는 불활성 가스 공급원을 구비하여도 좋다. 또한, 상기 열처리실 내를 소망의 압력으로 감압시키는 감압기구를 가져도 좋다.
또한 본 발명에 의하면, 제조 시스템의 제어 컴퓨터에 의해서 실행하는 것이 가능한 프로그램이 기록된 기록 매체에 있어서, 상기 프로그램은 상기 제어 컴퓨터에 의해서 실행됨으로써, 상기 제조 시스템에 상술한 본 발명의 캐패시터 전극의 제조 방법을 행하게 하는 것을 특징으로 하는 기록 매체가 제공된다.
본 발명에 있어서는 기판 표면에 노출한 BPSG막 등의 실리콘 산화막을 HF 등의 할로겐원소를 포함하는 가스와 화학반응시키고, 반응 생성물로 변질시킨다. 이 경우, 상기 실리콘 산화막은 예컨대 플루오로규산(H2SiF6)을 포함하는 반응 생성물로 변질된다.
그리고, 이렇게 해서 변질하여 생성된 반응 생성물을 열처리{이른바 PHT(Post Heat Treatment)}함으로써, SiF4 가스 및 HF 가스로 하여 기판으로부터 제거한다. 즉, 여기서 행하여지는 열처리(PHT)란 기판을 제 2 처리온도로 가열함으로써, 상기 반응 생성물을 SiF4 가스 및 HF 가스로 해서, 기화(승화 혹은 증발)시키는 처리이다.
본 발명에 의하면, 기판 표면에 노출하는 BPSG막 등의 실리콘 산화막을 선택적으로 제거하는 것이 가능하다. 본 발명에 의하면, 예컨대 실리콘 산화막의 저장 노드홀의 내면에 원통형 형상의 캐패시터 전극을 형성한 후, 캐패시터 전극의 주위에 남아 있던 실리콘 산화막을 제거할 때에 리닝을 회피할 수 있다.
이하, 본 발명의 바람직한 실시예를 설명한다. 이하의 실시예에서는 반도체 기판인 웨이퍼W의 표면에 노출한 실리콘 산화막으로서의 BPSG막(100)을 제거하여, 캐패시터 전극(103)을 제조하는 제조 시스템(1)에 대하여 구체적으로 설명한다.
또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 기능구성을 갖는 구성요소에 대해서는 동일한 부호를 부여함으로써 중복설명을 생략한다.
도 1에 나타내는 제조 시스템(1)은 웨이퍼W를 제조 시스템(1)에 대하여 반출입시키는 반출입부(2), 진공배기 가능한 로드록 실(3), 웨이퍼W에 대하여 할로겐원소를 포함하는 가스를 공급하여, 피처리부인 BPSG막(100)을 반응 생성물로 변질시 키는 반응 처리를 행하는 반응 처리 장치(4), 웨이퍼W에 대하여 반응 처리 후의 열처리{PHT(Post Heat Treatment)}를 행하는 열처리 장치(5), 제조 시스템(1)의 각부에 제어명령을 부여하는 제어컴퓨터(6)를 구비하고 있다. 이 제조 시스템(1)에서는 반응 처리 장치(4)와 열처리 장치(5)가 2개씩 마련되어 있고, 반출입부(2)로부터 반입된 웨이퍼W가 병렬로 로드록 실(3)을 거쳐서 반응 처리 장치(4), 열처리 장치(5)의 순서로 반송되어 각각 처리되어, 로드록 실(3)을 거쳐서 다시 반출입부(2)로 웨이퍼W가 반출되게 되어 있다.
반출입부(2)는 웨이퍼W를 반송 가능한 반송기구(10)를 갖고 있고, 반송기구(10)의 측방에는 웨이퍼W를 복수개 나란히 수용 가능한 캐리어C를 탑재하는 캐리어 탑재대(11)가 예컨대, 3개 구비되어 있다. 또한, 예컨대, 대략 원반형상을 이루는 웨이퍼W를 회전시켜 위치 정렬을 행하는 오리엔터(12)가 설치되어 있다. 반송기구(10)는 이들 3개의 캐리어C, 오리엔터(12) 및 2개의 로드록 실(3) 사이에서, 임의로 웨이퍼W를 한 장씩 반송하는 것이 가능하다.
로드록 실(3)은 반출입부(2)와의 사이 및 열처리 장치(5)와의 사이에, 개폐 가능한 게이트밸브를 구비하고 있다. 이 때문에, 반응 처리 장치(4) 및 열처리 장치(5) 내를 소정의 압력으로 유지하면서, 반출입부(2)로부터 반응 처리 장치(4) 및 열처리 장치(5)로 웨이퍼W를 반입하고, 반응 처리 장치(4) 및 열처리 장치(5)로부터 반출입부(2)로 웨이퍼W를 반출할 수 있다.
도 2에 나타내는 바와 같이, 반응 처리 장치(4)는 웨이퍼W를 수납하는 밀폐 구조의 반응 처리실(20)을 구비하고 있고, 반응 처리실(20) 내에는 웨이퍼W를 대 략 수평으로 하여 유지하는 탑재대(21)가 마련되어 있다. 또한, 탑재대(21)에는 웨이퍼W를 소망의 온도로 되게 하는 온도 조절 수단(22)이 마련되어 있다. 또한, 도시하지 않지만, 반응처리실(20)의 측방에는 PHT 처리 장치(5)와의 사이에서 웨이퍼W를 반입출시키기 위한 반출입구가 마련되어 있다.
또한, 반응 처리 장치(4)에는 반응 처리실(20) 내에 할로겐원소를 포함하는 처리 가스로서 불화수소 가스(HF)를 공급하는 공급로(25)와, 반응 처리실(20) 내에 희석 가스로서 질소 가스(N2) 등의 불활성 가스를 공급하는 공급로(26)와, 반응 처리실(20) 내를 배기하는 배기로(27)가 접속되어 있다. 공급로(25)는 불화수소 가스의 공급원(30)에 접속되고, 공급로(25)에는 개폐 및 불화수소 가스의 공급유량의 조절이 가능한 유량조정밸브(31)가 마련되어 있다. 공급로(26)는 질소 가스의 공급원(35)에 접속되고, 공급로(26)에는 개폐 및 질소 가스의 공급유량의 조절이 가능한 유량조정밸브(36)가 마련되어 있다.
반응 처리실(20)의 천장부에는 이들 공급로(25) 및 공급로(26)를 통하여 공급된 불화수소 가스 및 질소 가스를 탑재대(21)에 놓여진 웨이퍼W의 상면 전체에 균일하게 공급시키기 위한 샤워헤드(37)가 마련되어 있다.
배기로(27)에는 압력 컨트롤러(40) 및 강제 배기를 행하기 위한 배기펌프(41)가 마련되어 있다. 이들 배기펌프(41)의 가동과 압력 컨트롤러(40)의 조정에 의해서, 반응 처리실(20)의 내부는 소정의 압력으로 감압되도록 되어 있다.
도 3에 도시하는 바와 같이, 열처리 장치(5)는 웨이퍼W를 수납하는 밀폐 구 조의 열처리실(50)을 구비하고 있고, 열처리실(50) 내에는 웨이퍼W를 대략 수평으로 하여 유지하는 탑재대(51)가 마련되어 있다. 또한, 탑재대(51)에는 웨이퍼W를 소망의 온도로 되게 하는 온도 조절 수단(52)이 마련되어 있다. 또한, 도시하지 않지만, 열처리실(50)의 측방에는 반응 처리 장치(4)의 반응 처리실(20)과의 사이에서 웨이퍼W를 반출입시키기 위한 반출입구와, 로드록 실(3)과의 사이에서 웨이퍼W를 반출입시키기 위한 반출입구가 마련되어 있다.
또한, 열처리 장치(5)에는 열처리실(50) 내에 희석 가스로서 질소 가스(N2) 등의 불활성 가스를 공급하는 공급로(55)와, 열처리실(50) 내를 배기하는 배기로(56)가 접속되어 있다. 공급로(55)는 질소 가스의 공급원(60)에 접속되며, 공급로(55)에는 개폐 및 질소 가스의 공급유량의 조절이 가능한 유량조정밸브(61)가 마련되어 있다.
열처리실(50)의 천장부에는 공급로(55)를 통하여 공급된 질소 가스를 탑재대(51)에 놓여진 웨이퍼W의 상면 전체에 균일하게 공급시키기 위한 샤워헤드(62)가 마련되어 있다.
배기로(56)에는 압력 컨트롤러(65) 및 강제 배기를 행하기 위한 배기펌프(66)가 마련되어 있다. 이들 배기펌프(66)의 가동과 압력 컨트롤러(65)의 조정에 의해서 열처리실(50)의 내부는 소정의 압력으로 감압되도록 되어 있다.
제조 시스템(1)의 각 기능요소는 제조 시스템(1) 전체의 동작을 자동 제어하는 제어 컴퓨터(6)에 신호라인을 거쳐서 접속되어 있다. 여기서, 기능요소란 예컨대 전술한 반응 처리 장치(4)의 온도 조절 수단(22), 유량조정밸브(31, 36), 압력 컨트롤러(65), 배기펌프(66), 열처리 장치(5)의 온도 조절 수단(52), 유량조정밸브(61), 압력 컨트롤러(65), 배기펌프(66) 등의 소정의 프로세스 조건을 실현하기 위해 동작하는 모든 요소를 의미한다. 제어 컴퓨터(6)는 전형적으로는 실행하는 소프트웨어에 의존하여 임의의 기능을 실현할 수 있는 범용 컴퓨터이다.
도 1에 나타내는 바와 같이, 제어 컴퓨터(6)는 CPU(중앙 연산 장치)를 구비한 연산부(6a)와, 연산부(6a)에 접속된 입 출력부(6b)와, 입 출력부(6b)에 삽입, 장착되고 제어 소프트웨어를 저장한 기록 매체(6c)를 갖는다. 이 기록 매체(6c)에는 제어 컴퓨터(6)에 의해 실행되는 것에 의해 제조 시스템(1)에 후술하는 소정의 기판 처리 방법을 행하게 하는 제어 소프트웨어(프로그램)이 기록되어 있다. 제어 컴퓨터(6)는 해당 제어 소프트웨어를 실행함으로써, 제조 시스템(1)의 각 기능요소를 소정의 프로세스 레시피에 의해 정의된 여러가지 프로세스 조건(예컨대, 처리실(20,50) 내의 압력등)이 실현되도록 제어한다.
기록 매체(6c)는 제어 컴퓨터(6)에 고정적으로 마련되는 것, 혹은 제어 컴퓨터(6)에 마련된 도시하지 않은 판독 장치에 착탈자유롭게 장착되어 해당 판독 장치에 의해 판독 가능한 것이더라도 좋다. 가장 전형적인 실시예에 있어서는 기록 매체(6c)는 제조 시스템(1)의 메이커의 서비스 맨에 의해서 제어 소프트웨어가 인스톨된 하드 디스크 드라이브이다. 다른 실시예에 있어서는 기록 매체(6c)는 제어 소프트웨어이동식 컴퓨터(6)에 마련된 도시하지 않은 광학적 판독 장치에 의해 판독된다. 또한, 기록 매체(6c)는 RAM(random access memory) 또는 ROM(read only memory)의 어느 쪽의 형식이 것이라도 좋다. 또한, 기록 매체(6c)는 카세트식의 ROM와 같은 것이라도 좋다. 요컨대, 컴퓨터의 기술분야에 있어서 알려져 있는 임의의 것을 기록 매체(6c)로서 이용하는 것이 가능하다. 또한, 복수의 제조 시스템(1)이 배치되는 공장에 있어서는 각 제조 시스템(1)의 제어 컴퓨터(6)를 통괄적으로 제어하는 관리 컴퓨터에 제어소프트웨어가 저장되어 있더라도 좋다. 이 경우, 각 제조 시스템(1)은 통신회선을 거쳐서 관리 컴퓨터에 의해 조작되어 소정의 프로세스를 실행한다.
다음에, 이상과 같이 구성된 본 발명의 실시예에 이러한 제조 시스템(1)을 이용한 캐패시터 전극(103)의 제조 방법에 대하여 설명한다.
여기서 미리, 처리의 일례인 DRAM(Dynamic Random Access Memory)의 제조공정의 일부를 도 4에 근거하여 설명한다. 우선, 도 4의 (a)에 도시하는 바와 같이 웨이퍼W의 표면에는 BPSG(Boro-Phospho Silicated Glass)막(100)이 성막되어 있고, 또한 BPSG막(100)에는 원주 형상의 저장 노드홀(101)이, 웨이퍼W 표면의 저장 노드(102)에 이르는 깊이로 패턴 형성되어 있다. 또한, 이 저장 노드홀(101)은 웨이퍼W의 표면에 BPSG막(100)을 성막시킨 후, 포토리소 공정 등을 거쳐 형성된다.
이렇게 해서 BPSG막(100)에 형성된 저장 노드홀(101)의 내면에, 도 4의 (b)에 도시하는 바와 같이 TiN, 폴리 실리콘 등의 도전성재료를 성막하여 원통형 형상의 캐패시터 전극(103)을 형성한다. 그 후, 캐패시터 전극(103)의 주위에 남아 있던 BPSG막(100)을 제거함으로써, 도 4의 (c)에 도시하는 바와 같이 각 저장 노드(102)에 대응시켜 원통형 형상의 캐패시터 전극(103)을 제조할 수 있다. 또한, 그 후 캐패시터 전극(103)의 표면에 예컨대, 천이 금속 산화막, 희토류 산화막 등 의 유전율이 높은 절연막(이른바 High-K 막)을 성막하고, 또한 캐패시터 전극(103)에 마주하는 대향 캐패시터 전극을 형성함으로써, DRAM(Dynamic Random Access Memory)의 구성요소인 캐패시터의 제조가 행하여진다.
그런데, 본 발명의 실시예에 관한 제조 시스템(1)에서는 이상과 같은 일련의 DRAM 제조공정의 일부로서, 캐패시터 전극(103)의 주위에서 BPSG 막(100)을 제거하는 공정이 행하여진다. 우선, 도 4의 (b)에 나타내는 바와 같이, 웨이퍼W 표면의 BPSG막(100)에 마련된 저장 노드홀(101)의 내면에 원통형 형상의 캐패시터 전극(103)이 형성된 상태의 웨이퍼W가 캐리어C 내에 수납되어 제조 시스템(1)에 반입된다.
제조 시스템(1)에 있어서는 도 l에 도시하는 바와 같이 복수개의 웨이퍼W가 수납된 캐리어C가 캐리어 탑재대(11) 상에 탑재된다. 그리고, 웨이퍼 반송기구(10)에 의해서 캐리어C에서 한 장의 웨이퍼W가 취출되어 로드록 실(3)로 반입된다. 로드록 실(3)에 웨이퍼W가 반입되면, 로드록 실(3)이 밀폐되고 감압된다. 그 후, 로드록 실(3)과 미리 감압되어 있는 반응 처리 장치(4)의 반응 처리실(20) 및 열처리 장치(5)의 열처리 실(50)이 연통된다.
그리고, 웨이퍼W는 우선 반응 처리 장치(4)의 반응 처리실(20) 내로 반입된다. 웨이퍼W는 표면(디바이스 형성면)을 상면으로 한 상태에서, 반응 처리실(20) 내의 탑재대(21) 상에 탑재된다. 이에 따라, 도 4의 (b)에 나타내는 바와 같이, 웨이퍼W 표면의 BPSG막(100)과, 저장 노드홀(101)의 내면에 형성된 캐패시터 전극(103)이 반응 처리실(20) 내에 있어서 위로 향한 자세로 된다.
이렇게 해서 웨이퍼W가 반응 처리 장치(4)에 반입되면, 반응 처리실(20)이 밀폐되고 반응 처리공정이 개시된다. 즉, 온도 조절 수단(22)에 의해 웨이퍼W를 제 1 처리온도로 한다. 이 경우, 제 1 처리온도는 예컨대 40 ℃ 이하이다.
또한, 반응 처리실(20) 내가 배기로(27)를 통하여 강제 배기되어, 반응 처리실(20) 내가 소정의 감압 상태로 된다. 이 경우, 반응 처리실(20)내의 압력은 배기펌프(41)의 가동과 압력 컨트롤러(40)의 조정으로 예컨대, 400∼4000 Pa(3∼30 Torr)으로 한다.
그리고, 공급로(25, 26)를 통하여, 불화수소 가스와 질소 가스가 각각 소정의 유량으로 반응 처리실(20) 내에 공급된다. 이 경우, 유량조정밸브(31)의 조정에 의해, 불화수소 가스의 공급량을 예컨대, 1000∼3000 sccm으로 조정한다. 또한, 유량조정밸브(36)의 조정에 의해, 질소 가스의 공급량을 예컨대, 500∼3000 sccm으로 조정한다. 또한, 반응 가스인 불화수소 가스에 부가하여 질소 가스를 반응 처리실(20) 내에 공급함으로써, 탑재대(21)에 내장된 온도 조절 수단(22)의 열이 웨이퍼W에 효율적으로 전도되어, 웨이퍼W의 온도가 정확히 제어된다.
이렇게 해서 불화수소 가스가 감압하에서 공급됨으로써, 웨이퍼W 표면에 있어서 캐패시터 전극(103)의 주위에 남아 있는 BPSG막(100)이 불화수소가스와 화학반응한다. 그 결과, BPSG막(100)은 주로 플루오로 규산(H2SiF6)으로 이루어지는 반응 생성물로 변질된다.
이렇게 하여, 웨이퍼W 표면의 BPSG막(100)을 플루오로 규산(H2SiF6)을 주로 하는 반응 생성물로 변질시키는 반응 처리를 종료하면, 유량조정밸브(31)가 닫혀져 불화수소 가스의 공급이 정지된다. 또한, 공급로(26)를 통한 질소 가스의 공급은 더욱 계속해서 행하여져, 반응 처리실(20) 내가 질소 가스에 의해서 퍼지된다. 그 후, 반응 처리 장치(4)의 반출입구가 열려 반응 처리 장치(4)의 처리실(20)과 열처리 장치(5)의 열처리실(50)이 연통된다. 그리고, 웨이퍼W는 반응 처리 장치(4)의 처리실(20)로부터 열처리 장치(5)의 열처리실(50)로 이송된다.
다음에, 열처리 장치(5)에 있어서 웨이퍼W는 표면을 상면으로 한 상태에서 열처리실(50) 내의 탑재대(51) 상에 탑재된다. 이것에 의해, 반응 생성물로 변질시켜진 웨이퍼W 표면의 BPSG막(100)과, 저장 노드홀(101)의 내면에 형성된 캐패시터 전극(103)이 열처리실(50) 내에 있어서 위로 향한 자세로 된다.
이렇게 해서 웨이퍼W가 열처리 장치(5)에 반입되면, 열처리실(50)이 밀폐되고 열처리공정이 시작된다. 즉, 온도 조절 수단(52)에 의해, 웨이퍼W를 제 1 처리온도보다도 높은 제 2 처리온도로 한다. 이 경우, 제 2 처리온도는 예컨대, 100∼400 ℃이다.
또한, 열처리실(50) 내가 배기로(56)를 통하여 강제 배기되어, 열처리실(50) 내가 소정의 감압 상태로 된다. 이 경우, 열처리실(50) 내의 압력은 배기펌프(66)의 가동과 압력 컨트롤러(65)의 조정으로, 예컨대 133∼400 Pa(1∼3 Torr)로 한다.
그리고, 공급로(55)를 통하여 질소 가스가 소정의 유량으로 열처리실(50) 내에 공급된다. 이 경우, 유량조절밸브(61)의 조정에 의해 질소 가스의 공급량을 예컨대 500∼3000 sccm으로 조정한다. 이에 따라, 탑재대(51)에 내장된 온도 조절 수단(52)의 열이 웨이퍼W에 효율적으로 전도되어, 웨이퍼W의 온도가 정확하게 제어된다.
이렇게 해서, 상기 반응 처리에 의해서 발생한 반응 생성물이 가열되어, SiF4 가스 및 HF 가스로 되어 기화하여 캐패시터 전극(103)의 주위에서 제거된다. 이렇게 해서, 도 4의 (c)에 도시하는 바와 같이 웨이퍼W 표면에 있어서 BPSG막(100)이 제거되어, 각 저장 노드(102)에 대응한 원통형 형상의 캐패시터 전극(103)이 남게 된다.
열처리가 종료하면, 유량조정밸브(61)가 닫혀져 질소 가스의 공급이 정지된다. 그리고, 열처리 장치(5)의 반출입구가 열린다. 그 후, 웨이퍼W는 열처리실(50)로부터 반출되어 로드록 실(3)로 반입된다. 로드록 실(3)에 웨이퍼W가 반입되면, 로드록 실(3)이 밀폐되어 대기압으로 후, 로드록 실(3)과 반출입부(2)가 연통된다. 그리고, 반송기구(10)에 의해서, 웨이퍼W가 로드록 실(3)로부터 반출되어, 캐리어 탑재대(11) 상의 캐리어C로 되돌려진다. 이상과 같이 하여, 제조 시스템(1)에 있어서의 일련의 공정이 종료한다.
이러한 처리 방법에 의하면, 캐패시터 전극(103)의 주위에 있는 BPSG막(100)을 반응 처리에 의해서 플루오로 규산(H2SiF6)을 주로 하는 반응 생성물로 변질시키고, 그 후에 행하여지는 열처리에서 SiF4 가스 및 HF 가스로서 기화시키는 이른바, 드라이 세정공정에 의해서 제거할 수 있다. 이러한 반응 처리와 열처리에 의해서 BPSG막(100)을 제거함으로써, 캐패시터 전극(103)끼리의 사이에 표면장력 등을 발 생시키지 않고, leaning이라는 문제를 회피하여, BPSG막(100)을 웨이퍼W 표면에서 제거할 수 있게 된다. 따라서, 반도체 디바이스로서의 DRAM에 이용되는 캐패시터 전극(103)을 확실하게 제조할 수 있다.
이상, 본 발명의 바람직한 실시예에 대하여 설명했지만, 본 발명은 이러한 예에 한정되지 않는다. 당업자라면, 특허청구의 범위에 기재된 기술적사상의 범주 내에 있어서, 각 종의 변경예 또는 수정예를 생각할 수 있는 것은 분명하고, 그들에 대해서도 당연히 본 발명의 기술적 범위에 속하는 것으로 이해된다.
예컨대, 도 3에 나타낸 열처리 장치(5)에서는 열처리실(50) 내에 불활성 가스만을 공급하는 구성으로 했지만, 도 5에 나타내는 열처리 장치(5')와 같이, 열처리실(50) 내에 불활성 가스에 부가하여 염기성 가스로서의 암모니아 가스를 공급하는 공급로(70)를 접속하더라도 좋다. 이 공급로(70)는 암모니아 가스의 공급원(71)에 접속되고, 공급로(70)에는 개폐 및 암모니아 가스의 공급유량의 조절이 가능한 유량조정밸브(72)가 마련된다. 또한, 열처리실(50) 내에 암모니아 가스를 공급하는 공급로(70)를 접속한 점을 제외하면, 도 5에 나타낸 열처리 장치(5')는 앞에서 도 3에서 설명한 열처리 장치(5)와 마찬가지의 구성을 갖고 있다.
이 열처리 장치(5')를 구비한 제조 시스템(1)에 의해 캐패시터 전극(103) 주위에서 BPSG막(100)을 제거하는 공정이 실행되는 경우, 앞에서와 마찬가지로, 반응 처리 장치(4)에 있어서 웨이퍼W 표면의 캐패시터 전극(103) 주위에 남아 있는 BPSG막(100)이 불화수소 가스와 화학반응되어, 주로 플루오로 규산(H2SiF6)으로 이루어 지는 반응 생성물로 변질된다. 그 후, 웨이퍼W는 반응 처리 장치(4)의 처리실(20)로부터 열처리 장치(5')의 열처리실(50)로 이송된다. 그리고, 반응 생성물로 변질된 웨이퍼W 표면의 BPSG막(100)과, 저장 노드홀(101)의 내면에 형성된 캐패시터 전극(103)이 열처리실(50) 내에 있어서 위로 향한 자세로 된다.
이렇게 해서, 웨이퍼W가 열처리 장치(5')로 반입되면, 열처리실(50)이 밀폐되고 열처리공정이 개시된다. 즉, 온도 조절 수단(52)에 의해, 웨이퍼W를 제 1 처리온도보다도 높은 제 2 처리온도로 한다. 이 경우, 제 2 처리온도는 예컨대 100∼400 ℃이다.
또한, 열처리실(50) 내가 배기로(56)를 통하여 강제 배기되어, 열처리실(50) 내가 소정의 감압 상태로 된다. 이 경우, 열처리실(50) 내의 압력은 배기펌프(66)의 가동과 압력 컨트롤러(65)의 조정으로, 예컨대 133∼400 Pa(1∼3 Torr)로 한다.
그리고, 공급로(55)를 통하여 질소 가스가 소정의 유량으로 열처리실(50) 내에 공급된다. 이 경우, 유량조정밸브(61)의 조정에 의해, 질소 가스의 공급량을 예컨대, 500∼3000 sccm으로 조정한다. 이에 따라, 탑재대(51)에 내장된 온도 조절 수단(52)의 열이 웨이퍼W에 효율적으로 전도되어 웨이퍼W의 온도가 정확하게 제어된다.
또한, 이 열처리 장치(5')에 있어서는 공급로(70)를 통하여 암모니아 가스가 소정의 유량으로 열처리실(50) 내에 공급된다. 이 경우, 유량조정밸브(72)의 조정으로, 암모니아 가스의 공급량을 예컨대, 1000∼3000 sccm으로 조정한다. 이렇게 해서 암모니아 가스가 공급됨으로써, 먼저 플루오로 규산(H2SiF6)으로 이루어지는 반응 생성물로 변질된 BPSG막(100)은 더욱 암모니아와 반응하여, 주로 플루오로 규산 암모늄{(NH4)2 SiF6)로 이루어지는 반응 생성물로 변질된다.
이렇게 해서 생성된 반응 생성물은 온도 조절 수단(52)에 의해서 가열되어, SiF4 가스, NH3 가스 및 HF 가스로 되어 기화하여, 캐패시터 전극(103)의 주위에서 제거된다. 이렇게 해서, 도 4의 (c)에 도시하는 바와 같이 웨이퍼W 표면에 있어서 각 저장 노드(102)에 대응한 원통형 형상의 캐패시터 전극(103)이 남게 된다.
열처리가 종료하면, 우선, 유량조정밸브(72)가 닫히어 암모니아 가스의 공급이 정지되고, 질소 가스로의 퍼지를 종료 후, 유량조정밸브(61)가 닫혀 질소 가스의 공급이 정지된다. 그리고, 앞에서와 마찬가지로 웨이퍼W가 로드록 실(3)로부터 반출되어, 캐리어 탑재대(11) 상의 캐리어C로 되돌려진다. 이상과 같이 하여, 제조 시스템(1)에 있어서의 일련의 공정이 종료한다.
이러한 처리 방법에 의하면, 앞에서와 마찬가지로, 캐패시터 전극(103)끼리의 사이에 표면장력 등을 발생시키지 않고, 1eaning이라는 문제를 회피하여, BPSG막(100)을 웨이퍼W 표면에서 제거할 수 있다. 덧붙여, 열처리 장치(5')에 있어서, 암모니아와의 반응으로 생성되는 플루오로 규산 암모늄{(NH4)2 SiF6)은 플루오로 규산(H2SiF6)에 비하여 기화가 용이하여, 보다 제거하기 쉽다고 생각된다.
또한, 이상에서는 웨이퍼W 표면의 BPSG막을 제거하는 경우를 예로 하여 설명 했지만, 본 발명에 의한 처리가 BPSG막의 제거에 유효한 것은 BPSG막 중에 함유되는 수분에 기인한다고 생각된다. 즉, 동일 실리콘 산화막이더라도, 예컨대 열 산화막이나 자연 산화막등에 비하면, BPSG막은 밀도가 낮고, 막 중에 존재하는 수분의 함유량이 열 산화막이나 자연 산화막등에 비하여 높다. 이와 같이, 수분의 함유량이 높은 BPSG막은 HF와의 반응에 의해 플루오로 규산(H2SiF6)을 생성시키는데 필요한 활성화 에너지가 낮기 때문에 HF와 반응하기 쉽다고 생각된다.
이것에 대하여, 막중에 존재하는 수분의 함유량이 비교적 낮은 열 산화막이나 자연 산화막은 HF와의 반응에 의해서 플루오로 규산(H2SiF6)을 생성시키는데 필요한 활성화 에너지가 높기 때문에, HF와 반응하기 어렵다고 생각된다.
이러한 이론에 기초하면 예컨대, 기판 표면에 BPSG막으로 이루어지는 피 처리부와 자연 산화막으로 이루어지는 피 처리부가 노출하고 있는 경우, 활성화 에너지가 낮은 BPSG막만을 HF와 반응시켜 선택적으로 플루오로 규산(H2SiF6)으로 변질시키고, 자연 산화막은 HF와 반응시키지 않고 두는 것이 가능해진다. 이렇게 해서, BPSG막으로 이루어지는 피 처리부만을 플루오로 규산(H2SiF6)으로 변질시킨 후 기판을 열처리함으로써, 플루오로 규산(H2SiF6)으로 변질시킨 BPSG막으로 이루어지는 피 처리부만을 기판 표면에서 선택적으로 제거하고, 자연 산화막으로 이루어지는 피 처리부는 그대로 기판 표면에 남길 수 있다.
또한, 이러한 이론은 BPSG막 이외에, BPSG막과 마찬가지로 수분함유량이 높 은 실리콘 산화막인 TEOS를 원료로 해서 성막된 실리콘 산화막(예컨대, 플라즈마 CVD 장치에 의해서 성막된 TEOS(plasma-TEOS), 열 CVD 장치에 의해서 성막된 TEOS(LP-TEOS)}나, BPSG막과 동일한 SP3 혼성궤도를 갖는 탄소화합물등에도 마찬가지로 적용 가능성이 있다. 그 때문, 그들 TEOS 실리콘 산화막이나 탄소화합물등으로 이루어지는 피 처리부의 제거에도 본 발명을 적용할 수 있다고 생각된다.
또한, 이상의 실시예에서는 반응 처리 장치(4)의 처리실(20) 및 열처리 장치(5)의 처리실(50)에 희석 가스로서 공급하는 불활성 가스는 질소 가스라고 했지만, 그 밖의 불활성 가스, 예컨대, 아르곤 가스(Ar), 헬륨 가스(He), 크세논 가스(Xe) 중 어느 것이라도 좋고, 또는, 아르곤 가스, 질소 가스, 헬륨 가스, 크세논 가스 중 두 종류 이상의 가스를 혼합한 것이라도 좋다. 또한, 불활성 가스의 공급을 생략하는 것도 가능하다.
(실시예1)
산화 실리콘(SiO2)을 Si(OH)4로 근사하여, 물(H2O)의 존재에 의해서, Si(OH)4의 HF와의 반응에 필요한 활성화에너지 Ea의 변화를 시뮬레이션했다. H2O가 존재하지 않는 경우, Ea는 l.04eV였다. 이것에 대하여, 분자비 HF:H2O=1:1로 H2O가 존재하는 경우, Ea는 0.92eV 였다. 또한 분자비 HF:H2O=1:2로 H2O가 존재하는 경우, Ea는 0.46eV 였다.
(실시예2)
반도체 디바이스의 제조에 있어서 이용되는 성막재료로서, BPSG막, TEOS를 원료로서 성막된 실리콘 산화막, 열 실리콘 산화막의 3종에 대하여, 본 실시예에 있어서의 반응 처리 및 열처리로 이루어지는 드라이세정(에칭)을 행하였다. 그 결과, 에칭량 비는 BPSG막:TEOS 실리콘 산화막:열 실리콘 산화막=500:20:0으로 되었다. 특히, BPSG막/열 실리콘 산화막의 선택비는 10000 이상의 높은 값으로 되었다.
본 발명은 예컨대, 반도체 디바이스의 제조공정에 있어서의 캐패시터 전극의 제조에 적용할 수 있다.
도 1은 본 발명의 실시예에 관한 제조 시스템의 개략 평면도이다. 　
도 2는 반응 처리 장치의 구성을 도시한 개략 종단면도이다.
도 3은 열처리 장치의 구성을 나타낸 개략 종단면도이다. 　
도 4는 DRAM의 제조공정의 일부를 설명하기 위한 웨이퍼 표면의 부분 확대도이다.　
도 5는 변형예에 관한 열처리 장치의 구성을 나타낸 개략 종단면도이다.　

Claims (17)

  1. 기판 표면의 실리콘 산화막을 제거하여 캐패시터 전극을 제조하는 캐패시터 전극의 제조 방법에 있어서,
    상기 기판을 제 1 처리온도로 하여 할로겐원소를 포함하는 가스를 공급하여, 상기 실리콘 산화막과 상기 할로겐원소를 포함하는 가스를 화학반응시켜, 상기 실리콘 산화막을 반응 생성물로 변질시키는 공정과,
    상기 기판을 상기 제 1 처리온도보다도 높은 제 2 처리온도로 하여, 상기 반응 생성물로 변질시킨 상기 실리콘 산화막을 제거하는 공정을 갖는 것을 특징으로 하는 캐패시터 전극의 제조 방법.
  2. 제 1 항에 있어서, 상기 실리콘 산화막이 BPSG막인 것을 특징으로 하는 캐패시터 전극의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 캐패시터 전극이 실린더형인 것을 특징으로 하는 캐패시터 전극의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 할로겐원소를 포함하는 가스는 HF를 포함하는 가스인 것을 특징으로 하는 캐패시터 전극의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 실리콘 산화막을 반응 생성물로 변질시키는 공정을 소정의 감압하에서 실행하는 것을 특징으로 하는 캐패시터 전극의 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 반응 생성물을 가열하여 제거하는 공정을 소정의 감압하에서 실행하는 것을 특징으로 하는 캐패시터 전극의 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 반응 생성물을 가열하여 제거하는 공정에 있어서, 염기성 가스를 공급하는 것을 특징으로 하는 캐패시터 전극의 제조 방법.
  8. 제 7 항에 있어서, 상기 염기성 가스는 암모니아 가스인 것을 특징으로 하는 캐패시터 전극의 제조 방법.
  9. 기판 표면의 실리콘 산화막을 제거하여 캐패시터 전극을 제조하는 캐패시터 전극의 제조 시스템에 있어서,
    기판 표면에 노출한 상기 실리콘 산화막을 반응 생성물로 변질시키는 반응 처리 장치와, 상기 반응 생성물로 변질시킨 상기 실리콘 산화막에 대하여 열처리를 행하는 열처리 장치를 구비하고,
    상기 반응 처리 장치는 기판을 수납하는 반응 처리실과, 상기 반응 처리실 내에서 상기 기판을 탑재시켜 상기 기판을 소망의 온도로 되게 하는 탑재대와, 상기 반응 처리실 내에 할로겐원소를 포함하는 가스를 공급하는 가스 공급원을 구비하며,
    상기 열처리 장치는 기판을 수납하는 열처리실과, 상기 열처리실 내에 있어서 상기 기판을 탑재시켜, 상기 기판을 소망하는 온도로 되게 하는 탑재대를 구비하는 것을 특징으로 하는 캐패시터 전극의 제조 시스템.
  10. 제 9 항에 있어서, 상기 할로겐원소를 포함하는 가스는 HF를 포함하는 가스인 것을 특징으로 하는 캐패시터 전극의 제조 시스템.
  11. 제 9 항 또는 제 10 항에 있어서, 상기 반응 처리실 내에 불활성 가스를 공급하는 불활성 가스 공급원을 구비하는 것을 특징으로 하는 캐패시터 전극의 제조 시스템.
  12. 제 9 항 또는 제 10 항에 있어서, 상기 반응 처리실 내를 소망하는 압력으로 감압시키는 감압기구를 갖는 것을 특징으로 하는 캐패시터 전극의 제조 시스템.
  13. 제 9 항 또는 제 10 항에 있어서, 상기 열처리 장치는 상기 열처리실 내에 염기성 가스를 공급하는 가스 공급원을 구비하는 것을 특징으로 하는 캐패시터 전극의 제조 시스템.
  14. 제 13 항에 있어서, 상기 염기성 가스는 암모니아 가스인 것을 특징으로 하는 캐패시터 전극의 제조 시스템.
  15. 제 9 항 또는 제 10 항에 있어서, 상기 열처리실 내에 불활성 가스를 공급하 는 불활성 가스 공급원을 구비하는 것을 특징으로 하는 캐패시터 전극의 제조 시스템.
  16. 제 9 항 또는 제 10 항에 있어서, 상기 열처리실 내를 소망하는 압력으로 감압시키는 감압기구를 갖는 것을 특징으로 하는 캐패시터 전극의 제조 시스템.
  17. 제조 시스템의 제어 컴퓨터에 의해서 실행하는 것이 가능한 프로그램이 기록된 기록 매체에 있어서,
    상기 프로그램은 상기 제어 컴퓨터에 의해서 실행됨으로써, 상기 제조 시스템에 제 1 항 또는 제 2 항에 기재된 캐패시터 전극의 제조 방법을 행하게 하는 것을 특징으로 하는 기록 매체.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8917611B2 (en) 2009-05-07 2014-12-23 Jasper Technologies, Inc. Core services platform for wireless voice, data and messaging network services
JP5374039B2 (ja) * 2007-12-27 2013-12-25 東京エレクトロン株式会社 基板処理方法、基板処理装置及び記憶媒体
JP4719910B2 (ja) 2008-11-26 2011-07-06 国立大学法人東北大学 半導体装置の製造方法
CN102569037B (zh) * 2011-11-29 2015-01-21 上海华力微电子有限公司 一种提高金属绝缘层金属电容层多次光刻重复性的方法
US20160211151A1 (en) * 2013-07-26 2016-07-21 Hitachi Kokusai Electric Inc. Substrate processing apparatus and method of manufacturing semiconductor device
JP6059165B2 (ja) * 2014-02-19 2017-01-11 東京エレクトロン株式会社 エッチング方法、及びプラズマ処理装置
JP6230954B2 (ja) * 2014-05-09 2017-11-15 東京エレクトロン株式会社 エッチング方法
US10692730B1 (en) * 2019-08-30 2020-06-23 Mattson Technology, Inc. Silicon oxide selective dry etch process
JP2021180281A (ja) * 2020-05-15 2021-11-18 東京エレクトロン株式会社 エッチング方法およびエッチング装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2526772B2 (ja) * 1992-12-08 1996-08-21 日本電気株式会社 半導体装置の製造方法
US5425845A (en) * 1993-06-09 1995-06-20 Texas Instruments Incorporated Method for selective removal of hard trench masks
US5980770A (en) * 1998-04-16 1999-11-09 Siemens Aktiengesellschaft Removal of post-RIE polymer on Al/Cu metal line
JP2002261081A (ja) 2001-03-01 2002-09-13 Asm Japan Kk 半導体ウエハのエッチング装置及び方法
JP3954833B2 (ja) * 2001-10-19 2007-08-08 株式会社アルバック バッチ式真空処理装置
KR100844982B1 (ko) * 2002-06-29 2008-07-09 주식회사 하이닉스반도체 캐패시터의 제조 방법
US6858532B2 (en) * 2002-12-10 2005-02-22 International Business Machines Corporation Low defect pre-emitter and pre-base oxide etch for bipolar transistors and related tooling
KR20040074459A (ko) * 2003-02-19 2004-08-25 주식회사 하이닉스반도체 반도체 캐패시터의 저장 전극 형성방법
US7029536B2 (en) 2003-03-17 2006-04-18 Tokyo Electron Limited Processing system and method for treating a substrate
KR100558194B1 (ko) * 2003-10-17 2006-03-10 삼성전자주식회사 높은 식각 선택비를 갖는 식각 조성물, 이의 제조 방법,이를 이용한 산화막의 선택적 식각 방법 및 반도체 장치의제조 방법
KR100553839B1 (ko) * 2003-11-27 2006-02-24 삼성전자주식회사 캐패시터와 그 제조 방법, 이를 포함하는 반도체 장치 및그 제조 방법
KR101025323B1 (ko) * 2004-01-13 2011-03-29 가부시키가이샤 아루박 에칭 장치 및 에칭 방법
JP4495470B2 (ja) 2004-01-13 2010-07-07 三星電子株式会社 エッチング方法
US20050230350A1 (en) * 2004-02-26 2005-10-20 Applied Materials, Inc. In-situ dry clean chamber for front end of line fabrication
KR100604853B1 (ko) 2004-05-15 2006-07-26 삼성전자주식회사 산화막 제거용 식각액 및 그 제조 방법과 반도체 소자의제조 방법
US7052553B1 (en) * 2004-12-01 2006-05-30 Lam Research Corporation Wet cleaning of electrostatic chucks
JP5184890B2 (ja) * 2004-12-21 2013-04-17 アプライド マテリアルズ インコーポレイテッド 基板のための処理チャンバ
US7365016B2 (en) * 2004-12-27 2008-04-29 Dalsa Semiconductor Inc. Anhydrous HF release of process for MEMS devices
KR100752642B1 (ko) 2005-02-02 2007-08-29 삼성전자주식회사 반도체소자의 커패시터 제조방법
JP4663368B2 (ja) * 2005-03-28 2011-04-06 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体

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