KR100604853B1 - 산화막 제거용 식각액 및 그 제조 방법과 반도체 소자의제조 방법 - Google Patents
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Abstract
음이온성 계면활성제를 함유하는 산화막 제거용 식각액 및 그 제조 방법과 식각액을 이용한 반도체 소자의 제조 방법에 관하여 개시한다. 본 발명에 따른 식각액은 HF, 순수, 및 음이온성 계면활성제로 이루어진다. 음이온성 계면활성제는 R1-OSO3
-HA+, R1-CO2
-HA
+, R1-PO4
2-(HA+)2, (R1
)2-PO4
-HA+, 또는 R1-SO3
-HA+ (식중, R1은 직쇄(straight chain) 또는 측쇄(side chain)를 가지는 C4 ∼ C22의 탄화수소기이고, A는 암모니아 또는 아민)으로 표시되는 바와 같이 카운터 이온으로서 아민염을 가지는 화합물로 이루어진다. 본 발명에 따른 식각액은 질화막 또는 폴리실리콘막에 대하여 산화막의 높은 식각 선택비를 제공함으로써 STI 소자분리 공정 또는 커패시터 형성 공정과 같은 반도체 소자 제조 공정시 질화막 또는 폴리실리콘막이 산화막과 동시에 노출되어 있는 상태에서 산화막 만을 선택적으로 제거하는 데 유리하게 적용된다.
음이온성 계면활성제, HF, 산화막, 식각 선택비
Description
도 1은 본 발명의 바람직한 실시예에 따른 식각액의 제조 방법을 설명하기 위한 플로차트이다.
도 2는 본 발명에 따른 식각액에 의한 산화막 식각 시간 및 실리콘 질화막 손실량을 평가한 그래프이다.
도 3은 본 발명에 따른 식각액에 의한 산화막 식각 시간 및 결정질 폴리실리콘 손실량을 평가한 그래프이다.
도 4는 본 발명에 따른 식각액에 의한 산화막 식각 시간 및 비정질 폴리실리콘 손실량을 평가한 그래프이다.
도 5는 본 발명에 따른 식각액에서 음이온성 계면활성제의 함량 변화에 따른 산화막 식각 시간 및 실리콘 질화막 손실량 변화를 평가한 그래프이다.
도 6a 내지 도 6c는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7h는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 110: 마스크 패턴, 112: 패드 산화막, 114: 마스크 질화막, 118: 트렌치, 120: 열산화막, 126: 라이너, 128: 소자분리막, 200: 반도체 기판, 202: 도전 영역, 204: 스토리지 노드홀, 210: 식각 저지막, 222: 제1 몰드 산화막, 224: 지지막, 226: 제2 몰드 산화막, 230: 몰드 절연막 패턴, 240: 하부 전극, 242: 도전층, 244: 제1 산화막, 250: 제2 산화막, 250a: 제2 산화막 스페이서, 260: 유전막, 270: 상부 전극, 300: 커패시터.
본 발명은 반도체 소자 제조용 식각액 및 그 제조 방법과 반도체 소자의 제조 방법에 관한 것으로, 특히 산화막 제거용 식각액 및 그 제조 방법과 상기 식각액을 이용한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자 제조 공정은 증착 공정, 사진 공정, 식각 공정 및 이온주입 공정 등의 일련의 공정들을 수행하여 이루어지며, 이들 공정을 통하여 웨이퍼 위에 산화막, 질화막, 폴리실리콘막, 금속막 등 다양한 막들을 형성하고, 이들 막을 원하는 형상으로 패터닝하여 원하는 소자들을 완성한다. 반도체 소자 제조 공정 중 원하는 막을 선택적으로 습식 식각 방법에 의해 제거하는 데 있어서 식각 대상 막질을 높은 식각 선택비로 제거할 수 있는 식각액이 필요하다.
반도체 소자 제조 공정에 있어서, 지금까지는 산화막을 습식 식각 방법으로 제거하기 위하여 BOE (buffered oxide etchant) 또는 DHF (diluted hydrofluoric acid) 식각액이 주로 사용되었다.
그러나, BOE를 사용하여 산화막을 식각하는 경우 산화막을 식각하는 데 많은 시간이 소요되어 식각 시간 로스(etch time loss)가 커지고, 이로 인해 원가 상승 및 생산성 저하를 초래한다. 또한, BOE 및 DHF 식각액은 다른 막질에 대한 산화막의 식각 선택비가 비교적 낮다. 따라서, 예를 들면 질화막 또는 폴리실리콘막이 산화막과 함께 노출되어 있는 상태에서 상기 산화막의 식각을 위하여 BOE 및 DHF 식각액을 사용하는 경우, 상기 산화막과 함께 노출되어 있는 질화막 또는 폴리실리콘막의 손실량이 많아져서 효과적인 산화막 식각 공정이 곤란하게 된다.
특히, 반도체 소자가 고집적화되고 패턴 사이즈가 미세화됨에 따라 DRAM (dynamic random access memory)의 경우 커패시턴스를 증가시키기 위하여 채용되는 실린더형 커패시터 하부 전극의 높이가 점차 높아지고 있으며, 그에 따라 실린더형 하부 전극 형성에 필요한 몰드(mold) 산화막의 높이도 점차 높아지고 있다. 이와 같이 높아진 실린더형 하부 전극을 형성한 후 몰드 산화막을 습식 식각 방법에 의하여 제거할 때 종래 기술에 따른 식각액을 사용하면 심각한 문제가 유발된다.
보다 상세히 설명하면, 상기 몰드 산화막을 습식 식각 방법에 의하여 제거한 후 건조시키는 단계에서 커패시터 하부 전극들 사이에 존재하는 물의 표면 장력에 의해 하부 전극들이 기울어져 서로 붙는 "리닝(leaning)" 현상이 다발하여 2-비트 페일 (2-bit fail)을 유발하는 문제가 있다. 이와 같은 현상을 방지하기 위하여, 커패시터 하부 전극들의 사이에 실리콘 질화막으로 이루어지는 지지막을 형성하여 하부 전극의 리닝 현상을 방지하는 기술이 제안되어 실제 공정에 적용되고 있다 (미합중국 공개 번호 2003/0178728 A1 참조). 이 기술을 적용하는 데 있어서, 몰드 산화막을 제거하기 위하여 종래의 식각액인 BOE 또는 DHF를 사용하는 데 몇 가지 문제점이 있다. 즉, 몰드 산화막의 식각액으로서 BOE를 사용하는 경우 BOE를 구성하는 NH4F에 의해 하부 전극을 구성하는 결정질 폴리실리콘막이 손실되기 쉽다. 또한, 몰드 산화막의 식각 시간이 많이 소요되고, 긴 식각 시간 동안 하부 전극의 리닝 현상을 방지하기 위하여 형성한 질화물 지지막이 식각에 의해 손실되어버리는 문제가 있다. 그리고, DHF 식각액의 경우 습윤성(wettability)이 좋지 않아서 동일 웨이퍼상에서 위치에 따라 식각량 산포가 커지는 문제가 있으며, BOE에 비해 실리콘 질화물의 식각량이 5배 정도 커서 실리콘 질화물의 손실이 커지는 문제가 있다.
또한, 소자분리막 형성을 위하여 STI(shallow trench isolation) 공정을 이용하는 경우, 통상적으로 산화 과정에서 발생되는 스트레스를 억제하기 위하여 트렌치 내벽에 열산화막을 형성하고 그 위에 얇은 질화막 라이너를 형성하는 기술이 이용되고 있다. 이와 같은 기술을 적용하여 소자분리막을 형성한 후, 반도체 기판 표면에 있는 산화막 제거를 위하여 종래 기술에 따른 식각액을 사용하면, 산화막이 제거되는 동안 트렌치 내에 얇게 형성되어 있는 질화막 라이너도 외부로 드러나 있는 있는 부분으로부터 손실되어 덴트(dent)가 발생된다. 상기 질화막 라이너에 발생된 덴트는 후속의 세정 공정을 거치면서 그 크기가 더욱 커져서 트렌치 내에 원하지 않는 보이드(void)가 형성될 수 있으며 리프레쉬(refresh) 특성을 열화시키는 문제를 유발하게 된다.
따라서, 산화막을 습식 식각 방법으로 제거하는 데 있어서 상기 산화막과 동시에 외부로 드러날 수 있는 다른 막질, 예를 들면 질화막 또는 폴리실리콘막의 손실량을 최소화할 수 있도록 높은 식각 선택비로 산화막을 식각할 수 있는 식각액을 개발하는 것이 시급하다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 산화막과 동시에 노출되어 있는 다른 막질의 손실량을 최소화할 수 있도록 산화막에 대하여 높은 식각 선택비를 제공할 수 있는 새로운 조성의 식각액을 제공하는 것이다.
본 발명의 다른 목적은 산화막에 대하여 높은 식각 선택비를 제공할 수 있도록 새로운 조성을 가지는 식각액의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 여러 종류의 막질이 동시에 노출되어 있는 반도체 기판상에서 산화막 만을 높은 식각 선택비로 선택적으로 제거함으로써 원하는 소자 구조를 용이하게 구현할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 식각액은 HF, 순수, 및 음이온성 계면활성제로 이루어진다.
바람직하게는, 본 발명에 따른 식각액은 순수 및 순도 50%인 HF 용액이 1:1 ∼ 1000:1의 부피비로 포함되어 있다.
상기 음이온성 계면활성제는 다음 식, R1-OSO3
-HA+, R
1-CO2
-HA+, R1-PO4
2-(HA
+)2, (R1)2-PO4
-HA+, 및 R1-SO3
-HA+ (식중, R1은 직쇄(straight chain) 또는 측쇄(side chain)를 가지는 C4 ∼ C22의 탄화수소기이고, A는 암모니아 또는 아민) 으로 표시되는 화합물 중에서 선택되는 1종의 화합물 또는 적어도 2종의 화합물의 조합으로 이루어질 수 있다.
바람직하게는, R1은 부틸, 이소부틸, 이소옥틸, 노닐페닐(nonyl phenyl), 옥틸페닐(octyl phenyl), 데실(decyl), 트리데실(tridecyl), 라우릴(lauryl), 미리스틸(myristyl), 세틸(cetyl), 스테아릴(stearyl), 올레일(oleyl), 리시놀레일(ricinoleyl), 또는 베헤닐(behenyl)이다. 그리고, A는 암모니아, 에탄올 아민, 디에탄올 아민, 또는 트리에탄올 아민이다.
또한 바람직하게는, 상기 음이온성 계면활성제는 상기 식각액의 총 중량을 기준으로 0.0001 ∼ 10 중량%의 양으로 포함된다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 식각액은 HF, 순수, 및 카운터 이온(counter ion)으로서 아민염을 가지는 음이온성 계면활성제로 이루어진다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 식각액의 제조 방법에서는 순수 및 순도 50%인 HF 용액이 혼합된 DHF (diluted hydrofluoric acid) 용액을 제조한다. 그 후, 상기 DHF 용액과 음이온성 계면활성제를 혼합한다.
상기 또 다른 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는 상면에 산화막 및 질화막이 동시에 노출되어 있는 반도체 기판을 준비한다. 그리고, 본 발명에 따른 식각액을 사용하여 상기 산화막 만을 선택적으로 제거한다.
상기 또 다른 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서는 상면에 산화막 및 폴리실리콘막이 동시에 노출되어 있는 반도체 기판을 준비한다. 그리고, 본 발명에 따른 식각액을 사용하여 상기 산화막 만을 선택적으로 제거한다.
상기 또 다른 목적을 달성하기 위하여, 본 발명의 제3 양태에 따른 반도체 소자의 제조 방법에서는 상면에 산화막, 질화막 및 폴리실리콘막이 동시에 노출되어 있는 반도체 기판을 준비한다. 그리고, 본 발명에 따른 식각액을 사용하여 상기 산화막 만을 선택적으로 제거한다.
상기 또 다른 목적을 달성하기 위하여, 본 발명의 제4 양태에 따른 반도체 소자의 제조 방법에서는 반도체 기판상에 질화막으로 이루어지는 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 하여 상기 반도체 기판을 식각하여 상기 반도체 기판에 트렌치를 형성한다. 상기 트렌치 내벽에 질화물 라이너를 형성한다. 상기 질화물 라이너 위에 상기 트렌치를 완전히 채우는 산화막을 형성한다. 상기 마스크 패턴을 제거한다. 상기 질화물 라이너의 적어도 일부가 노출된 상태에서 본 발명에 따른 식각액을 이용하여 상기 반도체 기판을 세정한다.
상기 또 다른 목적을 달성하기 위하여, 본 발명의 제5 양태에 따른 반도체 소자의 제조 방법에서는 도전 영역을 가지는 반도체 기판상에 제1 몰드 산화막을 형성한다. 상기 제1 몰드 산화막 위에 질화막으로 이루어지는 지지막을 형성한다. 상기 지지막 위에 제2 몰드 산화막을 형성한다. 상기 제2 몰드 산화막, 지지막 및 제1 몰드 산화막을 패터닝하여 상기 도전 영역을 노출시키는 스토리지 노드홀을 형성한다. 상기 스토리지 노드홀 내에 상기 지지막에 의하여 지지되는 실린더형 커패시터 하부 전극을 형성한다. 본 발명에 따른 식각액을 사용하여 상기 제1 몰드 산화막 및 제2 몰드 산화막을 선택적으로 제거한다.
본 발명에 따른 식각액은 실리콘 질화막 또는 폴리실리콘막의 손실량을 최소화하면서 매우 높은 식각 선택비로 산화막을 식각할 수 있다. 본 발명에 따른 식각액은 산화막과 질화막과의 큰 식각 선택비 차이, 또는 산화막과 폴리실리콘막과의 큰 식각 선택비 차이가 요구되는 다양한 반도체 소자 제조 공정에 유효하게 적용될 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
뒤에 보다 상세히 설명하는 바와 같이, 본 발명에 따른 식각액은 HF, 순수(deionized water), 및 음이온성 계면활성제로 이루어진다.
바람직하게는, 본 발명에 따른 식각액 내에서 순수 및 순도 50%인 HF 용액이 1:1 ∼ 1000:1의 부피비로 포함되어 있다. 특히 바람직하게는, 순수 및 순도 50%인 HF 용액이 3:1 ∼ 10:1의 부피비로 포함되어 있다. 여기서, 상기 식각액 내에서의 HF의 농도가 높을수록 산화막의 식각 시간을 줄일 수 있다.
상기 음이온성 계면활성제는 상기 식각액의 총 중량을 기준으로 0.0001 ∼ 10 중량%, 바람직하게는 0.01 ∼ 1 중량%의 양으로 포함되어 있다. 본 발명에 따른 식각액 내에서 상기 음이온성 계면활성제의 함량이 너무 낮으면 종래 기술에서와 마찬가지로 식각 대상의 산화막과 동시에 웨이퍼상에 노출되어 있는 다른 막질, 예를 들면 폴리실리콘막 또는 실리콘 질화막의 식각량이 커지게 되며, 동일한 웨이퍼상에서 위치에 따라 산화막의 식각량 균일도가 불량해진다. 그리고, 본 발명에 따른 식각액 내에서 상기 음이온성 계면활성제의 함량이 높아짐에 따라 산화막 식각시 동시에 노출되어 있는 폴리실리콘막 또는 실리콘 질화막의 식각량 감소 정도가 비례적으로 계속 향상되는 것은 아니며, 그 효과가 수렴하는 영역을 가진다. 이에 대한 보다 자세한 설명은 후술한다.
상기 음이온성 계면활성제로는 화학식 1 내지 화학식 5로 표시되는 바와 같이 카운터 이온(counter ion)이 아민염인 음이온성 계면활성제로 이루어지는 화합물 중에서 선택되는 1종의 화합물 또는 적어도 2종의 화합물의 조합으로 이루어지는 것을 사용할 수 있다.
화학식 1 내지 화학식 5에서, R1은 직쇄(straight chain) 또는 측쇄(side chain)를 가지는 C4 ∼ C22의 탄화수소기이고, A는 암모니아 또는 아민이다.
바람직하게는, 상기 R1은 부틸, 이소부틸, 이소옥틸, 노닐페닐(nonyl phenyl), 옥틸페닐(octyl phenyl), 데실(decyl), 트리데실(tridecyl), 라우릴(lauryl), 미리스틸(myristyl), 세틸(cetyl), 스테아릴(stearyl), 올레일(oleyl), 리시놀레일(ricinoleyl), 또는 베헤닐(behenyl)이다.
또한 바람직하게는, 상기 A는 암모니아, 에탄올 아민, 디에탄올 아민, 또는 트리에탄올 아민이다.
도 1은 본 발명의 바람직한 실시예에 따른 식각액의 제조 방법을 설명하기 위한 플로차트이다.
도 1을 참조하면, 단계 10에서 먼저 순수와 HF 용액과의 혼합액인 DHF (diluted hydrofluoric acid) 용액을 제조한다. 이 때, 순도 50%인 HF 용액을 사용하였을 때 DHF 용액 내에서 순수 및 HF 용액이 1:1 ∼ 1000:1, 바람직하게는, 3:1 ∼ 10:1의 부피비로 혼합된다.
단계 20에서, 상기 DHF 용액과 음이온성 계면활성제가 혼합된 혼합액을 제조한다. 상기 혼합액은 상기 DHF 용액과 음이온성 계면활성제를 단순히 교반하는 방법으로 쉽게 제조될 수 있다. 상기 음이온성 계면활성제로서 상기 정의한 바와 같은 화합물을 사용한다. 상기 음이온성 계면활성제는 상기 식각액의 총 중량을 기준으로 0.0001 ∼ 10 중량%, 바람직하게는 0.01 ∼ 1 중량%의 양으로 첨가된다.
다음에, 본 발명에 따른 식각액을 제조한 구체적인 실험예를 설명한다. 다음에 예시되는 실험예는 본 발명을 보다 구체적으로 설명하기 위하여 제공되는 예시에 불과한 것이며, 본 발명이 다음의 예들에 의하여 한정되는 것은 아니다.
실험예 1
순수와, 순도 50%인 HF 용액이 5:1의 부피비로 혼합된 DHF 용액 내에 음이온성 계면활성제인 ALS (ammonium lauryl sulfate)를 식각액의 총 중량을 기준으로 0.5 중량%의 양으로 첨가하여 식각액을 제조하였다.
웨이퍼상에 9,000Å의 BPSG막 (borophosphosilicate glass film) 및 16,000 Å의 PE-TEOS막 (plasma-enhanced tetraethylorthosilicate glass film)을 차례로 적층하여 총 25,000Å 두께의 산화막을 형성하였다. 얻어진 산화막을 상기 식각액을 사용하여 상온 (25℃)에서 식각하는 동안 동일한 식각액으로 실리콘 질화막 (Si3N4)을 동시에 식각하여 실리콘 질화막의 손실량을 측정하였다.
상기와 같은 방법으로 측정된 산화막 식각 시간 및 실리콘 질화막 손실량에 대한 측정 결과가 도 2에 나타나 있다. 도 2에서, 상기 실험예 1에 따라 제조된 식각액을 사용한 경우는 "(E) 5:1 HF + 0.5% 음이온"으로 표시되어 있다.
도 2에는, 대조예로서 음이온성 계면활성제 대신 비이온성 계면활성제 및 양이온성 계면활성제를 각각 사용한 것을 제외하고 실험예 1에서와 동일한 방법으로 얻어진 식각액을 사용하여 상기 산화막 및 실리콘 질화막을 식각한 경우에 대한 결과인 "(F) 5:1 HF + 0.5% NCW" 및 "(G) 5:1 HF + 0.5% CTAB"가 함께 나타나 있다. 여기서, 비이온 계면활성제로는 NCW (Wako Chemical사 제품)를 사용하고, 양이온성 계면활성제로는 CTAB (cetyl trimethyl ammonium bromide)를 사용하였다.
그리고, 도 2에는 다른 대조예로서 계면활성제를 포함하지 않는 다른 식각액들, 즉 (A) LAL500, (B) LAL1000, (C) LAL1800, 및 (D) DHF (순수:50% HF = 5:1)를 각각 사용하여 상기 산화막 및 실리콘 질화막을 식각한 경우에 대한 결과가 함께 나타나 있다. 여기서, (A) LAL500, (B) LAL1000, 및 (C) LAL1800는 각각 HF 및 NH4F를 주성분으로 하는 BOE 계열의 시판 제품 (Technosemichem사 제품)이다.
도 2에서 알 수 있는 바와 같이, 음이온성 계면활성제가 첨가된 본 발명에 따른 식각액의 경우에는 (D) DHF 용액의 경우와 비교할 때 산화막을 식각하는 데 소요되는 시간은 비슷하게 유지되면서 실리콘 질화막의 손실량은 약 50% 감소하였다. 그리고, 본 발명에 따른 식각액의 경우에는 (A) LAL500, (B) LAL1000, 및 (C) LAL1800의 경우와 비교할 때 산화막을 식각하는 데 소요되는 시간이 감소되면서 실리콘 질화막의 손실량은 약 30 ∼ 50% 감소하였다.
실험예 2
순수와, 순도 50%인 HF 용액이 5:1의 부피비로 혼합된 DHF 용액 내에 음이온성 계면활성제인 ALS를 식각액의 총 중량을 기준으로 0.1 중량%의 양으로 첨가하여 식각액을 제조하였다.
웨이퍼상에 9,000Å의 BPSG막 및 16,000Å의 PE-TEOS막을 차례로 적층하여 총 25,000Å 두께의 산화막을 형성하였다. 얻어진 산화막을 상기 식각액을 사용하여 상온 (25℃)에서 식각하는 동안 동일한 식각액으로 결정질 폴리실리콘막을 동시에 식각하여 결정질 폴리실리콘막의 손실량을 측정하였다. 여기서, 상기 결정질 폴리실리콘막은 비정질 폴리실리콘막을 형성한 후 이를 850℃의 온도에서 30분 동안 어닐링하여 얻어졌다.
상기와 같은 방법으로 측정된 산화막 식각 시간 및 결정질 폴리실리콘막 손실량에 대한 측정 결과가 도 3에 나타나 있다. 도 3에서, 상기 실험예 2에 따라 제조된 식각액을 사용한 경우는 "5:1 HF + 0.1% ALS"로 표시되어 있다.
도 3에는, 대조예로서 계면활성제를 포함하지 않는 다른 식각액들, 즉 LAL500 및 DHF (순수:50% HF = 5:1)를 각각 사용하여 상기 산화막 및 결정질 폴리 실리콘막을 식각한 경우에 대한 결과가 함께 나타나 있다.
도 3에서 알 수 있는 바와 같이, 음이온성 계면활성제인 ALS를 포함하는 본 발명에 따른 식각액을 사용한 경우에는 기존의 LAL500 식각액과 비교할 때 결정질폴리실리콘막의 손실량이 약 3 ∼ 4% 수준에 불과하며, DHF와 비교할 때 결정질 폴리실리콘막의 손실량은 약 15% 수준에 불과하다.
실험예 3
결정질 폴리실리콘막 대신 비정질 폴리실리콘막을 사용한 것을 제외하고 실험예 2에서와 동일한 방법으로 실험을 행하여, 그 결과를 도 4에 나타내었다. 상기 비정질 폴리실리콘막은 실험예 2에서의 형성한 비정질 폴리실리콘막과 동일한 방법으로 얻어진 것이며, 비정질 폴리실리콘막의 어닐링 단계는 생략하였다.
도 4에는, 대조예로서 계면활성제를 포함하지 않는 다른 식각액들, 즉 LAL500 및 DHF (순수:50% HF = 5:1)를 각각 사용하여 상기 산화막 및 비정질 폴리실리콘막을 식각한 경우에 대한 결과가 함께 나타나 있다.
도 4에서 알 수 있는 바와 같이, 음이온성 계면활성제인 ALS를 포함하는 본 발명에 따른 식각액을 사용하여 산화막 및 비정질 폴리실리콘막에 동시에 적용하였을 때, 결정질 폴리실리콘에 대한 실험 결과인 도 3에서와 유사한 결과가 얻어졌다. 즉, 음이온성 계면활성제인 ALS를 포함하는 본 발명에 따른 식각액을 사용한 경우에는 기존의 LAL500 식각액과 비교할 때 결정질폴리실리콘막의 손실량이 약 3 ∼ 4% 수준에 불과하며, DHF와 비교할 때 결정질 폴리실리콘막의 손실량은 약 13% 수준에 불과하다.
실험예 4
본 실험예에서는 본 발명에 따른 식각액에서 음이온성 계면활성제의 함량에 따른 산화막 식각 시간 및 실리콘 질화막 손실량을 비교, 평가하였다.
보다 구체적으로 설명하면, 실험예 1에서와 동일한 방법으로 본 발명에 따른 식각액을 제조하되, 식각액 내에 음이온성 계면활성제를 식각액의 총 중량을 기준으로 0.1 중량% (5:1 HF + 0.1% ALS), 0.5 중량% (5:1 HF + 0.5% ALS), 및 1.0 중량% (5:1 HF + 1.0% ALS)의 양으로 각각 혼합한 경우에 대하여 실험예 1에서와 같은 방법으로 산화막 식각 시간 및 실리콘 질화막 손실량을 측정하였다. 그 결과를 도 5에 나타내었다.
도 5에서 알 수 있는 바와 같이, 본 발명에 따른 식각액에서 음이온성 계면활성제의 함량을 0.1 ∼ 1.0 중량%의 범위 내에서 변화시켰을 때 음이온성 계면활성제의 함량 변화에 따라 산화막 식각 시간 및 실리콘 질화막 손실량의 큰 변화는 관찰되지 않았다.
도 6a 내지 도 6c는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 제1 실시예에 따른 반도체 소자의 제조 방법에서는 트렌치 소자분리 공정시 산화막 제거를 위한 습식 식각 공정에서 본 발명에 따른 식각액을 사용하는 예를 설명한다.
도 6a를 참조하면, 반도체 기판(100) 상에 활성 영역을 한정하는 패드 산화막(112) 및 마스크 질화막(114)으로 이루어지는 마스크 패턴(110)을 형성한다. 상기 마스크 패턴(110)이 덮고 있는 부분은 활성 영역으로 되고 상기 마스크 패턴(110)을 통하여 노출되는 부분은 소자분리 영역이 된다. 그 후, 상기 마스크 패턴(110)을 식각 마스크로 사용하여 노출된 반도체 기판(100)을 소정 깊이 식각하여 트렌치(118)를 형성한다. 이어서, 열산화 공정에 의하여 상기 트렌치(118) 내에 열산화막(120)을 형성하고, 그 위에 질화물로 이루어지는 라이너(126)를 형성한다. 상기 라이너(126)는 후속의 산화 과정에서 발생되는 스트레스에 의한 결함 발생을 억제하기 위하여 형성하는 것이다.
그 후, 상기 트렌치(118)를 완전히 채우도록 산화물을 증착하여 소자분리막(128)을 형성하고, 그 결과물을 평탄화하여 상기 마스크 질화막(114)의 상면을 노출시킨다.
도 6b를 참조하면, 예를 들면 인산을 이용한 습식 식각 방법에 의하여 상기 마스크 질화막(114)을 제거한다.
도 6c를 참조하면, 앞에 상술한 바와 같은 본 발명에 따른 식각액을 사용하는 세정 공정에 의하여 약 20 ∼ 70℃, 예를 들면 상온에서 상기 패드 산화막(112)을 제거한다. 상기 패드 산화막(112)의 제거와 동시에 산화막으로 이루어지는 상기 소자분리막(128)도 그 표면으로부터 소정량 소모된다. 이 때, 도 6c에서 "T"로 표시한 부분에서와 같이 질화물로 이루어지는 상기 라이너(126)의 일부가 노출되어 있어도, 음이온성 계면활성제를 함유하는 본 발명에 따른 식각액을 사용함으로써 질화막에 대하여 산화막을 고선택비로 제거할 수 있다. 따라서, 상기 라이너(126)의 손실량을 최소화할 수 있다.
따라서, 본 발명에 따른 식각액을 사용하여 상기 패드 산화막(112)을 제거함 으로써 상기 라이너(126)의 손실로 인한 덴트 발생을 효과적으로 억제할 수 있다.
도 7a 내지 도 7h는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 제2 실시예에 따른 반도체 소자의 제조 방법에서는 고집적화된 반도체 메모리 소자의 커패시터 형성 공정시 산화막 제거를 위한 습식 식각 공정에서 본 발명에 따른 식각액을 사용하는 예를 설명한다.
도 7a를 참조하면, 집적화된 OCS(one cylinder stack) 구조를 가지는 커패시터를 형성하기 위하여, 도시하지는 않았으나 반도체 기판(200)상에 소자분리막, 게이트, 소스/드레인 영역, 복수의 콘택 패드, 비트 라인 등을 먼저 형성한 후, 상기 반도체 기판(200)상에 식각 저지막(210), 제1 몰드 산화막(222), 지지막(224), 및 제2 몰드 산화막(226)을 차례로 형성하고, 상기 식각 저지막(210)을 이용하여 건식 식각 방법으로 이들을 차례로 패터닝하여 상기 반도체 기판(200)상의 도전 영역(202)을 노출시키는 스토리지 노드홀(204)을 한정하는 몰드 절연막 패턴(230)을 형성한다.
상기 제1 몰드 산화막(222) 및 제2 몰드 산화막(226)은 다양한 종류의 산화물로 이루어질 수 있다. 예를 들면, 상기 제1 몰드 산화막(222) 및 제2 몰드 산화막(226)은 BPSG막 또는 PE-TEOS막으로 이루어질 수 있다. 상기 지지막(224)은 후속 공정에서 형성되는 실린더형 하부 전극들이 각각 쓰러지지 않도록 이들을 지지하기 위하여 미리 형성한 것으로, 실리콘 질화막으로 이루어진다. 여기서, 상기 지지막(224)은 사용자의 의도에 따라 다양하게 배치되도록 설계될 수 있다. 예를 들면, 상기 지지막(224)은 게이트 방향 또는 비트 라인 방향에 따라 연장되도록 형성할 수 있다.
도 7b를 참조하면, 상기 스토리지 노드홀(204) 내에 도핑된 폴리실리콘으로 이루어지는 도전층(242)을 형성하고, 그 위에 상기 스토리지 노드홀(204)을 완전히 매립하는 제1 산화막(244)을 형성한 후, 얻어진 결과물을 평탄화하여 셀 마다 분리된 하부 전극(240)을 형성한다. 상기 제1 산화막(244)은 예를 들면 매립 특성이 우수한 SOG (spin on glass)막, BPSG막, USG(undoped silicate glass)막, 또는 PE-TEOS막으로 이루어질 수 있다.
도 7c를 참조하면, 앞에서 설명한 바와 같은 본 발명에 따른 식각액을 사용하는 습식 식각 방법에 의하여 약 20 ∼ 70℃, 예를 들면 상온에서 상기 제2 몰드 산화막(226) 및 상기 제1 산화막(244)의 일부를 제거하여 상기 지지막(224) 및 하부 전극(240)의 상부를 노출시킨다.
도 7d를 참조하면, 상기 노출된 하부 전극(240), 제1 산화막(244), 및 지지막(224)을 덮는 제2 산화막(250)을 형성한다. 예를 들면, 상기 제2 산화막(250)은 USG막 (undoped silicate glass film)으로 형성될 수 있다.
도 7e를 참조하면, 상기 제2 산화막(250)을 에치백하여 상기 하부 전극(240)의 상부 측벽에 제2 산화막 스페이서(250a)를 형성한다. 그 결과, 상기 제2 산화막 스페이서(250a) 근방에서 상기 지지막(224)의 일부가 다시 노출된다.
도 7f를 참조하면, 상기 지지막(224) 중 상기 제2 산화막 스페이서(250a) 근방에서 노출되어 있는 부분을 식각하여 제거한다.
도 7g를 참조하면, 상기 앞에서 설명한 바와 같은 본 발명에 따른 식각액을 사용하는 습식 식각 방법에 의하여 상기 제1 몰드 산화막(222), 제2 산화막 스페이서(250a), 및 제1 산화막(244)을 완전히 제거한다. 이 때, 본 발명에 따른 식각액 내에 포함되어 있는 음이온성 계면활성제는 폴리실리콘막으로 이루어지는 상기 하부 전극(240)의 표면과 실리콘 질화막으로 이루어지는 상기 지지막(224)의 표면을 보호하는 역할을 하게 된다. 따라서, 본 발명에 따른 식각액을 사용하여 상기 제1 몰드 산화막(222), 제2 산화막 스페이서(250a), 및 제1 산화막(244)을 식각하는 동안 상기 하부 전극(240) 및 지지막(224)의 손실을 최소화할 수 있다.
도 7h를 참조하면, 하부전극(250a) 상에 유전막(260) 및 상부전극(270)을 순차 형성하여 커패시터(300)를 완성한다.
제2 실시예에 따른 반도체 소자의 제조 방법에서 설명한 바와 같이, 본 발명에 따른 식각액을 고집적화된 반도체 메모리 소자의 커패시터 형성 공정에 적용함으로써, 높아진 높이를 가지는 하부 전극의 리닝 현상을 방지하기 위하여 형성한 실리콘 질화막으로 이루어지는 지지대와, 상기 지지대에 의하여 지지되어 있는 폴리실리콘으로 이루어지는 하부 전극의 손실을 최소화하면서 높은 높이의 몰드 산화막을 높은 식각 선택비로 효과적으로 제거할 수 있다. 따라서, 제한된 면적 내에서 충분한 셀 커패시턴스를 확보하기 위한 반도체 메모리 소자의 제조 공정에서 본 발명에 따른 식각액이 유효하게 적용될 수 있다.
본 발명에 따른 식각액은 HF, 순수, 및 음이온성 계면활성제로 이루어진다. 본 발명에 따른 식각액으로 산화막을 식각하는 동안 식각액 내에 함유되어 있는 음이온성 계면활성제는 질화막 또는 폴리실리콘막의 표면을 보호하는 역할을 함으로써 산화막의 식각 선택비를 더욱 높일 수 있다. 따라서, 본 발명에 따른 식각액은 종래 기술에서 산화막 식각을 위하여 사용되어 왔던 기존의 식각액, 예를 들면 BOE 도는 DHF 용액에 비하여 실리콘 질화막 또는 폴리실리콘막의 손실량을 최소화하면서 매우 높은 식각 선택비로 산화막을 식각할 수 있는 것으로서, 산화막과 질화막과의 큰 식각 선택비 차이, 또는 산화막과 폴리실리콘막과의 큰 식각 선택비 차이가 요구되는 다양한 반도체 소자 제조 공정에 유효하게 적용될 수 있다. 특히, STI 소자분리 공정에서 반도체 기판 표면 위의 산화막 제거시에 본 발명에 따른 식각액을 사용함으로써 소자의 리프레쉬 특성 저하를 방지할 수 있다. 또한, 고집적 반도체 메모리 소자의 커패시터 제조 공정에 있어서, 높은 높이를 가지는 실린더형 커패시터 하부 전극과 이를 지지하고 있는 지지대의 주위에 있는 높은 높이를 가지는 몰드 산화막을 제거하기 위하여 본 발명에 따른 식각액을 사용함으로써, 상기 하부 전극 및 지지대의 손실을 최소화하면서 산화막 만을 고선택비로 효과적으로 제거할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
Claims (32)
- HF,순수, 및R1-PO4 2-(HA+)2 및 (R1)2-PO4 -HA+ (식중, R1은 직쇄(straight chain) 또는 측쇄(side chain)를 가지는 C4 ∼ C22의 탄화수소기이고, A는 암모니아 또는 아민) 으로 표시되는 화합물 중에서 선택되는 1종의 화합물 또는 적어도 2종의 화합물의 조합으로 이루어지는 음이온성 계면활성제로 이루어지는 것을 특징으로 하는 식각액.
- 제1항에 있어서,순수 및 순도 50%인 HF 용액이 1:1 ∼ 1000:1의 부피비로 포함되어 있는 것을 특징으로 하는 식각액.
- 제1항에 있어서,순수 및 순도 50%인 HF 용액이 3:1 ∼ 10:1의 부피비로 포함되어 있는 것을 특징으로 하는 식각액.
- 삭제
- 제1항에 있어서,상기 R1은 부틸, 이소부틸, 이소옥틸, 노닐페닐(nonyl phenyl), 옥틸페닐(octyl phenyl), 데실(decyl), 트리데실(tridecyl), 라우릴(lauryl), 미리스틸(myristyl), 세틸(cetyl), 스테아릴(stearyl), 올레일(oleyl), 리시놀레일(ricinoleyl), 또는 베헤닐(behenyl)인 것을 특징으로 하는 식각액.
- 제1항에 있어서,상기 A는 암모니아, 에탄올 아민, 디에탄올 아민, 또는 트리에탄올 아민인 것을 특징으로 하는 식각액.
- 제1항에 있어서,상기 음이온성 계면활성제는 상기 식각액의 총 중량을 기준으로 0.0001 ∼ 10 중량%의 양으로 포함되는 것을 특징으로 하는 식각액.
- 제1항에 있어서,상기 음이온성 계면활성제는 상기 식각액의 총 중량을 기준으로 0.01 ∼ 1 중량%의 양으로 포함되는 것을 특징으로 하는 식각액.
- 삭제
- 삭제
- 삭제
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- 삭제
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- 삭제
- 순수 및 HF 용액이 혼합된 DHF (diluted hydrofluoric acid) 용액을 제조하는 단계와,R1-PO4 2-(HA+)2 및 (R1)2-PO4 -HA+ (식중, R1은 직쇄(straight chain) 또는 측쇄(side chain)를 가지는 C4 ∼ C22의 탄화수소기이고, A는 암모니아 또는 아민) 으로 표시되는 화합물 중에서 선택되는 1종의 화합물 또는 적어도 2종의 화합물의 조합으로 이루어지는 음이온성 계면활성제와 상기 DHF 용액을 혼합하는 단계를 포함하는 것을 특징으로 하는 식각액의 제조 방법.
- 삭제
- 제17항에 있어서,상기 R1은 부틸, 이소부틸, 이소옥틸, 노닐페닐(nonyl phenyl), 옥틸페닐(octyl phenyl), 데실(decyl), 트리데실(tridecyl), 라우릴(lauryl), 미리스틸(myristyl), 세틸(cetyl), 스테아릴(stearyl), 올레일(oleyl), 리시놀레일(ricinoleyl), 또는 베헤닐(behenyl)인 것을 특징으로 하는 식각액의 제조 방법.
- 제17항에 있어서,상기 A는 암모니아, 에탄올 아민, 디에탄올 아민, 또는 트리에탄올 아민인 것을 특징으로 하는 식각액의 제조 방법.
- 제17항에 있어서,상기 혼합 단계에서 상기 음이온성 계면활성제는 상기 식각액의 총 중량을 기준으로 0.0001 ∼ 10 중량%의 양으로 첨가되는 것을 특징으로 하는 식각액의 제조 방법.
- 상면에 산화막 및 질화막이 동시에 노출되어 있는 반도체 기판을 준비하는 단계와,제1항에 따른 식각액을 사용하여 상기 산화막 만을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제22항에 있어서,상기 산화막을 제거하는 동안 상기 식각액은 20 ∼ 70℃의 온도로 유지되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 상면에 산화막 및 폴리실리콘막이 동시에 노출되어 있는 반도체 기판을 준비하는 단계와,제1항에 따른 식각액을 사용하여 상기 산화막 만을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제24항에 있어서,상기 산화막을 제거하는 동안 상기 식각액은 20 ∼ 70℃의 온도로 유지되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 상면에 산화막, 질화막 및 폴리실리콘막이 동시에 노출되어 있는 반도체 기판을 준비하는 단계와,제1항에 따른 식각액을 사용하여 상기 산화막 만을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제26항에 있어서,상기 산화막을 제거하는 동안 상기 식각액은 20 ∼ 70℃의 온도로 유지되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판상에 질화막으로 이루어지는 마스크 패턴을 형성하는 단계와,상기 마스크 패턴을 식각 마스크로 하여 상기 반도체 기판을 식각하여 상기 반도체 기판에 트렌치를 형성하는 단계와,상기 트렌치 내벽에 질화물 라이너를 형성하는 단계와,상기 질화물 라이너 위에 상기 트렌치를 완전히 채우는 산화막을 형성하는 단계와,상기 마스크 패턴을 제거하는 단계와,상기 질화물 라이너의 적어도 일부가 노출된 상태에서 제1항에 따른 식각액을 이용하여 상기 반도체 기판을 세정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제28항에 있어서,상기 반도체 기판을 세정하는 단계는 20 ∼ 70℃의 온도하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 도전 영역을 가지는 반도체 기판상에 제1 몰드 산화막을 형성하는 단계와,상기 제1 몰드 산화막 위에 질화막으로 이루어지는 지지막을 형성하는 단계와,상기 지지막 위에 제2 몰드 산화막을 형성하는 단계와,상기 제2 몰드 산화막, 지지막 및 제1 몰드 산화막을 패터닝하여 상기 도전 영역을 노출시키는 스토리지 노드홀을 형성하는 단계와,상기 스토리지 노드홀 내에 상기 지지막에 의하여 지지되는 실린더형 커패시 터 하부 전극을 형성하는 단계와,제1항에 따른 식각액을 사용하여 상기 제1 몰드 산화막 및 제2 몰드 산화막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제30항에 있어서,상기 커패시터 하부 전극은 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제30항에 있어서,상기 제1 몰드 산화막 및 제2 몰드 산화막을 제거하는 단계는 20 ∼ 70℃의 온도하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20090714 Year of fee payment: 4 |
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