KR20080042425A - Liquid crystal display - Google Patents

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이율규
박선
유춘기
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Abstract

An LCD(Liquid Crystal Display) is provided to prevent static electricity from being applied to a gate driver in a common voltage line by including a buffer pattern in the common voltage line, thereby preventing a circuit of the gate driver from being damaged by the static electricity. Plural pixels are arranged in a display area. A gate line is connected to the pixel. A gate driver(400) is connected to the gate line and includes plural stages(410) for generating gate signals and applying the gate signals to the gate line. The gate driver is disposed in a peripheral area. A common voltage line supplies common voltage to the gate driver. A gate off voltage line supplies gate off voltage to the gate driver. Plural clock signal lines supply clock signals to the gate driver. A scanning start signal line supplies a scanning start signal to the gate driver. The common voltage line includes a main line and a first buffer pattern separated from the main line.

Description

액정 표시 장치 {LIQUID CRYSTAL DISPLAY}Liquid crystal display {LIQUID CRYSTAL DISPLAY}

도 1은 본 발명의 실시예에 따른 액정 표시 장치의 블록도이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.2 is an equivalent circuit diagram of one pixel of a liquid crystal display according to an exemplary embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 게이트 구동부의 블록도이다. 3 is a block diagram of a gate driver according to an exemplary embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 공통 전압 배선을 나타낸 도면이다.4 is a diagram illustrating a common voltage wiring according to an exemplary embodiment of the present invention.

도 5는 본 발명의 다른 실시예에 따른 공통 전압 배선을 나타낸 도면이다.5 illustrates a common voltage wiring according to another embodiment of the present invention.

<도면 부호에 대한 설명><Description of Drawing>

3: 액정층 100: 하부 표시판3: liquid crystal layer 100: lower display panel

191: 화소 전극 200: 상부 표시판191: pixel electrode 200: upper display panel

230: 색 필터 270: 공통 전극230: color filter 270: common electrode

300: 액정 표시판 조립체 400: 게이트 구동부300: liquid crystal panel assembly 400: gate driver

410: 스테이지 500: 데이터 구동부410: stage 500: data driver

600: 신호 제어부 800: 계조 전압 생성부600: signal controller 800: gray voltage generator

본 발명은 액정 표시 장치에 관한 것이다.The present invention relates to a liquid crystal display device.

최근, 무겁고 큰 음극선관(cathode ray tube, CRT)을 대신하여 유기 발광 표시 장치(organic light emitting display, OLED), 플라스마 표시 장치(plasma display panel, PDP), 액정 표시 장치(liquid crystal display, LCD)와 같은 평판 표시 장치가 활발히 개발 중이다.Recently, organic light emitting display (OLED), plasma display panel (PDP), and liquid crystal display (LCD) are substituted for heavy and large cathode ray tube (CRT). Flat panel display devices such as are being actively developed.

플라즈마 표시 장치는 기체 방전에 의하여 발생하는 플라스마를 이용하여 문자나 영상을 표시하는 장치이며, 유기 발광 표시 장치는 특정 유기물 또는 고분자들의 전계 발광을 이용하여 문자 또는 영상을 표시한다. 액정 표시 장치는 두 표시판의 사이에 들어 있는 액정층에 전기장을 인가하고, 이 전기장의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.The plasma display device displays a letter or an image by using a plasma generated by a gas discharge, and the organic light emitting display device displays a letter or an image by using electroluminescence of specific organic materials or polymers. The liquid crystal display device applies an electric field to a liquid crystal layer interposed between two display panels, and adjusts the intensity of the electric field to adjust a transmittance of light passing through the liquid crystal layer to obtain a desired image.

이러한 평판 표시 장치 중에서 예를 들어 액정 표시 장치는 스위칭 소자를 포함하는 화소와 표시 신호선이 구비된 표시판, 그리고 표시 신호선 중 게이트선에 게이트 신호를 내보내어 화소의 스위칭 소자를 턴 온/오프 시키는 게이트 구동부, 즉 시프트 레지스터를 포함한다.Among such flat panel displays, for example, a liquid crystal display may include a pixel including a switching element, a display panel including a display signal line, and a gate driver to turn on / off a switching element of a pixel by sending a gate signal to a gate line among the display signal lines. , That is, a shift register.

시프트 레지스터는 서로 연결되어 있는 복수의 스테이지를 포함하며, 각 스테이지는 복수의 트랜지스터를 포함한다. The shift register includes a plurality of stages connected to each other, and each stage includes a plurality of transistors.

또한, 공통 전극에 공통 전압을 인가하는 공통 전압 배선을 포함하는데, 이 때, 공통 전압 배선을 타고 게이트 구동부로 유입되는 정전기에 의해 게이트 구동부의 회로에 불량이 발생한다.In addition, a common voltage wiring for applying a common voltage to the common electrode is included. In this case, a defect occurs in the circuit of the gate driving unit due to the static electricity flowing through the common voltage wiring to the gate driving unit.

본 발명의 기술적 과제는 게이트 구동부로 유입되는 정전기를 방지하는 것이다.The technical problem of the present invention is to prevent static electricity flowing into the gate driver.

이러한 과제를 해결하기 위하여 본 발명에서는 공통 전압 배선에 완충 패턴을 형성한 액정 표시 장치를 제안한다.In order to solve this problem, the present invention proposes a liquid crystal display device in which a buffer pattern is formed on a common voltage wiring.

본 발명의 실시예에 따른 액정 표시 장치는 표시 영역에 배치되어 있는 복수의 화소, 화소에 연결되어 있는 게이트선, 게이트선에 연결되어 있으며 게이트 신호를 생성하여 게이트선에 인가하는 복수의 스테이지를 포함하며, 주변 영역에 배치되어 있는 게이트 구동부, 공통 전압 배선, 게이트 오프 전압 배선, 복수의 클록 신호 배선 및 주사 시작 신호 배선이 차례로 배치되어 있는 신호 배선를 포함하고, 공통 전압 배선 내에 완충 패턴이 형성되어 있다.The liquid crystal display according to the exemplary embodiment of the present invention includes a plurality of pixels disposed in the display area, a gate line connected to the pixels, and a plurality of stages connected to the gate lines and generating and applying a gate signal to the gate lines. And a signal wiring in which a gate driver, a common voltage wiring, a gate-off voltage wiring, a plurality of clock signal wirings, and a scan start signal wiring are arranged in this order, and a buffer pattern is formed in the common voltage wiring. .

화소는 게이트 신호에 따라 동작하는 스위칭 소자를 포함하고, 스위칭 소자는 비정질 규소로 이루어질 수 있다.The pixel may include a switching element that operates according to a gate signal, and the switching element may be made of amorphous silicon.

완충 패턴은 공통 전압 배선의 양쪽 가장자리에 형성될 수 있다.The buffer pattern may be formed at both edges of the common voltage wiring.

완충 패턴은 공통 전압 배선과 같은 재질로 형성될 수 있다.The buffer pattern may be formed of the same material as the common voltage wiring.

공통 전압 배선과 게이트 오프 신호 배선 사이에 절연막을 더 포함할 수 있다.An insulating layer may be further included between the common voltage line and the gate-off signal line.

완충 패턴은 공통 전압 배선 및 절연막 내에 형성될 수 있다.The buffer pattern may be formed in the common voltage wiring and the insulating film.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙 였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right on" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

먼저, 도 1 및 도 2를 참고하여 본 발명의 실시예에 따른 액정 표시 장치에 대하여 상세하게 설명한다.First, a liquid crystal display according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2.

도 1은 본 발명의 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention, and FIG. 2 is an equivalent circuit diagram of one pixel of the liquid crystal display according to an exemplary embodiment of the present invention.

도 1에 도시한 바와 같이, 본 발명의 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300) 및 이와 연결된 게이트 구동부(400) 및 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800), 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.As shown in FIG. 1, the liquid crystal display according to the exemplary embodiment of the present invention includes a liquid crystal panel assembly 300, a gate driver 400, a data driver 500, and a data driver 500 connected thereto. ) Includes a gray voltage generator 800 connected thereto, and a signal controller 600 controlling the gray voltage generator 800.

액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 신호선(G1-Gn, D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel, PX)를 포함한다. 반면, 도 2에 도시한 구조로 볼 때 액정 표시판 조립체(300)는 서로 마주하는 하부 및 상부 표시판(100, 200)과 그 사이에 들어 있는 액정층(3)을 포함한다.The liquid crystal panel assembly 300 includes a plurality of signal lines G 1 -G n , D 1 -D m and a plurality of pixels connected to the plurality of signal lines G 1 -G n , D 1 -D m , and arranged in a substantially matrix form. do. On the other hand, in the structure shown in FIG. 2, the liquid crystal panel assembly 300 includes lower and upper panels 100 and 200 facing each other and a liquid crystal layer 3 interposed therebetween.

신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 신호를 전달하는 복수의 데이터선(D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗으며 서로가 거의 평행하고, 데이터선(D1-Dm)은 대략 열 방향으로 뻗으며 서로가 거의 평행하다.The signal lines G 1 -G n and D 1 -D m are a plurality of gate lines G 1 -G n for transmitting a gate signal (also called a “scan signal”) and a plurality of data lines for transmitting a data signal ( D 1 -D m ). The gate lines G 1 -G n extend substantially in the row direction and are substantially parallel to each other, and the data lines D 1 -D m extend substantially in the column direction and are substantially parallel to each other.

각 화소(PX), 예를 들면 i번째(i=1, 2, , n) 게이트선(Gi)과 j번째(j=1, 2, , m) 데이터선(Dj)에 연결된 화소(PX)는 신호선(Gi Dj)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor, Clc) 및 유지 축전기(storage capacitor, Cst)를 포함한다. 유지 축전기(Cst)는 필요에 따라 생략할 수 있다.Each pixel PX, for example, the pixel PX connected to the i-th (i = 1, 2,, n) gate line G i and the j-th (j = 1, 2,, m) data line Dj. ) Includes a switching element Q connected to the signal line G i D j , a liquid crystal capacitor Clc, and a storage capacitor Cst connected thereto. Holding capacitor Cst can be omitted as needed.

스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있는 박막 트랜지스터 등의 삼단자 소자로서, 그 제어 단자는 게이트선(Gi)과 연결되어 있고, 입력 단자는 데이터선(Dj)과 연결되어 있으며, 출력 단자는 액정 축전기(Clc) 및 유지 축전기(Cst)와 연결되어 있다.The switching element Q is a three-terminal element of a thin film transistor or the like provided in the lower panel 100, the control terminal of which is connected to the gate line G i , and the input terminal of which is connected to the data line D j . The output terminal is connected to the liquid crystal capacitor Clc and the storage capacitor Cst.

액정 축전기(Clc)는 하부 표시판(100)의 화소 전극(191)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(191, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(191)은 스위칭 소자(Q)와 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(191, 270) 중 적어도 하나가 선형 또는 막대형으로 만들어질 수 있다.The liquid crystal capacitor Clc has two terminals, the pixel electrode 191 of the lower panel 100 and the common electrode 270 of the upper panel 200, and the liquid crystal layer 3 between the two electrodes 191 and 270 is a dielectric material. Function as. The pixel electrode 191 is connected to the switching element Q, and the common electrode 270 is formed on the front surface of the upper panel 200 and receives the common voltage Vcom. Unlike in FIG. 2, the common electrode 270 may be provided in the lower panel 100. In this case, at least one of the two electrodes 191 and 270 may be formed in a linear or bar shape.

액정 축전기(Clc)의 보조적인 역할을 하는 유지 축전기(Cst)는 하부 표시 판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(191)이 절연체를 사이에 두고 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(Cst)는 화소 전극(191)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.The storage capacitor Cst, which serves as an auxiliary part of the liquid crystal capacitor Clc, is formed by overlapping a separate signal line (not shown) and the pixel electrode 191 provided on the lower display panel 100 with an insulator interposed therebetween. A predetermined voltage such as the common voltage Vcom is applied to this separate signal line. However, the storage capacitor Cst may be formed such that the pixel electrode 191 overlaps the front gate line directly above the insulator.

한편, 색 표시를 구현하기 위해서는 각 화소(PX)가 기본색(primary color) 중 하나를 고유하게 표시하거나(공간 분할) 각 화소(PX)가 시간에 따라 번갈아 기본색을 표시하게(시간 분할) 하여 이들 기본색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 기본색의 예로는 적색, 녹색, 청색 등 삼원색을 들 수 있다. 도 2는 공간 분할의 한 예로서 각 화소(PX)가 화소 전극(191)에 대응하는 상부 표시판(200)의 영역에 기본색 중 하나를 나타내는 색 필터(230)를 구비함을 보여주고 있다. 도 2와는 달리 색 필터(230)는 하부 표시판(100)의 화소 전극(191) 위 또는 아래에 형성할 수도 있다.On the other hand, in order to implement color display, each pixel PX uniquely displays one of the primary colors (spatial division) or each pixel PX alternately displays the primary colors over time (time division). The desired color is recognized by the spatial and temporal sum of these primary colors. Examples of the primary colors include three primary colors such as red, green, and blue. FIG. 2 illustrates that each pixel PX includes a color filter 230 representing one of the primary colors in an area of the upper panel 200 corresponding to the pixel electrode 191 as an example of spatial division. Unlike FIG. 2, the color filter 230 may be formed above or below the pixel electrode 191 of the lower panel 100.

액정 표시판 조립체(300)의 바깥 면에는 빛을 편광시키는 적어도 하나의 편광자(도시하지 않음)가 부착되어 있다.At least one polarizer (not shown) for polarizing light is attached to an outer surface of the liquid crystal panel assembly 300.

다시 도 1을 참고하면, 계조 전압 생성부(800)는 화소(PX)의 투과율과 관련된 두 벌의 계조 전압 집합(또는 기준 계조 전압 집합)을 생성한다. 두 벌 중 한 벌은 공통 전압(Vcom)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.Referring back to FIG. 1, the gray voltage generator 800 generates two sets of gray voltage sets (or reference gray voltage sets) related to the transmittance of the pixel PX. One of the two sets has a positive value for the common voltage Vcom and the other set has a negative value.

게이트 구동부(400)는 화소(PX)의 스위칭 소자(Q)와 동일한 공정으로 형성되어 액정 표시판 조립체(300)의 주변 영역에 집적되어 있으며, 액정 표시판 조립 체(300)의 게이트선(G1-Gn)과 연결되어 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다.The gate driver 400 is formed in the same process as the switching element Q of the pixel PX and is integrated in the peripheral area of the liquid crystal panel assembly 300, and the gate line G 1 -of the liquid crystal panel assembly 300 is formed. G n ) is connected to the gate line G 1 -G n by a gate signal formed by a combination of the gate-on voltage Von and the gate-off voltage Voff.

데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D1-Dm)에 연결되어 있으며, 계조 전압 생성부(800)로부터의 계조 전압을 선택하고 이를 데이터 신호로서 데이터선(D1-Dm)에 인가한다. 그러나 계조 전압 생성부(800)가 모든 계조에 대한 전압을 모두 제공하는 것이 아니라 정해진 수의 기준 계조 전압만을 제공하는 경우에, 데이터 구동부(500)는 기준 계조 전압을 분압하여 전체 계조에 대한 계조 전압을 생성하고 이 중에서 데이터 신호를 선택한다.The data driver 500 is connected to the data lines D 1 -D m of the liquid crystal panel assembly 300 and selects a gray voltage from the gray voltage generator 800 and uses the data line D 1 as a data signal. -D m ). However, when the gray voltage generator 800 provides only a predetermined number of reference gray voltages instead of providing all of the voltages for all grays, the data driver 500 divides the reference gray voltages to divide the gray voltages for all grays. Generate and select the data signal from it.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등을 제어한다.The signal controller 600 controls the gate driver 400, the data driver 500, and the like.

이러한 구동 장치(500, 600, 800) 각각은 적어도 하나의 집적 회로 칩의 형태로 액정 표시판 조립체(300) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되어 TCP(tape carrier package)의 형태로 액정 표시판 조립체(300)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수도 있다. 이와는 달리, 이들 구동 장치(500, 600, 800)가 신호선(G1-Gn, D1-Dm) 및 박막 트랜지스터 스위칭 소자(Q) 따위와 함께 액정 표시판 조립체(300)에 집적될 수도 있다. 또한, 구동 장치(400, 500, 600, 800)는 단일 칩으로 집적될 수 있으며, 이 경우 이 들 중 적어도 하나 또는 이들을 이루는 적어도 하나의 회로 소자가 단일 칩 바깥에 있을 수 있다.Each of the driving devices 500, 600, and 800 may be mounted directly on the liquid crystal panel assembly 300 in the form of at least one integrated circuit chip, or mounted on a flexible printed circuit film (not shown). And attached to the liquid crystal panel assembly 300 in the form of a tape carrier package (TCP) or mounted on a separate printed circuit board (not shown). Alternatively, these driving devices 500, 600, and 800 may be integrated in the liquid crystal panel assembly 300 together with the signal lines G 1 -G n , D 1 -D m , and the thin film transistor switching element Q. . In addition, the driving devices 400, 500, 600, and 800 may be integrated into a single chip, in which case at least one of them or at least one circuit element constituting them may be outside the single chip.

그러면 이러한 액정 표시 장치의 동작에 대하여 상세하게 설명한다.Next, the operation of the liquid crystal display will be described in detail.

신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 제어 신호의 예로는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등이 있다.The signal controller 600 receives input image signals R, G, and B and an input control signal for controlling the display thereof from an external graphic controller (not shown). Examples of the input control signal include a vertical sync signal Vsync, a horizontal sync signal Hsync, a main clock MCLK, and a data enable signal DE.

신호 제어부(600)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 입력 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)를 데이터 구동부(500)로 내보낸다.The signal controller 600 properly processes the input image signals R, G, and B according to operating conditions of the liquid crystal panel assembly 300 based on the input image signals R, G, and B and the input control signal, and controls the gate. After generating the signal CONT1 and the data control signal CONT2, the gate control signal CONT1 is sent to the gate driver 400, and the data control signal CONT2 and the processed image signal DAT are transmitted to the data driver 500. Export to).

게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호(STV)와 게이트 온 전압(Von)의 출력 주기를 제어하는 적어도 하나의 클록 신호를 포함한다. 게이트 제어 신호(CONT1)는 또한 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE)를 더 포함할 수 있다.The gate control signal CONT1 includes a scan start signal STV indicating a scan start and at least one clock signal controlling an output period of the gate-on voltage Von. The gate control signal CONT1 may also further include an output enable signal OE that defines the duration of the gate-on voltage Von.

데이터 제어 신호(CONT2)는 한 행[묶음]의 화소(PX)에 대한 영상 데이터의 전송 시작을 알리는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 데이터 신호를 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다. 데이터 제어 신호(CONT2)는 또한 공통 전압(Vcom)에 대한 데이터 신호의 전압 극성(이하 "공통 전압에 대한 데이터 신호의 전압 극성"을 줄여 "데이터 신호의 극성"이라 함)을 반전시키는 반전 신호(RVS)를 더 포함할 수 있다.The data control signal CONT2 is a load for applying a data signal to the horizontal synchronization start signal STH and the data lines D 1 -D m indicating the start of image data transmission for the pixels PX in one row [bundling]. Signal LOAD and data clock signal HCLK. The data control signal CONT2 is also an inverted signal that inverts the voltage polarity of the data signal relative to the common voltage Vcom (hereinafter referred to as " polarity of the data signal " by reducing the " voltage polarity of the data signal for the common voltage &quot;) RVS) may be further included.

신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라, 데이터 구동부(500)는 한 행[묶음]의 화소(PX)에 대한 디지털 영상 신호(DAT)를 수신하고, 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 신호로 변환한 다음, 이를 해당 데이터선(D1-Dm)에 인가한다.According to the data control signal CONT2 from the signal controller 600, the data driver 500 receives the digital image signal DAT for the pixels PX in one row (bundling), and each digital image signal DAT. By converting the digital image signal DAT into an analog data signal by selecting a gray scale voltage corresponding to), it is applied to the corresponding data lines D 1 -D m .

게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G1-Gn)에 연결된 스위칭 소자(Q)를 턴온시킨다. 그러면, 데이터선(D1-Dm)에 인가된 데이터 신호가 턴온된 스위칭 소자(Q)를 통하여 해당 화소(PX)에 인가된다.The gate driver 400 applies the gate-on voltage Von to the gate lines G 1 -G n in response to the gate control signal CONT1 from the signal controller 600, thereby applying the gate lines G 1 -G n . Turn on the switching element (Q) connected to. Then, the data signal applied to the data lines D 1 -D m is applied to the pixel PX through the switching element Q turned on.

화소(PX)에 인가된 데이터 신호의 전압과 공통 전압(Vcom)의 차이는 액정 축전기(Clc)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리하며 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판 조립체(300)에 부착된 편광자에 의하여 빛의 투과율 변화로 나타난다.The difference between the voltage of the data signal applied to the pixel PX and the common voltage Vcom is shown as the charging voltage of the liquid crystal capacitor Clc, that is, the pixel voltage. The arrangement of the liquid crystal molecules varies depending on the magnitude of the pixel voltage, thereby changing the polarization of light passing through the liquid crystal layer 3. The change in polarization is represented by a change in transmittance of light by a polarizer attached to the display panel assembly 300.

1 수평 주기["1H"라고도 쓰며, 수평 동기 신호(Hsync) 및 데이터 인에이블 신호(DE)의 한 주기와 동일함]를 단위로 하여 이러한 과정을 되풀이함으로써, 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von)을 인가하여 모든 화소(PX)에 데이터 신호를 인가하여 한 프레임(frame)의 영상을 표시한다.This process is repeated in units of one horizontal period (also referred to as "1H" and equal to one period of the horizontal sync signal Hsync and the data enable signal DE), thereby all the gate lines G 1 -G n. ), The gate-on voltage Von is sequentially applied to the data signal to all the pixels PX, thereby displaying an image of one frame.

한 프레임이 끝나면 다음 프레임이 시작되고 각 화소(PX)에 인가되는 데이터 신호의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 신호의 극성이 바뀌거나(보기: 행 반전, 점 반전), 한 화소행에 인가되는 데이터 신호의 극성도 서로 다를 수 있다(보기: 열 반전, 점 반전).When one frame ends, the state of the inversion signal RVS applied to the data driver 500 is controlled so that the next frame starts and the polarity of the data signal applied to each pixel PX is opposite to the polarity of the previous frame. "Invert frame"). In this case, the polarity of the data signal flowing through one data line is changed (eg, row inversion and point inversion) or the polarity of the data signal applied to one pixel row is different depending on the characteristics of the inversion signal RVS within one frame. (E.g. column inversion, point inversion).

그러면 본 발명의 실시예에 따른 액정 표시 장치의 게이트 구동부에 대하여 도 3을 참조하여 좀 더 상세히 설명한다.Next, the gate driver of the liquid crystal display according to the exemplary embodiment of the present invention will be described in more detail with reference to FIG. 3.

도 3은 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이다.3 is a block diagram of a gate driver according to an exemplary embodiment of the present invention.

도 3에 도시한 게이트 구동부(400)는 일렬로 배열되어 있으며 게이트선(G1-Gn)에 각각 연결되어 있는 복수의 스테이지(410)를 포함하는 시프트 레지스터로서, 주사 시작 신호(STV), 복수의 클록 신호(CLK1, CLK2) 및 게이트 오프 전압(Voff)이 입력된다. 각 게이트선(G1-Gn)의 끝에는 NMOS 트랜지스터(TR)가 연결되어 있으며 게이트 오프 전압(Voff)이 입력된다. 게이트 오프 전압(Voff) 배선 옆에는 상부 표시판(200)의 공통 전극(270)에 전압을 인가하는 공통 전압(Vcom) 배선이 배치되어 있다.The gate driver 400 shown in FIG. 3 is a shift register including a plurality of stages 410 arranged in a line and connected to the gate lines G 1 -G n , respectively, and include a scan start signal STV, The plurality of clock signals CLK1 and CLK2 and the gate off voltage Voff are input. An NMOS transistor TR is connected to the end of each gate line G 1 -G n , and a gate off voltage Voff is input. The common voltage Vcom wiring for applying a voltage to the common electrode 270 of the upper panel 200 is disposed next to the gate-off voltage Voff wiring.

공통 전압(Vcom) 배선을 패터닝하여 공통 전압(Vcom) 배선에 완충 패턴을 형 성하여 정전기가 공통 전압(Vcom) 배선을 따라 게이트 구동부로 유입되는 것을 방지한다. 이에 대하여 도 4 및 도 5를 참고로 하여 상세하게 설명한다.The common voltage Vcom wiring is patterned to form a buffer pattern on the common voltage Vcom wiring to prevent static electricity from flowing into the gate driver along the common voltage Vcom wiring. This will be described in detail with reference to FIGS. 4 and 5.

또한, 도시하지 않았지만 각 시프트 레지스터(410)도 복수의 NMOS 트랜지스터를 포함한다.Although not shown, each shift register 410 also includes a plurality of NMOS transistors.

각 스테이지(410)는 세트 단자(S), 게이트 전압 단자(GV), 한 쌍의 클록 단자(CK1, CK2), 리세트 단자(R), 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 가지고 있다.Each stage 410 has a set terminal S, a gate voltage terminal GV, a pair of clock terminals CK1 and CK2, a reset terminal R, a gate output terminal OUT1 and a carry output terminal OUT2. Have

각 스테이지, 예를 들면 j 번째 스테이지(STj)의 세트 단자(S)에는 전단 스테이지(STj-1)의 캐리 출력, 즉 전단 캐리 출력[Cout(j-1)]이, 리세트 단자(R)에는 후단 스테이지(STj+1)의 게이트 출력, 즉 후단 게이트 출력[Gout(j+1)]이 입력되고, 클록 단자(CK1, CK2)에는 클록 신호(CLK1, CLK2)가 입력되며, 게이트 전압 단자(GV)에는 게이트 오프 전압(Voff)이 입력된다. 게이트 출력 단자(OUT1)는 게이트 출력[Gout(j)]을 내보내고 캐리 출력 단자(OUT2)는 캐리 출력[Cout(j)]을 내보낸다.Each stage, for example, the j-th stage (ST j) the set terminal (S), the carry output of the front end stage (ST j-1), i.e. shear carry output [Cout (j-1)] is a reset terminal ( The gate output of the rear stage ST j + 1 , that is, the rear gate output Gout (j + 1) is input to R, and the clock signals CLK1 and CLK2 are input to the clock terminals CK1 and CK2. The gate off voltage Voff is input to the gate voltage terminal GV. The gate output terminal OUT1 outputs the gate output Gout (j) and the carry output terminal OUT2 outputs the carry output Cout (j).

단, 시프트 레지스터(400)의 첫 번째 스테이지에는 전단 캐리 출력 대신 주사 시작 신호(STV)가 입력된다. 또한, j 번째 스테이지(STj)의 클록 단자(CK1)에 클록 신호(CLK1)가, 클록 단자(CK2)에 클록 신호(CLK2)가 입력되는 경우, 이에 인접한 (j-1)번째 및 (j+1)번째 스테이지(STj-1, STj+1)의 클록 단자(CK1)에는 클록 신 호(CLK2)가, 클록 단자(CK2)에는 클록 신호(CLK1)가 입력된다.However, the scan start signal STV is input to the first stage of the shift register 400 instead of the front carry output. Further, when the clock signal CLK1 is input to the clock terminal CK1 of the j-th stage ST j and the clock signal CLK2 is input to the clock terminal CK2, the (j-1) th and (j) adjacent thereto are The clock signal CLK2 is input to the clock terminal CK1 of the + 1th stage ST j-1 and ST j + 1 , and the clock signal CLK1 is input to the clock terminal CK2.

각 클록 신호(CLK1, CLK2)는 화소의 스위칭 소자(Q)를 구동할 수 있도록 전압 레벨이 하이인 경우는 게이트 온 전압(Von)과 같고 로우인 경우는 게이트 오프 전압(Voff)과 같은 것이 바람직하다. 각 클록 신호(CLK1, CLK2)는 듀티비가 50%이고 두 클록 신호(CLK1, CLK2)의 위상차는 180°일 수 있다.Each clock signal CLK1 and CLK2 is equal to the gate-on voltage Von when the voltage level is high and the gate-off voltage Voff when the voltage level is high so as to drive the switching element Q of the pixel. Do. Each clock signal CLK1 and CLK2 may have a duty ratio of 50% and a phase difference between the two clock signals CLK1 and CLK2 may be 180 °.

도 4는 본 발명의 실시예에 따른 공통 전압 배선을 나타낸 도면이다.4 is a diagram illustrating a common voltage wiring according to an exemplary embodiment of the present invention.

도 4에 도시한 바와 같이, 공통 전압(Vcom) 배선, 게이트 오프 전압(Voff) 배선, 복수의 클록 신호(CLK1, CLK2) 배선 및 주사 시작 신호(STV) 배선이 차례로 배치되어 있다. 또한, 공통 전압(Vcom) 배선과 게이트 오프 전압(Voff) 배선 사이에는 이들을 덮는 절연막(710)이 형성되어 있다.As shown in Fig. 4, the common voltage Vcom wiring, the gate-off voltage Voff wiring, the plurality of clock signal CLK1 and CLK2 wiring and the scan start signal STV wiring are arranged in this order. In addition, an insulating film 710 covering them is formed between the common voltage Vcom wiring and the gate-off voltage Voff wiring.

공통 전압(Vcom) 배선은 본선과 본선에서 분리되어 고립되어 있는 복수의 완충 패턴(711)을 포함한다. 완충 패턴(711)은 공통 전압(Vcom) 배선의 본선과 같은 재질로 이루어지며 공통 전압(Vcom) 배선의 본선의 양쪽 가장자리에 사각형으로 파여진 홈 내에 배치되어 있으며 홈의 모양에 맞추어서 사각형으로 형성되어 있다. The common voltage Vcom wiring includes a plurality of buffer patterns 711 separated from the main line and the main line. The buffer pattern 711 is made of the same material as the main line of the common voltage (Vcom) wiring, and is disposed in a groove recessed in a square at both edges of the main line of the common voltage (Vcom) wiring. have.

완충 패턴(711)은 정전기가 게이트 구동부(400)로 유입되는 것을 방지하기 위한 것으로서, 정전기가 공통 전압(Vcom) 배선으로 유입되면 공통 전압(Vcom) 배선의 본선과 완충 패턴(711) 사이에 형성되는 축전기에 정전기가 분산된다. 따라서 정전기가 게이트 구동부(400)로 유입되는 것을 방지하여 회로 불량을 방지한다.The buffer pattern 711 is to prevent static electricity from flowing into the gate driver 400. When the static electricity flows into the common voltage Vcom wiring, the buffer pattern 711 is formed between the main line of the common voltage Vcom wiring and the buffer pattern 711. Static electricity is dispersed in the capacitor. Therefore, the static electricity is prevented from flowing into the gate driver 400 to prevent circuit defects.

도 5는 본 발명의 다른 실시예에 따른 공통 전압 배선을 나타낸 도면이다.5 illustrates a common voltage wiring according to another embodiment of the present invention.

도 5에 도시한 바와 같이, 공통 전압(Vcom) 배선, 게이트 오프 전압(Voff) 배선, 복수의 클록 신호(CLK1, CLK2) 배선 및 주사 시작 신호(STV) 배선이 차례로 배치되어 있으며, 공통 전압(Vcom) 배선과 게이트 오프 전압(Voff) 배선 사이에는 이들을 덮는 절연막(710)이 형성되어 있다.As shown in FIG. 5, the common voltage Vcom wiring, the gate-off voltage Voff wiring, the plurality of clock signal CLK1 and CLK2 wiring, and the scan start signal STV wiring are sequentially arranged, and the common voltage ( An insulating film 710 is formed between the Vcom wiring and the gate-off voltage Voff wiring.

공통 전압(Vcom) 배선은 본선과 본선에서 분리되어 고립되어 있는 복수의 제1 완충 패턴(712)을 포함한다. 제1 완충 패턴(712)은 공통 전압(Vcom) 배선의 본선과 같은 재질로 이루어지며 공통 전압(Vcom) 배선의 본선의 중앙에 사각형으로 형성되어 있는 개구부 내에 배치되어 있으며 개구부의 모양에 맞추어서 사각형으로 형성되어 있다. The common voltage Vcom wiring includes a plurality of first buffer patterns 712 separated from the main line and the main line. The first buffer pattern 712 is made of the same material as the main line of the common voltage Vcom wiring, and is disposed in an opening formed in a square at the center of the main line of the common voltage Vcom wiring. Formed.

공통 전압(Vcom) 배선과 게이트 오프 전압(Voff) 사이에는 복수의 제2 완충 패턴(713)이 형성되어 있다. 제2 완충 패턴(713)은 직사각형의 도전체 조각으로 공통 전압(Vcom) 배선과 게이트 오프 전압(Voff) 사이에 일렬로 배열되어 있고, 절연막(711)에 의하여 덮여 있다.A plurality of second buffer patterns 713 are formed between the common voltage Vcom line and the gate-off voltage Voff. The second buffer pattern 713 is a rectangular piece of conductor, which is arranged in a line between the common voltage Vcom wiring and the gate-off voltage Voff, and is covered by the insulating film 711.

제1 및 제2 완충 패턴(712, 713)은 정전기가 게이트 구동부(400)로 유입되는 것을 방지하기 위한 것으로서, 정전기가 공통 전압(Vcom) 배선으로 유입되면 공통 전압(Vcom) 배선의 본선과 제1 및 제2 완충 패턴(712, 713) 사이에 형성되는 축전기에 정전기가 분산되며, 제2 완충 패턴(713)이 게이트 오프 전압(Voff) 배선으로 정전기가 건너가는 것을 차단한다. 따라서 정전기가 게이트 구동부(400)로 유입되는 것을 방지하여 회로 불량을 방지한다.The first and second buffer patterns 712 and 713 are provided to prevent static electricity from flowing into the gate driver 400. When the static electricity flows into the common voltage Vcom wiring, the main line and the second line of the common voltage Vcom wiring Static electricity is dispersed in the capacitor formed between the first and second buffer patterns 712 and 713, and the second buffer pattern 713 blocks the static electricity from passing through the gate-off voltage Voff line. Therefore, the static electricity is prevented from flowing into the gate driver 400 to prevent circuit defects.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

본 발명과 같이 공통 전압 배선이 완충 패턴을 가지면, 공통 전압배선에서 게이트 구동부로 정전기가 유입되지 않는다. 따라서, 게이트 구동부의 회로가 정전기에 의하여 손상되는 것을 방지할 수 있다.When the common voltage line has a buffer pattern as in the present invention, static electricity does not flow into the gate driver in the common voltage line. Therefore, the circuit of the gate driver can be prevented from being damaged by static electricity.

Claims (5)

표시 영역에 배치되어 있는 복수의 화소, A plurality of pixels arranged in the display area, 상기 화소에 연결되어 있는 게이트선,A gate line connected to the pixel, 상기 게이트선에 연결되어 있으며 게이트 신호를 생성하여 상기 게이트선에 인가하는 복수의 스테이지를 포함하며, 주변 영역에 배치되어 있는 게이트 구동부,A gate driver connected to the gate line and configured to generate a gate signal and apply the gate signal to the gate line, the gate driver being disposed in a peripheral area of the gate driver; 상기 게이트 구동부에 공통 전압을 공급하는 공통 전압 배선, A common voltage wiring supplying a common voltage to the gate driver; 상기 게이트 구동부에 게이트 오프 전압을 공급하는 게이트 오프 전압 배선, A gate-off voltage wiring for supplying a gate-off voltage to the gate driver; 상기 게이트 구동부에 클록 신호를 공급하는 복수의 클록 신호 배선 및 A plurality of clock signal wires for supplying a clock signal to the gate driver; 상기 게이트 구동부에 주사 시작 신호를 공급하는 주사 시작 신호 배선를 포함하고, A scan start signal wire for supplying a scan start signal to the gate driver; 상기 공통 전압 배선은 본선과 상기 본선으로부터 분리되어 있는 제1 완충 패턴을 가지는 액정 표시 장치.And the common voltage wiring has a main line and a first buffer pattern separated from the main line. 제1항에서,In claim 1, 상기 제1 완충 패턴은 상기 공통 전압 배선의 본선의 양쪽 가장자리에 파여진 홈내에 배치되어 있는 액정 표시 장치.And the first buffer pattern is disposed in grooves formed at both edges of the main line of the common voltage wiring. 제1항에서,In claim 1, 상기 제1 완충 패턴은 상기 공통 전압 배선의 본선의 중앙에 형성되어 있는 개구부 내에 배치되어 있는 액정 표시 장치.And the first buffer pattern is disposed in an opening formed in the center of the main line of the common voltage wiring. 제3항에서,In claim 3, 상기 공통 전압 배선과 상기 게이트 오프 신호 배선 사이에 형성되어 있는 제2 완충 패턴을 더 포함하는 액정 표시 장치.And a second buffer pattern formed between the common voltage line and the gate-off signal line. 제1항 내지 제4항 중의 어느 한 항에서,The method according to any one of claims 1 to 4, 상기 제1 및 제2 완충 패턴은 사각형인 액정 표시 장치.The first and second buffer patterns are rectangular.
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