KR20080040623A - 반도체 디바이스의 제조 방법 - Google Patents

Abstract

본 발명의 과제는, 반도체 웨이퍼에 홀(hole)을 형성하는 공정을 가지는 프로세스의 관리에 있어서, 비파괴 검사를 이용하면서, 종래보다 엄밀하면서 간편하게 프로세스 관리를 행할 수 있는 반도체 디바이스의 제조 방법을 제공하는 것이다. 본 발명의 반도체 디바이스의 제조 방법은, 반도체 웨이퍼에 복수개 형성된 홀 중 하나의 홀을 측정 대상 홀로 하여 측정하고, 상기 측정 대상 홀에서의 홀 정상(hole top)의 형상 또는 그 직경과, 상기 측정 대상 홀에서의 홀 바닥(hole bottom)의 형상 또는 그 직경과, 상기 측정 대상 홀에서의 바닥의 상태 또는 바닥의 잔사물에 대해서, 비파괴적으로 측정하고, 상기 홀 정상의 형상 또는 그 직경, 상기 홀 바닥의 형상 또는 그 직경, 및 상기 바닥의 잔사물에 기초하여, 반도체 디바이스의 프로세스 관리를 행하는 것을 특징으로 한다.

반도체, 홀, 비파괴 측정, 빔 조사, 기판 전류, 웨이퍼, 홀의 형상, 기판 전류, 2차 전자, 반사 전자, 잔사물

Description

반도체 디바이스의 제조 방법{SEMICONDUCTOR DEVICE FABRICATING METHOD}

본 발명은, 반도체 디바이스의 제조 방법에 관한 것이다.

또한, 본 발명은, 전자 빔, 이온 빔, 광 또는 전자파 등을 이용하여, 반도체 디바이스의 제조 공정 도중의 프로세스 평가를 행하는 기술에 관한 것이다.

반도체 디바이스에는, 일반적으로, 몇천만개 이상의 컨택트홀 또는 비어 홀로 불리는 구멍(홀)이 형성된다. 이들 홀은 통상 에칭이라는 프로세스를 행함으로써 형성된다. 이들 홀은 전기를 흐르게 하기 위한 구멍이므로, 원하는 대로 완성된 형상을 가지는지의 여부를 확인할 필요가 있다.

도 16은, 반도체 웨이퍼에 형성된 홀의 일례를 나타낸 부분 단면도이다. 반도체 웨이퍼인 실리콘 기판(201)의 표면에는, 산화막(202)이 형성되어 있다. 산화막(202)을 관통하도록, 즉 실리콘 기판(201)의 표면이 노출되도록 홀이 형성되어 있다. 홀의 개구부의 직경이 홀 정상(hole top) 직경 d1이다. 홀의 바닥 직경이 홀 바닥(hole bottom) 직경 d2이다. 또한, 홀의 바닥에는, 산화막(202)의 에칭의 잔여물, 홀의 바닥에 대한 실리콘의 산화에 의한 막, 또는 레지스트 잔사물 등으로 이루어지는 잔사물(203)이 존재하는 경우가 있다.

컨택트홀, 비어 홀 등의 만들어진 상태를 비파괴적으로 관찰하는 방법으로서 는, CDSEM에 의한 관찰이 알려져 있다. CDSEM은, 고성능 전자 현미경의 일종이며, 전자 빔을 시료(실리콘 기판(201)) 상에 주사하여 생기는 2차 전자를 모아서 화상화하고, 홀 정상 직경 d1의 측장 및 그 홀 개구부의 형상을 관찰할 수 있는 능력을 가진다.

CDSEM에 의한 관찰 또는 측장은, 현재의 반도체 프로세스에서의 홀 형성 프로세스의 유일한 관리 수단이다. 그리고, 공장 등 양산 공장에서는, 특히 CDSEM에 의해 홀 정상 직경 d1에 대하여 홀 형성 공정 후에 측정되고 있다.

한편, 반도체 웨이퍼에 대해서 전자 빔을 조사하고, 그 조사 시에 반도체 웨이퍼에 흐르는 전류인 기판 전류를 사용하여, 반도체 디바이스의 프로세스의 불량 여부를 평가하는 방법(EBSCOPE 기판 전류법)이 본원의 발명자에 의해 발명되어 있다(예를 들면, 특허 문헌 1 내지 특허 문헌 3 참조).

EBSCOPE 기판 전류법은, 예를 들면 에칭을 끝낸 상태의 반도체 웨이퍼에 대해서, 일정한 에너지를 가지는 전자 빔을 몇초간 조사하고, 그 때에 생기는 기판 전류의 대소 또는 극성으로부터 프로세스 상태를 아는 방법이다. 전자 빔 에너지로서는, 예를 들면 0 내지 수Kev가 이용되고, 전류량으로서는 피코 암페어(pA) 또는 나노 암페어(nA)의 크기가 사용된다.

이 EBSCOPE 기판 전류법에서는, 2개의 반도체 웨이퍼에 대한 프로세스 결과가 동일한 경우, 동일한 기판 전류가 생기고, 프로세스 결과가 상이한 경우, 상이한 전류가 생김으로서 행해진 프로세스가 표준 상태와 동일한지의 여부를 판단할 수 있다. 또한, 이 방법에서는 시료에 전자 빔을 주사할 때 생기는 기판 전류의 파형을 사용하여, 홀 바닥 직경 d2를 직접 측정할 수도 있다.

특허 문헌 1: 일본국 특허 3334750호 공보

특허 문헌 2: 일본국 특허 3292159호 공보

특허 문헌 3: 일본국 특허 3175765호 공보

그러나 종래에는, 기술의 제약이 있어서, CDSEM에 의한 홀 정상 직경 d1의 관리만 행해지고 있었고, 홀 형성의 평가에 필요한 다른 양에 대해서는, 아무것도 측정되지 않고 있었다. 최근이 되어 배경 기술에서 설명한 바와 같이, 홀 구조의 개개의 부위를 계측하는 기술이, 각각 안출되고 있다. 그러나, 홀 구조를 전체적 또는 종합적으로 계측하여 프로세스의 최적화가 이루어지었는지의 여부를, 비교적 간편하게 아는 수단이 실용화되어 있지 않은 과제가 있었다.

그러므로, 현재에도, 홀 형성 공정은 홀 정상 직경 d1의 1개의 측정량만을 사용하여 프로세스 관리가 실행되고 있고, 결과적으로 충분한 프로세스 관리는 실행되지 않고 불량품을 발생시키는 원인이 되고 있다.

또한, 종래에는, 파괴 검사로서 SEM(주사형 전자 현미경)에 의한 단면 관찰이 존재하고 있었다. 도 17은, SEM을 사용한 반도체 디바이스의 프로세스 평가 방법을 나타낸 흐름도이다. 먼저, 에칭 특성의 평가를 위하여 포토리소그래피를 사용하여, 복수매의 반도체 웨이퍼 상에 동일 패턴을 형성한다(단계 S101).

그리고, 각각의 반도체 웨이퍼에 대해서, 에칭 수준을 바꾸어서 프로세스를 행한다(단계 S102). 이어서, 레지스트를 박리하여 측정 대상 샘플로 한다(단계 S103). 이어서, FIB(수렴 이온 빔) 또는 수작업으로 반도체 웨이퍼를 파단하여 홀의 단면을 노출시킨다(단계 S104). 이어서, SEM 또는 TEM(투과형 현미경)을 사용하여 홀의 단면을 관찰한다(단계 S105). 이 관찰 결과에 기초하여, 최적인 에칭 조건을 선택한다(단계 S106).

그러나, SEM 또는 TEM에 의해 검사한 반도체 웨이퍼는, FIB 또는 수작업으로 파단되어 있으므로, 제품으로서 이용할 수 없다. 그러므로, SEM 또는 TEM을 사용한 반도체 디바이스의 프로세스 평가에서는, 로트마다 소수를 발췌하는 발췌 검사가 된다. 또한, SEM 또는 TEM에 의한 프로세스 평가에서는, 샘플 제작에도 많은 시간이 걸리므로, 반도체 "웨이퍼당 몇 점"하는 식으로 매우 적은 점 수의 측정이 행해지고 있었다. 또한, 시료 제작에 의해 귀중한 홀 구조의 일부분에 손실을 입히는 일도 생기므로, 관찰하고 싶은 장소를 관찰할 수 없는 과제도 있었다.

따라서, SEM 또는 TEM에 의한 프로세스 평가에서는, 프로세스를 실제 최적화하기 위해 필요한 분석 샘플수에는 도저히 도달할 수 없고, 측정된 샘플이 대표인 보장도 없으며, 샘플을 자르는 방법에 따라서는 샘플 그 자체를 손상시키므로, 진정한 분석 결과를 얻을 수 없는 과제가 있었다.

90nm 이후의 미세화 프로세스에서는, SEM의 분해능으로는 부족하므로 TEM를 이용할 필요가 생기고 있지만, 이 방법은 시간과 수고가 더 들므로, 실용적이지 않았다.

본 발명은, 이와 같은 종래 기술의 과제를 해결하기 위해 이루어진 것이며, 반도체 웨이퍼에 홀을 형성하는 공정을 가지는 프로세스의 관리에서, 비파괴 검사를 이용하면서, 종래보다 엄밀하면서 또한 간편하게 프로세스 관리할 수 있는 반도체 디바이스의 제조 방법을 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위해, 본 발명의 반도체 디바이스의 제조 방법은, 반도체 웨이퍼에 복수개 형성된 홀 중 하나의 홀을 측정 대상 홀로서 특정하고, 상기 측정 대상 홀에서의 홀 정상의 형상 또는 그 직경과, 상기 측정 대상 홀에서의 홀 바닥의 형상 또는 그 직경과, 상기 측정 대상 홀에서의 바닥의 상태 또는 바닥의 잔사물에 대하여, 비파괴적으로 측정하고, 상기 홀 정상의 형상 또는 그 직경과, 상기 홀 바닥의 형상 또는 그 직경과, 상기 바닥의 상태 또는 바닥의 잔사물에 기초하여, 반도체 디바이스의 프로세스 관리를 하는 것을 특징으로 한다.

본 발명의 반도체 디바이스의 제조 방법에 의하면, 반도체 웨이퍼에 형성된 임의의 하나의 홀을 측정 대상 홀로 한다. 그리고, 그 측정 대상 홀의 홀 정상의 형상, 홀 바닥의 형상, 홀 바닥의 상태 등을 측정하여, 프로세스 관리를 한다. 따라서, 특정한 측정 대상 홀이 정상적으로 형성되어 있는지의 여부에 대하여, 전체적 또한 종합적으로 평가할 수 있고, 종래보다 엄밀하고, 또한 정확한 프로세스 관리를 할 수 있다. 즉, 종래의 CDSEM에서는, 특정한 측정 대상 홀에 대한 홀 정상의 형상을 측정하고 있을 뿐이므로, 엄밀한 프로세스 관리를 할 수 없었다. 또한, 종래의 EBSCOPE 기판 전류법에서는 홀 보텀 직경(홀 바닥 직경)을 측정할 수 있지만, 특정한 측정 대상 홀의 형상 등을 전체적으로 측정하는 것은 행하고 있지 않았다. 또한, SEM 또는 TEM을 사용한 프로세스 관리에서는, 방대한 시간 및 비용이 필요한 동시에, 측정 대상의 반도체 웨이퍼가 파손되는 문제가 있었다. 본 발명에 의하면, 이들 문제를 회피하면서, 엄밀하고 또한 정확한 프로세스 관리를 할 수 있다. 따라서, 본 발명에 의하면, 고성능인 반도체 디바이스를 저비용으로 제조할 수 있다.

또한, 본 발명의 반도체 디바이스의 제조 방법은, 상기 홀 정상의 형상 또는 그 직경의 측정이, 상기 반도체 웨이퍼에 대해서 전자 빔을 조사함으로써 생기는 2차 전자 및 반사 전자를 측정하는 처리를 포함하는 것을 특징으로 한다.

본 발명의 반도체 디바이스의 제조 방법에 의하면, 1개의 홀에 대한 전체적인 측정에서, 홀 정상의 형상 등의 측정을, CDSEM를 사용하여 비파괴적으로 실행할 수 있다.

또한, 본 발명의 반도체 디바이스의 제조 방법은, 상기 홀 바닥의 형상 또는 그 직경의 측정이, 상기 반도체 웨이퍼에 대해서 전자 빔을 조사함으로써 상기 반도체 웨이퍼에 생기는 전류인 기판 전류를 측정하는 처리를 포함하는 것을 특징으로 한다.

본 발명의 반도체 디바이스의 제조 방법에 의하면, 1개의 홀에 대한 전체적인 측정에 있어서, 홀 바닥의 형상 등의 측정을, EBSCOPE 기판 전류법을 사용하여 비파괴적으로 실행할 수 있다.

또한, 본 발명의 반도체 디바이스의 제조 방법은, 상기 바닥의 상태 또는 바닥의 잔사물의 측정이, 상기 반도체 웨이퍼에 대해서 전자 빔을 조사함으로써 상기 반도체 웨이퍼에 생기는 전류인 기판 전류를 측정하는 처리를 포함하는 것을 특징으로 한다.

본 발명의 반도체 디바이스의 제조 방법에 의하면, 1개의 홀에 대한 전체적인 측정에 있어서, 홀 바닥의 상태 또는 잔사물 등의 측정을, EBSCOPE 기판 전류법을 사용하여 비파괴적으로 실행할 수 있다.

또한, 본 발명의 반도체 디바이스의 제조 방법은, 상기 홀 정상의 형상 또는 직경이 소정값이며, 상기 홀 바닥의 형상 또는 직경이 소정값이며, 또한, 상기 바닥의 상태 또는 바닥의 잔사물이 소정 상태인 경우에, 상기 측정 대상 홀이 정상적으로 형성되어 있는 것으로 판단하는 것을 특징으로 한다.

본 발명의 반도체 디바이스의 제조 방법에 의하면, 홀 정상의 형상 등, 홀 바닥의 형상 등 및 바닥의 상태 등의 3개 요소 각각이 모두 적정할 경우에, 측정 대상 홀이 정상적으로 형성되어 있는 것으로 판단할 수 있다. 따라서, 종래와 같이, 1개의 요소로 프로세스 관리하는 경우와 비교하여, 현격하게 고정밀의 프로세스 관리를 할 수 있다.

또한, 본 발명의 반도체 디바이스의 제조 방법은, 상기 비파괴적인 측정이, 전자 빔의 궤적이 상기 측정 대상 홀을 횡단하도록, 상기 반도체 웨이퍼에 대해서 전자 빔을 조사하고, 상기 조사 시에 생기는 2차 전자의 파형과, 상기 조사 시에 상기 반도체 웨이퍼에 생기는 전류의 파형인 기판 전류 파형을 검출하고, 상기 2차 전자의 파형을 사용하여, 상기 홀 정상의 형상 또는 직경을 측정하고, 상기 기판 전류 파형을 사용하여, 상기 홀 바닥의 형상 또는 직경을 측정하고, 상기 측정 대상 홀을 횡단하는 전자 빔보다 굵은 전자 빔을 상기 측정 대상 홀에 대해서 일정 시간 조사하고, 이 조사를 했을 때 생긴 상기 기판 전류를 상기 굵은 전자 빔에 의해 상기 반도체 웨이퍼에 입사한 전류로 나눈 값인 EBS치를 측정하고, 반도체 디바이스의 프로세스 관리는, 상기 홀 정상의 직경과, 상기 홀 바닥의 직경과, EBS치에 기초하여 행하는 것을 특징으로 한다.

본 발명의 반도체 디바이스의 제조 방법에 의하면, CDSEM에 의해 홀 정상의 형상 등을 측정할 수 있고, EBSCOPE 기판 전류법의 라인 스캔 모드로 홀 바닥의 형상 등을 측정할 수 있고, EBSCOPE 기판 전류법의 블랭킷 모드로 홀 바닥의 잔사물 등에 대하여 측정할 수 있다. 여기서, EBSCOPE 기판 전류법의 라인 스캔 모드는, CDSEM와 같이 전자 빔을 가늘게 좁혀서 샘플에 조사하는 모드이다. 또한, EBSCOPE 기판 전류법의 블랭킷 모드는, 일정 에너지의 굵은 전자 빔을 샘플에 일정 시간 조사하는 모드이다.

또한, 본 발명의 반도체 디바이스의 제조 방법은, 상기 2차 전자의 파형 및 기판 전류 파형이, 상기 반도체 웨이퍼에 대한 상기 전자 빔의 조사에 의해 동시에 얻어지는 파형인 것을 특징으로 한다.

본 발명의 반도체 디바이스의 제조 방법에 의하면, 한 개의 전자 빔의 주사에 의해, 홀 정상의 형상 등과 홀 바닥의 형상 등을 동시에 측정할 수 있다. 따라서, 본 발명에 의하면, 보다 신속하고 저비용으로, 엄밀한 프로세스 관리를 할 수 있다.

또한, 본 발명의 반도체 디바이스의 제조 방법은, 상기 반도체 디바이스의 프로세스 관리가, 상기 반도체 웨이퍼에서의 홀의 배치 밀도와 상기 측정의 결과에 기초하여 행해지는 것을 특징으로 한다.

본 발명의 반도체 디바이스의 제조 방법에 의하면, 측정 대상 홀의 홀 정상의 형상, 홀 바닥의 형상 및 홀 바닥의 상태 등과, 홀의 배치 밀도에 기초하여, 프로세스 관리를 할 수 있다.

따라서, 보다 엄밀하고 또한 정확한 프로세스 관리를 할 수 있다.

또한, 본 발명의 반도체 디바이스의 제조 방법은, 상기 반도체 디바이스의 프로세스 관리가, 상기 반도체 웨이퍼에서의 홀에 대한 레이아웃(배열 양태 패턴 또는 배치 양태 패턴)과 전술한 측정 결과에 기초하여 행해지는 것을 특징으로 한다.

본 발명의 반도체 디바이스의 제조 방법에 의하면, 측정 대상 홀의 홀 정상의 형상, 홀 바닥의 형상 및 홀 바닥의 상태 등과, 홀에 대한 레이아웃에 기초하여, 프로세스 관리를 할 수 있다.

따라서, 보다 엄밀하고 또한 정확한 프로세스 관리를 할 수 있다.

또한, 본 발명의 반도체 디바이스의 제조 방법은, 상기 홀 정상의 형상 또는 그 직경의 측정이, 상기 반도체 웨이퍼에 대해서 전자 빔을 조사함으로써 생기는 2차 전자 및 반사 전자를 측정하는 처리를 포함하고, 상기 홀 바닥의 형상 또는 직경의 측정이, 상기 반도체 웨이퍼에 대해서 전자 빔을 조사함으로써 상기 반도체 웨이퍼에 생기는 전류를 측정하는 처리를 포함하고, 상기 홀 정상 및 홀 바닥에 대한 측정으로 취득한 데이터에 기초하여, 상기 홀 정상의 형상을 나타낸 화상 및 수치와, 상기 홀 바닥의 형상을 나타낸 화상 및 수치를, 표시 장치에 표시하게 하는 것을 특징으로 한다.

본 발명의 반도체 디바이스의 제조 방법에 의하면, 특정한 측정 대상 홀에 대한 상기 홀 정상의 형상 및 홀 바닥의 형상을 화면에 표시시킬 수 있다. 이 표시는, 측정 대상의 반도체 웨이퍼를 파손시키지 않고 실행할 수 있고, SEM 및 TEM와 비교하여, 현격하게 저비용이고 또한 신속하게 실행할 수 있다. 따라서, 본 발명에 의하면, 고성능인 반도체 디바이스를 저비용으로 제조할 수 있다.

또한, 본 발명의 반도체 디바이스의 제조 방법은, 상기 홀 정상의 형상 또는 그 직경과, 상기 홀 바닥의 형상 또는 그 직경과, 상기 바닥의 상태 또는 바닥의 잔사물을, 표시 장치에 표시하게 하는 것을 특징으로 한다.

본 발명의 반도체 디바이스의 제조 방법에 의하면, 특정한 측정 대상 홀에 대한 전체적이며, 또한 종합적인 구조를 화면에 표시하게 할 수 있다. 이 표시는, 측정 대상의 반도체 웨이퍼를 파손시키지 않고 실행할 수 있고, SEM 및 TEM와 비교하여, 현격하게 저비용이며 또한 신속하게 실행할 수 있다. 따라서, 본 발명에 의하면, 고성능인 반도체 디바이스를 저비용으로 제조할 수 있다.

[발명의 효과]

본 발명에 의하면, 매우 엄밀한 비파괴 홀 프로세스 관리가 가능하게 된다. 엄밀한 홀 프로세스 관리는 반도체 제조에서의 수율의 향상에 직접 기여한다. 관리 대상으로 하고자 하는 임의의 홀을 측정 대상으로 선택할 수 있으므로, 모든 레이아웃을 가지는 실제 반도체 디바이스에 적용할 수 있다. 본 발명은, 제품 디바이스를 직접 측정할 수도 있으며, 테스트 웨이퍼를 준비할 필요도 없다.

본 발명은, 전자 빔 대신 레이저 광선 등을 적용할 수도 있다. 레이저 광선을 전자 빔과 마찬가지로 하여 사용하여, 전자 빔의 경우와 마찬가지의 측정 결과를 얻을 수도 있다. 즉, 홀 정상 직경, 홀 바닥 직경 및 홀 바닥 잔사물 등을 알기 위해, 레이저 광선의 회절 현상을 이용한 스캐트로미터(scatterometer)의 측정치를 이용하여도 된다.

또한, 본 발명은, 전자파 또는 이온을 프로브(전자 빔 대신)로 할 수도 있음은 물론이다. 또한, 본 발명은, 홀 정상, 홀 바닥, 홀 바닥 잔사물의 3개의 요소에 한정되지 않고, 그 외의 다른 요소를 계측하여 평가의 대상에 더하여도 되는 것은 물론이다.

또한, 본 발명은, 완전히 같은 홀이 아니어도, 실질적으로 같은 프로세스를 받았다고 생각되는 근방의 홀이나 그들의 평균적인 측정치를 프로세스 관리에 사용해도 상기와 마찬가지의 효과를 얻을 수 있는 것은 말할 것도 없다.

도 1은 본 발명의 제1 실시예에 따른 반도체 디바이스의 제조 방법을 나타낸 흐름도이다.

도 2는 상기 반도체 디바이스의 제조 방법으로 사용되는 CDSEM의 개요를 나타낸 설명도이다.

도 3은 상기 반도체 디바이스의 제조 방법으로 사용되는 EBSCOPE의 개요를 나타낸 설명도이다.

도 4는 반도체 웨이퍼에 대한 샷의 배치의 일례를 나타낸 평면도이다.

도 5는 도 4에서의 1개의 샷에 대하여 상세하게 나타낸 평면도이다.

도 6은 제1 실시예의 반도체 디바이스의 제조 방법에서 관리해야 할 값의 표를 나타낸 도면이다.

도 7은 제1 실시예의 반도체 디바이스의 제조 방법에서 최적 프로세스를 행하기 위한 프로세스 관리의 집합을 나타낸 도면이다.

도 8은 본 발명의 제2 실시예에 따른 반도체 디바이스의 제조 방법을 나타낸 흐름도이다.

도 9a는 제2 실시예에서 취득된 측정치의 일례를 나타낸 도면이다.

도 9b는 제2 실시예에서 취득된 측정치의 일례를 나타낸 도면이다.

도 9c는 제2 실시예에서 취득된 측정치의 일례를 나타낸 도면이다.

도 10은 제2 실시예의 변형예를 나타낸 설명도이다.

도 11은 본 발명의 제3 실시예에 따른 반도체 디바이스의 제조 방법으로 사용되는 EBSCOPE를 나타낸 도면이다.

도 12는 본 발명의 제 4실시예에 따른 반도체 디바이스의 제조 방법을 나타낸 도면이다.

도 13a는 본 발명의 제 5실시예에 따른 반도체 디바이스의 제조 방법을 나타낸 도면이다.

도 13b는 본 발명의 제 5실시예에 따른 반도체 디바이스의 제조 방법을 나타낸 도면이다.

도 13c는 본 발명의 제 5실시예에 따른 반도체 디바이스의 제조 방법을 나타낸 도면이다.

도 14는 본 발명의 제 6실시예에 따른 반도체 디바이스의 제조 방법을 나타낸 도면이다.

도 15a는 본 발명의 제 7실시예에 따른 반도체 디바이스의 제조 방법을 나타낸 평면도이다.

도 15b는 본 발명의 제 7실시예에 따른 반도체 디바이스의 제조 방법을 나타낸 단면도이다.

도 16은 반도체 웨이퍼에 형성된 홀의 일례를 나타낸 부분 단면도이다.

도 17은 SEM을 사용한 반도체 디바이스의 프로세스 평가 방법을 나타낸 흐름도이다.

[부호의 설명]

11, 21, 71, 81: 전자빔 원 12, 22, 72: 편향 전극

13, 23, 73: 전자 빔 14, 24, 74: 측정 샘플

15, 25, 75: XY 스테이지 16, 26, 76: 2차 전자 검출기

17, 27, 77: 챔버 18, 28, 78: 직류 전원

29, 79: 전류계 40: 반도체 웨이퍼

41: 샷 41a, 41b, 41c, 41d: 칩

41ak: 칩 원점 41k: 샷 원점

42: 샷 간격 82: 2차 전자 파형

85: 기판 전류 파형

다음에, 본 발명을 실시하기 위한 실시예에 대하여 도면을 참조하여 설명한다.

(제1 실시예)

도 1은, 본 발명의 제1 실시예에 따른 반도체 디바이스의 제조 방법을 나타낸 흐름도이다. 본 실시예에서는, 기존의 장치를 조합시켜 이용함으로써, 본 발명의 목적을 달성하는 방법을 나타내고 있다. 도 2는, 본 반도체 디바이스의 제조 방법으로 사용되는 CDSEM의 개요를 나타낸 설명도이다. 도 3은, 본 반도체 디바이스의 제조 방법으로 사용되는 EBSCOPE(EBSCOPE 기판 전류법)의 개요를 나타낸 설명도이다.

먼저, 반도체 웨이퍼에 복수개 형성된 홀 중 하나의 홀을 측정 대상 홀 A로서 선택하여 특정한다(단계 S1).

즉, 1장의 반도체 웨이퍼 상에 존재하는 매우 많은 홀로부터 측정 대상 홀 A를 선택하는 것이 필요하다. 측정 대상 홀 A를 선택하기 위해서는, 측정 대상 홀 A를 식별하기 위한 정보가 필요하다. 반도체 웨이퍼 상에 존재하는 특정한 홀을 선택하기 위해서는, 반도체 웨이퍼 상의 어느 특정한 점을 좌표 원점으로 취할 때 구축되는 XY 직교 좌표계를 이용한다. 반도체 디바이스는, 통상 XY 직교 좌표를 사용한 좌표계로 설계되어 있다.

도 4는, 반도체 웨이퍼에 대한 샷의 배치의 일례를 나타낸 평면도이다. 반도체 디바이스는, 사진 노광 기술을 사용하여 제조된다. 즉, 카메라의 필름에 해당하는 마스크로 불리는 것에, 반도체 디바이스의 레이아웃 정보가 모두 기록되어 있다. 이 마스크에 광을 노출(노광)함으로써, 마스크 상에 있는 레이아웃 정보를 반도체 웨이퍼(40)에 전사(轉寫)한다. 1회에 노광 가능한 범위는, 샷(41)으로 불리우고, 2cm × 3cm정도의 크기이다. 따라서, 1개 8인치의 반도체 웨이퍼(40)에는, 20개 정도의 샷(41)이 존재한다. 각각의 샷(41)은 종횡으로 정연하게 배열되어 있고, 샷 위치는 반도체 웨이퍼(40) 내의 행 및 열의 지정에 의해 일의적으로 행해진다. 또한, 각각의 샷(41) 사이에는 샷 간격(42)이 띄어져 있다.

도 5는, 도 4에서의 1개의 샷(41)에 대하여 더 상세하게 나타낸 평면도이다. 도 5에 나타낸 바와 같이, 1개의 샷(41) 중에는, 1개 또는 복수개의 칩(41a, 41b, 41c, 41d)으로 불리는 최종적으로 1개의 반도체 디바이스로서 기능하는 영역이 만들어져 있다. 샷(41)과 샷(41)의 간격인 샷 간격(42)은 반드시 일정하지는 않으며 임의이다. 따라서, 반도체 웨이퍼(40) 전체에 설정된 XY 좌표 축으로 지정된 좌표는, 1개의 홀에 대응하는 것으로 한정되지는 않는다. 그래서, 1개의 측정 대상 홀 A를 지정하기 위해서는, 반도체 웨이퍼(40) 상에 있는 샷(41) 또는 칩(41a, 41b, 41c, 41d)의 내부에 독립적으로 설정된 XY 좌표계의 원점을 기준으로 하여 지정한다.

보다 구체적으로 설명하면, 1개의 홀을 정확하게 지정하기 위해서는, 먼저, 샷(41) 또는 칩(41a, 41b, 41c, 41d)의 행 및 열을 지정한다. 이어서, 샷 원점(41k) 또는 칩 원점(41ak)에 대해서 얻어지는 측정 대상 위치를 나타내는 XY 좌표 위치에, 정밀 스테이지를 사용하여 전자 빔 조사 위치를 이동시킨다.

레이아웃 상의 홀 위치(설계 상의 위치)와 실제로 제작된 홀의 위치는, 제조 상의 오차로 인하여 반드시 일치하지는 않는다. 그래서, 패턴 매칭 기술을 사용하여, XY 좌표 위치에 나타나는 홀 중 정확하게 측정 대상 홀 A를 추출한다. 1회의 패턴 매칭만으로 측정 대상 홀 A를 추출하기 곤란한 경우는, 필요한 횟수의 패턴 매칭을 행하여 측정 대상 홀 A에 대한 측정점을 추출한다.

이어서, 단계 S1에 의해 선택된 측정 대상 홀 A의 홀 정상 직경을 CDSEM에 의해 측정한다(단계 S2).

이 단계 S2에서 행해지는 CDSEM에 대하여, 도 2를 참조하여 설명한다. CDSEM은, 임계치수(Critical Dimension) SEM으로 불리우고 주사형 전자 현미경의 일종이다. CDSEM은, 전자빔 원(11), 편향 전극(12), XY 스테이지(15), 2차 전자 검출기(16), 챔버(17)및 직류 전원(18)을 가지고 구성되어 있다. 또한, 진공 용기를 이루는 챔버(17) 중, 전자빔 원(11), 편향 전극(12), 측정 샘플(14), XY 스테이지(15) 및 2차 전자 검출기(16)가 배치되어 있다.

CDSEM는, 원래 광학 현미경의 분해능을 보충하기 위하여, 종래 이용되고 있던 광 대신 파장이 짧은 전자 빔(13)을 사용한 장치이며, 수nm정도의 화상 분해능을 얻을 수 있다. 동작 원리는, 브라운관 TV와 유사하다. 브라운관 TV가 유리로 된 화면에 설치된 발광층에 O.1mm정도의 직경의 전자 빔으로 차례로 주사하여 화상을 형성하는 데 비해, CDSEM에서는 관찰하고자 하는 물체(측정 샘플(14)) 그 자체에 전자 빔으로 주사한다. 여기서, 측정 샘플(14)은, 예를 들면 반도체 웨이퍼(40)이며, 상기 XY 스테이지(15) 상에 올려져 있다.

전자 빔(13)은, 전자빔 원(11)으로부터 출사된다. 전자빔 원(11)의 에너지 원은 직류 전원(18)이다. 또한, 전자빔 원(11)으로부터 출사된 전자 빔(13)은, 편향 전극(12) 등에 의해, 수nm정도로 가늘게 좁혀진다. 전자 빔(13)을 가늘게 좁힐수록, 화상 분해능을 높일 수 있다.

이 전자 빔(13)을 관찰 대상 물체(반도체 웨이퍼(40)의 측정 대상 홀 A)에 차례로 모두 빠짐없이 조사한다. 이 모두 빠짐없이 하는 조사는, XY 스테이지(15)를 XY 방향으로 이동시킴으로써 실행된다. 그리고, 그 조사에 의해 샘플 표면에서 발생하는 2차 전자를, 2차 전자 검출기(16)에서 검출하는, 그 검출된 신호를 전기 신호 파형으로 변환한 후, 화상화한다.

이와 같은 CDSEM에 의해 얻어지는 화상은, 예를 들면, 512픽셀 × 512픽셀로 이루어지는 화소의 집합체이며, 각각의 픽셀의 휘도는 검출한 2차 전자의 양에 대응한다. 이 화상으로부터, 미분법, 반값폭법, 라프라시안법 또는 소벨법을 사용하여 측정 대상 홀 A의 에지를 추출함으로써, 측정 대상 홀 A의 홀 정상 직경(표면의 직경)을 구할 수 있다.

이어서, 단계 S1에 의해 선택된 측정 대상 홀 A의 홀 바닥 직경(홀의 바닥의 직경)을 EBSCOPE의 라인 스캔 모드에 의해 측정한다(단계 S3).

이 단계 S3에서 행해지는 EBSCOPE의 라인 스캔 모드에 대하여 도 3을 참조하여 설명한다. EBSCOPE는, 「배경 기술」 란에서 설명한 일본국 특허 3334750호 공보, 일본국 특허 3292159호 공보 및 일본국 특허 3175765호 공보 등에 기재되어 있는 바와 같이, 전자 빔(23)을 측정 샘플(반도체 웨이퍼(40))에 조사할 때 생기는 기판 전류를 전류계(29) 등으로 측정하는 장치이다.

즉, EBSCOPE는, 전자빔 원(21), 편향 전극(22), XY 스테이지(25), 2차 전자 검출기(26), 챔버(27), 직류 전원(28) 및 전류계(29)를 가지고 구성되어 있다.

또한, 진공 용기를 이루는 챔버(27) 중에, 전자빔 원(21), 편향 전극(22), 측정 샘플(24), XY 스테이지(25), 2차 전자 검출기(26) 및 전류계(29)가 배치되어 있다.

전자빔 원(21)은, 직류 전원(28)을 에너지원으로서 전자 빔(23)을 출사한다. 전자빔 원(21)으로부터 출사된 전자 빔(23)은, 편향 전극(22) 등에 의해 가늘게 좁혀진다. 이 전자 빔(23)이 측정 샘플(반도체 웨이퍼(40))(24)에 조사된다. 그 조사에 의해 샘플 표면에서 발생하는 2차 전자를 2차 전자 검출기(26)에서 검출하는 동시에, 그 조사에 의해 측정 샘플(24)에서 생긴 전류(기판 전류)를 전류계(29)로 측정한다.

그리고, EBSCOPE에는, CDSEM와 같이 전자 빔(23)을 가늘게 좁혀서 측정 샘플(24)에 조사하는 라인 스캔 모드로 불리는 측정 방법이 있다. EBSCOPE를 사용하여, CDSEM에서 관찰한 홀(측정 대상 홀 A)과 동일한 홀을 라인 스캔 모드 측정하면, 측정된 기판 전류의 파형으로부터 홀 바닥 직경의 상대적인 값이 구해진다. 또한, 측정 샘플(24)로서 표준 시료를 사용하여 길이를 교정함으로써, 상기 홀 바닥 직경의 상대적인 값을 절대값으로 변환할 수 있다.

이어서, 단계 S1에 의해 선택된 측정 대상 홀 A의 바닥의 상태 또는 바닥의 잔사물에 대하여, EBSCOPE의 블랭킷 모드에 의해 측정한다(단계 S4).

이 단계 S3에서 행해지는 EBSCOPE의 블랭킷 모드에 대하여 도 3을 참조하여 설명한다. EBSCOPE에는, 라인 스캔 모드 외에, 일정 에너지의 굵은 전자 빔(23)을 측정 샘플(24)에 일정 시간 조사하는 블랭킷 모드로 불리는 측정 모드가 있다.

이 블랭킷 모드는, 홀 바닥에 있는 박막 상태를 민감하게 검출할 수 있다. 블랭킷 모드의 출력 결과는, 측정시에 흐르는 기판 전류값을 평균적으로 평가한 EBS치라는 값으로 표현된다. 즉, EBS치는, 측정 샘플(24)에 비교적 굵은 전자 빔(23)을 일정 시간 조사할 때 생긴 기판 전류를, 그 굵은 전자 빔(23)에 의해 측정 샘플(24)에 입사한 전류로 나눈 값이다. 이 EBS치에 의해, 측정 대상 홀 A의 바닥의 상태 또는 바닥의 잔사물에 대하여 측정할 수 있다. 즉, 측정 대상 홀 A의 바닥의 상태가 산화되어 있거나, 또는 에칭 잔여물 등의 잔사물이 있는 등의 비정상이 있는 경우의 EBS치는, 이들이 없는 정상적인 경우의 EBS치와 다른 값이 된다.

이어서, 단계 S2, 단계 S3, 단계 S4에서 측정된 측정 대상 홀 A의 홀 정상 직경, 홀 바닥 직경 및 홀 바닥의 잔사물에 대하여, 표준치와 비교하고, 측정 대상 홀 A가 우량품인지를 판단한다(단계 S5 및 단계 S6).

즉, 측정된 홀 정상 직경, 홀 바닥 직경 및 홀 바닥의 잔사물이 설계 허용값의 범위 내에 있는지를 판정한다. 구체적으로는 다음과 같이 행한다. 먼저, 상기 단계 S2에 나타낸 바와 같이, 프로세스 관리를 위해 선정된 측정 대상 홀 A에 대해서, CDSEM을 이용하여 홀 정상 직경을 측정하고, 그 측정치를 기억 장치에 기억시킨다. CDSEM에 의한 측정은 정확을 기하기 위해 자동 측정으로 행해진다.

기억 장치에 기억된 홀 정상 직경은, CPU에 의해, 설계 기준치와 비교된다. 예를 들면, 직경 O.1㎛ 설계치의 홀이면 O.1㎛ ± O.O1㎛의 범위를 허용값으로 한 다. 이 허용값을 넘었을 경우에는 경고 신호를 발한다.

다음에, 상기 단계 S3에 나타낸 바와 같이, EBSCOPE를 이용하여 측정 대상 홀 A의 홀 바닥 직경을 측정하고, 기억 장치에 기억시킨다. 측정점으로의 이동(내비게이션)은 CDSEM의 경우와 같다. 측정 대상 홀 A에 전자 빔을 조사하고, 기판 전류 파형을 측정한다. 기판 전류 파형으로부터 에지 추출 처리를 행하여, 홀 바닥 직경을 측정한다.

다음에, 측정된 홀 바닥 직경을 설계 기준치와 비교한다. 예를 들면, 직경 0.05㎛ 설계의 홀이면 0.05㎛ ± 0.005㎛의 범위를 허용값으로 한다. 만약, 설계 허용값으로부터 벗어난 경우에는, 경고를 발한다.

이상, 단계 S2 및 단계 S3의 측정치에 대한 2개의 기준을 패스한 홀을 선택하면, 형상적으로는 설계치대로 제조되어 있는 홀을 선택할 수 있다.

또한, 홀에는, 기하학적인 정의를 부여하는 홀 형상의 설계치에는 나타나지 않지만, 최종적인 전기 특성에 영향을 미치는 중요한 특성(요소)이 있다. 그것이, 홀 바닥계면의 상태이다. 홀 바닥(보텀)에는 나노미터 오더의 산화막의 남고, 홀 바닥의 재료 자체의 산화에 의한 막, 또는 레지스트 잔사물이나 세정 잔사물이 존재하고, 이들은 전자 디바이스의 동작에 결정적인 영향을 끼친다.

이들의 제반 특성은, 상기 단계 S4에서 행해지는 EBSCOPE의 블랭킷 모드로 측정될 수 있으며, 측정치는 상기 EBS치라는 단위에 의해 표현된다. 이 측정치는, 산화막적인 것이 홀 바닥에 있으면 마이너스의 값이 되거나 레지스트적인 것이면, 플러스가 되는 성질을 가진다.

EBSCOPE의 라인 스캔 모드로 측정된 홀과 동일한 측정 대상 홀 A를 이 EBSCOPE의 블랭킷 모드로 측정하고, 기억 수단에 기억시킨다. EBS치는 도 3에 나타낸 장치에 특유인 평가량이며, 현재의 반도체 디바이스 설계에서 이용되고 있는 CAD 데이터에는 EBS치에 대응한 것이 없다. 그래서 EBS치에 대한 기준치는, 사전에 실험 등을 행하여 구해 둔다.

예를 들면, 양호한 홀 바닥의 상태를 나타낸 지표로서 10OEBS라는 측정값이 기준치로 선택되었을 경우, ±10EBS를 허용 범위로서 설정할 수 있다. 상기 단계 S4에서 측정된 EBS치를 상기 기준치와 비교하고, 더욱 우량 홀을 선택한다.

본 실시예의 반도체 디바이스의 제조 방법은, 단계 S2, 단계 S3 및 단계 S4에서의 홀 정상 직경, 홀 바닥 직경 및 홀 바닥의 잔사물 등의 각각의 측정에 있어서 한나씩 표준치와 비교해도 되고, 단계 S2, 단계 S3 및 단계 S4의 측정을 모두 행한 후, 3개의 측정치를 함께 표준치와 비교해도 된다. 또한, 단계 S2, 단계 S3 및 단계 S4 각각의 순서는, 전술한 순서로 한정되지 않고, 상호 변경 가능하다.

또한, 상기 단계 S2 및 상기 단계 S3에서는, 홀 정상 직경 및 홀 바닥 직경을 측정하고 있지만, 그 대신, 홀 정상의 형상 및 홀 바닥의 형상을 측정해도 된다. 이 경우, 단계 S5의 기준치는, 홀 정상의 형상, 홀 바닥의 형상 및 바닥의 상태 등에 대한 기준치가 된다.

도 6은, 본 실시예의 반도체 디바이스의 제조 방법에서 관리해야 할 값을 정리한 표의 일례를 나타낸 도면이다. 도 6에 나타낸 바와 같이, 우량 홀은, 홀 정상 직경, 홀 바닥 직경 및 EBS치의 3개의 프로세스 지표로 관리할 수 있다.

도 7은, 본 실시예의 반도체 디바이스의 제조 방법에서의 최적 프로세스를 행하기 위한 프로세스 관리의 집합을 나타낸 도면이다. 도 7에 나타낸 바와 같이, 본 실시예에서는 홀 정상 직경의 관리와, 홀 바닥 직경의 관리와, EBS치(잔사물) 관리를 하나의 측정 대상 홀 A에 대하여 행하고 있다. 그래서, 본 실시예에 의하면, 종래의 반도체 디바이스 공정 관리로 행해지고 있는 CDSEM를 사용한 홀 정상 직경만에 의한 관리에 비해, 현저하게 어려운 관리가 가능하게 되고, 신뢰성이 현격히 높은 반도체 디바이스를 제조할 수 있다.

(제2 실시예)

도 8은, 본 발명의 제2 실시예에 따른 반도체 디바이스의 제조 방법을 나타낸 흐름도이다.

도 8에서는, 상기 제1 실시예의 프로세스 평가 방법을 이용하여 프로세스를 최적화하는 예에 대하여 나타내고 있다.

먼저, 포토리소그래피(photolithography)법을 사용하여, 에칭 특성 평가를 위한 동일 패턴을 복수 매의 동등한 반도체 웨이퍼 상에 형성한다(단계 S11).

단계 S11에서 형성되는 패턴에는, 배열 밀도, 사이즈 등을 파라미터로하는 몇개의 상이한 홀 패턴이 형성되어 있다.

이어서, 각각의 반도체 웨이퍼에 대해서 에칭 수준을 바꾸어서 프로세스를 행한다(단계 S12).

이어서, 엄밀한 측정을 위해, 각 반도체 웨이퍼에 대하여 레지스트를 동일하게 되도록 박리하여 측정 대상 샘플로 한다(단계 S13).

이어서, 측정 대상 샘플에 형성된 많은 홀 중, 제1 실시예에 나타낸 바와 같이, 측정 대상 홀 A를 선택하고, 측정한다(단계 S14).

이 측정은, 예를 들면 홀 정상 직경, 홀 바닥 직경, EBS치이다. 따라서, 예를 들면 홀 정상 직경을 CDSEM로 측정하고, 홀 바닥 직경 및 EBS치를 EBSCOPE로 측정한다. 그리고, SCI 및 SEM을 사용하여 측정해도 된다.

프로세스의 최적화는, 1개의 반도체 웨이퍼 전체에서, 설계치대로 홀이 균일하게 되어 있는 것을 목표로 하여 행해진다. 따라서, 단계 S14에서의 측정 대상 부분은, 반도체 웨이퍼의 면 내 분포가 측정 가능할 정도로 복수개 취한다.

도 9a, 도 9b 및 도 9c는, 단계 S14에서 취득된 측정치의 일례를 나타낸 도면이다. 그리고, 도 9a는, 반도체 웨이퍼(40)의 평면 상에 측정치를 색의 농담으로 나타낸 것이다.

도 9b는, 홀 정상 직경에 대한 각각의 측정치를 그래프로 나타낸 것이다.

도 9c는, 홀 바닥 직경에 대한 각각의 측정치를 그래프로 나타낸 것이다.

실험에 제공된 에칭 수준 중, 가장 설계치에 가까운 홀 정상 직경 및 홀 바닥 직경을 가지고, 또한, 홀 정상 직경, 홀 바닥 직경 및 EBS치의 면 내 분포가 가장 작은 것을 최선의 프로세스로서 선택한다.

최선의 프로세스에는, 강건성(robustness)이라는 척도가 1개 더 존재한다. 반도체 프로세스는 많은 반도체 웨이퍼에 대해서 동일한 프로세스를 행하고, 반도체 디바이스의 대량 생산을 행한다. 그러나, 반도체 제조 장치는 매일의 운전에 의해 장치 성능이 변동한다. 이와 같은 경우에도, 원하는 특성을 가진 홀이 형성 되는 것이 바람직하다. 이와 같은 프로세스 조건을 선택하기 위해서는, 프로세스 조건을 변동시켰을 때 나타나는 프로세스 결과의 변동량 특성을 조사하면 된다. 이를 위한 방법으로서 일반적으로 알려져 있는 방법이 다구치 방법(Taguchi Method)이며, 그 평가 지표로서 홀 정상 직경, 홀 바닥 직경 및 EBS치를 이용하면 된다. 전술한 방법을 사용함으로써, 가장 강건한 프로세스를 선택할 수 있다(단계 S15).

도 3에 나타낸 EBSCOPE는 2차 전자 검출기(26)를 가지고 있으므로, EBSCOPE 만을 사용하여 홀 정상 직경을 측정할 수 있다. 따라서, 도 1에서 나타낸 제조 방법과 같이 CDSEM를 이용하지 않아도, EBSCOPE만으로 홀 정상 직경, 홀 바닥 직경 및 홀의 잔사물 등의 측정이 가능하다. 이와 같은 경우, 홀 관리는 다음과 같이 행해진다.

순서는 변경 가능하지만, 먼저, 홀 형성 프로세스 관리용으로 선택된 측정 대상 홀 B에 대해서 전자 빔을 라인 스캔하여, 그 때 생긴 2차 전자를 사용하여 홀 정상 직경에 대하여 측정하고, 기억 장치에 기억시킨다. 이어서, 상기 측정 대상 홀 B에 대해서 EBSCOPE의 라인 스캔 모드를 적용하고, 홀 바닥 직경을 측정하고, 기억 장치에 기억시킨다. 이어서, 상기 측정 대상 홀 B에 대해서 EBSCOPE의 블랭킷 모드를 적용하고, 홀 바닥의 정보를 나타내는 EBS치를 얻고 기억 장치에 기억한다. 기억된 3개의 값과 각각의 값에 대한 기준치를 차례로 비교하고, 그 비교 결과로부터 홀의 만들어진 정도를 평가한다.

도 10은 본 실시예의 변형예를 나타낸 설명도이다.

즉, 도 10은, 상기 단계 S14의 측정 결과를, 화상 또는 수치로서 표시 장치에 표시한 상태를 나타내고 있다. 화면(50)은, SEM에 의해 측정된 홀 정상의 형상 등에 대하여 나타내고 있다. 그리고, 화면(50)에서는, 홀 정상의 형상을 나타낸 화상(51)과, 그 홀 정상의 형상에 대한 수치 데이터(52)가 표시되어 있다. 또한, 화상(51)의 절대값을 시인하기 위한 홀 정상 계측용 눈금 Mx2, My2도 표시되어 있다. 그리고, 화면(50)은, 도 3에 나타낸 EBSCOPE에 의해 측정된 데이터에 의해 표시된 것일 수도 있다.

화면(60)은, EBSCOPE의 라인 스캔 모드에 의해 측정된 홀 바닥의 형상 등에 대하여 나타내고 있다. 그리고, 화면(60)에서는, 홀 바닥의 형상을 나타낸 화상(61)과, 그 홀 바닥의 형상에 대한 수치 데이터(62)가 표시되어 있다. 또한, 화상(61)의 절대값을 시인하기 위한 홀 바닥 계측용 눈금 Mx1, My1도 표시되어 있다.

화면(50)과 화면(60)은, 1개의 표시 화면에 동시에 표시시켜도 되고, 별개로 표시시켜도 된다. 또한, 화면(50, 60) 외에, 홀의 바닥의 상태를 나타낸 화상 및 수치 등을 표시 장치에 표시시키도록 해도 된다.

본 변형예에 의하면, 특정한 측정 대상 홀에 대한 전체적이면서 종합적인 구조를 화면에 표시시킬 수 있다. 이 표시는, 측정 대상의 반도체 웨이퍼를 파손시키지 않고 실행할 수 있고, 현격하게 저비용이면서 신속하게 실행할 수 있다.

(제3 실시예)

도 11은, 본 발명의 제3 실시예에 따른 반도체 디바이스의 제조 방법으로 사용되는 EBSCOPE를 나타낸 도면이다. 본 실시예의 EBSCOPE는, 도 3의 EBSCOPE와 기 본 구성은 동일하다. 그리고, 본 실시예의 EBSCOPE는, 전자빔 원(71), 편향 전극(72), XY 스테이지(75), 2차 전자 검출기(76), 챔버(77), 직류 전원(78) 및 전류계(79)를 가지고 구성되어 있다. 또한, 진공 용기를 이루는 챔버(77) 내에, 전자빔 원(71), 편향 전극(72), 측정 샘플(74), XY 스테이지(75), 2차 전자 검출기(76) 및 전류계(79)가 배치되어 있다.

EBSCOPE는, 조사 전류량, 조사 속도 및 조사 에너지 등 장치의 내부 파라미터를 조정함으로써, 전자 빔(73)을 주사 시에 2차 전자와 기판 전류를 동시에 측정할 수 있다. 따라서, 예를 들면, 홀 에칭 공정 관리용으로 선택된 측정 대상 홀 C의 홀 정상 직경과 홀 바닥 직경을 동시에 측정할 수 있다.

이와 같이 하면, 똑 같은 측정 대상 홀 C에 대하여, 거기에 더하여 그 측정 대상 홀 C 내부의 동일한 위치에 대하여, 홀 정상 직경과 홀 바닥 직경의 측정값이 얻어진다. 따라서, 홀 정상 직경과 홀 바닥 직경의 측정치에 대하여 평가용 데이터로서의 유효성이 높아지므로, 보다 정확하게 홀이 만들어진 상태를 평가할 수 있다.

(제 4실시예)

도 12는, 본 발명의 제 4실시예에 따른 반도체 디바이스의 제조 방법을 나타낸 도면이다. 본 실시예에서는, 반도체 웨이퍼인 Si 기판(84)을 측정 샘플로 하고 있다. 그리고, Si 기판(84)의 표면에는 산화막(83)이 형성되어 있음과 동시에, 그 산화막(83)을 관통하는 홀이 형성되어 있다. 이 홀을 횡단하도록 전자 빔(81)이 주사(라인 스캔 측정)된다. 그리고, EBSCOPE에 의해 홀 정상 직경 d1, 홀 바닥 직 경 d2 및 홀 바닥의 상태를 측정한다.

EBSCOPE에서는, 라인 스캔 측정시에 측정된 기판 전류 파형(85)의 파고 h1을 측정할 수 있다. 이 파고 h1에는, 블랭킷 모드에서 얻어지는 정보와 닮은 홀 바닥의 상태를 나타내는 정보가 포함되어 있는 경우가 있다. 그래서, 측정 속도를 향상시키는 등의 목적으로, 라인 스캔 측정을 한 번 행하는 사이에, 2차 전자 파형(82)으로부터 홀 정상 직경 d1을 측정하고, 기판 전류 파형(85)으로부터 홀 바닥 직경 d2를 측정하고, 기판 전류 파형의 파고 h1으로부터 홀 바닥의 상태를 측정한다. 이들 3개의 측정은 동시에 행하고, 그 측정치는 기억 장치에 기억시킨다. 그 기억시킨 값과 미리 결정된 기준치와 비교함으로써 홀을 관리한다.

(제 5실시예)

도 13a, 도 13b 및 도 13c는, 본 발명의 제 5실시예에 따른 반도체 디바이스의 제조 방법을 나타낸 도면이다. 즉, 도 13a, 도 13b 및 도 13c는, 반도체 디바이스에서의 홀의 단면 형상의 예를 나타내고 있다.

최근의 반도체 디바이스에서의 홀의 단면 형상은, 원뿐만아니라, 도 13a에 나타낸 바와 같은 타원 또는 다른 형상도 존재한다. 이들 홀 직경을 정확하게 평가하기 위해서는, 각각의 홀에 맞은 형상 근사를 행하고, 특징량을 추출할 필요가 있다.

EBSCOPE의 라인 스캔 모드에서는, 통상적인 CDSEM가 어느 특정한 부분에 대해서 직선형의 전자 빔 주사를 행하여, 길이를 측정하는 데 비해, 홀 전체를 커버하도록 복수개의 전자 빔 주사를 행하고, 홀의 에지 추출을 행한다. 추출된 홀 에 지로부터, 홀 형상에 맞는 수학적인 근사 곡선을 발생시켜서, 그 근사 곡선 특징량으로부터 직경, 단경, 장경, 중심 위치, 왜곡량, 거칠기(도 13b 참조), 홀 정상의 중심 좌표와 홀 바닥 중심 좌표 또는 그 시프트량(도 13c 참조), 홀 형성 각도, 홀 깊이 등을 구한다. 이들 지표도 어떤 기준치가 존재하고, 허용량이 엄밀하게 존재한다. 따라서, 이들 프로세스 관리에 필요한 측정량을 표로 만들어서 목표값을 정하고 관리한다.

(제 6실시예)

도 14는, 본 발명의 제 6실시예에 따른 반도체 디바이스의 제조 방법을 나타낸 도면이다. 즉, 도 14는, 반도체 웨이퍼에서의 1개의 칩(90)의 평면도를 나타내고 있다. 칩(90)에는, 복수개의 홀 H1, H2가 형성되어 있다.

프로세스 평가의 지표는 1개의 홀의 특성으로 정해지는 경우는 많지 않고, 몇개의 홀의 집합체의 특성이 중요한 의미를 가진다. 예를 들면, 홀의 만들어진 정도는 마이크로 로딩 효과로 불리는 부하 효과에 의해 변동하는 것이 알려져 있다. 그러므로, 홀이 형성되어 있는 밀도에 의해 동일한 프로세스를 받아도 상이한 프로세스 결과가 일반적으로 얻어진다.

예를 들면, 고립 홀 H1일수록 완성도가 작아지는 경향이 있는 것이 알려져 있을 때, 홀이 만들어진 정도의 기준을 홀의 조밀과 연동시켜, 홀 조밀의 함수로서 나타낼 수가 있다. 이와 같이 하면, 원래 평균적으로 홀이 작게 형성되기 쉬운 집단과, 크게 형성되기 쉬운 집단을 구별하여 관리할 수 있고, 또는 홀 형성 밀도가 상이한 홀에서는 상이한 평가 기준을 사용할 수 있다. 따라서, 보다 치밀한 프로 세스 관리가 가능해진다. 예를 들면, 홀 밀도가 작은 홀 H1에 대해서는 지표 1을 사용하고, 홀 밀도가 큰 홀 H2에 관해서는 지표 2를 사용한다.

(제 7실시예)

도 15a 및 도 15b는, 본 발명의 제 7실시예에 따른 반도체 디바이스의 제조 방법을 나타낸 도면이다. 즉, 도 15a 및 도 15b는 반도체 웨이퍼에서의 1개의 칩(100)을 나타내고 있다. 그리고, 도 15a는 평면도를 나타내고, 도 15b는 위치 X1-X2의 단면도를 나타내고 있다.

칩(10O)의 표면에는, 홈(101)이 형성되어 있다. 그리고, 홈(101)의 형성 영역에는, 복수개의 홀 H가 그 홈(101)을 따라 등 간격으로 형성되어 있다. 또한, 홈(101)의 형성 영역 이외에도, 복수개의 홀 H가 형성되어 있다. 홈(101)의 형성 영역 이외에서의 홀 H의 배치(레이아웃 R2)는, 홈(101)의 형성 영역에서의 홀 H의 배치(레이아웃 R1)와는 다르다.

홀 H는 에칭 공정에 의해 반도체 웨이퍼의 전체면에 형성된다. 따라서, 홀 H가 설계대로 형성되었는지의 여부를 판단하려면, 반도체 웨이퍼 전체에 형성된 홀 H의 성질을 알 필요가 있다. 에칭은 플라즈마를 형성함으로써 행해지지만, 일반적으로 웨이퍼면 내에서 분포가 생기는 것이 알려져 있다. 그 형상은 동심원형이거나, 한쪽 방향으로 기울어져 있거나, 다양한 형상이 존재할 수 있다.

그래서, 반도체 웨이퍼의 면 내에, 예를 들면 100개 정도의 포인트를 구석구석까지 취하고, 홀 H의 홀 정상 직경, 홀 바닥 직경, 홀 바닥 잔사물 등을 측정한다. 일반적으로 홀 H의 완성된 정도는, 마이크로 로딩 효과로 불리는 부하 효과 가 존재하고, 동일한 홀 직경을 가지는 홀이라도, 주변 레이아웃에 의해 변화한다. 그래서, 레이아웃 상 동일 장소에 있는 홀 H를 측정점으로서 선택하고, 편차를 평가한다. 편차는 3시그마(3σ) 등의 표준 편차를 사용한 양으로 평가될 수 있다.

예를 들면, 1개의 에칭 프로세스의 완성된 정도의 평가는, 홀 정상 직경의 평균값, 홀 바닥 직경의 평균값, 홀 잔사물(EBS치)의 평균값, 홀 정상 직경의 면 내 편차의 3시그마치, 홀 바닥 직경의 면내 편차의 3시그마치, 홀 잔사물(EBS치)의 면 내 편차 3시그마치에 의해 평가한다.

1개의 반도체 디바이스에는 각종 레이아웃이 포함되고, 레이아웃마다 표준 값이 상이한 것도 생각할 수 있다. 그 때는, 관리 수준을 레이아웃 별로 분리하여 관리를 행한다. 예를 들면, 레이아웃 R1의 홀 H에 대해서, 홀 정상 직경의 평균값, 홀 바닥 직경의 평균값, 홀 잔사물(EBS치)의 평균값, 홀 정상 직경의 면내 불균일의 3시그마치, 홀 바닥 직경의 면내 편차의 3시그마치, 홀 잔사물(EBS치)의 면 내 편차의 3시그마치의 허용값을 설정한다.

레이아웃 R2의 홀 H에 관해서는, 홀 정상 직경의 평균값, 홀 바닥 직경의 평균값, 홀 잔사물(EBS치)의 평균값, 홀 정상 직경의 면 내 편차의 3시그마치, 홀 바닥의 직경면 내 편차의 3시그마치, 홀 잔사물(EBS치)의 면 내 편차 3시그마치의 허용값을 설정한다. 이와 같이 본 실시예에 의하면, 개별적이면서 상세하게 프로세스 완성의 표준치 또는 지표를 설정할 수 있다.

이상, 본 발명의 실시예에 대하여 설명하였으나, 본 발명의 반도체 디바이스의 제조 방법은, 당연하게 전술한 실시예에 한정되지 않고, 본 발명의 요지를 벗어 나지 않는 범위 내에서 다양하게 변경할 수 있다.

본 발명은, 전자 빔의 조사에 의해 반도체 웨이퍼 등의 측정 샘플에 흐르는 전류 및 2차 전자 등을 측정함으로써, 반도체 웨이퍼에 형성된 홀에 대하여 정밀하게 측정할 수 있고, 반도체 디바이스의 제조 공정에 대하여 엄밀하게 관리할 수 있다. 따라서, 본 발명은, 각종 반도체 디바이스의 제조 방법뿐만 아니라, 각종 반도체 디바이스의 제조 장치에도 유용하다.

Claims (11)

1. 반도체 웨이퍼에 복수개 형성된 홀 중 하나의 홀을 측정 대상 홀로서 특정하고,

   상기 측정 대상 홀에서의 홀 정상(hole top)의 형상 또는 그 직경과, 상기 측정 대상 홀에서의 홀 바닥(hole bottom)의 형상 또는 그 직경과, 상기 측정 대상 홀에서의 바닥의 상태 또는 바닥의 잔사물에 대하여, 비파괴적으로 측정하고,

   상기 홀 정상의 형상 또는 그 직경과, 상기 홀 바닥의 형상 또는 그 직경과, 상기 바닥의 상태 또는 바닥의 잔사물에 기초하여, 반도체 디바이스의 프로세스 관리를 행하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
2. 제1항에 있어서,

   상기 홀 정상의 형상 또는 그 직경의 측정은, 상기 반도체 웨이퍼에 대해서 전자 빔을 조사함으로써 생기는 2차 전자 및 반사 전자를 측정하는 처리를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
3. 제1항에 있어서,

   상기 홀 바닥의 형상 또는 그 직경의 측정은, 상기 반도체 웨이퍼에 대해서 전자 빔을 조사함으로써 상기 반도체 웨이퍼에 생기는 전류인 기판 전류를 측정하는 처리를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
4. 제1항에 있어서,

   상기 바닥의 상태 또는 바닥의 잔사물의 측정은, 상기 반도체 웨이퍼에 대해서 전자 빔을 조사함으로써 상기 반도체 웨이퍼에 생기는 전류인 기판 전류를 측정하는 처리를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
5. 제1항에 있어서,

   상기 홀 정상의 형상 또는 그 직경이 소정값이며, 상기 홀 바닥의 형상 또는 그 직경이 소정값이며, 또한, 상기 바닥의 상태 또는 바닥의 잔사물이 소정 상태인 경우에, 상기 측정 대상 홀이 정상적으로 형성되어 있는 것으로 판단하는 것을 특징으로하는 디바이스의 제조 방법.
6. 제1항에 있어서,

   상기 비파괴적 측정은,

   전자 빔의 궤적이 상기 측정 대상 홀을 횡단하도록, 상기 반도체 웨이퍼에 대해서 전자 빔을 조사하고,

   상기 조사 시에 생기는 상기 2차 전자의 파형과, 상기 조사 시에 상기 반도체 웨이퍼에 생기는 전류의 파형인 기판 전류 파형을 검출하고,

   상기 2차 전자의 파형을 사용하여, 상기 홀 정상의 형상 또는 그 직경을 측정하고,

   상기 기판 전류 파형을 사용하여, 상기 홀 바닥의 형상 또는 그 직경을 측정하고,

   상기 측정 대상 홀을 횡단하는 전자 빔보다 굵은 전자 빔을, 상기 측정 대상 홀에 대해서 일정 시간 조사하고, 이 조사를 했을 때 생긴 상기 기판 전류를 상기 굵은 전자 빔에 의해 상기 반도체 웨이퍼에 입사한 전류로 나눈 값인 EBS치를 측정하고,

   반도체 디바이스의 프로세스 관리는,

   상기 홀 정상의 직경과, 상기 홀 바닥의 직경과, 상기 EBS치에 기초하여 행하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
7. 제6항에 있어서,

   상기 2차 전자의 파형 및 상기 기판 전류 파형은, 상기 반도체 웨이퍼에 대한 상기 전자 빔의 조사에 의해 동시에 얻어지는 파형인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
8. 제1항에 있어서,

   상기 반도체 디바이스의 프로세스 관리는, 상기 반도체 웨이퍼에서의 홀의 배치 밀도와 상기 측정의 결과에 기초하여 행하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
9. 제1항에 있어서,

   상기 반도체 디바이스의 프로세스 관리는, 상기 반도체 웨이퍼에서의 홀에 관한 레이아웃(배열 양태 패턴 또는 배치 양태 패턴)과 상기 측정의 결과에 기초하여 행하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
10. 제1항에 있어서,

    상기 홀 정상의 형상 또는 그 직경의 측정은, 상기 반도체 웨이퍼에 대해서 전자 빔을 조사함으로써 생기는 상기 2차 전자 및 상기 반사 전자를 측정하는 처리를 포함하고,

    상기 홀 바닥의 형상 또는 그 직경의 측정은, 상기 반도체 웨이퍼에 대해서 전자 빔을 조사함으로써 상기 반도체 웨이퍼에 생기는 전류를 측정하는 처리를 포함하고,

    상기 홀 정상 및 상기 홀 바닥에 대한 측정으로 취득한 데이터에 기초하여, 상기 홀 정상의 형상을 나타낸 화상 및 수치와, 상기 홀 바닥의 형상을 나타낸 화상 및 수치를, 표시 장치에 표시시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
11. 제1항에 있어서,

    상기 홀 정상의 형상 또는 그 직경과, 상기 홀 바닥의 형상 또는 그 직경과, 상기 바닥의 상태 또는 바닥의 잔사물을, 표시 장치에 표시시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.

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