KR20080038862A - 반도체 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 셀 영역 및 주변 영역이 정의된 반도체 기판상에 게이트 절연막, 도전막 및 하드 마스크막을 형성하는 단계, 셀 영역에 게이트 패턴을 형성하는 단계 및 주변 영역에 게이트 패턴 및 트랜치를 형성함과 동시에 셀 영역의 하드 마스크막 패턴, 도전막 패턴 및 게이트 산화막 패턴을 제거하면서 트랜치를 형성하는 식각 공정을 수행하는 단계를 포함하는 반도체 메모리 소자의 제조 방법으로 이루어진다.
SONOS, 주변 영역, 셀 영역, 트랜치
Description
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 단면도이다.
도 2a 내지 도 2c는 본 발명의 다른 실시 예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102, 202 : 게이트 산화막
104, 204 : 도전막 106, 206 : 하드 마스크막
108, 208 : 감광막 패턴
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 소자 분리를 위한 트랜치 형성 공정을 용이하게 하는 반도체 메모리 소자의 제조 방법에 관 한 것이다.
EEPROM(Electrically Erasable and Programmable Read Only Memory) 반도체 소자에는 두 가지의 중요한 기술이 있다. 하나는 플로팅 게이트(floating gate 또는 플래시) EEPROM이고, 다른 하나는 SONOS(또는 플로팅 트랩) EEPROM이다. 여기서 SONOS는 실리사이드-산화막-질화막-산화막-실리콘의 구조의 소자를 일컫는다. 초기 EEPROM 개발시에는 SONOS 기술은 EEPROM의 큰 줄기(Main stream)로 인식되지 않았지만, 실리콘 질화막(SiN) 관련 기술의 발전으로 저전압 SONOS 기술은 플로팅 게이트 EEPROM 즉, 플래시 메모리의 대처 기술로 각광받고 있다.
플로팅 게이트 대비 SONOS의 장점은 단일 결함(single defect)이 데이터 손실을 유발하지 않기 때문에 갖는 오랜 데이터 저장 능력(endurance)이다.
SONOS EEPROM과 플래시 메모리의 차이점은 구조적인 측면에서, 플래시 메모리에서는 플로팅 게이트를 적용하여 이곳에 전하를 저장하는 반면, SONOS EEPROM에서는 질화막에 전하를 저장시키게 된다. 플래시 메모리에서는 플로팅 게이트로 폴리실리콘을 사용하기 때문에 만약 이곳에 어떠한 결함(Defect)이라도 존재하게 되면 전하의 리텐션 타임(retention time)이 현저하게 떨어지는 반면, SONOS에서는 상술한 바와 같이 폴리실리콘 대신 질화막을 적용하기 때문에 공정상 결함에 그 민감성이 상대적으로 작아지게 되는 이점이 있다.
또한, 플래시 메모리에서는 플로팅 게이트 하부에 터널 산화막(Tunnel oxide)을 적용하기 때문에 저전압 동작(Low voltage operation) 및 고속(High speed) 동작을 구현하는데 한계가 있다. 하지만, SONOS는 질화막 하부에 다이렉트 터널링 산화막(direct tunneling oxide)을 적용하기 때문에 저전압, 저파워(Low power) 및 고속 동작의 메모리 소자의 구현이 가능하게 한다.
하지만, SONOS구조의 메모리 소자를 제조하는 공정에 있어서, 특히 셀 영역의 트랜치 형성시 도전막 및 게이트 절연막을 제거하는 공정에서 액티브가 손상을 입기 쉽다.
본 발명은 주변 영역의 트랜치 형성을 위한 식각 공정시, 셀 영역의 하드 마스크막, 도전막 및 게이트 절연막을 동시에 제거함으로써 셀 영역의 액티브 손상을 줄이고, 공정 단계를 줄임으로써 제조 단가 및 시간을 절약하는 반도체 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 셀 영역 및 주변 영역이 정의된 반도체 기판상에 게이트 절연막, 도전막 및 하드 마스크막을 형성한다. 셀 영역에 게이트 패턴을 형성한다. 주변 영역에 게이트 패턴 및 트랜치를 형성함과 동시에 셀 영역의 하드 마스크막 패턴, 도전막 패턴 및 게이트 산화막 패턴을 제거하면서 트랜치를 형성하는 식각 공정을 수행하는 단계를 포함하는 반도체 메모리 소자의 제조 방법을 포함한다.
주변 영역에 게이트 패턴을 형성한 후, 주변 영역의 트랜치 형성과 동시에 셀 영역의 하드 마스크막 패턴, 도전막 패턴 및 게이트 산화막 패턴이 제거되면서 트랜치도 동시에 형성되는 식각 공정을 수행하는 단계를 포함한다.
주변 영역에 트랜치를 형성하는 식각 공정시 상기 셀 영역은 오픈(open)되고, 셀 영역의 트랜치 형성 공정시 상기 셀 영역의 하드 마스크막 패턴, 도전막 패턴 및 게이트 절연막 패턴이 마스크막으로 사용된다.
셀 영역의 게이트 절연막은 산화막으로 형성되고, 게이트 절연막은 제거되거나 일부 잔류된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 단면도이다.
도 1a를 참조하면, 셀 영역 및 주변 영역이 정의된 반도체 기판(100)상에 게이트 절연막(102), 도전막(104) 및 하드 마스크막(106)을 형성한다. SONOS 구조의 소자에서는 게이트 산화막(102) 및 도전막(104)은 주변 영역에서만 사용되고, 셀 영역에서는 사용되지 않으므로 후속 공정시 셀 영역의 도전막(104) 및 게이트 산화막(102)은 제거된다.
도 1b를 참조하면, 셀 영역의 게이트를 패터닝(patterning) 하기 위하여 주변 영역이 차폐된 마스크막 패턴을 사용하여 식각 공정을 실시한다. 마스크막 패턴에 따라 식각 공정을 수행하여 셀 영역의 게이트 패턴을 형성하고, 셀 영역의 반도체 기판(100)의 일부를 식각하여 트랜치를 형성한다.
일반적인 SONOS 구조의 제조 방법은 다음과 같다.
셀 영역 및 주변 영역의 반도체 기판상에 트랜치를 형성한다. 절연막으로 트랜치를 메워서(gap fill) 소자 분리막을 형성한다. 소자 분리막을 포함하는 반도체 기판상에 게이트 절연막 및 도전막을 형성한다. 셀 영역의 도전막 및 게이트 절연막을 제거한다. 이때, 셀 영역의 도전막 및 게이트 절연막을 제거하는 이유는 SONOS 구조에서 메모리 셀은 플로팅 게이트가 아닌 질화막으로 형성되기 때문이다. 다만, 주변 영역의 게이트는 트랜지스터로 사용되므로 도전막을 사용하게 된다.
하지만, 기존의 SONOS 제조 방법은 셀 영역의 트랜치를 형성한 이후에 도전막 및 게이트 절연막의 제거 또는 클리닝(cleaning) 공정에 의해서 액티브가 손상을 입을 수 있다. 액티브가 손상을 입게 되면, 트랜치 측벽과 인접하는 채널 영역에서의 문턱 전압이 채널 영역 중심부에서의 문턱 전압보다 낮아서 트랜지스터가 두 번 턴 온(turn on)되는 험프(hump) 현상 등이 발생한다.
본 발명에서는 기존의 제조 방법과 달리, 주변 영역의 트랜치 형성시 셀 영역의 트랜치가 동시에 형성되도록 한다.
먼저, 셀 영역의 게이트 패턴 형성을 위한 사진 및 식각 공정을 수행한다. 식각 공정으로 하드 마스크막(106), 도전막(106), 게이트 절연막(102) 및 반도체 기판(100)의 일부를 제거하여 트랜치를 형성한다. 셀 영역에 트랜치를 형성한 후, 주변 영역의 하드 마스크막(106) 상부에 감광막(Photo Resist) 패턴(108)을 형성한다. 감광막 패턴(108)은 셀 영역이 모두 오픈(open)된 패턴을 갖는다.
도 1c를 참조하면, 감광막 패턴(108)에 따라 주변 영역의 하드 마스크막(106), 도전막(104), 게이트 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트랜치(PT)를 형성한다. 이때, 셀 영역 상부가 노출되어 있기 때문에 주변 영역의 패터닝과 동시에 식각된다. 즉, 주변 영역의 패터닝 시에 셀 영역의 하드 마스크막, 도전막 및 게이트 산화막이 제거되고, 게이트와 인접한 트랜치(A)도 동시에 식각된다. 이때, 셀 영역의 액티브 상의 게이트 절연막은 모두 제거되거나 잔류하여도 무관하다. 이는 SONOS 구조를 형성하더라도 액티브 상에 산화막이 형성되기 때문이다.
주변 영역의 식각 공정시 셀 영역이 전체적으로 식각 됨에 따라, 셀 영역의 식각 공정을 간소화할 수 있고, 셀 영역의 트랜치(A)의 깊이가 주변 영역의 트랜치(PT) 깊이보다 깊게 형성되어 채널간의 특성 열화 현상중 하나인 펀치 쓰루(punch through) 현상을 개선할 수 있다.
도 2a 내지 도 2c는 본 발명의 다른 실시 예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 단면도이다.
도 2a를 참조하면, 셀 영역 및 주변 영역이 정의된 반도체 기판(200)상에 게이트 절연막(202), 도전막(204) 및 하드 마스크막(206)을 형성한다. SONOS 구조의 소자에서는 게이트 산화막(202) 및 도전막(204)은 주변 영역에서만 사용되고, 셀 영역에서는 사용되지 않으므로 후속 공정시 셀 영역의 도전막(204) 및 게이트 산화막(202)은 제거된다.
도 2b를 참조하면, 셀 영역의 게이트를 패터닝(patterning) 하기 위하여 주변 영역이 차폐된 마스크막 패턴을 사용하여 식각 공정을 실시한다. 마스크막 패턴에 따라 하드 마스크막(206), 도전막(204) 및 게이트 절연막(202)의 일부를 식각하여 반도체 기판(200)의 일부가 드러나도록 한다. 주변 영역의 하드 마스크(206) 상에 감광막 패턴(208)을 형성하고, 감광막 패턴(208)에 따라 하드 마스크막(206), 도전막(204) 및 게이트 절연막(202)의 일부를 식각하여 반도체 기판(200)의 일부를 노출시킨다.
도 2c를 참조하면, 감광막 패턴(208)에 따라 인시추(in-situ)로 식각 공정을 수행하여 주변 영역의 반도체 기판(200) 일부를 식각하여 트랜치를 형성한다. 이때, 셀 영역은 그대로 노출되어 있으므로 주변 영역의 트랜치 식각 공정시, 동시에 셀 영역의 하드 마스크막, 도전막 및 게이트 절연막이 제거된다. 또한, 셀 영역의 하드 마스크막, 도전막 및 게이트 절연막이 제거되는 동안에 노출된 반도체 기판(200)도 식각되어 트랜치를 형성하게 된다.
즉, 주변 영역의 트랜치를 형성함과 동시에 셀 영역의 트랜치를 형성하게 된다. 또한, 트랜치 형성과 동시에 셀 영역에서 불필요한 하드 마스크막, 도전막 및 게이트 절연막을 제거하게 된다. 이때, 게이트 절연막은 산화막이므로 모두 제거되거나 일부 잔류될 수 있다. 이는, SONOS 구조에서도 액티브 상부에 산화막이 형성되기 때문에 후속 공정에서도 사용될 수 있기 때문이다.
상기 기술한 제조 방법에 따라 주변 영역의 트랜치 형성 공정시 동시에 셀 영역의 하드 마스크막, 도전막 및 게이트 절연막을 제거할 수 있고, 동시에 셀 영역의 트랜치를 형성할 수 있다. 따라서, 공정 단계를 줄일 수 있게 되어 제조 단가 및 시간을 절약할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 소자의 제조 방법에 따른 효과는 다음과 같다.
첫째, 주변 영역의 트랜치 형성 공정시 동시에 셀 영역의 하드 마스크막, 도전막 및 게이트 절연막을 제거할 수 있다.
둘째, 주변 영역의 트랜치 형성 공정시 동시에 셀 영역의 트랜치를 형성할 수 있다.
셋째, 공정 단계의 감소로 인하여 소자의 손상률을 감소시킬 수 있다.
넷째, 공정 단계를 줄일 수 있어서 제조 단가 및 시간을 절약할 수 있다.
Claims (6)
- 셀 영역 및 주변 영역이 정의된 반도체 기판상에 게이트 절연막, 도전막 및 하드 마스크막을 형성하는 단계;상기 셀 영역에 게이트 패턴을 형성하는 단계; 및상기 주변 영역에 게이트 패턴 및 트랜치를 형성함과 동시에 상기 셀 영역의 상기 하드 마스크막 패턴, 도전막 패턴 및 게이트 산화막 패턴을 제거하면서 트랜치를 형성하는 식각 공정을 수행하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 주변 영역에 게이트 패턴을 형성한 후, 주변 영역의 트랜치 형성과 동시에 상기 셀 영역의 상기 하드 마스크막 패턴, 도전막 패턴 및 게이트 산화막 패턴이 제거되면서 트랜치도 동시에 형성되는 식각 공정을 수행하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 주변 영역에 트랜치를 형성하는 식각 공정시 상기 셀 영역은 오 픈(open)되는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 셀 영역의 트랜치 형성 공정시 상기 셀 영역의 하드 마스크막 패턴, 도전막 패턴 및 게이트 절연막 패턴이 마스크막으로 사용되는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 셀 영역의 게이트 절연막은 산화막으로 형성되는 반도체 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 게이트 절연막은 제거되거나 일부 잔류되는 반도체 메모리 소자의 제조 방법.
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2006
- 2006-10-31 KR KR1020060106340A patent/KR20080038862A/ko not_active Application Discontinuation
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