KR20080034274A - Fabrication method of gate electrode on organic substrate using electroplating process and method of fabricating organic semiconductor device using the same - Google Patents
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Abstract
Description
도 1a 내지 1h는 도금공정을 이용하여 플렉시블 유기물 기판 위에 게이트 전극 형성시 구리(Cu)를 씨드 레이어로 사용하여 형성하고 스핀 코팅, 진공 증착법 등을 이용한 유기물 절연체와 유기물 반도체 등의 형성을 통한 플렉시블 반도체 소자를 제조하는 방법을 설명하기 위한 공정도.1A to 1H are formed by using copper (Cu) as a seed layer when forming a gate electrode on a flexible organic substrate using a plating process, a flexible semiconductor through the formation of an organic insulator and an organic semiconductor using spin coating, vacuum deposition, etc. Process diagram for explaining a method of manufacturing the device.
도 2는 본 발명에 따른 유기물 반도체 소자에서 도금 공정을 이용하여 니켈을 게이트 전극으로 형성 했을 때의 드레인 전류-전압 특성을 설명하기 위한 그래프.2 is a graph illustrating drain current-voltage characteristics when nickel is formed as a gate electrode using a plating process in an organic semiconductor device according to the present invention.
도 3은 본 발명에 따른 유기물 반도체 소자에서 도금 공정을 이용하여 니켈을 게이트 전극으로 형성 했을 때의 전달 특성을 설명하기 위한 그래프.3 is a graph illustrating the transfer characteristics when nickel is formed as a gate electrode using a plating process in an organic semiconductor device according to the present invention.
도 4는 본 발명에 따른 유기물 반도체 소자에서 적합한 게이트 전극의 형성을 설명하기 위하여 도금 공정을 이용하여 니켈을 유기 기판위에 형성 후 유기물 절연체가 도포된 단면에 대한 그림.4 is a cross-sectional view of an organic insulator applied after forming nickel on an organic substrate using a plating process to explain the formation of a suitable gate electrode in the organic semiconductor device according to the present invention.
도 5는 본 발명에 따른 유기물 반도체 소자에서 플렉시블 기판위에 니켈, 구 리, 금을 도금 공정을 이용하여 게이트 전극으로 형성 했을 때의 전극 표면의 거칠기와 관련된 유기 절연체층의 표면 거칠기를 설명하기 위한 그래프.5 is a graph illustrating surface roughness of an organic insulator layer related to roughness of an electrode surface when nickel, copper, and gold are formed as a gate electrode on a flexible substrate in the organic semiconductor device according to the present invention. .
도 6은 본 발명에 따른 유기물 반도체 소자에서 플렉시블 기판위에 니켈, 구리, 금을 도금 공정을 이용하여 게이트 전극으로 형성 했을 때의 이동도와 전류 점멸비를 설명하기 위한 그래프.FIG. 6 is a graph illustrating mobility and current blink ratio when nickel, copper, and gold are formed as gate electrodes on a flexible substrate in an organic semiconductor device according to the present invention; FIG.
도 7은 본 발명에 따른 유기물 반도체 소자에서 플렉시블 기판위에 도금 공정을 이용하여 형성 된 다른 게이트 전극에 대한 유기물 반도체의 결정성을 설명하기 위한 그래프.7 is a graph illustrating the crystallinity of an organic semiconductor with respect to another gate electrode formed by using a plating process on a flexible substrate in an organic semiconductor device according to the present invention.
* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings
10 : 기판 20 : 접착층10: substrate 20: adhesive layer
30 : 씨드 레이어 40 : 감광제30: seed layer 40: photosensitive agent
50 : 마스크 60 : 게이트 전극층50
70 : 유기물 절연층 80 : 유기물 반도체층70: organic material insulating layer 80: organic material semiconductor layer
90 : 전극층90 electrode layer
본 발명은 도금 공정을 이용하여 플렉시블 유기물 기판 상에 게이트 전극을 형성 방법과, 이를 이용하여 플렉시블 디스플레이에 적용이 가능한 바텀 게이트(Bottom Gate)의 인버티스 스태거형(Inverted Staggered) 구조의 유기 반도체 소 자 제조 방법에 관한 것으로, 보다 상세하게는 플렉시블한 유기물 기판에 여러 가지 전극 재료를 도금 공정을 이용하여 게이트 전극을 형성하고, 유기 반도체 소자의 유연성을 확보하기 위하여 유기물 절연체 코팅 등 이를 이용한 유기 반도체 소자 제조 방법에 관한 것이다.The present invention provides a method of forming a gate electrode on a flexible organic substrate using a plating process, and an organic semiconductor having an inverted staggered structure of a bottom gate that can be applied to a flexible display using the same. The present invention relates to a method for manufacturing a device, and more particularly, to form a gate electrode using a plating process of various electrode materials on a flexible organic substrate, and to use an organic insulator coating or the like to secure flexibility of an organic semiconductor device. It relates to a device manufacturing method.
통상적으로 플렉시블 디스플레이를 포함하는 전자 기기의 기판 소재로 폴리머 종류가 적합하고 기판 소재 이외의 절연체층과 반도체 물질을 유기물을 사용함으로서 저가 공정이 가능하다. 그리고 유기 박막 트랜지스터 소자의 경우 바텀 게이트(Bottom Gate)의 인버티스 스태거형(Inverted Staggered) 구조에서 게이트 전극의 형성시 진공 증착법으로 전극을 형성하는 경우가 일반적이다. 하지만, 이러한 방법은 폴리머 기판과 게이트 전극사이에 접착력의 문제로 인해 플렉시블 디스플레이 같은 유기 전자 소자에 적용이 불가하다. 따라서 폴리머 기판 상에 반도체 소자 구현시 접착력 향상과 유연성을 확보할 수 있는 기술이 요구된다. Generally, a polymer type is suitable as a substrate material of an electronic device including a flexible display, and a low-cost process is possible by using an organic material for an insulator layer and a semiconductor material other than the substrate material. In the case of an organic thin film transistor device, an electrode is generally formed by vacuum deposition during the formation of a gate electrode in an inverted staggered structure of a bottom gate. However, this method is not applicable to organic electronic devices such as flexible displays due to the problem of adhesion between the polymer substrate and the gate electrode. Therefore, there is a need for a technology capable of improving adhesion and securing flexibility when implementing a semiconductor device on a polymer substrate.
또한, 플렉시블 기판에 유기 반도체 소자를 제조하는 방법은 통상적으로 진공 증착법을 이용하여 형성하는데, 유기물 층을 제외한 전극 재료들은 아직까지 금속을 이용한 소재들이 많이 사용되고 있다. 그러나 이러한 진공 증착법을 이용한 게이트 전극 형성시 폴리머 기판과의 접착력이 좋지 않다는 문제점을 가진다. In addition, a method of manufacturing an organic semiconductor device on a flexible substrate is generally formed by using a vacuum deposition method, electrode materials other than the organic layer is still a lot of materials using a metal. However, when forming the gate electrode using the vacuum deposition method has a problem that the adhesion with the polymer substrate is not good.
특히, 바텀 게이트(Bottom Gate)의 인버티스 스태거형(Inverted Staggered) 구조에서 게이트 전극의 모양은 소자 동작에 있어 중요한 부분이다. 기존의 진공 증착법을 이용하여 형성할 경우 게이트 전극의 불분명한 경계부분으로 인해 소자의 전기적 특성에 악영향을 주기 때문에, 전극을 형성할 경우 높은 종횡비와 선택적인 전극 형성이 가능한 새로운 공정의 개발이 필요하다. In particular, in the Inverted Staggered structure of the bottom gate, the shape of the gate electrode is an important part of device operation. In case of forming by using the conventional vacuum deposition method, due to the unclear boundary of the gate electrode adversely affects the electrical characteristics of the device, when the electrode is formed, it is necessary to develop a new process capable of high aspect ratio and selective electrode formation. .
따라서 본 발명은 이러한 종래 기술의 문제점을 감안하여 안출된 것으로, 그 목적은 폴리머 소재로 이루어진 플렉시블 기판위에 저온에서 안정적으로 게이트 전극을 형성하는 방법을 제공하는 데 있다.Accordingly, the present invention has been made in view of the problems of the prior art, and an object thereof is to provide a method for stably forming a gate electrode at a low temperature on a flexible substrate made of a polymer material.
또한, 본 발명의 목적은 폴리머 기판 상에 반도체 소자를 형성할 때 접착력을 향상시키고 유연성을 확보하기 위한 것이다. In addition, an object of the present invention is to improve adhesion and ensure flexibility when forming a semiconductor device on a polymer substrate.
또한, 본 발명의 목적은 기존의 진공 증착법과 비교했을 때 제조 비용을 감소하고 저온 공정이 가능한 방법을 제공하기 위한 것이다.It is also an object of the present invention to provide a method capable of reducing the manufacturing cost and enabling a low temperature process as compared with the conventional vacuum deposition method.
그리고 본 발명은 상기 플렉시블 유기물 기판의 게이트 전극 형성 방법을 이용하여 전기적 특성이 우수한 유기 반도체 소자를 제조할 수 있는 유기 반도체 소자 제조 방법을 제공하는 데 목적이 있다. Another object of the present invention is to provide an organic semiconductor device manufacturing method capable of manufacturing an organic semiconductor device having excellent electrical characteristics by using the gate electrode forming method of the flexible organic substrate.
상기한 목적을 달성하기 위하여, 본 발명에서는 따라서 폴리머 기판 상에 반도체 소자 형성할 때 접착력 향상과 유연성을 확보하기 위하여 플라즈마 표면 처리와 도금 공정을 적용한다. 폴리머 소재와 도금 공정을 이용한 전극 형성은 플렉시블 디스플레이(Flexible display), 전자 소자의 패키징(packaging), 플렉시블 센서(Flexible sensor), 반도체 디바이스 등에 적용이 가능한 방법이다.In order to achieve the above object, the present invention therefore applies a plasma surface treatment and plating process in order to secure the adhesion and flexibility when forming a semiconductor device on a polymer substrate. Electrode formation using a polymer material and a plating process is a method that can be applied to a flexible display, an electronic device packaging, a flexible sensor, a semiconductor device, and the like.
본 발명에 따른 게이트 전극 제작 방법에서는 포토레지스트(PR:photoresist)에 의한 패턴된 마스크를 이용하여 전기도금 방법을 이용하기 때문에 게이트 전극 형성시 폴리머 기판과의 접착력이 우수하며, 공정 단가나 저온 공정이 가능하다는 장점을 가지고 있다. 또한, 본 발명에서는 전기도금 방법을 이용하여 전극을 형성하기 때문에 소자 동작에 적합한 게이트 전극의 모양 형성, 높은 종횡비와 선택적인 전극 형성이 가능하다. In the method of fabricating the gate electrode according to the present invention, since the electroplating method is used using a patterned mask by photoresist (PR), the adhesiveness with the polymer substrate is excellent when forming the gate electrode, It has the advantage of being possible. In addition, in the present invention, since the electrode is formed using the electroplating method, the shape of the gate electrode suitable for device operation, high aspect ratio, and selective electrode formation are possible.
본 발명에 따른 금속 게이트 전극층 형성 방법은 (a) 플렉시블한 유기물로 이루어진 기판을 준비하는 단계; (c) 상기 기판과 접착성이 높은 접착층을 상기 기판의 일면에 형성하는 단계; (d) 상기 접착층의 일면에 게이트 전극의 도금성을 높여 주는 씨드 레이어를 형성하는 단계; (e) 상기 씨드 레이어 위에 감광막을 형성하는 단계; (f) 상기 감광막을 미리 패턴이 형성된 마스크를 이용하여 패터닝하는 단계; (g) 상기 감광막에 형성된 패턴에 게이트 전극을 형성하는 단계; (h) 상기 감광막을 제거하는 단계; (i) 상기 게이트 전극 이외의 영역에 있는 상기 접착층 및 씨드 레이어를 제거하는 단계를 포함한다. The metal gate electrode layer forming method according to the present invention comprises the steps of (a) preparing a substrate made of a flexible organic material; (c) forming an adhesive layer having high adhesion to the substrate on one surface of the substrate; (d) forming a seed layer on one surface of the adhesive layer to increase the plating property of the gate electrode; (e) forming a photoresist film on the seed layer; (f) patterning the photosensitive film using a mask having a pattern formed in advance; (g) forming a gate electrode on the pattern formed on the photosensitive film; (h) removing the photosensitive film; (i) removing the adhesive layer and the seed layer in regions other than the gate electrode.
본 발명에 따른 유기물 반도체 소자 제조 방법은 (a) 플렉시블한 유기물로 이루어진 기판을 준비하는 단계; (c) 상기 기판과 접착성이 높은 접착층을 상기 기판의 일면에 형성하는 단계; (d) 상기 접착층의 일면에 게이트 전극의 도금성을 높여 주는 씨드 레이어를 형성하는 단계; (e) 상기 씨드 레이어 위에 감광막을 형성하는 단계; (f) 상기 감광막을 미리 패턴이 형성된 마스크를 이용하여 패터닝하는 단계; (g) 상기 감광막에 형성된 패턴에 게이트 전극을 형성하는 단계; (h) 상기 감광막을 제거하는 단계; (i) 상기 게이트 전극 이외의 영역에 있는 상기 접착층 및 씨드 레이어를 제거하는 단계; (j) 상기 형성된 게이트 전극 일면에 유기물로 이루어진 절연체층을 형성하는 단계; (k) 상기 절연체층의 일면에 유기물로 이루어진 반도체층을 형성하는 단계; 및 (l) 상기 반도체층의 일면에 쉐도우 마스크를 이용하여 소스 및 드레인 전극층을 형성하는 단계를 포함한다. The organic semiconductor device manufacturing method according to the invention comprises the steps of (a) preparing a substrate made of a flexible organic material; (c) forming an adhesive layer having high adhesion to the substrate on one surface of the substrate; (d) forming a seed layer on one surface of the adhesive layer to increase the plating property of the gate electrode; (e) forming a photoresist film on the seed layer; (f) patterning the photosensitive film using a mask having a pattern formed in advance; (g) forming a gate electrode on the pattern formed on the photosensitive film; (h) removing the photosensitive film; (i) removing the adhesive and seed layers in regions other than the gate electrode; (j) forming an insulator layer made of an organic material on one surface of the gate electrode; (k) forming a semiconductor layer formed of an organic material on one surface of the insulator layer; And (l) forming source and drain electrode layers on one surface of the semiconductor layer by using a shadow mask.
상기 본 발명에 따른 금속 게이트 전극층 형성 방법 및 유기물 반도체 소자 제조 방법에서 접착층을 형성하기 전에 (b) 상기 기판의 접착성을 높이기 위해 그 일면을 표면 처리하는 단계를 더 포함한다. In the method of forming a metal gate electrode layer and the method of manufacturing an organic semiconductor device according to the present invention, the method may further include (b) surface treating one surface of the substrate to increase adhesiveness of the substrate.
상기 기판은 폴리이미드로 이루어질 수 있으며, 상기 (b) 단계의 상기 표면 처리는 산소(O2) 분위기에서의 유도 결합형 플라즈마법으로 상기 기판의 표면을 보다 거칠게 하고 작용기(functional group) 들을 형성시키어 접착성을 높여 준다.The substrate may be made of polyimide, and the surface treatment of the step (b) may be performed by inductively coupled plasma in an oxygen (O 2 ) atmosphere to roughen the surface of the substrate and form functional groups. Improves adhesiveness
그리고 상기 접착층은 크롬으로 스퍼터링 증착법을 이용하여 형성되며, 상기 씨드 레이어는 구리로 동일한 스퍼터링 증착법을 이용하여 연속 공정으로 이루어진다.The adhesive layer is formed of chromium using a sputtering deposition method, and the seed layer is formed of copper in a continuous process using the same sputtering deposition method.
상기 게이트 전극층은 니켈, 구리, 및 금 중 선택된 어느 하나로 도금 공정 또는 무전해도금 공정을 이용하여 형성되고, 상기 유기 절연체층은 폴리-4-비닐-페놀(PVP:poly-4-vinyl phenol)로 스핀 코팅을 이용하여 형성된다. 또한, 상기 유기 절연체층은 PVP 외에 스핀코팅 방법을 이용하여 코팅이 가능한 폴리머 절연체, 폴리머 및 무기물 다층 박막 등의 형성 적용도 가능하다. 상기 반도체층은 펜타센(Pentacene)으로 진공 증착법으로 형성된다. The gate electrode layer is formed of any one selected from nickel, copper, and gold using a plating process or an electroless plating process, and the organic insulator layer is formed of poly-4-vinyl phenol (PVP). It is formed using spin coating. In addition, the organic insulator layer may be applied to form a polymer insulator, a polymer and an inorganic multilayer thin film, which may be coated using a spin coating method, in addition to PVP. The semiconductor layer is formed of a pentacene (Pentacene) by a vacuum deposition method.
또한, 상기 소스 및 드레인 전극은 금을 쉐도우 마스크를 이용하여 진공 증 착법을 이용하여 형성된다.In addition, the source and drain electrodes are formed by vacuum deposition using gold using a shadow mask.
(실시예)(Example)
이하, 본 발명에 따른 플렉시블 유기물 기판에 도금 공정을 이용하여 게이트 전극을 형성하고 이를 적용한 바텀 게이트(Bottom Gate)의 인버티스 스태거형(Inverted Staggered) 구조의 유기 반도체 소자를 제조하는 공정을 첨부된 도면을 참조로 상세하게 설명한다.Hereinafter, a process of fabricating an organic semiconductor device having an inverted staggered structure of a bottom gate formed by forming a gate electrode on a flexible organic substrate according to the present invention using a plating process and applying the same is described below. It will be described in detail with reference to the drawings.
도 1a 내지 1h는 폴리이미드와 같은 유기물 기판위에 니켈, 구리, 금 등의 전기적 특성이 우수한 게이트 전극을 소정의 패턴으로 형성된 기판에 도금 공정을 이용하여 유기물 박막 트랜지스터와 같은 유기 반도체 소자를 형성하는 것에 관한 실시예를 도시한다. 도 1a 내지 1h를 기초로 본 발명에 따라 유기 반도체 소자를 형성하는 방법을 단계별로 설명하면 다음과 같다. 1A to 1H illustrate forming an organic semiconductor device such as an organic thin film transistor by using a plating process on a substrate on which a gate electrode having excellent electrical characteristics such as nickel, copper, and gold is formed on a organic substrate such as polyimide in a predetermined pattern. An embodiment is shown. A method of forming an organic semiconductor device according to the present invention will be described step by step based on FIGS. 1A to 1H.
(1) 기판 준비(1) substrate preparation
본 발명에 사용되는 기판(10)의 소재는 플렉시블 특성을 가지고 있는 폴리이미드(POLYIMIDE)이다.The material of the board |
상기 폴리이미드는 열적, 화학적 안정성, 낮은 유전상수(dielectric constant), 높은 전기적 저항, 평면적인 구조, 큰 유연성을 가지면서도 코팅성과 필름 가공성이 좋기 때문에 유연성이 필요한 금속 박막의 기판이나 유기 전자 소재, 보호 코팅 소재로 많이 이용되는 소재이다.Since the polyimide has thermal, chemical stability, low dielectric constant, high electrical resistance, planar structure, great flexibility, and good coating property and film processability, the polyimide substrate or organic electronic material, which needs flexibility, needs to be protected. It is widely used as a coating material.
따라서 상기 명시한 특성을 이용하여 폴리이미드를 전도 금속의 기판이나 대면적 디스플레이의 구동 소자로 사용되는 유기 반도체의 기판으로 사용하면 전기적 신호를 빨리 전할 수 있고, 유연성이 좋기 때문에 플렉시블한 디스플레이 소자나 저온 공정을 통한 유기 반도체 소자 제작이 가능하므로 기존의 비슷한 전하 이동도를 가지는 무기물 반도체 소자가 적용되었던 분야에도 응용될 수 있다.Therefore, if the polyimide is used as a substrate of a conductive metal or a substrate of an organic semiconductor used as a driving element of a large-area display using the above-described characteristics, it is possible to transmit an electrical signal quickly, and because of its flexibility, it is a flexible display device or a low temperature process. It is possible to manufacture the organic semiconductor device through the present invention can be applied to the field where the conventional inorganic semiconductor device having a similar charge mobility.
본 발명에서의 사용되어진 기판은 대략 125㎛의 두께를 가지는 폴리이미드 필름(Du Pont사의 Kapton)으로 피로멜리틱 이수화물-옥시 디아닐린(PMDA-ODA:pyromellitic diahydride and oxy dianiline)구조로 되어있는 Kapton H 제품을 사용하였으며, 표 1에 상기 폴리이미드 제품의 물리적 성질을 나타내었다.The substrate used in the present invention is a polyimide film (Kapton manufactured by Du Pont) having a thickness of approximately 125 μm, and has a Kapton structure having a pyromellitic diahydride and oxy dianiline (PMDA-ODA) structure. H product was used and Table 1 shows the physical properties of the polyimide product.
[표 1]TABLE 1
상기와 같은 특징을 가지는 폴리이미드 기판(10) 위에 도금 공정을 이용한 금속 게이트 전극을 형성하기 위해서는 금속과 유기물 기판의 접착성 향상을 위하여 표면의 거칠기를 높게 처리할 필요가 있다.In order to form the metal gate electrode using the plating process on the
본 발명에서는 이를 위하여, 산소 유도 결합형 플라즈마(O2 ICP)를 이용하여 표면 처리하였다.In the present invention, for this purpose, the surface treatment using an oxygen inductively coupled plasma (O 2 ICP).
상기 표면 처리는 300sccm의 O2 가스 분위기에서 13.56MHz의 RF 톱(top) 파워 40W와 바톰(bottom) 파워 125W에 셀프 바이어스(self-bias) -280V로 30초 동안 실시하였다.The surface treatment was performed for 30 seconds with a self-bias -280V at 40W of RF top power and 125W of bottom power at 13.56 MHz in an O 2 gas atmosphere of 300 sccm.
상기와 같은 표면 처리한 결과, 처리 전의 0.9nm의 RMS 거칠기가 23.9nm로 증가되고, 이와 같은 표면 거칠기의 증가는 금속 전극과의 접착성을 증대시키는 요인으로 작용한다.As a result of the surface treatment as described above, the RMS roughness of 0.9 nm before the treatment is increased to 23.9 nm, and this increase in surface roughness acts as a factor for increasing the adhesion with the metal electrode.
(2) 접착층 형성(2) adhesive layer formation
상기와 같이 준비된 기판(10)과의 접착성을 높이기 위해 도 1a에 도시된 바와 같이 접착층(20)을 기판(10) 위에 형성한다. 상기 접착층(20)은 유기물과의 접착성이 우수한 소재로써 크롬(Cr)을 증착하여 형성한다.In order to increase the adhesiveness with the
상기 크롬(Cr)의 증착 공정은 Ar 50sccm, 챔버 압력 1 X 10-5Torr, 파워 800W의 조건을 가지는 DC 마그네트론 스퍼터에 의해 수 nm의 두께로 이루어진다. 상기 접착층(20)의 두께는 바람직하게 약 30Å이다. The deposition process of chromium (Cr) is made to a thickness of several nm by DC magnetron sputter having the conditions of Ar 50sccm, chamber pressure 1
(3) 씨드 레이어 형성(3) seed layer formation
본 발명에서의 씨드 레이어(30)는 니켈(Ni), 구리(Cu), 금(Au)등으로 이루어진 게이트 전극의 도금성을 높이기 위한 것으로, 도 1b에 도시된 바와 같이, 씨드 레이어로서 구리(Cu)를 상기 접착층(20)의 일면에 형성하였다.The
상기 씨드 레이어(30)는 상기 접착층(20)의 증착과 같은 스퍼터를 이용하여 연속공정으로 형성한다.The
상기 씨드레이어(30)인 구리(Cu) 증착은 Ar 50sccm, 챔버압력 1 X 10-5Torr, 파워 1000W의 조건으로 형성한다. 바람직하게 상기 씨드 레이어(30)의 두께는 약 100Å이다.The copper (Cu) deposition of the
(4) 게이트 전극의 패턴 형성(4) pattern formation of the gate electrode
상기 씨드 레이어(30)를 형성한 후에, 게이트 전극을 형성하는 니켈(Ni), 구리(Cu), 금(Au) 등의 전기 도금 마스크로 사용하기 위해서 전기 도금액에서 매우 안정적인 특성을 가지고 있는 감광제(KMPR negative)(40)를 스핀 코터(spin coater)를 이용하여 상기 씨드 레이어(30) 위에 1~10㎛의 두께로 코팅한다. After the
이 때, 상기 감광제(40)가 코팅된 상태에서 감광제 내의 기포를 제거하기 위해서 약 1시간 동안 평평한 판 위에 놓아두는 것이 바람직하다. At this time, it is preferable to leave on the flat plate for about 1 hour to remove bubbles in the photosensitive agent in the state in which the
상기와 같이 감광제(40)가 코팅된 상태에서 게이트 전극의 패턴이 형성된 마스크(50)를 이용하여 통상적인 포토리소그라피 방식을 이용하여 패턴을 형성한다. 이와 같이 감광제(40)를 코팅하고 마스크(50)를 이용하여 패터닝하는 공정은 도 1b 및 1c에 도시되어 있다. In the state in which the
(5) 게이트 전극층 형성(5) gate electrode layer formation
상기와 같이 형성된 패턴에 게이트 전극(60)을 전기 도금을 하기 위하여, 본 발명에서는 니켈(Ni), 구리(Cu) 도금 용액을 사용한다. 또한, 본 발명에서는 금(Au)을 사용할 수 있으며, 금의 경우 논시아나이드(noncyanide) 용액을 사용하여 펄스(Pulse) 도금 방식을 이용하여 게이트 전극(60)을 형성한다. 이와 같이 게이트 전극(60)을 형성하는 공정은 도 1d에 도시되어 있다. In order to electroplate the
니켈(Ni)과 구리(Cu) 게이트 전극(60)의 경우 전류밀도 약 6mA/cm2, 도금조 온도는 니켈(Ni)의 경우 약 50℃, 구리(Cu)의 경우 상온에서 도금하여 게이트 전극을 형성한다.In the case of nickel (Ni) and copper (Cu)
금(Au) 게이트 전극(60)의 경우 전류밀도 약 5mA/cm2, 도금조 온도 약 60℃에서 도금하여 게이트 전극(60)을 형성한다.The
(6) 감광막 제거(6) removing photoresist
도 1e에 도시된 바와 같이, KMPR로 이루어진 상기 감광막(40)을 제거하기 위하여, 80℃의 리무버-PG(Remover-PG; solvent stripper) 용액에서 약 20초간 처리하여 화학적 습식(chemical wet etching) 방법으로 제거한다.As shown in FIG. 1E, in order to remove the
(7) 씨드 레이어 및 접착층 제거(7) seed layer and adhesive layer removal
감광막(40)을 제거한 후에 도 1e에 도시된 바와 같이, 상기 게이트 전극층(60) 외 영역의 접착층과 씨드 레이어를 선택적 식각 방법으로 제거하여 게이트 전극 층(70)을 완성한다.After removing the
상기 씨드 레이어인 구리(Cu)를 제거하기 위한 습식 식각 공정은 증류수와 질산 용액의 비를 7:1로 희석하여 상온에서 식각이 이루어지며, 상기 접착층인 크롬(Cr)은 60g/ℓ의 포타슘 과망간산염(potassium permanganate)과 200g/ℓ의 제 3소듐 포스페이트(tri-basic sodium phosphate)의 혼합 용액 속에서 60℃로 온도를 유지하면서 습식 식각 공정이 이루어진다.In the wet etching process for removing the seed layer copper (Cu), etching is performed at room temperature by diluting the ratio of distilled water and nitric acid solution to 7: 1, and the adhesive layer of chromium (Cr) is 60 g / L of potassium permanganic acid. The wet etching process takes place while maintaining the temperature at 60 ° C. in a mixed solution of salt (potassium permanganate) and 200 g / L tri-basic sodium phosphate.
상기 접착층인 크롬(Cr)의 선택적 습식 식각 후 게이트 전극 표면이나 기판 상에 존재하는 칼륨(K)의 제거를 위하여 옥살산(C2H2O4)을 10g/ℓ의 용액 속에서 상 온에서 2분간 세정한 후 증류수로 세정한다.After selective wet etching of the adhesive layer chromium (Cr), oxalic acid (C 2 H 2 O 4 ) was added at room temperature in a solution of 10 g / l to remove potassium (K) present on the surface of the gate electrode or the substrate. After washing for a minute, wash with distilled water.
(8) 유기물 절연체층 형성(8) organic substance insulator layer formation
상기 도금 공정을 통해 형성된 니켈(Ni), 구리(Cu) 또는 금(Au) 도금층을 게이트 전극(60)으로 사용하여, 그 위에 유기물 절연체 물질인 가교가능한(Cross-linkable) PVP(poly-4-vinyl phenol)를 약 300~400nm의 두께로 스핀 코팅함으로써, 도 1f에 도시된 바와 같이 게이트 전극(60) 상에 유기물 절연체층(70)을 형성한다.Using a nickel (Ni), copper (Cu) or gold (Au) plating layer formed through the plating process as the
이 때, 유기물 절연체 물질인 상기 가교가능한 PVP는 Sigma-aldrich사의 PVP를 사용하였으며, 상기 가교가능한 PVP(poly-4-vinyl phenol)는 고순도의 프로필렌 글리콜 모노메틸 에테르 아세테이트(PGMEA:propylene glycol monomethyl ether acetate)인 솔벤트(solvent)에 10wt%의 분말 상태의 PVP(poly-4-vinyl phenol) 폴리머와 5wt%의 가교제 폴리(멜라민-코-포름알데히드)메틸레이트(poly(melamine-co- formaldehyde) methylate)를 용해한 후 스핀 코터로 2000~3000rpm의 스피드로 코팅하였다.At this time, the crosslinkable PVP, which is an organic insulator material, used PVP of Sigma-aldrich, and the crosslinkable poly-4-vinyl phenol (PVP) was a high purity propylene glycol monomethyl ether acetate (PGMEA). 10 wt% of powdered poly-4-vinyl phenol (PVP) polymer and 5 wt% of crosslinker poly (melamine-co-formaldehyde) methylate in solvent After dissolving was coated with a spin coater at a speed of 2000 ~ 3000rpm.
상기 코팅된 유기물 절연체의 솔벤트(solvent) 및 결합력 향상을 위해 열처리 공정을 100℃와 200℃ 단계로 나누어 각각 10분, 60분으로 열처리를 진행하고 열처리 공정을 진행하는 동안 질소(N2) 분위기 상태에서 절연체 박막을 형성한다.The solvent (solvent), and heat treatment processes to improve the bonding strength of the coated organic insulation dividing the 100 ℃ and 200
(9)유기물 반도체층 형성(9) Formation of organic semiconductor layer
상기 유기물 절연체층(70) 일면에 패턴이 형성된 금속 마스크를 사용하여 진공 증착법(Thermal evaporator)을 이용하여 유기물 반도체 물질인 펜타 센(Pentacene)을 약 70nm의 두께로 증착하여 도 1g에 도시된 바와 같이 유기물 반도체층(80)을 형성한다.Using a metal mask having a pattern formed on one surface of the
상기 유기물 반도체층(80)의 증착은 챔버 압력 1.0 X 10-6Torr, DC 전류 15.7A, 기판 온도 80℃를 유지하는 조건을 가지는 진공 증착법에 의하여 이루어진다.The
(10)소스-드레인(Source-Drain) 전극층 형성(10) Formation of Source-Drain Electrode Layer
도 1h에 도시된 바와 같이, 상기 패턴된 유기물 반도체층(80) 일면에 유기물 박막 트랜지스터의 소스-드레인 전극(90)을 형성하기 위하여, 패턴이 형성된 금속 마스크를 사용하여 진공 증착법(Thermal evaporator)을 이용하여 소스-드레인 전극 물질인 금(Au)을 약 100nm의 두께로 증착한다.As shown in FIG. 1H, in order to form the source-
상기 소스-드레인 전극(90)의 증착은 챔버 압력 1.0 X 10-6Torr, AC 전류 95A, 상온 증착 조건을 가지는 진공 증착법에 의하여 이루어진다.The source-
상기와 같은 본 발명에 따른 유기물 반도체 소자 제조 방법을 이용하여, 니켈(Ni) 게이트 전극을 사용하여 제조된 본 발명에 따른 유기물 반도체 소자인 유기물 박막 트랜지스터는 우수한 특성을 나타낸다. Using the organic semiconductor device manufacturing method according to the present invention as described above, the organic thin film transistor which is an organic semiconductor device according to the present invention manufactured using a nickel (Ni) gate electrode exhibits excellent characteristics.
도 2는 본 발명에 따른 유기물 반도체 소자에서 도금 공정을 이용하여 니켈을 게이트 전극으로 형성 했을 때의 드레인 전류-전압을 나타내는 그래프이다. 상기 도 2의 그래프에 나타낸 드레인 전류-전압 특성 곡선에서 보는 바와 같이 드레인 전류의 포화특성이 나타나고 전하운반자의 전계이동도가 0.07 cm2/V-s 로 우수하 다는 것을 알 수 있다.2 is a graph showing drain current-voltage when nickel is formed as a gate electrode using a plating process in an organic semiconductor device according to the present invention. As shown in the drain current-voltage characteristic curve shown in the graph of FIG. 2, the saturation characteristic of the drain current appears and it can be seen that the electric field mobility of the charge carrier is 0.07 cm 2 / Vs.
도 3은 본 발명에 따른 유기물 반도체 소자에서 도금 공정을 이용하여 니켈을 게이트 전극으로 형성 했을 때의 전달 특성을 나타내는 그래프이다. 도 3에 나타난 전달 특성 곡선에서 보는 바와 같이 전류 점멸비(on-off ratio)는 약 104로 우수하다.3 is a graph showing transfer characteristics when nickel is formed as a gate electrode using a plating process in an organic semiconductor device according to the present invention. As shown in the transmission characteristic curve shown in FIG. 3, the current on-off ratio is excellent at about 10 4 .
도 4는 본 발명에 따른 방법을 이용하여 니켈을 유기 기판 위에 형성한 후 유기물 절연체가 도포된 단면에 대한 사진이다. 도 4에 나타낸 바와 같이 게이트 전극을 니켈(Ni) 도금 공정을 통하여 형성할 경우, 게이트 전극의 모양이 유기 반도체 소자의 게이트 전극으로 적용이 적합한 형상으로 45°기울기를 가지는 전극이 형성되었음을 확인할 수 있다.4 is a photograph of a cross-section of an organic insulator applied after nickel is formed on an organic substrate using the method according to the present invention. As shown in FIG. 4, when the gate electrode is formed through a nickel (Ni) plating process, it can be confirmed that an electrode having a 45 ° slope is formed in a shape suitable for application to the gate electrode of the organic semiconductor device. .
도 5는 본 발명에 따른 유기물 반도체 소자에서 플렉시블 기판위에 니켈, 구리, 금을 도금 공정을 이용하여 게이트 전극으로 형성 했을 때의 전극 표면의 거칠기에 따른 유기물 절연체의 거칠기 변화를 설명하기 위한 그래프이다. 게이트 전극으로서 니켈(Ni), 구리(Cu) 또는 금(Au)을 사용할 경우, 게이트 전극의 표면 거칠기는 니켈, 구리, 금 순서로 표면 거칠기가 증가한다. 도 5에 나타낸 바와 같이 게이트 전극으로서 니켈, 구리, 금을 사용할 경우, 게이트 전극의 표면 거칠기가 서로 다르게 되며, 이와 같이 다른 표면 거칠기를 가지는 게이트 전극 위에 스핀 코팅(spin coating)을 통해 유기물 절연체(Cross-linked PVP)를 형성할 경우 표면 거칠기를 감소시켰으나 어느 정도 게이트 전극의 표면 거칠기의 영향을 받음을 알 수 있다.FIG. 5 is a graph illustrating the change in roughness of an organic insulator according to roughness of an electrode surface when nickel, copper, and gold are formed as a gate electrode on a flexible substrate in the organic semiconductor device according to the present invention. When nickel (Ni), copper (Cu), or gold (Au) is used as the gate electrode, the surface roughness of the gate electrode increases in order of nickel, copper, and gold. As shown in FIG. 5, when nickel, copper, and gold are used as the gate electrodes, surface roughnesses of the gate electrodes are different from each other. Thus, an organic insulator (Cross) is formed by spin coating on the gate electrodes having different surface roughnesses. When -linked PVP) is formed, the surface roughness is reduced, but the surface roughness of the gate electrode is somewhat affected.
도 6은 본 발명에 따른 유기물 반도체 소자에서 플렉시블 기판위에 니켈, 구리, 금을 도금 공정을 이용하여 게이트 전극으로 형성 했을 때의 이동도와 전류 점멸비를 나타내는 그래프이다. 도 6에 나타낸 바와 같이, 게이트 전극이 니켈, 구리, 금으로 이루어졌을 때 각 게이트 전극에 따른 전하 이동도(Mobility)와 전류 점멸비(on-off ratio)를 비교해 보면 니켈, 구리, 금의 순서로 전하 이동도와 전류 점멸비가 감소함을 알 수 있다. 다시 말해, 니켈, 구리, 금의 순서로 표면 거칠기와 함께 유기물 절연체의 거칠기가 증가할수록 전하 이동도와 전류 점멸비가 감소함을 알 수 있다.6 is a graph showing the mobility and the current flicker ratio when nickel, copper, and gold are formed as gate electrodes on a flexible substrate in the organic semiconductor device according to the present invention. As shown in FIG. 6, when the gate electrode is made of nickel, copper, and gold, the order of charge mobility and current on-off ratio according to each gate electrode is compared in order of nickel, copper, and gold. It can be seen that the charge mobility and the current blink ratio decrease. In other words, as the roughness of the organic insulator increases with the surface roughness in the order of nickel, copper, and gold, the charge mobility and the current blink ratio decrease.
도 7은 본 발명에 따른 유기물 반도체 소자에서 플렉시블 기판위에 도금 공정을 이용하여 형성 된 여러 게이트 전극에 대한 유기물 반도체의 결정성을 나타내는 그래프이다. 도 7에 나타낸 바와 같이 각 게이트 전극의 표면 거칠기와 관련하여 상기 유기물 절연체층 일면에 증착된 유기물 반도체인 펜타센(Pentacene)의 결정성을 보면 게이트 전극의 거칠기가 증가할수록 결정성이 감소함으로 인해 전기적 특성에 영향을 주는 것을 알 수 있다. 다시 말해, 게이트 전극의 거칠기가 증가하는 니켈, 구리, 금의 순서로 유기물 반도체인 펜타센의 결정성이 감소함을 알 수 있다.7 is a graph showing the crystallinity of the organic semiconductor with respect to the various gate electrodes formed by using a plating process on the flexible substrate in the organic semiconductor device according to the present invention. As shown in FIG. 7, the crystallinity of pentacene, an organic semiconductor, deposited on one surface of the organic insulator layer in relation to the surface roughness of each gate electrode is reduced due to the decrease in crystallinity as the roughness of the gate electrode increases. It can be seen that it affects the characteristics. In other words, it can be seen that the crystallinity of pentacene, which is an organic semiconductor, decreases in the order of nickel, copper, and gold, in which the roughness of the gate electrode increases.
상기한 바와 같이 이루어진 본 발명은 니켈(Ni), 구리(Cu), 및 금(Au)을 도금 공정을 이용하여 플렉시블 기판의 게이트 전극으로 이용하기 위해서 플렉시블 기판의 소재로 이용되는 폴리머와 플라즈마 표면 처리 공정, 폴리머와 접착성이 뛰어난 소재로 이루어진 접착층과 상기 언급한 게이트 전극 물질의 전기 도금성을 높여 주는 씨드 레이어를 이용하여 유기물 기판과 금속 게이트 전극, 배선 간의 접착력 향상과 저온에서도 처리가 가능하다.The present invention made as described above is a surface treatment of the polymer and plasma used as a material of the flexible substrate in order to use nickel (Ni), copper (Cu), and gold (Au) as a gate electrode of the flexible substrate using a plating process By using an adhesive layer made of a process, a polymer and a material with excellent adhesion, and a seed layer which improves the electroplating property of the aforementioned gate electrode material, the adhesion between the organic substrate, the metal gate electrode, and the wiring can be improved and processed even at low temperatures.
그리고 유기물 기판에 금속 게이트 전극을 도금 공정을 이용하여 형성하고 절연층과 반도체층을 유기물로 형성하여 저온 공정으로 유기물 반도체 소자의 유연성 및 전기적 특성을 향상시킴으로써 그 적용가능성을 확인 하였다.In addition, the metal gate electrode was formed on the organic substrate using a plating process, and the insulating layer and the semiconductor layer were formed of the organic material, thereby confirming its applicability by improving the flexibility and electrical characteristics of the organic semiconductor device by a low temperature process.
이상에서는 본 발명을 특정의 바람직한 실시예를 예로 들어 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.In the above, the present invention has been illustrated and described with reference to specific preferred embodiments, but the present invention is not limited to the above-described embodiments and the general knowledge in the art to which the present invention pertains is not limited to the spirit of the present invention. Various changes and modifications will be made by those who possess.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020060100275A KR20080034274A (en) | 2006-10-16 | 2006-10-16 | Fabrication method of gate electrode on organic substrate using electroplating process and method of fabricating organic semiconductor device using the same |
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| KR (1) | KR20080034274A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101140686B1 (en) * | 2008-07-30 | 2012-05-03 | 건국대학교 산학협력단 | Composition for Organic Gate Insulating Film And Organic Gate Insulating Film Prepared by using the same |
-
2006
- 2006-10-16 KR KR1020060100275A patent/KR20080034274A/en not_active Application Discontinuation
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