KR20080032717A - Gate driving unit and display apparatus having the same - Google Patents

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Abstract

A gate driving unit and a display device having the same are provided to prevent erroneous driving of the display device due to a noise in a gate control signal by generating an internal clock signal using a gate clock signal and a gate enable signal. A gate driving unit of a display device includes an internal clock generator(210), a shift register(220), an output controller(230), a level shifter(240), and an output buffer(250). The internal clock generator combines a gate clock signal with a gate enable signal, filters the combined result, and generates an internal clock signal. The shift register sequentially shifts carry signals in response to the internal clock signal, and outputs the shifted result. The output controller receives the carry signal from the shift register and outputs the carry signal under the control of the gate enable signal. The level shifter steps up the carry signal which is outputted from the output controller. The output buffer buffers the carry signal and outputs the result as a gate signal.

Description

게이트 구동장치 및 이를 갖는 표시 장치{GATE DRIVING UNIT AND DISPLAY APPARATUS HAVING THE SAME }GATE DRIVING UNIT AND DISPLAY APPARATUS HAVING THE SAME}

도 1은 본 발명의 실시예에 따른 표시 장치를 개략적으로 도시한 도면이다.1 is a diagram schematically illustrating a display device according to an exemplary embodiment of the present invention.

도 2는 도 1에 도시된 게이트 구동부를 설명하기 위한 블록도이다.FIG. 2 is a block diagram illustrating the gate driver illustrated in FIG. 1.

도 3은 도 2에 도시된 내부 클럭 생성부를 설명하기 위한 회로 구성도이다.3 is a circuit diagram illustrating an internal clock generator illustrated in FIG. 2.

도 4는 도 2에 도시된 게이트 구동부의 동작을 설명하기 위한 신호 파형도로써, 게이트 클럭 신호에 노이즈가 발생한 경우의 파형도이다.FIG. 4 is a signal waveform diagram for describing an operation of the gate driver illustrated in FIG. 2 and is a waveform diagram when noise occurs in the gate clock signal.

도 5는 도 2에 도시된 게이트 구동부의 동작을 설명하기 위한 신호 파형도로써, 게이트 인에이블 신호에 노이즈가 발생한 경우의 파형도이다.FIG. 5 is a signal waveform diagram for describing an operation of the gate driver illustrated in FIG. 2 and is a waveform diagram when noise occurs in the gate enable signal.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

STV: 수직 개시신호 CPV: 게이트 클럭 신호STV: vertical start signal CPV: gate clock signal

GOE: 게이트 인에이블 신호 CPV": 내부 클럭 신호 GOE: Gate Enable Signal CPV ": Internal Clock Signal

210: 내부 클럭 생성부 220: 쉬프터 레지스터부210: internal clock generator 220: shifter register

220: 쉬프터 레지스터 230: 출력 제어부 220: shifter register 230: output control unit

232: 논리곱 연산소자 240; 레벨 쉬프터부 232: logical AND unit 240; Level shifter

242: 레벨 쉬프터 250: 출력 버퍼부 242: level shifter 250: output buffer section

252: 출력 버퍼252: output buffer

본 발명은 게이트 구동장치 및 이를 갖는 표시 장치에 관한 것으로, 보다 상세하게는 구동 불량을 개선하기 위한 게이트 구동장치 및 이를 갖는 표시 장치에 관한 것이다.The present invention relates to a gate driver and a display device having the same, and more particularly, to a gate driver and a display device having the same for improving a driving failure.

일반적으로 액정표시장치는 두 기판 사이에 개재된 이방성 유전율을 갖는 액정층에 세기가 조절된 전계를 인가하여 전계의 세기에 따라 액정 분자의 배열각이 변화되어 투과되는 광량을 조절함으로써, 원하는 화상을 얻는 표시 장치이다. 액정표시장치는 게이트 배선들에 인가되는 게이트 전압에 의해 데이터 배선을 통해 액정에 전달되는 데이터 전압의 크기가 제어되며, 이와 같은 가변적인 데이터 전압은 액정의 분극 상태를 단계적으로 바꾸기 때문에 액정표시장치에서의 그레이 레벨을 다양하게 표현할 수 있다.In general, a liquid crystal display device applies an electric field whose intensity is controlled to a liquid crystal layer having an anisotropic dielectric constant interposed between two substrates, and adjusts the amount of light transmitted by changing the arrangement angle of the liquid crystal molecules according to the intensity of the electric field, thereby providing a desired image. It is a display device obtained. In the liquid crystal display, the magnitude of the data voltage transmitted to the liquid crystal through the data line is controlled by the gate voltage applied to the gate lines, and the variable data voltage changes the polarization state of the liquid crystal in stages. It can express various gray levels.

이러한 액정표시장치의 구동부는 게이트 배선들에 게이트 전압을 출력하는 게이트 구동부, 데이터 배선들에 데이터 전압을 출력하는 데이터 구동부와, 각종 제어신호를 제공하여 게이트 구동부 및 데이터 구동부를 제어하는 타이밍 제어부를 포함한다.The driving unit of the liquid crystal display includes a gate driver which outputs a gate voltage to the gate lines, a data driver which outputs a data voltage to the data lines, and a timing controller which provides various control signals to control the gate driver and the data driver. do.

이 때, 정전기 및 다른 제어신호와의 커플링 등으로 인해서 게이트 구동부를 제어하기 위한 제어신호에 노이즈(noise)가 발생하게 되는데, 이러한 노이즈는 게이트 구동불량을 유발하는 문제점이 되고 있다.At this time, noise is generated in the control signal for controlling the gate driver due to static electricity and coupling with other control signals. Such noise causes a problem of poor gate driving.

이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 제어신호에 발생되는 노이즈에 따른 게이트 구동불량을 개선하기 위한 게이트 구동장치 및 이를 갖는 표시 장치를 제공하는 것이다.Accordingly, the technical problem of the present invention is to solve such a conventional problem, and an object of the present invention is to provide a gate drive device and a display device having the same to improve a gate drive failure due to noise generated in a control signal.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 장치의 구동장치는 내부 클럭 생성부, 쉬프트 레지스터부, 출력 제어부, 레벨 쉬프터부 및 출력 버퍼부를 포함한다. 상기 내부 클럭 생성부는 게이트 클럭 신호 및 게이트 인에이블 신호를 입력받아 논리합 연산 및 필터링하여 내부 클럭 신호를 생성한다. 상기 쉬프트 레지스터부는 상기 내부 클럭 신호에 응답하여 입력받은 캐리 신호를 순차적으로 쉬프트 시켜 출력한다. 상기 출력 제어부는 상기 쉬프트 레지스터부로부터 순차적으로 쉬프트 되는 캐리 신호를 입력받아, 상기 게이트 인에이블 신호의 제어에 따라 출력한다. 상기 레벨 쉬프터부는 상기 출력 제어부에서 출력되는 캐리 신호를 승압한다. 상기 출력 버퍼부는 상기 승압된 캐리 신호를 완충하여 게이트 신호로 출력한다.A driving apparatus of a display device according to an exemplary embodiment for realizing the object of the present invention includes an internal clock generator, a shift register unit, an output control unit, a level shifter unit, and an output buffer unit. The internal clock generation unit receives the gate clock signal and the gate enable signal and generates an internal clock signal by performing an OR operation and filtering. The shift register unit sequentially shifts and outputs a carry signal received in response to the internal clock signal. The output control unit receives a carry signal sequentially shifted from the shift register unit and outputs the carry signal under the control of the gate enable signal. The level shifter boosts a carry signal output from the output controller. The output buffer unit buffers the boosted carry signal to output a gate signal.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 장치의 구동장치는 게이트 배선들 및 데이터 배선들에 의해 복수의 화소부가 형성되어 영상을 표시하는 표시 패널, 상기 데이터 배선들에 데이터 전압을 출력하는 데이터 구동부 및 상기 게이트 배선들에 게이트 신호를 출력하는 게이트 구동부를 포함한다. 여기서, 상기 게이트 구동부는 내부 클럭 생성부, 쉬프트 레지스터부, 출력 제어부, 레 벨 쉬프터부 및 출력 버퍼부를 포함한다. 상기 내부 클럭 생성부는 게이트 클럭 신호 및 게이트 인에이블 신호를 입력받아 논리합 연산 및 필터링하여 내부 클럭 신호를 생성한다. 상기 쉬프트 레지스터부는 상기 내부 클럭 신호에 응답하여 입력받은 캐리 신호를 순차적으로 쉬프트 시켜 출력한다. 상기 출력 제어부는 상기 쉬프트 레지스터부로부터 순차적으로 쉬프트 되는 캐리 신호를 입력받아, 상기 게이트 인에이블 신호의 제어에 따라 출력한다. 상기 레벨 쉬프터부는 상기 출력 제어부에서 출력되는 캐리 신호를 승압한다. 상기 출력 버퍼부는 상기 승압된 캐리 신호를 완충하여 게이트 신호로 출력한다.In an exemplary embodiment of the present invention, a driving apparatus of a display device includes a display panel in which a plurality of pixel portions are formed by gate lines and data lines to display an image, and a data voltage to the data lines. And a gate driver for outputting a gate signal to the gate lines. The gate driver includes an internal clock generator, a shift register unit, an output controller, a level shifter unit, and an output buffer unit. The internal clock generation unit receives the gate clock signal and the gate enable signal and generates an internal clock signal by performing an OR operation and filtering. The shift register unit sequentially shifts and outputs a carry signal received in response to the internal clock signal. The output control unit receives a carry signal sequentially shifted from the shift register unit and outputs the carry signal under the control of the gate enable signal. The level shifter boosts a carry signal output from the output controller. The output buffer unit buffers the boosted carry signal to output a gate signal.

이러한 게이트 구동장치 및 이를 갖는 표시 장치에 의하면, 타이밍 제어부에서 제공되는 게이트 클럭 신호 및 게이트 인에이블 신호에 발생되는 노이즈에 의한 구동불량을 개선할 수 있다.According to the gate driver and the display device having the same, a driving failure due to noise generated in the gate clock signal and the gate enable signal provided from the timing controller can be improved.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention.

도 1은 본 발명의 실시예에 따른 표시 장치를 개략적으로 도시한 도면이다.1 is a diagram schematically illustrating a display device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 표시 장치는 표시 패널(100), 타이밍 제어부(300), 데이터 구동부(400) 및 게이트 구동부(200)를 포함한다. 여기서, 타이밍 제어부(300), 데이터 구동부(400) 및 게이트 구동부(200)는 표시 패널(100)을 구동하기 위한 구동 회로부로 정의할 수 있다.Referring to FIG. 1, a display device according to an exemplary embodiment of the present invention includes a display panel 100, a timing controller 300, a data driver 400, and a gate driver 200. Here, the timing controller 300, the data driver 400, and the gate driver 200 may be defined as a driving circuit unit for driving the display panel 100.

표시 패널(100)은 소정간격 이격하여 대향하는 어레이 기판 및 대향 기판(예컨대 컬러필터 기판)과, 어레이 기판과 대향 기판 사이에 개재된 액정층으로 이루 어진다. 이러한, 표시 패널(100)에는 게이트 배선들(GL1 ~ GLn) 및 게이트 배선들(GL1 ~ GLn)과 교차하는 데이터 배선들(DL1 ~ DLn)에 의해 복수의 화소부들이 형성된다. 각 화소부에는 스위칭 소자인 박막트랜지스터(TFT)와, 박막트랜지스터(TFT)와 전기적으로 연결되는 액정 커패시터(CLC) 및 스토리지 커패시터(CST)를 구비한다. 이러한 표시 패널(100)은 게이트 배선(GL)으로 게이트 신호(GS)가 인가됨에 따라서 박막트랜지스터(TFT)가 턴-온(turn-on) 동작하여 데이터 배선(DL)으로 인가되는 데이터 전압을 액정 커패시터(CLC)에 인가되면, 액정 커패시터(CLC)의 광 투과율이 조절되어 영상을 표시하게 된다.The display panel 100 includes an array substrate and an opposing substrate (eg, a color filter substrate) facing each other at a predetermined interval, and a liquid crystal layer interposed between the array substrate and the opposing substrate. In the display panel 100, a plurality of pixel parts are formed by the gate lines GL1 to GLn and the data lines DL1 to DLn crossing the gate lines GL1 to GLn. Each pixel unit includes a thin film transistor TFT as a switching element, a liquid crystal capacitor CLC and a storage capacitor CST electrically connected to the thin film transistor TFT. As the gate signal GS is applied to the gate line GL, the display panel 100 performs liquid crystal display on the data voltage applied to the data line DL by turning on the thin film transistor TFT. When applied to the capacitor CLC, the light transmittance of the liquid crystal capacitor CLC is adjusted to display an image.

타이밍 제어부(300)는 외부의 그래픽 기기(미도시)로부터 메인 클럭 신호(MCLK), 수직 동기신호(VSYNC), 수평 동기신호(HSYNC) 및 데이터 인에이블 신호(DE)를 포함하는 동기신호들(CONT) 및 원시 데이터 신호(DATA)를 입력받는다. 타이밍 제어부(300)는 입력받은 동기신호들(CONT)에 기초하여 게이트 제어신호 및 데이터 제어신호를 생성하고, 생성된 게이트 제어신호를 게이트 구동부(200)에 제공하며, 데이터 제어신호를 데이터 구동부(400)에 제공한다.The timing controller 300 may include synchronization signals including a main clock signal MCLK, a vertical synchronization signal VSYNC, a horizontal synchronization signal HSYNC, and a data enable signal DE from an external graphic device (not shown). CONT) and the raw data signal DATA. The timing controller 300 generates a gate control signal and a data control signal based on the input synchronization signals CONT, provides the generated gate control signal to the gate driver 200, and provides a data control signal to the data driver ( 400).

또한, 타이밍 제어부(300)는 그래픽 기기 등으로부터 입력받은 원시 데이터 신호(DATA)를 데이터 구동부(400)에 적용되도록 처리하여 데이터 제어신호(CONT2)와 함께 데이터 구동부(400)에 제공한다.In addition, the timing controller 300 processes the raw data signal DATA received from the graphic device to be applied to the data driver 400 and provides the data driver 400 together with the data control signal CONT2.

데이터 구동부(400)는 소정개씩의 데이터 배선(DL)을 구동하는 복수의 데이터 구동칩(chip)으로 이루어지며, 타이밍 제어부(300)로부터 데이터 신호(DATA') 및 데이터 제어신호를 입력받아 구동한다. 타이밍 제어부(300)에서 제공되는 데이 터 제어신호는 수평 개시신호(STH), 데이터 클럭 신호(DCLK) 및 로드 신호(LOAD)를 포함한다. 이러한, 데이터 구동부(400)는 데이터 제어신호에 기초하여 입력받은 데이터 신호(DATA')를 대응하는 아날로그 데이터 전압으로 변환하여 데이터 배선들(DL1 ~ DLm)에 출력한다.The data driver 400 includes a plurality of data driving chips for driving predetermined data lines DL, and receives the data signal DATA ′ and the data control signal from the timing controller 300 to drive the data driver chips. . The data control signal provided by the timing controller 300 includes a horizontal start signal STH, a data clock signal DCLK, and a load signal LOAD. The data driver 400 converts the input data signal DATA 'to a corresponding analog data voltage based on the data control signal and outputs the corresponding analog data voltage to the data lines DL1 to DLm.

게이트 구동부(200)는 소정개씩의 게이트 배선(GL)을 구동하는 복수의 게이트 구동칩으로 이루어지며, 타이밍 제어부(300)로부터 게이트 제어신호를 입력받아 구동한다. 타이밍 제어부(300)로부터 제공되는 게이트 제어신호는 수직 개시신호(STV), 게이트 클럭 신호(SPV) 및 게이트 인에이블 신호(GOE)를 포함한다. 이러한, 게이트 구동부(200)는 게이트 제어신호에 기초하여 게이트 배선들(GL1 ~ GLn)에 순차적으로 게이트 신호(예컨대 게이트 온 신호)를 출력한다.The gate driver 200 includes a plurality of gate driving chips for driving predetermined gate lines GL, and receives the gate control signal from the timing controller 300 to drive the gate driver 200. The gate control signal provided from the timing controller 300 includes a vertical start signal STV, a gate clock signal SPV, and a gate enable signal GOE. The gate driver 200 sequentially outputs a gate signal (eg, a gate on signal) to the gate lines GL1 to GLn based on the gate control signal.

한편, 데이터 구동부(400)를 이루는 복수의 데이터 구동칩 및 게이트 구동부(200)를 이루는 복수의 게이트 구동칩들은 표시 패널(100)의 주변 영역에 집적될 수도 있고, 별도의 연성회로기판(Flexible Printed Circuit Board:FPCB)에 탑재되어 표시 패널(100)에 부착될 수도 있다.Meanwhile, the plurality of data driving chips constituting the data driver 400 and the plurality of gate driving chips constituting the gate driver 200 may be integrated in a peripheral area of the display panel 100, or may be a separate flexible printed circuit board. It may be mounted on a circuit board (FPCB) and attached to the display panel 100.

도 2는 도 1에 도시된 게이트 구동부를 설명하기 위한 블록도이며, 첫 번째 게이트 구동칩을 도시한 구성 블록도이다.FIG. 2 is a block diagram illustrating the gate driver illustrated in FIG. 1 and is a block diagram illustrating a first gate driving chip.

여기서, 게이트 구동부를 이루는 게이트 구동칩들의 구성은 동일하므로, 첫 번째 게이트 구동칩을 대표로 설명한다.Here, since the configuration of the gate driving chips constituting the gate driver is the same, the first gate driving chip will be described as a representative.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시 장치의 게이트 구동부(200, 예컨대 게이트 구동칩)는 내부 클럭 생성부(210), 쉬프트 레지스터 부(220), 출력 제어부(230), 레벨 쉬프터부(240) 및 출력 버퍼부(250)를 포함한다.1 and 2, a gate driver 200 (eg, a gate driver chip) of a display device according to an exemplary embodiment of the present invention may include an internal clock generator 210, a shift register unit 220, and an output controller 230. And a level shifter unit 240 and an output buffer unit 250.

내부 클럭 생성부(210)는 타이밍 제어부(300)에서 제공되는 게이트 클럭 신호(CPV)와 게이트 인에이블 신호(GOE)를 입력받아, 내부 클럭 신호(CPV")를 생성하여 쉬프트 레지스터부(220)에 동기신호로 제공한다.The internal clock generator 210 receives a gate clock signal CPV and a gate enable signal GOE provided from the timing controller 300, generates an internal clock signal CPV ″, and generates a shift register 220. Provided as a synchronization signal.

쉬프트 레지스터부(220)는 서로 종속적으로 연결된 k(k는 자연수)개의 쉬프트 레지스터(222)들로 이루어진다. 쉬프트 레지스터(222)들은 수직 개시신호(STV) 또는 전단에서 출력된 전단 캐리 신호(CARRY)를 입력받고, 동기신호로 내부 클럭 신호(CPV")를 입력받아 순차적으로 캐리 신호(CARRY)를 출력한다. 쉬프트 레지스터부(220)를 이루는 쉬프트 레지스터(222)들의 개수는 게이트 구동칩의 채널수와 동일하게 형성된다. 일 예로, 쉬프트 레지스터(222)들은 플립플롭으로 이루어져, 수직 개시신호(STV) 또는 전단 캐리 신호(CARRY)를 입력 신호로 제공받아, 내부 클럭 신호(CPV")가 하이 값으로 전환되는 시점에 입력 신호를 샘플링하여 캐리 신호(CARRY)로 출력한다. 출력된 캐리 신호(CARRY)는 다음단 쉬프트 레지스터에 입력 신호로 제공되고, 동시에 출력 제어부(230)로 출력된다.The shift register unit 220 includes k shift registers 222 that are dependently connected to each other (k is a natural number). The shift registers 222 receive the vertical start signal STV or the front carry signal CARRY output from the front end, receive the internal clock signal CPV ″ as a synchronization signal, and sequentially output the carry signal CARRY. The number of shift registers 222 constituting the shift register unit 220 is formed to be equal to the number of channels of the gate driving chip, For example, the shift registers 222 are formed of flip-flops, and thus the vertical start signal STV or the like. The front carry signal CARRY is provided as an input signal, and the input signal is sampled and output as the carry signal CARRY at the time when the internal clock signal CPV ″ is converted to a high value. The output carry signal CARRY is provided as an input signal to the next shift register and is simultaneously output to the output controller 230.

한편, 수직 개시신호(STV)는 첫 번째 쉬프트 레지스터(222)에 제공되며, 나머지 쉬프트 레지스터(222)들은 전단 쉬프트 레지스터(222)에서 출력되는 전단 캐리 신호를 입력받아 동작한다.Meanwhile, the vertical start signal STV is provided to the first shift register 222, and the other shift registers 222 operate by receiving a front carry signal output from the front shift register 222.

출력 제어부(230)는 쉬프트 레지스터부(220)로부터 순차적으로 쉬프트 되는 캐리 신호(CARRY)를 입력받아 게이트 인에이블 신호(GOE)의 제어에 따라 레벨 쉬프터부(240)로 출력한다. 일 예로, 출력 제어부(230)는 쉬프트 레지스터(222)들과 동 일한 k개의 논리곱 연산소자(232, 예컨대 AND 논리소자)들로 이루어져, 쉬프트 레지스터(222)들과 일대일 대응하여 캐리 신호(CARRY)를 입력받는다. 또한, 논리곱 연산소자(232)들에는 타이밍 제어부(300)에서 제공된 게이트 인에이블 신호(GOE)가 인버터(234)를 통해 반전 입력되며, 논리곱 연산소자(232)들은 캐리 신호(CARRY)와 반전된 게이트 인에이블 신호(GOE)를 논리곱 연산하여 출력한다. 즉, 게이트 인에이블 신호(GOE)가 로우 값인 구간에 대응하여 하이 값의 캐리 신호(CARRY)를 레벨 쉬프터부(240)로 출력하며, 게이트 인에이블 신호(GOE)에 의해 게이트 온 신호의 펄스폭이 조절된다.The output control unit 230 receives the carry signal CARRY sequentially shifted from the shift register unit 220 and outputs the carry signal CARRY to the level shifter unit 240 under the control of the gate enable signal GOE. For example, the output control unit 230 may include k logical product arithmetic elements 232 (eg, AND logic elements) that are the same as the shift registers 222, and carry a carry signal CARRY in one-to-one correspondence with the shift registers 222. ) Is inputted. In addition, the gate enable signal GOE provided from the timing controller 300 is inverted through the inverter 234, and the logical AND operation elements 232 are connected to the carry signal CARRY. The inverted gate enable signal GOE is ANDed and output. That is, the carry signal CARRY having a high value is output to the level shifter 240 in response to a section in which the gate enable signal GOE is low, and the pulse width of the gate on signal is generated by the gate enable signal GOE. This is regulated.

레벨 쉬프터부(240)는 출력 제어부(230)에서 제공된 캐리 신호(CARRY)를 레벨 쉬프팅하여 게이트 신호(GS)를 생성한다. 레벨 쉬프터부(242)는 논리곱 연산소자(232)들에 일대일 대응하는 k개의 레벨 쉬프터(242)들로 이루어지며, 대응하는 논리곱 연산소자(232)로부터 캐리 신호(CARRY)를 입력받아 레벨 쉬프팅하여 출력한다.The level shifter 240 generates the gate signal GS by level shifting the carry signal CARRY provided from the output controller 230. The level shifter unit 242 is composed of k level shifters 242 that correspond one-to-one to the AND operation elements 232, and receives a carry signal CARRY from the corresponding AND operation element 232. Shifted output

출력 버퍼부(250)는 레벨 쉬프터부(240)로부터 승압된 캐리 신호를 입력받아 완충하여 게이트 배선들(GL1 ~ GLn)에 출력한다. 출력 버퍼부(250)는 레벨 쉬프터(242)들에 일대일 대응하는 k개의 출력 버퍼(252)들로 이루어지며, 대응하는 레벨 쉬프터(242)로부터 승압된 캐리 신호(CARRY)를 입력받아 완충하여 대응하는 게이트 배선(GL)에 게이트 신호(GS)로 출력한다.The output buffer unit 250 receives the carry signal boosted from the level shifter unit 240 and buffers the carry signal, and outputs the buffered signal to the gate lines GL1 to GLn. The output buffer unit 250 includes k output buffers 252 one-to-one corresponding to the level shifters 242. The gate signal GS is output to the gate line GL.

도 3은 도 2에 도시된 내부 클럭 생성부를 설명하기 위한 회로 구성도이다.3 is a circuit diagram illustrating an internal clock generator illustrated in FIG. 2.

도 3을 참조하면, 본 발명의 실시예에 따른 내부 클럭 생성부(210)는 연산 부(212) 및 필터부(214)로 이루어진다.Referring to FIG. 3, an internal clock generator 210 according to an exemplary embodiment of the present invention includes a calculator 212 and a filter 214.

연산부(212)는 논리합 연산소자(예컨대 OR 논리소자)로 이루어지며, 타이밍 제어부(300)에서 제공되는 게이트 클럭 신호(CPV)와 게이트 인에이블 신호(GOE)를 입력받아 논리합 연산하여 출력한다.The calculation unit 212 includes a logical sum operation element (eg, an OR logic element). The operation unit 212 receives a gate clock signal CPV and a gate enable signal GOE provided from the timing controller 300, and outputs the result of the logical sum operation.

필터부(214)는 연산부로부터 연산값(CPV')을 입력받아 필터링하여 노이즈를 제거한다. 필터부(214)는 저항(R)과 커패시터(C)에 의한 적분회로로 정의된다. 즉, 필터부(214)는 입력단과 출력단 사이에 직렬로 연결된 저항(R) 및 저항(R)과 병렬로 연결된 커패시터(C)로 구성되는 적분회로로 정의된다. 이러한 필터부(214)에 의해 필터링하여 생성된 내부 클럭 신호(CPV")은 적분회로의 특성상 신호 지연이 발생된다.The filter unit 214 receives the operation value CPV 'from the calculator and filters the filter to remove noise. The filter unit 214 is defined as an integrated circuit by the resistor R and the capacitor C. That is, the filter unit 214 is defined as an integrating circuit consisting of a resistor (R) connected in series between the input terminal and the output terminal and a capacitor (C) connected in parallel with the resistor (R). The internal clock signal CPV ″ generated by the filtering unit 214 generates a signal delay due to the nature of the integrating circuit.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 게이트 구동부의 동작을 설명한다.Hereinafter, an operation of a gate driver according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings.

도 4 및 도 5는 본 발명의 실시예에 따른 게이트 구동부의 동작을 설명하기 위한 신호 파형도이다.4 and 5 are signal waveform diagrams for describing an operation of a gate driver according to an exemplary embodiment of the present invention.

여기서, 도 4는 게이트 클럭 신호(CPV)에 노이즈가 발생된 경우의 신호 파형도이다.4 is a signal waveform diagram when noise is generated in the gate clock signal CPV.

도 4를 참조하면, 먼저 내부 클럭 생성부(210)는 타이밍 제어부(300)로부터 게이트 클럭 신호(CPV)와 게이트 인에이블 신호(GOE)를 입력받아 논리합(OR) 연산하고, 연산값(CPV')을 필터링하여 내부 클럭 신호(CPV")를 생성한다. 이러한 게이트 클럭 신호(CPV)와 게이트 인에이블 신호(GOE)의 논리합(OR) 연산 과정으로 게이 트 클럭 신호(CPV)에 나타나던 노이즈 성분이 제거되며, 연산값(CPV')를 적분회로를 통해 필터하는 단계에서 적분 회로의 특성에 의해 신호 지연이 발생한다.Referring to FIG. 4, first, the internal clock generator 210 receives a gate clock signal CPV and a gate enable signal GOE from the timing controller 300 to perform a logical OR operation, and calculates an operation value CPV ′. ) To generate an internal clock signal CPV. The noise component that appears in the gate clock signal CPV is generated by an OR operation of the gate clock signal CPV and the gate enable signal GOE. In the step of filtering the operation value CPV 'through the integrating circuit, a signal delay occurs due to the characteristics of the integrating circuit.

내부 클럭 생성부(210)에서 생성된 내부 클럭 신호(CPV")를 이용하여 쉬프트 레지스터부(220)는 순차적으로 쉬프트 되는 캐리 신호(CARRY)를 생성하고, 출력 제어부(230)는 게이트 인에이블 신호(GOE)에 응답하여 캐리 신호(CARRY)의 출력을 제어하여 레벨 쉬프터부(240)에 출력한다. 즉, 게이트 인에이블 신호(GOE)가 로우 값인 구간에만 캐리 신호(CARRY)의 하이 값을 출력하게 된다.The shift register 220 generates a carry signal CARRY that is sequentially shifted by using the internal clock signal CPV ″ generated by the internal clock generator 210, and the output controller 230 generates a gate enable signal. In response to GOE, the output of the carry signal CARRY is controlled and output to the level shifter 240. That is, the high value of the carry signal CARRY is output only in a section in which the gate enable signal GOE is low. Done.

이 후, 레벨 쉬프터부(240)는 출력 제어부(230)에서 제공된 캐리 신호(CARRY)를 레벨 쉬프팅(예컨대 승압) 하고, 출력 버퍼부(250)에서 완충하여 최종적으로 게이트 신호(GS)로 출력한다.Thereafter, the level shifter 240 level-shifts (eg, boosts) the carry signal CARRY provided from the output controller 230, buffers the output signal 250 in the output buffer unit 250, and finally outputs the gate signal GS. .

이와 같이, 게이트 클럭 신호(CPV)에 발생된 노이즈는 내부 클럭 생성부(210)에서 생성된 내부 클럭 신호(CPV")에선 제거되고, 이러한 내부 클럭 신호(CPV")를 사용하여 게이트 신호(GS)를 생성하므로 노이즈에 의한 구동불량을 방지할 수 있다.As such, noise generated in the gate clock signal CPV is removed from the internal clock signal CPV ″ generated by the internal clock generator 210, and the gate signal GS is generated using the internal clock signal CPV ″. ) Can prevent driving failure due to noise.

도 5는 게이트 인에이블 신호(GOE)에 노이즈가 발생된 경우의 신호 파형도이다. 기본적인 동작은 앞서 설명한 게이트 클럭 신호(CPV)에 노이즈가 발생된 경우와 같으므로 간략하게 설명하기로 한다.5 is a signal waveform diagram when noise is generated in the gate enable signal GOE. Since the basic operation is the same as the noise generated in the gate clock signal CPV described above, it will be briefly described.

게이트 인에이블 신호(GOE)에 발생된 노이즈 성분은 게이트 클럭 신호(CPV)와 게이트 인에이블 신호(GOE)의 논리합 연산값(CPV')을 적분회로를 통한 필터링 단계에서 제거되며, 내부 클럭 신호(CPV")는 노이즈 성분을 포함하지 않는다. 이렇 게 생성된 내부 클럭 신호(CPV")를 이용하여 쉬프트 레비스터부(220)는 순차적으로 쉬프트 되는 캐리 신호(CARRY)를 생성하고, 출력 제어부(230)는 게이트 인에이블 신호(GOE)에 응답하여 캐리 신호(CARRY)의 출력을 제어하여 레벨 쉬프터부(240)에 출력한다. 레벨 쉬프터부(240)는 출력 제어부(230)에서 제공된 캐리 신호(CARRY)를 레벨 쉬프팅하고, 출력 버퍼부(250)에서 완충하여 최종적으로 게이트 신호(GS)를 출력한다. The noise component generated in the gate enable signal GOE is removed in the filtering operation through the integrating circuit from the logic sum operation value CPV 'of the gate clock signal CPV and the gate enable signal GOE, and the internal clock signal ( CPV ") does not include a noise component. Using the generated internal clock signal CPV", the shift register unit 220 generates a carry signal CARRY sequentially shifted and output controller 230. ) Controls the output of the carry signal CARRY in response to the gate enable signal GOE and outputs it to the level shifter 240. The level shifter 240 level shifts the carry signal CARRY provided by the output controller 230, buffers the output signal 250 in the output buffer 250, and finally outputs the gate signal GS.

한편, 게이트 인에이블 신호(GOE)에 발생된 노이즈 성분에 의해 출력 버퍼부(250)를 통한 신호 완충 이전에 게이트 신호(GS)에 나타나는 피크성 노이즈는 출력 버퍼부(250)의 용량에 의해 제거가 가능하다. 따라서, 최종적으로 출력되는 게이트 신호(GS)에는 노이즈에 의한 불량이 제겅되므로, 게이트 인에이블 신호(GOE)에 발생되는 노이즈에 의한 구동 불량을 개선할 수 있다.Meanwhile, the peak noise appearing in the gate signal GS before the signal buffering through the output buffer unit 250 by the noise component generated in the gate enable signal GOE is removed by the capacity of the output buffer unit 250. Is possible. Therefore, since a defect caused by noise is applied to the gate signal GS that is finally output, driving failure caused by noise generated in the gate enable signal GOE can be improved.

이상에서 설명한 바와 같이, 본 발명에 따르면 게이트 클럭 신호와 게이트 인에이블 신호를 논리합 연산 및 필터링하여 내부 클럭 신호를 생성하여 구동함으로써, 게이트 제어신호의 노이즈에 의한 구동 불량을 개선할 수 있다.As described above, according to the present invention, the gate clock signal and the gate enable signal are ORed and filtered to generate and drive an internal clock signal, thereby improving driving failure due to noise of the gate control signal.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the embodiments, those skilled in the art can be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand.

Claims (7)

게이트 클럭 신호 및 게이트 인에이블 신호를 입력받아 논리합 연산 및 필터링하여 내부 클럭 신호를 생성하는 내부 클럭 생성부;An internal clock generation unit receiving the gate clock signal and the gate enable signal and performing an OR operation and filtering to generate an internal clock signal; 상기 내부 클럭 신호에 응답하여 입력받은 캐리 신호를 순차적으로 쉬프트 시켜 출력하는 쉬프트 레지스터부;A shift register unit which sequentially shifts and outputs a carry signal received in response to the internal clock signal; 상기 쉬프트 레지스터부로부터 순차적으로 쉬프트 되는 캐리 신호를 입력받아, 상기 게이트 인에이블 신호의 제어에 따라 출력하는 출력 제어부;An output controller which receives a carry signal sequentially shifted from the shift register unit and outputs the carry signal under the control of the gate enable signal; 상기 출력 제어부에서 출력되는 캐리 신호를 승압하는 레벨 쉬프터부; 및A level shifter for boosting a carry signal output from the output controller; And 상기 승압된 캐리 신호를 완충하여 게이트 신호로 출력하는 출력 버퍼부를 포함하는 게이트 구동장치.And an output buffer unit configured to buffer the boosted carry signal and output the buffered signal as a gate signal. 제1항에 있어서, 상기 내부 클럭 생성부는The method of claim 1, wherein the internal clock generator 상기 게이트 클럭 신호 및 게이트 인에이블 신호를 논리합 연산하는 연산부; 및An operation unit configured to OR the gate clock signal and the gate enable signal; And 상기 연산부의 연산값을 필터링하여 노이즈를 제거하고 시간 지연시키는 필터부를 포함하는 것을 특징으로 하는 게이트 구동장치.And a filter unit filtering the operation value of the operation unit to remove noise and delay time. 제2항에 있어서, 상기 필터링부는 저항 및 커패시터에 의해 정의되는 적분회로인 것을 특징으로 하는 게이트 구동장치.The gate driving apparatus of claim 2, wherein the filtering unit is an integrated circuit defined by a resistor and a capacitor. 제3항에 있어서, 상기 캐리 신호는 수직 개시신호 또는 전단 캐리 신호인 것을 특징으로 하는 게이트 구동장치.4. The gate driving apparatus of claim 3, wherein the carry signal is a vertical start signal or a front carry signal. 게이트 배선들 및 데이터 배선들에 의해 복수의 화소부가 형성되어 영상을 표시하는 표시 패널;A display panel in which a plurality of pixel portions are formed by gate lines and data lines to display an image; 상기 데이터 배선들에 데이터 전압을 출력하는 데이터 구동부; 및A data driver outputting a data voltage to the data lines; And 상기 게이트 배선들에 게이트 신호를 출력하는 게이트 구동부를 포함하며,A gate driver configured to output a gate signal to the gate lines; 상기 게이트 구동부는The gate driver 게이트 클럭 신호 및 게이트 인에이블 신호를 입력받아 논리합 연산 및 필터링하여 내부 클럭 신호를 생성하는 내부 클럭 생성부;An internal clock generation unit receiving the gate clock signal and the gate enable signal and performing an OR operation and filtering to generate an internal clock signal; 상기 내부 클럭 신호에 응답하여 입력받은 캐리 신호를 순차적으로 쉬프트 시켜 출력하는 쉬프트 레지스터부;A shift register unit which sequentially shifts and outputs a carry signal received in response to the internal clock signal; 상기 쉬프트 레지스터부로부터 순차적으로 쉬프트 되는 캐리 신호를 입력받아, 상기 게이트 인에이블 신호의 제어에 따라 출력하는 출력 제어부;An output controller which receives a carry signal sequentially shifted from the shift register unit and outputs the carry signal under the control of the gate enable signal; 상기 출력 제어부에서 출력되는 캐리 신호를 승압하는 레벨 쉬프터부; 및A level shifter for boosting a carry signal output from the output controller; And 상기 승압된 캐리 신호를 완충하여 게이트 신호로 출력하는 출력 버퍼부를 포함하는 것을 특징으로 하는 표시 장치.And an output buffer unit configured to buffer the boosted carry signal and output the buffered signal as a gate signal. 제5항에 있어서, 상기 내부 클럭 생성부는The method of claim 5, wherein the internal clock generator 상기 게이트 클럭 신호 및 게이트 인에이블 신호를 논리합 연산하는 연산부; 및An operation unit configured to OR the gate clock signal and the gate enable signal; And 상기 연산부의 연산값을 필터링하여 노이즈를 제거하고 시간 지연시키는 필터부를 포함하는 것을 특징으로 하는 표시 장치.And a filter unit which filters the operation value of the operation unit to remove noise and time delay. 제6항에 있어서, 상기 필터부는 저항과 커패시터로 이루어진 적분회로인 것을 특징으로 하는 표시 장치.The display device of claim 6, wherein the filter part is an integrating circuit comprising a resistor and a capacitor.
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