KR20080029652A - 컬럼 어드레스 인에이블 신호 생성회로 - Google Patents

컬럼 어드레스 인에이블 신호 생성회로 Download PDF

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KR20080029652A
KR20080029652A KR1020060096519A KR20060096519A KR20080029652A KR 20080029652 A KR20080029652 A KR 20080029652A KR 1020060096519 A KR1020060096519 A KR 1020060096519A KR 20060096519 A KR20060096519 A KR 20060096519A KR 20080029652 A KR20080029652 A KR 20080029652A
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Abstract

본 발명은 반도체 메모리 소자의 테스트 동작시 융통성(flexibility)을 갖는 컬럼 어드레스 인에이블 신호(YAE)의 생성회로에 관한 것으로서, 리드 동작이 선택되면, 상기 리드 동작에 따른 테스트 모드에서 컬럼 어드레스 인에이블 신호의 생성시간을 변동하는 리드 동작수단과, 라이트 동작이 선택되면, 상기 라이트 동작에 따른 테스트 모드에서 상기 컬럼 어드레스 인에이블 신호의 생성시간을 변동하는 라이트 동작수단, 및 상기 리드 동작수단의 출력신호 및 상기 라이트 동작수단의 출력신호에 응답하여 상기 컬럼 어드레스 인에이블 신호를 드라이빙하는 컬럼 어드레스 인에이블 신호 드라이빙 수단을 포함한다.
컬럼 어드레스 인에이블 신호(YAE), 테스트 모드

Description

컬럼 어드레스 인에이블 신호 생성회로{COLUMN ADDRESS ENABLE SIGNAL GENERATION CIRCUIT}
도 1은 종래의 기술에 따른 컬럼 어드레스 인에이블 신호(YAE) 생성회로를 상세히 도시한 회로도.
도 2는 도 1에 도시된 종래의 기술에 따른 컬럼 어드레스 인에이블 신호(YAE) 생성회로의 테스트 모드 동작시 컬럼 어드레스 인에이블 신호(YAE)의 생성 타이밍을 도시한 타이밍 다이어그램.
도 3은 본 발명의 실시예에 따른 컬럼 어드레스 인에이블 신호(YAE) 생성회로를 상세히 도시한 회로도.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 컬럼 어드레스 인에이블 신호(YAE) 생성회로의 테스트 모드 동작시 컬럼 어드레스 인에이블 신호(YAE)의 생성 타이밍을 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명.
100 : 컬럼 어드레스 인에이블 신호(YAE) 생성회로.
120 : 리드 동작부.
140 : 라이트 동작부.
160 : 컬럼 어드레스 인에이블 신호(YAE) 드라이빙부.
122 : 리드 동작 선택부.
124 : 리드 생성시간 감소부.
126 : 리드 생성시간 증가부.
142 : 라이트 생성시간 감소부.
144 : 라이트 생성시간 증가부.
본 발명은 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호(YAE)의 생성회로에 관한 것으로, 특히 반도체 메모리 소자의 테스트 동작시 융통성(flexibility)을 갖는 컬럼 어드레스 인에이블 신호(YAE)의 생성회로에 관한 것이다.
DRAM은 데이터 버스(DATA BUS)와 비트 라인(Bit Line) 사이를 개폐하기 위한 스위치(switch)구조를 가지고 있으며, 통상적으로 데이터 버스(DATA BUS) 쌍과 비트 라인(Bit Line) 쌍 사이에 각각 연결된 스위칭 MOS트랜지스터가 그 역할을 수행하고 있다.
이 스위칭 MOS트랜지스터의 게이트(gate)에 접속되어 데이터 버스(DATA BUS) 쌍과 비트 라인(Bit Line) 쌍의 연결을 제어하는 제어 신호로서 사용되는 것이 바로 컬럼 어드레스 인에이블 신호(Column Address Enable signal : YAE)이다.
즉, 컬럼 인에이블 신호(YAE)는 라이트(Write) 동작시 데이터 버스(DATA BUS)에 실린 데이터를 비트 라인(Bit Line)으로 전달하거나, 리드(Read) 동작시 비트 라인(Bit Line)에 실린 데이터를 데이터 버스(DATA BUS)로 전달하는 역할을 하게 된다.
도 1은 종래의 기술에 따른 컬럼 어드레스 인에이블 신호(YAE) 생성회로를 상세히 도시한 회로도이다.
도 1을 참조하면, 종래의 기술에 따른 컬럼 어드레스 인에이블 신호(YAE) 생성회로(10)는 다음과 같은 구성요소를 갖는다.
먼저, 동작 선택부(11)는, 반도체 메모리 소자가 리드(Read) 동작에 따른 컬럼 어드레스 인에이블 신호(YAE)를 생성하거나 또는 라이트(Write) 동작에 따른 컬럼 어드레스 인에이블 신호(YAE)를 생성하는 것을 선택한다.
그 이유는, 반도체 메모리 소자의 셀(Cell)에 리드(Read) 동작을 할 때와 라이트(Write) 동작을 할 때 컬럼 어드레스 인에이블 신호(YAE)가 생성되는 시간이 다르기 때문이다.
즉, 반도체 메모리 소자의 리드(Read) 동작시 제1지연부(DELAY1)를 통과함으로써 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 일정시간 지연시킨다.
또한, 반도체 메모리 소자의 라이트(Write) 동작시 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 변화시키지 않는다.
그리고, 컬럼 어드레스 인에이블 신호(YAE) 생성시간 감소부(12)는, 제1테스트 모드(TM<1>)를 사용하여 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 감소시키는 부분이다.
그 이유는, 제1테스트 모드(TM<1>)가 디스에이블(Enable)되면 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 일정시간 지연시키고, 제1테스트 모드(TM<1>)가 인에이블(Enable)되면 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 변동하지 않음으로써, 제1테스트 모드(TM<1>)에 진입(Entry)한 상태가 탈출(Exit)한 상태보다 어드레스 인에이블 신호(YAE)의 생성시간을 감소시키기 때문이다.
즉, 제1테스트 모드(TM<1>)가 인에이블(Enable)되어 제1테스트 모드(TM<1>)에 진입(Entry)하게 되면, 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 변동시키지 않는다.
또한, 제1테스트 모드(TM<1>)가 디스에이블(Disable)되어 제1테스트 모드(TM<1>)에서 탈출(Exit)하게 되면, 제2지연부(DELAY2)를 통과함으로써 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 일정시간 지연시킨다.
그리고, 컬럼 어드레스 인에이블 신호(YAE) 생성시간 증가부(13)는, 제2테스트 모드(TM<2>)를 사용하여 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 증가시키는 부분이다.
그 이유는, 제2테스트 모드(TM<2>)가 디스에이블(Enable)되면 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 변동하지 않고, 제2테스트 모드(TM<2>)가 인에이블(Enable)되면 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 일정시간 지연시 킴으로써, 제2테스트 모드(TM<2>)에 진입(Entry)한 상태가 탈출(Exit)한 상태보다 어드레스 인에이블 신호(YAE)의 생성시간을 증가시키기 때문이다.
즉, 제2테스트 모드(TM<2>)가 인에이블(Enable)되어 제2테스트 모드(TM<2>)에 진입(Entry)하게 되면, 제3지연부(DELAY3)를 통과함으로써 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 일정시간 증가시킨다.
또한, 제2테스트 모드(TM<2>)가 디스에이블(Disable)되어 제2테스트 모드(TM<2>)에서 탈출(Exit)하게 되면, 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 변동하지 않는다.
그리고, 컬럼 어드레스 인에이블 신호(YAE) 드라이빙부(14)는, 컬럼 어드레스 인에이블 신호(YAE)를 드라이빙하여 출력하는 부분이다.
도 2는 도 1에 도시된 종래의 기술에 따른 컬럼 어드레스 인에이블 신호(YAE) 생성회로의 테스트 모드 동작시 컬럼 어드레스 인에이블 신호(YAE)의 생성 타이밍을 도시한 타이밍 다이어그램이다.
도 2를 참조하면, 도 1에 도시된 종래의 기술에 따른 컬럼 어드레스 인에이블 신호(YAE) 생성회로(10)의 테스트 모드(TM<1>, TM<2>) 동작시 컬럼 어드레스 인에이블 신호(YAE)의 생성 타이밍을 알 수 있다.
먼저, 제1테스트 모드(TM<1>)가 인에이블(Enable)되면, 반도체 메모리 소자의 리드(Read) 동작 및 라이트(Write) 동작에서 컬럼 어드레스 인에이블 신호(YAE)의 생성시간이 감소되는 것을 알 수 있다.
또한, 제2테스트 모드(TM<2>)가 인에이블(Enable)되면, 반도체 메모리 소자 의 리드(Read) 동작 및 라이트(Write) 동작에서 컬럼 어드레스 인에이블 신호(YAE)의 생성시간이 증가되는 것을 알 수 있다.
그런데, 전술한 바와 같이 제1테스트 모드(TM<1>)에 진입(Entry)하게 되면, 반도체 메모리 소자의 라이트(Write) 동작시 컬럼 어드레스 인에이블 신호(YAE)의 생성시간이 감소하여 tWR(Write Recovery Time)의 시간특성이 좋아진다.
또한, 제1테스트 모드(TM<1>)에 진입(Entry)하게 되면, 반도체 메모리 소자의 리드(Read) 동작시 컬럼 어드레스 인에이블 신호(YAE)의 생성시간이 감소하여 tAA(Access time from column address)의 시간특성이 좋아진다.
하지만, 제1테스트 모드(TM<1>)에 진입(Entry)하게 되면, 반도체 메모리 소자의 라이트(Write) 동작 및 리드(Read) 동작에서 컬럼 어드레스 인에이블 신호(YAE)의 생성시간에 관여하는 tRCD(RAS to CAS Delay)의 시간특성은 나빠진다.
그리고, 전술한 바와 같이 제2테스트 모드(TM<2>)에 진입(Entry)하게 되면, 반도체 메모리 소자의 리드(Read) 동작시 컬럼 어드레스 인에이블 신호(YAE)의 생성시간이 증가하여 tAA(Access time from column address)의 시간특성이 나빠진다.
또한, 제2테스트 모드(TM<2>)에 진입(Entry)하게 되면, 반도체 메모리 소자의 라이트(Write) 동작시 컬럼 어드레스 인에이블 신호(YAE)의 생성시간이 증가하여 tWR(Write Recovery Time)의 시간특성이 나빠진다.
하지만, 제2테스트 모드(TM<2>)에 진입(Entry)하게 되면, 반도체 메모리 소자의 라이트(Write) 동작 및 리드(Read) 동작에서 컬럼 어드레스 인에이블 신호(YAE)의 생성시간에 관여하는 tRCD(RAS to CAS Delay)의 시간특성은 좋아진다.
그런데, 종래기술에 따른 컬럼 어드레스 인에이블 신호(YAE)의 생성회로는, 제1테스트 모드(TM<1>)에서 반도체 메모리 소자의 리드(Read) 동작 또는 라이트(Write) 동작에 상관없이 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 감소시키는 시간특성을 갖는다.
마찬가지로, 종래기술에 따른 컬럼 어드레스 인에이블 신호(YAE)의 생성회로는, 제2테스트 모드(TM<2>)에서 반도체 메모리 소자의 리드(Read) 동작 또는 라이트(Write) 동작에 상관없이 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 증가시키는 시간특성을 갖는다.
전술한 종래기술에 따른 컬럼 어드레스 인에이블 신호(YAE) 생성회로의 시간특성 때문에 다음과 같은 문제점이 발생한다.
반도체 메모리 소자의 라이트(Write) 동작시 tWR(Write Recovery Time)의 시간특성이 나빠져도 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 늦춰야 하는 경우가 있을 수 있다.
그래서, 제1테스트 모드(TM<1>)를 인에이블(Enable) 시키면, 의도했던 대로 반도체 메모리 소자의 라이트(Write) 동작시 tWR(Write Recovery Time)의 시간특성이 나빠지는 것은 상관없지만, 의도하지 않았던 반도체 소자의 리드(Read) 동작에 따른 tAA(Access time from column address)의 시간특성도 나빠지는 문제점이 발생한다.
마찬가지로, 테스트 모드(TM<1>, TM<2>)를 통해 반도체 메모리 소자의 리드(Read) 동작에 따른 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 변동하여야 하는 경우에도, 라이트(Write) 동작에 따른 컬럼 어드레스 인에이블 신호(YAE)의 생성시간이 동시에 변동되는 구조적인 문제점이 발생한다.
즉, 종래의 기술에 따른 컬럼 어드레스 인에이블 신호(YAE) 생성회로는 테스트 모드(TM<1>, TM<2>)를 사용하는데 있어서 융통성(Flexibility)가 떨어지는 문제점을 갖는다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 메모리 소자의 테스트 동작을 사용하는데 있어서 융통성(flexibility)을 갖는 컬럼 어드레스 인에이블 신호(YAE)의 생성회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 동작선택신호에 응답하여 선택된 리드 동작시, 상기 리드 동작에 따른 복수 개의 테스트 모드에서 컬럼 어드레스 인에이블 신호의 생성시간을 변동하는 리드 동작수단; 동작선택신호에 응답하여 선택된 라이트 동작시, 상기 라이트 동작에 따른 복수 개의 테스트 모드에서 상기 컬럼 어드레스 인에이블 신호의 생성시간을 변동하는 라이트 동작수단; 및 상기 리드 동작수단의 출력신호 및 상기 라이트 동작수단의 출력신호에 응답하여 상기 컬럼 어드레스 인에이블 신호를 드라이빙하는 컬럼 어드레스 인 에이블 신호 드라이빙 수단을 포함하는 반도체 메모리 장치를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따른 컬럼 어드레스 인에이블 신호(YAE) 생성회로를 상세히 도시한 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 컬럼 어드레스 인에이블 신호(YAE) 생성회로(100)는 다음과 같은 구조를 갖는다.
먼저, 리드 동작부(120)는, 반도체 메모리 소자의 리드(READ) 동작이 선택되면, 선택된 리드(READ) 동작에 따른 테스트 모드(TM<1>, TM<2>)에서 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 변동한다.
여기서, 리드 동작부(120)는, 동작선택신호(WTL_RDH)에 응답하여 리드(READ) 동작을 선택하고, 리드 명령(RD)을 입력받아 클럭 신호(CLK)에 동기시켜 리드 동작 신호(RD_ACT)로서 출력하는 리드 동작 선택부(122)와, 리드 테스트 모드(TM<1>)에서 리드 동작 신호(RD_ACT)에 응답하여 컬럼 어드레스 인에이블 신호(YAE)를 더 빠르게 생성하도록 제어하는 리드 생성시간 감소부(124), 및 리드 테스트 모드(TM<2>)에서 리드 생성시간 감소부(122)의 출력신호에 응답하여 컬럼 어드레스 인에이블 신호(YAE)를 더 느리게 생성하도록 제어하는 리드 생성시간 증가부(126) 를 포함한다.
또한, 전술한 리드 동작부(120)에서 리드 생성시간 감소부(124)와 리드 생성시간 증가부(126)의 위치가 바뀌어도 리드 동작부(120)의 전체적인 동작에는 영향을 미치지 않는다.
즉, 리드 동작 신호(RD_ACT)를 리드 생성시간 증가부(126)에서 입력받아 리드(Read) 동작에 따른 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 증가시키는 것을 제어하고, 리드 생성시간 증가부(126)의 출력신호를 리스 생성시간 감소부(124)에서 입력받아 리드(Read) 동작에 따른 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 감소시키는 것을 제어하여도 리드 동작부(120)의 전체적인 동작에는 영향을 미치지 않는다.
그리고, 도 3에 도시된 바와 다르게 리드 동작부(120)를 다음과 같이 두 개로 나누어 구성할 수도 있다.
첫째, 동작선택신호(WTL_RDH)에 응답하여 리드(READ) 동작을 선택하고, 리드 명령(RD)을 입력받아 클럭 신호(CLK)에 동기시켜 리드 동작 신호(RD_ACT)로서 출력하는 리드 동작 선택부(122), 및 리드 테스트 모드(TM<1>)에서 리드 동작 신호(RD_ACT)에 응답하여 컬럼 어드레스 인에이블 신호(YAE)를 더 빠르게 생성하도록 제어하는 리드 생성시간 감소부(124)를 포함하는 제1리드 동작부.
둘째, 동작선택신호(WTL_RDH)에 응답하여 리드(READ) 동작을 선택하고, 리드 명령(RD)을 입력받아 클럭 신호(CLK)에 동기시켜 리드 동작 신호(RD_ACT)로서 출력하는 리드 동작 선택부(122), 및 리드 테스트 모드(TM<2>)에서 리드 동작 신 호(RD_ACT)의 출력신호에 응답하여 컬럼 어드레스 인에이블 신호(YAE)를 더 느리게 생성하도록 제어하는 리드 생성시간 증가부(126)를 포함하는 제2리드 동작부.
위와 같이, 도 3에 도시된 리드 동작부(120)를 두 개로 나누어 구성하여도 리드 동작부(120)의 전체적인 동작에는 영향을 미치지 않는다.
그리고, 리드 동작부(120)의 구성요소 중 리드 동작 선택부(122)는, 리드 명령(RD)을 일 입력으로 입력받고, 클럭 신호(CLK)를 이 입력으로 입력받으며, 동작선택신호(WTL_RDH)를 삼 입력으로 입력받아 출력하는 낸드게이트(NAND1)와, 낸드게이트(NAND1)의 출력신호를 일정시간 지연하여 출력하는 지연부(DELAY1), 및 지연부(DELAY1)의 출력신호를 입력받아 리드 동작 신호(RD_ACT)로서 출력하는 인버터(INV1)를 구비한다.
또한, 리드 동작부(120)의 구성요소 중 리드 생성시간 감소부(124)는, 리드 테스트 모드 신호(TM<1>)의 위상을 반전한 신호를 일 입력으로 입력받고, 리드 동작 신호(RD_ACT)를 이 입력으로 입력받아 출력하는 제1낸드게이트(NAND2)와, 리드 테스트 모드 신호(TM<1>)를 일 입력으로 입력받고, 리드 동작 신호(RD_ACT)를 이 입력으로 입력받아 출력하는 제2낸드게이트(NAND3)과, 제1낸드게이트(NAND2)의 출력신호를 일정시간 지연하여 출력하는 지연부(DELAY2), 및 지연부(DELAY2)의 출력신호를 일 입력으로 입력받고, 제2낸드게이트(NAND3)의 출력신호를 이 입력으로 입력받아 출력하는 제3낸드게이트(NAND4)를 구비한다.
또한, 리드 생성시간 감소부(124)의 동작은 다음과 같다.
리드 동작이 활성화되면, 리드 동작 신호(RD_ACT)가 로직'하이'의 논리레벨 을 갖는다.
리드 테스트 모드 신호(TM<1>)가 인에이블(Enable)되어 로직'하이'(High)가되면, 제1낸드게이트(NAND2)의 출력신호는 로직'하이'(High)의 논리레벨을 갖고, 제2낸드게이트(NAND3)의 출력신호는 로직'로우'(Low)의 논리레벨을 갖는다.
이때, 제3낸드게이트(NAND4)는 제2낸드게이트(NAND3)의 출력신호를 입력받아 제1낸드게이트(NAND2)의 출력신호가 지연부(DELAY2)를 거쳐 입력되는 것을 기다리지 않고 바로 로직'하이'(High)의 신호를 출력한다.
리드 테스트 모드 신호(TM<1>)가 디스에이블(Disable)되어 로직'로우'(Low)가되면, 제1낸드게이트(NAND2)의 출력신호는 로직'로우'(Low)의 논리레벨을 갖고, 제2낸드게이트(NAND3)의 출력신호는 로직'하이'(High)의 논리레벨을 갖는다.
이때, 제3낸드게이트(NAND4)는 제2낸드게이트(NAND3)의 출력신호를 입력받아 제1낸드게이트(NAND2)의 출력신호가 지연부(DELAY2)를 거쳐 입력되는 것을 기다린 후에 로직'하이'(High)의 신호를 출력한다.
즉, 리드 생성시간 감소부(124)는, 리드 테스트 모드(TM<1>) 진입(Entry)시 리드 동작 선택부(122)의 출력신호를 그대로 출력하고, 리드 테스트 모드(TM<2>) 탈출시 리드 동작 선택부(122)의 출력신호를 일정시간 지연시켜 출력한다.
또한, 리드 동작부(120)의 구성요소 중 리드 생성시간 증가부(126)는, 리드 테스트 모드 신호(TM<2>)의 위상을 반전한 신호를 일 입력으로 입력받고, 리드 동작 신호(RD_ACT)를 이 입력으로 입력받아 출력하는 제1낸드게이트(NAND5)와, 리드 테스트 모드 신호(TM<2>)를 일 입력으로 입력받고, 리드 동작 신호(RD_ACT)를 이 입력으로 입력받아 출력하는 제2낸드게이트(NAND6)와, 제2낸드게이트(NAND6)의 출력신호를 일정시간 지연하여 출력하는 지연부(DELAY3), 및 제1낸드게이트(NAND5)의 출력신호를 일 입력으로 입력받고, 지연부(DELAY3)의 출력신호를 이 입력으로 입력받아 출력하는 제3낸드게이트(NAND7)를 구비한다.
또한, 리드 생성시간 증가부(126)의 동작은 다음과 같다.
리드 동작이 활성화되면, 리드 동작 신호(RD_ACT)가 로직'하이'의 논리레벨을 갖는다.
리드 테스트 모드 신호(TM<2>)가 인에이블(Enable)되어 로직'하이'(High)가되면, 제1낸드게이트(NAND5)의 출력신호는 로직'하이'(High)의 논리레벨을 갖고, 제2낸드게이트(NAND6)의 출력신호는 로직'로우'(Low)의 논리레벨을 갖는다.
이때, 제3낸드게이트(NAND7)는 제1낸드게이트(NAND5)의 출력신호를 입력받아 제2낸드게이트(NAND6)의 출력신호가 지연부(DELAY3)를 거쳐 입력되는 것을 기다린 후에 로직'하이'(High)의 신호를 출력한다.
리드 테스트 모드 신호(TM<2>)가 디스에이블(Disable)되어 로직'로우'(Low)가되면, 제1낸드게이트(NAND5)의 출력신호는 로직'로우'(Low)의 논리레벨을 갖고, 제2낸드게이트(NAND6)의 출력신호는 로직'하이'(High)의 논리레벨을 갖는다.
이때, 제3낸드게이트(NAND7)는 제1낸드게이트(NAND5)의 출력신호를 입력받아 제2낸드게이트(NAND6)의 출력신호가 지연부(DELAY2)를 거쳐 입력되는 것을 기다리지 않고 바로 로직'하이'(High)의 신호를 출력한다.
즉, 리드 생성시간 증가부(126)는, 리드 테스트 모드(TM<2>) 진입(Entry)시 리드 생성시간 감소부(124)의 출력신호를 일정시간 지연하여 출력하고, 리드 테스트 모드(TM<2>) 탈출(Exit)시 리드 생성시간 감소부(124)의 출력신호를 그대로 출력한다.
그리고, 라이트 동작부(140)는, 반도체 메모리 소자의 라이트(WRITE) 동작이 선택되는 경우, 선택된 라이트(WRITE) 동작에 따른 테스트 모드(TM<3>,TM<4>)에서 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 변동한다.
여기서, 라이트 동작부(140)는, 동작선택신호(WTL_RDH)에 응답하여 라이트(Write) 동작을 선택하고, 라이트 명령(WT)을 입력받아 클럭 신호(CLK)에 동기시켜 라이트 동작 신호(WD_ACT)로서 출력하는 라이트 동작 선택부(142)와, 라이트 테스트 모드(TM<3>)에서 라이트 동작 신호(WD_ACT)에 응답하여 컬럼 어드레스 인에이블 신호(YAE)를 더 빠르게 생성하도록 제어하는 라이트 생성시간 감소부(144)와, 라이트 테스트 모드(TM<4>)에서 라이트 동작 신호(WD_ACT)에 응답하여 컬럼 어드레스 인에이블 신호(YAE)를 더 느리게 생성하도록 제어하는 라이트 생성시간 증가부(146)를 포함한다.
또한, 전술한 라이트 동작부(140)에서 라이트 생성시간 감소부(144)와 라이트 생성시간 증가부(146)의 위치가 바뀌어도 라이트 동작부(140)의 전체적인 동작에는 영향을 미치지 않는다.
즉, 라이트 동작 신호(WD_ACT)를 라이트 생성시간 증가부(146)에서 입력받아 라이트(Write) 동작에 따른 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 증가시키는 것을 제어하고, 라이트 생성시간 증가부(146)의 출력신호를 리스 생성시간 감소부(144)에서 입력받아 라이트(Write) 동작에 따른 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 감소시키는 것을 제어하여도 라이트 동작부(140)의 전체적인 동작에는 영향을 미치지 않는다.
그리고, 도 3에 도시된 바와 다르게 라이트 동작부(140)를 다음과 같이 두 개로 나누어 구성할 수도 있다.
첫째, 동작선택신호(WTL_RDH)에 응답하여 라이트(Write) 동작을 선택하고, 라이트 명령(WD)을 입력받아 클럭 신호(CLK)에 동기시켜 라이트 동작 신호(WD_ACT)로서 출력하는 라이트 동작 선택부(142), 및 라이트 테스트 모드(TM<3>)에서 라이트 동작 신호(WD_ACT)에 응답하여 컬럼 어드레스 인에이블 신호(YAE)를 더 빠르게 생성하도록 제어하는 라이트 생성시간 감소부(144)를 포함하는 제1라이트 동작부.
둘째, 동작선택신호(WTL_RDH)에 응답하여 라이트(WRITE) 동작을 선택하고, 라이트 명령(WD)을 입력받아 클럭 신호(CLK)에 동기시켜 라이트 동작 신호(WD_ACT)로서 출력하는 라이트 동작 선택부(142), 및 라이트 테스트 모드(TM<4>)에서 라이트 동작 신호(WD_ACT)의 출력신호에 응답하여 컬럼 어드레스 인에이블 신호(YAE)를 더 느리게 생성하도록 제어하는 라이트 생성시간 증가부(146)를 포함하는 제2라이트 동작부.
위와 같이, 도 3에 도시된 라이트 동작부(140)를 두 개로 나누어 구성하여도 라이트 동작부(140)의 전체적인 동작에는 영향을 미치지 않는다.
그리고, 라이트 동작부(140)의 구성요소 중 라이트 동작 선택부(142)는, 라이트 명령(WT)을 일 입력으로 입력받고, 클럭 신호(CLK)를 이 입력으로 입력받으 며, 동작선택신호(WTL_RDH)를 삼 입력으로 입력받아 출력하는 낸드게이트(NAND8), 및 낸드게이트(NAND8)의 출력신호를 입력받아 출력하는 인버터(INV5)를 구비한다.
또한, 라이트 동작부(140)의 구성요소 중 라이트 생성시간 감소부(144)는, 라이트 테스트 모드 신호(TM<3>)의 위상을 반전한 신호를 일 입력으로 입력받고, 라이트 동작 신호(WD_ACT)를 이 입력으로 입력받아 출력하는 제1낸드게이트(NAND9)와, 라이트 테스트 모드 신호(TM<3>)를 일 입력으로 입력받고, 라이트 동작 신호(WD_ACT)를 이 입력으로 입력받아 출력하는 제2낸드게이트(NAND10)와, 제1낸드게이트(NAND9)의 출력신호를 일정시간 지연하여 출력하는 지연부(DELAY4), 및 지연부(DELAY4)의 출력신호를 일 입력으로 입력받고, 제2낸드게이트(NAND10)의 출력신호를 이 입력으로 입력받아 출력하는 제3낸드게이트(NAND11)를 구비한다.
또한, 라이트 생성시간 감소부(144)의 동작은 다음과 같다.
라이트 동작이 활성화되면, 라이트 동작 신호(WD_ACT)가 로직'하이'의 논리레벨을 갖는다.
라이트 테스트 모드 신호(TM<3>)가 인에이블(Enable)되어 로직'하이'(High)가되면, 제1낸드게이트(NAND9)의 출력신호는 로직'하이'(High)의 논리레벨을 갖고, 제2낸드게이트(NAND10)의 출력신호는 로직'로우'(Low)의 논리레벨을 갖는다.
이때, 제3낸드게이트(NAND11)는 제2낸드게이트(NAND10)의 출력신호를 입력받아 제1낸드게이트(NAND9)의 출력신호가 지연부(DELAY4)를 거쳐 입력되는 것을 기다리지 않고 바로 로직'하이'(High)의 신호를 출력한다.
라이트 테스트 모드 신호(TM<3>)가 디스에이블(Disable)되어 로직'로 우'(Low)가되면, 제1낸드게이트(NAND9)의 출력신호는 로직'로우'(Low)의 논리레벨을 갖고, 제2낸드게이트(NAND10)의 출력신호는 로직'하이'(High)의 논리레벨을 갖는다.
이때, 제3낸드게이트(NAND11)는 제2낸드게이트(NAND10)의 출력신호를 입력받아 제1낸드게이트(NAND9)의 출력신호가 지연부(DELAY4)를 거쳐 입력되는 것을 기다린 후에 로직'하이'(High)의 신호를 출력한다.
즉, 라이트 생성시간 감소부(144)는, 라이트 테스트 모드(TM<3>) 진입(Entry)시 라이트 동작 선택부(142)의 출력신호를 그대로 출력하고, 라이트 테스트 모드(TM<3>) 탈출(Exit)시 라이트 동작 선택부(142)의 출력신호를 일정시간 지연시켜 출력한다.
또한, 라이트 동작부(140)의 구성요소 중 라이트 생성시간 증가부(146)는, 라이트 테스트 모드 신호(TM<4>)의 위상을 반전한 신호를 일 입력으로 입력받고, 라이트 동작 신호(WD_ACT)를 이 입력으로 입력받아 출력하는 제1낸드게이트(NAND12)와, 라이트 테스트 모드 신호(TM<4>)를 일 입력으로 입력받고, 라이트 동작 신호(WD_ACT)를 이 입력으로 입력받아 출력하는 제2낸드게이트(NAND13)와, 제2낸드게이트(NAND13)의 출력신호를 일정시간 지연하여 출력하는 지연부(DELAY5), 및 제1낸드게이트(NAND12)의 출력신호를 일 입력으로 입력받고, 지연부(DELAY5)의 출력신호를 이 입력으로 입력받아 출력하는 제3낸드게이트(NAND14)를 구비한다.
또한, 라이트 생성시간 증가부(146)의 동작은 다음과 같다.
라이트 동작이 활성화되면, 라이트 동작 신호(WD_ACT)가 로직'하이'의 논리 레벨을 갖는다.
라이트 테스트 모드 신호(TM<4>)가 인에이블(Enable)되어 로직'하이'(High)가되면, 제1낸드게이트(NAND12)의 출력신호는 로직'하이'(High)의 논리레벨을 갖고, 제2낸드게이트(NAND13)의 출력신호는 로직'로우'(Low)의 논리레벨을 갖는다.
이때, 제3낸드게이트(NAND14)는 제1낸드게이트(NAND12)의 출력신호를 입력받아 제2낸드게이트(NAND13)의 출력신호가 지연부(DELAY5)를 거쳐 입력되는 것을 기다린 후에 로직'하이'(High)의 신호를 출력한다.
라이트 테스트 모드 신호(TM<4>)가 디스에이블(Disable)되어 로직'로우'(Low)가되면, 제1낸드게이트(NAND12)의 출력신호는 로직'로우'(Low)의 논리레벨을 갖고, 제2낸드게이트(NAND13)의 출력신호는 로직'하이'(High)의 논리레벨을 갖는다.
이때, 제3낸드게이트(NAND14)는 제1낸드게이트(NAND12)의 출력신호를 입력받아 제2낸드게이트(NAND13)의 출력신호가 지연부(DELAY4)를 거쳐 입력되는 것을 기다리지 않고 바로 로직'하이'(High)의 신호를 출력한다.
즉, 라이트 생성시간 증가부(146)는, 라이트 테스트 모드(TM<4>) 진입(Entry)시 라이트 생성시간 감소부(144)의 출력신호를 일정시간 지연하여 출력하고, 라이트 테스트 모드(TM<4>) 탈출(Exit)시 라이트 생성시간 감소부(144)의 출력신호를 그대로 출력한다.
그리고, 컬럼 어드레스 인에이블 신호 드라이빙부(160)는, 리드 동작부(120)의 출력신호 및 라이트 동작부(140)의 출력신호에 응답하여 컬럼 어드레스 인에이 블 신호(YAE)를 드라이빙한다.
여기서, 컬럼 어드레스 인에이블 신호 드라이빙부(160)는, 리드 동작부(120)의 출력신호를 일 입력으로 입력받고, 라이트 동작부(140)의 출력신호를 이 입력으로 입력받아 출력하는 낸드게이트(NAND15), 및 낸드게이트(NAND15)의 출력신호를 입력받아 컬럼 어드레스 인에이블 신호(YAE)로서 드라이빙하는 인버터(INV8)를 구비한다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 컬럼 어드레스 인에이블 신호(YAE) 생성회로의 테스트 모드 동작시 컬럼 어드레스 인에이블 신호(YAE)의 생성 타이밍을 도시한 타이밍 다이어그램이다.
도 4를 참조하면, 도 3에 도시된 본 발명의 실시예에 따른 컬럼 어드레스 인에이블 신호(YAE) 생성회로(100)의 테스트 모드(TM<1>, TM<2>, TM<3>, TM<4>) 동작시 컬럼 어드레스 인에이블 신호(YAE)의 생성 타이밍을 알 수 있다.
먼저, 제1 리드 테스트 모드(TM<1>)가 인에이블(Enable)되면, 반도체 메모리 소자의 리드(Read) 동작에서 컬럼 어드레스 인에이블 신호(YAE)의 생성시간이 감소되는 것을 알 수 있다.
또한, 제2 리드 테스트 모드(TM<2>)가 인에이블(Enable)되면, 반도체 메모리 소자의 리드(Read) 동작에서 컬럼 어드레스 인에이블 신호(YAE)의 생성시간이 증가되는 것을 알 수 있다.
또한, 제1 라이트 테스트 모드(TM<3>)가 인에이블(Enable)되면, 반도체 메모리 소자의 라이트(Write) 동작에서 컬럼 어드레스 인에이블 신호(YAE)의 생성시간 이 감소되는 것을 알 수 있다
또한, 제2 라이트 테스트 모드(TM<4>)가 인에이블(Enable)되면, 반도체 메모리 소자의 라이트(Write) 동작에서 컬럼 어드레스 인에이블 신호(YAE)의 생성시간이 증가되는 것을 알 수 있다
이상에서 살펴본 바와 같이 본 발명의 실시 예를 적용하면, 각각의 테스트 모드(TM<1>, TM<2>, TM<3>, TM<4>)에 따라 반도체 메모리 소자의 리드(Read) 동작 및 라이트(Write) 동작에 따른 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 독립적으로 테스트할 수 있다.
즉, 각각의 리드 테스트 모드(TM<1>, TM<2>)에서는 반도체 메모리 소자의 리드(Read) 동작에 따른 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 반도체 메모리 소자의 라이트(Write) 동작에 따른 컬럼 어드레스 인에이블 신호(YAE)의 생성시간과 상관없이 독립적으로 제어가 가능하다.
마찬가지로, 각각의 라이트 테스트 모드(TM<3>, TM<4>)에서는 반도체 메모리소자의 라이트(Write) 동작에 따른 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 반도체 메모리 소자의 리드(Read) 동작에 따른 컬럼 어드레스 인에이블 신호(YAE)의 생성시간과 상관없이 독립적으로 제어가 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 각각의 테스트 모드(TM<1>, TM<2>, TM<3>, TM<4>)에 따라 반도체 메모리 소자의 리드(Read) 동작 및 라이트(Write) 동작에 따른 컬럼 어드레스 인에이블 신호(YAE)의 생성시간을 독립적으로 테스트할 수 있다.

Claims (16)

  1. 리드 동작이 선택되면, 상기 리드 동작에 따른 테스트 모드에서 컬럼 어드레스 인에이블 신호의 생성시간을 변동하는 리드 동작수단;
    라이트 동작이 선택되면, 상기 라이트 동작에 따른 테스트 모드에서 상기 컬럼 어드레스 인에이블 신호의 생성시간을 변동하는 라이트 동작수단; 및
    상기 리드 동작수단의 출력신호 및 상기 라이트 동작수단의 출력신호에 응답하여 상기 컬럼 어드레스 인에이블 신호를 드라이빙하는 컬럼 어드레스 인에이블 신호 드라이빙 수단
    을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 리드 동작수단은,
    동작선택신호에 응답하여 상기 리드 동작을 선택하고, 리드 명령을 입력받아 클럭 신호에 동기시켜 리드 동작 신호로서 출력하는 리드 동작 선택부; 및
    리드 테스트 모드에서 상기 리드 동작 신호에 응답하여 상기 컬럼 어드레스 인에이블 신호를 더 빠르게 생성하도록 제어하는 리드 생성시간 감소부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 리드 동작수단은,
    동작선택신호에 응답하여 상기 리드 동작을 선택하고, 리드 명령을 입력받아 클럭 신호에 동기시켜 리드 동작 신호로서 출력하는 리드 동작 선택부; 및
    리드 테스트 모드에서 상기 리드 동작 신호에 응답하여 상기 컬럼 어드레스 인에이블 신호를 더 느리게 생성하도록 제어하는 리드 생성시간 증가부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 리드 동작 선택부는,
    상기 리드 명령을 일 입력으로 입력받고, 상기 클럭 신호를 이 입력으로 입력받으며, 상기 동작선택신호를 삼 입력으로 입력받아 출력하는 낸드게이트;
    상기 낸드게이트의 출력신호를 일정시간 지연하여 출력하는 지연부; 및
    상기 지연부의 출력신호를 입력받아 상기 리드 동작 신호로서 출력하는 인버터
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 리드 생성시간 감소부는,
    상기 리드 테스트 모드 진입시, 상기 리드 동작 신호를 그대로 출력하고, 상기 리드 테스트 모드 탈출시 상기 리드 동작 신호를 일정시간 지연시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 리드 생성시간 감소부는,
    리드 테스트 모드 신호의 위상을 반전한 신호를 일 입력으로 입력받고, 상기 리드 동작 신호를 이 입력으로 입력받아 출력하는 제1낸드게이트;
    상기 리드 테스트 모드 신호를 일 입력으로 입력받고, 상기 리드 동작 신호를 이 입력으로 입력받아 출력하는 제2낸드게이트;
    상기 제1낸드게이트의 출력신호를 일정시간 지연하여 출력하는 지연부; 및
    상기 지연부의 출력신호를 일 입력으로 입력받고, 상기 제2낸드게이트의 출력신호를 이 입력으로 입력받아 출력하는 제3낸드게이트
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제3항에 있어서,
    상기 리드 생성시간 증가부는,
    상기 리드 테스트 모드 진입시 상기 리드 동작 신호를 일정시간 지연하여 출력하고, 상기 리드 테스트 모드 탈출시 상기 리드 동작 신호를 그대로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 리드 생성시간 증가부는,
    리드 테스트 모드 신호의 위상을 반전한 신호를 일 입력으로 입력받고, 상기 리드 동작 신호를 이 입력으로 입력받아 출력하는 제1낸드게이트;
    상기 리드 테스트 모드 신호를 일 입력으로 입력받고, 상기 리드 동작 신호를 이 입력으로 입력받아 출력하는 제2낸드게이트;
    상기 제2낸드게이트의 출력신호를 일정시간 지연하여 출력하는 지연부; 및
    상기 제1낸드게이트의 출력신호를 일 입력으로 입력받고, 상기 지연부의 출력신호를 이 입력으로 입력받아 출력하는 제3낸드게이트
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 라이트 동작수단은,
    동작선택신호에 응답하여 상기 라이트 동작을 선택하고, 라이트 명령을 입력받아 클럭 신호에 동기시켜 라이트 동작 신호로서 출력하는 라이트 동작 선택부; 및
    라이트 테스트 모드에서 상기 라이트 동작 신호에 응답하여 상기 컬럼 어드레스 인에이블 신호를 더 빠르게 생성하도록 제어하는 라이트 생성시간 감소부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 라이트 동작수단은,
    동작선택신호에 응답하여 상기 라이트 동작을 선택하고, 라이트 명령을 입력받아 클럭 신호에 동기시켜 라이트 동작 신호로서 출력하는 라이트 동작 선택부; 및
    라이트 테스트 모드에서 상기 라이트 동작 신호에 응답하여 상기 컬럼 어드레스 인에이블 신호를 더 느리게 생성하도록 제어하는 라이트 생성시간 증가부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항 또는 제10항에 있어서,
    상기 라이트 동작 선택부는,
    상기 동작선택신호의 위상을 입력받아 출력하는 제1인버터;
    상기 라이트 명령을 일 입력으로 입력받고, 클럭 신호를 이 입력으로 입력받으며, 상기 제1인버터의 출력신호를 삼 입력으로 입력받아 출력하는 낸드게이트; 및
    상기 낸드게이트의 출력신호를 입력받아 라이트 동작 신호로서 출력하는 제2인버터
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서,
    상기 라이트 생성시간 감소부는,
    상기 라이트 테스트 모드 진입시 상기 라이트 동작 신호를 그대로 출력하고, 상기 라이트 테스트 모드 탈출시 상기 라이트 동작 신호를 일정시간 지연시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 라이트 생성시간 감소부는,
    라이트 테스트 모드 신호의 위상을 반전한 신호를 일 입력으로 입력받고, 상기 라이트 동작 신호를 이 입력으로 입력받아 출력하는 제1낸드게이트;
    상기 라이트 테스트 모드 신호를 일 입력으로 입력받고, 상기 라이트 동작 신호를 이 입력으로 입력받아 출력하는 제2낸드게이트;
    상기 제1낸드게이트의 출력신호를 일정시간 지연하여 출력하는 지연부; 및
    상기 지연부의 출력신호를 일 입력으로 입력받고, 상기 제2낸드게이트의 출력신호를 이 입력으로 입력받아 출력하는 제3낸드게이트
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제10항에 있어서,
    상기 라이트 생성시간 증가부는,
    상기 라이트 테스트 모드 진입시 상기 라이트 동작 신호를 일정시간 지연하여 출력하고, 상기 라이트 테스트 모드 탈출시 상기 라이트 동작 신호를 그대로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 라이트 생성시간 증가부는,
    라이트 테스트 모드 신호의 위상을 반전한 신호를 일 입력으로 입력받고, 상기 라이트 동작 신호를 이 입력으로 입력받아 출력하는 제1낸드게이트;
    상기 라이트 테스트 모드 신호를 일 입력으로 입력받고, 상기 라이트 동작 신호를 이 입력으로 입력받아 출력하는 제2낸드게이트;
    상기 제2낸드게이트의 출력신호를 일정시간 지연하여 출력하는 지연부; 및
    상기 제1낸드게이트의 출력신호를 일 입력으로 입력받고, 상기 지연부의 출력신호를 이 입력으로 입력받아 출력하는 제3낸드게이트
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제1항에 있어서,
    상기 컬럼 어드레스 인에이블 신호 드라이빙부는,
    상기 리드 동작수단의 출력신호를 일 입력으로 입력받고, 상기 라이트 동작수단의 출력신호를 이 입력으로 입력받아 출력하는 낸드게이트; 및
    상기 낸드게이트의 출력신호를 입력받아 상기 컬럼 어드레스 인에이블 신호로서 드라이빙하는 인버터
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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