KR20080029607A - A method for nitridating a oxide and a method for forming a gate dielectric layer in semiconductor device using the saem - Google Patents
A method for nitridating a oxide and a method for forming a gate dielectric layer in semiconductor device using the saem Download PDFInfo
- Publication number
- KR20080029607A KR20080029607A KR1020060096442A KR20060096442A KR20080029607A KR 20080029607 A KR20080029607 A KR 20080029607A KR 1020060096442 A KR1020060096442 A KR 1020060096442A KR 20060096442 A KR20060096442 A KR 20060096442A KR 20080029607 A KR20080029607 A KR 20080029607A
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- plasma
- semiconductor device
- nitriding
- oxide layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 57
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 8
- 150000002500 ions Chemical class 0.000 claims abstract description 5
- 238000005121 nitriding Methods 0.000 claims description 29
- 239000007789 gas Substances 0.000 claims description 5
- 229910002651 NO3 Inorganic materials 0.000 claims description 3
- NHNBFGGVMKEFGY-UHFFFAOYSA-N Nitrate Chemical compound [O-][N+]([O-])=O NHNBFGGVMKEFGY-UHFFFAOYSA-N 0.000 claims description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 1
- 229910001873 dinitrogen Inorganic materials 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 abstract description 2
- 230000001546 nitrifying effect Effects 0.000 abstract 4
- 238000009413 insulation Methods 0.000 abstract 2
- 239000000203 mixture Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- -1 boron Chemical class 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 3
- 229910010413 TiO 2 Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- QNRATNLHPGXHMA-XZHTYLCXSA-N (r)-(6-ethoxyquinolin-4-yl)-[(2s,4s,5r)-5-ethyl-1-azabicyclo[2.2.2]octan-2-yl]methanol;hydrochloride Chemical compound Cl.C([C@H]([C@H](C1)CC)C2)CN1[C@@H]2[C@H](O)C1=CC=NC2=CC=C(OCC)C=C21 QNRATNLHPGXHMA-XZHTYLCXSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N titanium dioxide Inorganic materials O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910018557 Si O Inorganic materials 0.000 description 1
- 229910007991 Si-N Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910006294 Si—N Inorganic materials 0.000 description 1
- 229910006501 ZrSiO Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- RKTYLMNFRDHKIL-UHFFFAOYSA-N copper;5,10,15,20-tetraphenylporphyrin-22,24-diide Chemical compound [Cu+2].C1=CC(C(=C2C=CC([N-]2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3[N-]2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 RKTYLMNFRDHKIL-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Ceramic Engineering (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
도 1은 일반적인 플라즈마 질화처리(plasma nitridation)공정을 이용하여 리세스 게이트형 트랜지스터(recess gate type transistor)의 게이트 절연막(gate dielectric layer) 질화처리공정시 발생되는 문제점을 설명하기 위하여 도시한 도면. 1 is a view illustrating a problem occurring in a gate dielectric layer nitriding process of a recess gate type transistor using a general plasma nitridation process.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 게이트 절연막 형성방법을 설명하기 위하여 도시한 공정 단면도.2A to 2C are cross-sectional views illustrating a method of forming a gate insulating film of a semiconductor device in accordance with an embodiment of the present invention.
도 3은 본 발명의 실시예에 따른 플라즈마 질화처리공정시 공급되는 플라즈마 바이어스(plasma bias)를 도시한 파형도.3 is a waveform diagram illustrating a plasma bias supplied during a plasma nitridation process according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1, 10 : 기판1, 10: substrate
2, 12A : 게이트 절연막2, 12A: gate insulating film
11 : 트렌치11: trench
12 : 산화막12: oxide film
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스 채널 게이트(Recess-channel Gate)(이하, RG라 함) 구조를 갖는 트랜지스터를 구비한 반도체 메모리 소자의 메모리 셀, 더욱 상세하게는 게이트 절연막의 플라즈마 질화처리 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a memory cell of a semiconductor memory device having a transistor having a recess-channel gate (hereinafter referred to as RG) structure, and more particularly, to a plasma of a gate insulating film. It relates to a nitriding treatment method.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널길이(channel length)도 동시에 매우 짧아지고 있다. 이에 따라, 트랜지스터의 문턱전압(threshold voltage)이 급격히 낮아지는 이른바 단채널효과(short channel effect)가 심해지는 문제점이 있다. 이러한 문제점을 해결하기 위하여 최근에는 셀 영역의 실리콘(silicon) 기판의 바닥에 홈을 형성하여 트랜지스터를 제조함으로써 채널길이를 길게 형성하려는 시도가 진행되고 있으며, 이를 'RG 트랜지터'라 한다. As the degree of integration of semiconductor devices increases, the channel length of the transistor is also very short. Accordingly, there is a problem in that a so-called short channel effect in which the threshold voltage of the transistor is sharply lowered becomes severe. In order to solve this problem, an attempt has recently been made to form a channel length by forming a groove by forming a groove in the bottom of a silicon substrate in a cell region, which is referred to as an 'RG transistor'.
한편, 최근에는 PMOSFET의 단채널효과를 향상시키고, 문턱전압을 감소시키기 위하여 표면채널(surface channel) PMOSFET을 적용하고 있다. 이를 위한 필수공정이 게이트 절연막의 질화처리공정이다. 이는, 보론(boron)이 도핑된 p+ 폴리실리콘막으로부터 채널영역으로 침투(penetration) 하는 것을 막기 위한 것이다. 즉, 게 이트 절연막 상부에 형성될 게이트 전극이 보론과 같은 p+형 불순물 이온으로 도핑된 폴리실리콘막으로 형성된 경우 후속 열처리공정에 의해 보론이 게이트 전극으로부터 채널영역으로 침투하는 것을 방지하기 위하여 질화처리공정을 실시하고 있다. Recently, surface channel PMOSFETs have been applied to improve short channel effects of PMOSFETs and to reduce threshold voltages. An essential step for this is the nitriding treatment of the gate insulating film. This is to prevent boron from penetrating into the channel region from the doped p + polysilicon film. That is, when the gate electrode to be formed on the gate insulating film is formed of a polysilicon film doped with p + type impurity ions such as boron, nitriding treatment is performed to prevent boron from penetrating into the channel region from the gate electrode by a subsequent heat treatment process. The process is carried out.
이와 같이, 게이트 산화막의 질화처리공정을 위해서 최근에 가장 보편적으로 사용되는 방법이 게이트 절연막의 표면을 플라즈마 질화처리(plasma nitridation)하는 방법이다. 이 방법은 게이트 절연막 표면의 'Si-O' 접합(bond)를 끊고 'Si-N'으로 치환하는 방법으로 높은 질화농도를 얻을 수 있는 장점이 있다. As described above, the most commonly used method for nitriding a gate oxide film is a method of plasma nitridation of the surface of the gate insulating film. This method has the advantage of obtaining a high nitride concentration by breaking the 'Si-O' bond on the surface of the gate insulating film and replacing it with 'Si-N'.
하지만, 플라즈마 질화처리 공정은 게이트 절연막의 신뢰성을 열화시키는 문제점을 안고 있다. 특히, 플라즈마 질화처리 공정에 의한 게이트 절연막 열화현상은 평면(planar) 구조보다 RG 구조에서 더욱 심하게 관찰되고 있다. 이는 평면 구조와 RG 구조의 구조적인 특성 때문이며, 전자 쉐딩(electron shading) 현상으로 설명될 수 있다. However, the plasma nitriding process has a problem of deteriorating the reliability of the gate insulating film. In particular, the gate insulating film degradation due to the plasma nitriding process is more severely observed in the RG structure than in the planar structure. This is due to the structural characteristics of the planar structure and the RG structure, which can be explained by the electron shading phenomenon.
도 1에 도시된 바와 같이, 플라즈마 상태에서 덩어리(mass)가 작은 전자가 RG의 상부 측벽 부분에 먼저 도달하게 되어 이곳에 부전하(negative charge)가 형성된다. 이때, 시스 일렉트릭 필드(sheath electric field)에 의해 가속된 이온들은 RG 저부 영역에 도달하게 되고, 이런 전자 쉐딩 현상이 심할수록 이온들의 축적 양은 높아지게 된다. 즉, RG 저부 영역의 게이트 산화막에 정전하(positive charge)가 계속 높아지게 된다. 특히, RG 구조 상에서 게이트 절연막의 두께가 가장 얇은 부분은 저부 영역인데, 이 때문에 전자 쉐딩 현상에 의해 저부 영역의 게 이트 절연막이 손상을 크게 받아 신뢰성을 열화시키는 문제를 발생시키게 된다. As shown in FIG. 1, in the plasma state, electrons having a small mass reach the upper sidewall portion of the RG first to form a negative charge therein. At this time, the ions accelerated by the sheath electric field reach the RG bottom region, and the more severe the electron shedding phenomenon, the higher the accumulation amount of ions. That is, positive charges continue to increase in the gate oxide film in the RG bottom region. Particularly, the thinnest portion of the gate insulating film on the RG structure is the bottom region, which causes a problem that the gate insulating film of the bottom region is greatly damaged by the electron shedding phenomenon, thereby deteriorating reliability.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.Accordingly, the present invention has been proposed to solve the above problems of the prior art, and has the following objects.
첫째, 본 발명은 3차원 구조를 갖는 패턴을 포함하고, 상기 패턴에 의해 형성된 단차면을 따라 형성된 산화막을 포함하는 반도체 구조물에 있어서, 상기 산화막을 질화처리하기 위한 플라즈마 질화처리공정시 플라즈마에 의해 상기 트렌치 저부에서 발생되는 산화막의 손상을 최소화할 수 있는 질화처리하는 방법을 제공하는데 그 목적이 있다. First, the present invention includes a pattern having a three-dimensional structure, the semiconductor structure comprising an oxide film formed along the stepped surface formed by the pattern, wherein the plasma by the nitriding treatment process for the nitriding treatment of the oxide film by the plasma An object of the present invention is to provide a nitriding method that can minimize the damage of the oxide film generated in the trench bottom.
둘째, 본 발명은 상기 질화처리하는 방법을 이용한 RG 트랜지스터와 같은 3차원 구조를 갖는 트랜지스터(핀형(fin-type) 트랜지스터, 핀과 리세스가 결합된 새들형(saddle type) 트랜지스터 포함)와 같이 다채널을 갖는 트랜지스터의 게이트 절연막을 질화처리하기 위한 플라즈마 질화처리 공정시 플라즈마에 의해 발생되는 게이트 절연막의 플라즈마 손상을 최소화할 수 있는 반도체 소자의 게이트 절연막 형성방법에 관한 것이다.Secondly, the present invention is similar to a transistor having a three-dimensional structure such as an RG transistor (including a fin-type transistor and a saddle type transistor in which a pin and a recess are combined) using the nitriding method. The present invention relates to a method for forming a gate insulating film of a semiconductor device capable of minimizing plasma damage of the gate insulating film generated by plasma during a plasma nitriding process for nitriding a gate insulating film of a transistor having a channel.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 3차원 구조를 갖는 패턴이 형성된 기판을 준비하는 단계와, 상기 3차원 구조를 갖는 패턴에 의해 형성 된 단차면을 따라 산화막을 형성하는 단계와, 펄스파 형태로 플라즈마 바이어스를 공급하여 상기 산화막을 질화처리하는 단계를 포함하는 반도체 소자의 산화막을 질화처리하는 방법을 제공한다. According to an aspect of the present invention, there is provided a method including preparing a substrate having a pattern having a three-dimensional structure, and forming an oxide film along a step surface formed by the pattern having the three-dimensional structure. And nitriding the oxide film by supplying a plasma bias in the form of a pulse wave.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 3차원 구조를 갖는 패턴이 형성된 기판을 준비하는 단계와, 상기 3차원 구조를 갖는 패턴에 의해 형성된 단차면을 따라 산화막을 형성하는 단계와, 펄스파 형태로 플라즈마 바이어스를 공급하는 플라즈마 질화처리공정을 실시하여 상기 산화막을 질화처리하는 단계를 포함하는 반도체 소자의 게이트 절연막 형성방법을 제공한다. In addition, the present invention according to another aspect for achieving the above object, preparing a substrate having a pattern having a three-dimensional structure, and forming an oxide film along the step surface formed by the pattern having the three-dimensional structure And nitriding the oxide film by performing a plasma nitridation process for supplying a plasma bias in the form of a pulse wave.
전술한 바와 같이, RG 트랜지스터와 같이 3차원 구조를 갖는 트랜지스터에서는 전자 쉐딩 현상이 발생되는데, 이러한 전자 쉐딩 현상은 전자온도가 높을수록 크게 발생된다. 즉, 전자온도가 높을 수록 축적되는 전하 양은 증가하게 되어 그 만큼 플라즈마에 의한 손상이 커지게 된다. 따라서, 본 발명은 플라즈마 질화처리 공정시 플라즈마 바이어스(plasma bias)를 펄스파(pulsed wave) 형태로 공급하여 도 1에 도시된 바와 같이 RG의 저부에 축적되는 전하 양을 감소시켜 플라즈마에 의한 손상을 최소화한다.As described above, an electron shedding phenomenon occurs in a transistor having a three-dimensional structure, such as an RG transistor. Such an electron shedding phenomenon occurs as the electron temperature increases. In other words, as the electron temperature increases, the amount of charge accumulated increases, thereby increasing the damage caused by the plasma. Therefore, the present invention provides a plasma bias in the form of a pulsed wave in the plasma nitridation process, thereby reducing the amount of charge accumulated in the bottom of the RG as shown in FIG. Minimize.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상 에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and if a layer is said to be on another layer or substrate it may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween. In addition, the same reference numerals throughout the specification represent the same components.
실시예Example
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 게이트 절연막 형성방법을 설명하기 위하여 도시한 공정 단면도로서, 여기서는 일례로 3 차원 구조의 트랜지스터 중 RG 트랜지스터의 게이트 절연막의 공정 단면도를 도시하였다. 2A to 2C are cross-sectional views illustrating a method of forming a gate insulating film of a semiconductor device according to an exemplary embodiment of the present invention. Here, for example, a cross-sectional view of a gate insulating film of an RG transistor among three-dimensional transistors is illustrated. .
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(10)을 일정 깊이로 식각하여 트렌치(trench)(11)를 형성한다. 이때, 트렌치(11)의 깊이는 500~2000Å으로 형성한다. First, as shown in FIG. 2A, the
한편, 트렌치(11)를 형성하기 위한 식각공정시, 트렌치(11) 상부 양측 모서리 부위가 라운딩(rounding)되도록 공정을 제어하는 것이 바람직하며, 라운딩처리가 어려운 경우 후속 월(wall) 산화공정을 추가로 실시할 수도 있다. 이처럼, 트렌치(11)의 상부 양측 모서리 부위를 라운딩처리하는 이유는 후속 기판(11)의 전체 상부면을 따라 산화막(12, 도 2b참조)을 안정적으로 형성하기 위함이다. On the other hand, during the etching process for forming the
이어서, 도 2b에 도시된 바와 같이, 트렌치(11)에 의해 형성된 반도체 기판(10)의 단차면을 따라 산화막(12)을 형성한다. 이때, 산화막(12)은 열산화공정(thermal oxidation)을 이용하여 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막보다 유전율이 높은 고유전막을 이용하여 스핀 코팅(spin coating), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition)공정으로 형성할 수도 있다. Next, as shown in FIG. 2B, the
예컨대, 실리콘산화막은 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 SiH2Cl2와 H2O 가스를 이용하여 형성한다. 또한, 고유전막은 실리콘산화막의 유전상수보다 높은 유전상수가 적어도 9 이상인 물질 또는 이들이 적절이 혼합된 조성비를 갖는 물질로 형성한다. For example, the silicon oxide film is formed using SiH 2 Cl 2 and H 2 O gas having excellent breakdown voltage and excellent Time Dependent Dielectric Breakdown (TDDB) characteristics. In addition, the high-k dielectric film is formed of a material having a dielectric constant of at least 9 or higher than the dielectric constant of the silicon oxide film or a material having a composition ratio in which they are appropriately mixed.
참고로, 표 1은 [G.D. Wilk et al., Journal of Applied Physics, vol. 89; no. 10, pp5243-5275(2001)]이 문헌에 개시된 유전체막 및 그의 특성을 나타낸 것이다.For reference, Table 1 shows [G.D. Wilk et al., Journal of Applied Physics, vol. 89; no. 10, pp5243-5275 (2001) shows the dielectric film and its properties disclosed in the literature.
고유전막은 표 1에 나타낸 바와 같이, Al2O3, Y2O3, La2O3, Ta2O5, TiO2, HfO2 및 ZrO2과 같은 일군의 물질 중 선택된 어느 하나의 물질로 형성한다. 바람직하게는 유전율을 고려하여 유전상수가 9~25 범위를 갖는 Al2O3, Y2O3, HfO2 및 ZrO2 중 선택된 어느 하나의 물질로 형성한다. 또한, Al2O3, Y2O3, La2O3, Ta2O5, TiO2, HfO2 및 ZrO2과 같은 일군의 물질 중 선택된 두 종류의 물질이 적절히 혼합된 조성비를 갖는 혼합물, 예컨대 HfOxAlyOz, ZrOxAlyOz 및 LaOxAlyOz와 같은 혼합물 중 선택된 어느 하나의 혼합물로 형성한다. 바람직하게는 HfOxAlyOz로 형성한다. 여기서, x, y, z는 혼합물을 구성하는 각 물질의 조성비를 의미하는 것으로, 이들의 합(x+y+z)이 '1'(100%)이 되도록 적절히 설정된다. 또한, 고유전막(5)은 HfSiO, ZrSiO 등과 같은 고유전 실리케이트(high-k silicate)를 이용하여 형성할 수도 있다. As shown in Table 1, the high-k dielectric layer is any one selected from a group of materials such as Al 2 O 3 , Y 2 O 3 , La 2 O 3 , Ta 2 O 5 , TiO 2 , HfO 2 and ZrO 2 . Form. Preferably, in consideration of the dielectric constant is formed of a material selected from any one of Al 2 O 3 , Y 2 O 3 , HfO 2 and ZrO 2 having a dielectric constant in the range of 9-25. In addition, a mixture having a composition ratio of appropriately mixed two kinds of materials selected from the group of substances such as Al 2 O 3 , Y 2 O 3 , La 2 O 3 , Ta 2 O 5 , TiO 2 , HfO 2 and ZrO 2 , For example, a mixture of any one selected from mixtures such as HfOxAlyOz, ZrOxAlyOz and LaOxAlyOz. Preferably it is formed with HfOxAlyOz. Here, x, y, z means the composition ratio of each substance which comprises a mixture, and it sets suitably so that these sum (x + y + z) may become "1" (100%). In addition, the high dielectric film 5 may be formed using high-k silicate such as HfSiO, ZrSiO, or the like.
이어서, 도 2c에 도시된 바와 같이, 산화막(12, 도 2b참조)에 대하여 플라즈마 질화처리 공정(13)을 실시한다. 이로써, 질화처리된 게이트 절연막(12A)이 형성된다. Subsequently, as shown in FIG. 2C, the
이때, 플라즈마 질화처리 공정(13)은 마이크로웨이브(microwave) 또는 고주파(radio frequency)를 플라즈마를 생성하기 위한 바이어스(bias)로 사용하되, 플라즈마에 의한 손상을 감소시키기 위하여 전자온도(electron temperauture)를 1.5eV 이하, 바람직하게는 0.5eV~1.5eV의 범위의 플라즈마를 형성하기 위해 도 3에 도시된 바와 같이 플라즈마 소스를 연속적(A)으로 공급하는 것이 아니라, 주기를 갖는 펄스파(B) 형태로 공급하여 실시한다. 이때, 펄스파 형태로 공급되는 플라즈마 소스의 주기는 1KHz~1GHz 범위 내로 한다.In this case, the
또한, 플라즈마 질화처리 공정(13)의 가스 분위기는 N2, NH3, N2/H2, N2/Ar 또는 NH3/Ar로 한다. 또한, 바이어스 파워(bias power)는 1KW~20000KW 범위로 한다. 또한, 압력은 1mTorr~10Torr 범위로 한다. 또한, 플라즈마 질화처리 효율을 증대시키기 위하여 기판(10) 온도는 25~1000℃의 온도 범위로 유지시키고, 기판(10)에 별도의 바이어스를 공급하며, He, Ar 등의 가스를 공급할 수도 있다. In addition, the gas atmosphere in the
한편, 플라즈마 질화처리 공정(13)시 펄스파 형태의 바이어스는 연속적인 바이어스를 생성하는 바이어스 공급부로부터 플라즈마 장비의 챔버(chamber)로 공급되는 바이어스를 스위칭(switching) 동작을 통해 온/오프(on/off)-온되면 바이어스 공급부로부터 챔버로의 바이어스 공급이 이루어지고, 오프이면 바이어스 공급부로부터 챔버로의 바이어스 차단됨-시키는 방식으로 생성하거나, 처음부터 펄스파 형태의 바이어스를 생성하여 챔버로 공급하는 방식으로 생성할 수도 있다. On the other hand, in the
상기에서 설명한 바와 같이, 본 발명의 실시예에서는 플라즈마 질화처리 공정시 플라즈마 바이어스를 펄스파 형태로 공급하여 산화막을 질화처리하는데, 그 이유는 전자 쉐딩 현상에 의해 RG 트랜지스터의 트렌치 저부에 전하가 축적되는 양을 감소시키기 위함이다. 즉, 플라즈마 바이어스를 연속적으로 공급하는 경우 전자 쉐딩 현상에 의해 RG 트랜지스터의 트렌치 저부에 축적되는 전하의 양은 증가하나, 본 발명의 실시예에서와 같이 플라즈마 바이어스를 펄스파 형태(비연속적)로 공급하여 트렌치 저부에 연속적으로 전하가 축적되는 것을 방지한다. As described above, in the embodiment of the present invention, in the plasma nitridation process, the plasma bias is supplied in the form of a pulse wave to nitrate the oxide film, because the charge is accumulated in the trench bottom of the RG transistor by electron shedding. To reduce the amount. That is, in the case of supplying the plasma bias continuously, the amount of charge accumulated in the trench bottom of the RG transistor is increased by the electron shedding phenomenon, but as in the embodiment of the present invention, the plasma bias is supplied in the form of pulse wave (discontinuous) This prevents the accumulation of charge continuously in the bottom of the trench.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 RG 트랜지스터의 게이트 절연막 플라즈마 질화처리 공정에 대해 설명하였으나, 이는 일례로서 3차원 구조, 예컨대 핀형(fin type) 또는 새들형(saddle type)의 트랜지스터 구조에 형성된 게이트 절연막을 플라즈마 질화처리가 위한 공정에도 모두 적용할 수 있다. 또한, 게이트 절연막 이외에도 3차원 구조를 갖는 반도체 구조물에서 산화막을 질화시키는 공정에도 모두 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In particular, in the embodiment of the present invention, the gate insulating film plasma nitridation process of the RG transistor has been described. As an example, the gate insulating film formed in a three-dimensional structure, for example, a fin type or saddle type transistor structure, may be used. The same applies to all processes for plasma nitridation. In addition to the gate insulating film, it is also applicable to the process of nitriding the oxide film in the semiconductor structure having a three-dimensional structure. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 발명에 의하면, 절연막에 대한 플라즈마 질화처리 공정시 플라즈마 바이어스를 펄스파 형태로 공급하여 산화막을 질화처리하고, 이를 통해 게이트 절연막을 형성함으로써 게이트 절연막의 신뢰성을 향상시킬 수 있다. As described above, according to the present invention, in the plasma nitridation process for the insulating film, the plasma bias is supplied in the form of a pulse wave to nitrate the oxide film, thereby forming a gate insulating film, thereby improving reliability of the gate insulating film. .
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060096442A KR20080029607A (en) | 2006-09-29 | 2006-09-29 | A method for nitridating a oxide and a method for forming a gate dielectric layer in semiconductor device using the saem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060096442A KR20080029607A (en) | 2006-09-29 | 2006-09-29 | A method for nitridating a oxide and a method for forming a gate dielectric layer in semiconductor device using the saem |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080029607A true KR20080029607A (en) | 2008-04-03 |
Family
ID=39532146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060096442A KR20080029607A (en) | 2006-09-29 | 2006-09-29 | A method for nitridating a oxide and a method for forming a gate dielectric layer in semiconductor device using the saem |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080029607A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101144284B1 (en) * | 2010-02-05 | 2012-05-11 | 주식회사 피에스티 | Apparatus of forming the gate nitride film using plasma |
| US8835275B2 (en) | 2011-12-28 | 2014-09-16 | Samsung Electronics Co., Ltd. | Semiconductor devices having nitrided gate insulating layer and methods of fabricating the same |
-
2006
- 2006-09-29 KR KR1020060096442A patent/KR20080029607A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101144284B1 (en) * | 2010-02-05 | 2012-05-11 | 주식회사 피에스티 | Apparatus of forming the gate nitride film using plasma |
| US8835275B2 (en) | 2011-12-28 | 2014-09-16 | Samsung Electronics Co., Ltd. | Semiconductor devices having nitrided gate insulating layer and methods of fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6858547B2 (en) | System and method for forming a gate dielectric | |
| US6821835B2 (en) | Chemical vapor deposition of silicate high dielectric constant materials | |
| US7473994B2 (en) | Method of producing insulator thin film, insulator thin film, method of manufacturing semiconductor device, and semiconductor device | |
| KR20050106091A (en) | Two-step post nitridation annealing for lower eot plasma nitrided gate dielectrics | |
| JP2009059882A (en) | Semiconductor device | |
| KR20100105462A (en) | Semiconductor field effect transistors and fabrication thereof | |
| KR100320796B1 (en) | Method of manufacturing a semiconductor device utilizing a gate dielelctric | |
| US20150140834A1 (en) | al2o3 surface nucleation preparation with remote oxygen plasma | |
| JP3746478B2 (en) | Manufacturing method of semiconductor device | |
| KR100729354B1 (en) | Methods of manufacturing semiconductor device in order to improve the electrical characteristics of a dielectric | |
| US7507644B2 (en) | Method of forming dielectric layer of flash memory device | |
| US7476916B2 (en) | Semiconductor device having a mis-type fet, and methods for manufacturing the same and forming a metal oxide film | |
| KR100844957B1 (en) | Method for fabricating semiconductor device | |
| JP2000049349A (en) | Manufacture for field-effect device in integrated circuit | |
| KR20080029607A (en) | A method for nitridating a oxide and a method for forming a gate dielectric layer in semiconductor device using the saem | |
| KR20120140112A (en) | Manufacturing method of semiconductor device | |
| US20090053881A1 (en) | Method of forming dielectric layer of semiconductor memory device | |
| KR100998417B1 (en) | Method of forming a dielectric layer in semiconductor memory device | |
| US20110306171A1 (en) | Methods of fabricating semiconductor devices with differentially nitrided gate insulators | |
| KR100247904B1 (en) | Method for manufacturing semiconductor device | |
| KR100349363B1 (en) | Method for manufacturing pmos device with high-dielectric constant gate dielectric | |
| KR100790567B1 (en) | Semiconductor device having high-k composite gate insulating layer and method of fabricating the same | |
| US20050189598A1 (en) | Logic embedded-memory integrated circuits | |
| KR100680970B1 (en) | Method for forming gate of semiconductor device | |
| CN1762045A (en) | Two-step post nitridation annealing for lower EOT plasma nitrided gate dielectrics |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |