KR20080028159A - Plasma display device and driving method thereof - Google Patents

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이동명
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Abstract

A plasma display apparatus and a driving method thereof are provided to generate stable sustain discharges by compensating for a falling slope, which is varied based on temperature, during a reset period. A plasma display apparatus includes a logic unit(200), a first electrode driver(300), and a voltage detecting unit(500). The logic unit generates a first gate driving clock for controlling the operation of switches so as to drive plural subfields. The first electrode driver generates first driving waveforms to be applied to first electrodes according to the gate driving clock. The voltage detecting unit detects voltage with a falling slope waveform generated from the first gate driving clock, converts the detected voltage into a first value, and provides the first value to the logic unit. The falling slope waveform is a waveform, which is applied to the first electrodes during a falling interval of a reset period. The logic unit compares the first value with a reference value and adjusts the length of high or low level interval of the first gate driving clock.

Description

플라즈마 표시 장치 및 이의 구동 방법{PLASMA DISPLAY DEVICE AND DRIVING METHOD THEREOF}Plasma display device and driving method thereof {PLASMA DISPLAY DEVICE AND DRIVING METHOD THEREOF}

도 1은 일반적인 플라즈마 표시 장치에서 하강 램프 파형을 구현하기 위한 램프 파형 발생회로의 간략 회로도이다.1 is a simplified circuit diagram of a ramp waveform generating circuit for implementing a falling ramp waveform in a typical plasma display device.

도 2는 일반적인 플라즈마 표시 장치에서 온도 변화에 따른 하강 램프 파형의 기울기 변화를 보인 도면이다.FIG. 2 is a view illustrating a slope change of a falling ramp waveform with temperature change in a typical plasma display device.

도 3은 본 발명의 실시예에 따른 플라즈마 표시 장치의 블록 구성도이다.3 is a block diagram of a plasma display device according to an exemplary embodiment of the present invention.

도 4는 도 3의 전압 감지부를 상세화한 블록 구성도이다.4 is a block diagram illustrating in detail the voltage sensing unit of FIG. 3.

도 5는 본 발명의 제1 실시예에 따른 Y 구동부의 구동 회로에서 전압 감지 지점을 보인 도면이다.5 is a view illustrating a voltage sensing point in a driving circuit of the Y driver according to the first exemplary embodiment of the present invention.

도 6은 본 발명의 제2 실시예에 따른 Y 구동부의 구동 회로와 전압 감지부 및 로직부의 관계를 보인 도면이다.6 is a diagram illustrating a relationship between a driving circuit, a voltage sensing unit, and a logic unit of the Y driver according to the second exemplary embodiment of the present invention.

도 7은 본 발명의 실시예에 따른 로직부의 블록 구성도이다.7 is a block diagram of a logic unit according to an exemplary embodiment of the present invention.

도 8은 본 발명의 실시예에 따른 Y 구동부의 출력 파형 중 리셋 기간의 변화된 하강 기울기를 정상 기울기로 보정하는 방법을 도식화한 일 실시예 도면이다.FIG. 8 is a diagram illustrating a method of correcting a changed falling slope of a reset period to a normal slope among the output waveforms of the Y driver according to an exemplary embodiment of the present invention.

도 9는 도 8에서 정상시의 게이트 구동신호와 온도보상한 게이트 구동신호의 차이를 보인 도면이다.FIG. 9 is a view illustrating a difference between a gate drive signal at normal operation and a gate drive signal at which temperature is compensated.

도 10은 본 발명의 실시예에 따른 Y 구동부의 출력 파형 중 리셋 기간의 변화된 하강 기울기를 정상 기울기로 보정하는 방법을 도식화한 다른 실시예 도면이다. FIG. 10 is another exemplary diagram illustrating a method of correcting a changed falling slope of a reset period to a normal slope among the output waveforms of the Y driver according to an exemplary embodiment of the present invention.

도 11은 도 10에서 정상시의 게이트 구동신호와 온도보상한 게이트 구동신호의 차이를 보인 도면이다.FIG. 11 is a diagram illustrating a difference between a gate drive signal at normal operation and a gate drive signal at which temperature is compensated.

본 발명은 플라즈마 표시 패널을 포함하는 플라즈마 표시 장치 및 이의 구동 방법에 관한 것이다.The present invention relates to a plasma display device including a plasma display panel and a driving method thereof.

플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 표시 패널은 그 크기에 따라 수십에서 수백 만개 이상의 방전 셀이 매트릭스 형태로 배열되어 있다.A plasma display device is a flat display device that displays characters or images by using plasma generated by gas discharge. In the display panel, tens to millions or more of discharge cells are arranged in a matrix form according to their size.

플라즈마 표시 장치는 하나의 프레임을 각각의 가중치를 가지는 복수의 서브필드로 나누고 이를 시분할 제어하여 계조를 구현한다. 그리고 각 서브필드는 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다. 이때, 리셋 기간은 셀에 어드레스 동작이 원활히 수행되도록 하기 위해 각 셀의 상태를 초기화시키는 기간이며, 어드레스 기간은 어드레스 방전을 통하여 복수의 셀 중에서 켜질 셀을 선택하는 기간이다. 또한, 유지 기간에서는 켜질 셀을 유지방전 시키는 기간이다.The plasma display device divides one frame into a plurality of subfields having respective weights, and time-division controls them to implement gray scale. Each subfield consists of a reset period, an address period, and a sustain period. In this case, the reset period is a period for initializing the state of each cell in order to perform an address operation smoothly on the cell, and the address period is a period for selecting a cell to be turned on from a plurality of cells through address discharge. In addition, the sustain period is a period for sustain discharge of the cell to be turned on.

이러한 플라즈마 표시 장치는 온도에 따라 방전 특성이 변하는 것으로 알려 져 있으며, 온도에 따라 변하는 방전 특성은 리셋 기간, 어드레스 기간 및 유지 기간에 영향을 주어 저방전 또는 오방전이 발생하게 한다.The plasma display device is known to change the discharge characteristics according to temperature, and the discharge characteristics that change depending on the temperature affect the reset period, the address period, and the sustain period, thereby causing low discharge or false discharge.

특히, 온도에 따라 변하는 방전 특성은 리셋 기간에 인가되는 구동 파형 중 리셋 기간의 하강 기간에 인가되는 하강 램프(또는 계단) 파형의 기울기 (이하, "하강 기울기"라 함)에 많은 영향을 미친다. 예컨데, 고온 또는 저온인 경우에 하강 기울기는 정상적인 값에서 벗어나서 커지거나 작아지게 된다. 기울기가 커진다는 것은 경사도가 급격하다는 것이고 기울기가 작아진다는 것은 경사도가 완만해진다는 것이다.In particular, the discharge characteristic that varies with temperature greatly affects the slope of the falling ramp (or staircase) waveform applied in the falling period of the reset period among the driving waveforms applied in the reset period (hereinafter referred to as "falling slope"). For example, in the case of high or low temperatures, the falling slope will be larger or smaller than the normal value. The larger the slope, the steeper the slope. The smaller the slope, the slower the slope.

그런데, 하강 기울기가 정상 값에서 벗어나서 급격해지거나 완만해지게 되면 목표로 하는 소거 동작이 일어나지 않게 되고, 하강 기간의 가장 낮은 전압의 유지 시간이 변하여 유지 방전의 안정성에 나쁜 영향을 끼친다.However, if the falling slope becomes sharp or gradual out of the normal value, the target erase operation does not occur, and the holding time of the lowest voltage in the falling period is changed, which adversely affects the stability of the sustain discharge.

본 발명이 이루고자 하는 기술적 과제는 고온 또는 저온에서도 일정한 하강 기울기를 가지는 플라즈마 표시 장치 및 이의 구동 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a plasma display device having a constant falling slope even at high or low temperatures and a driving method thereof.

본 발명의 하나의 특징에 따르면, 복수의 제1 전극 및 상기 복수의 제1 전극과 함께 표시 동작을 수행하는 복수의 제2 전극을 포함하는 플라즈마 표시 장치가 제공된다. 상기 플라즈마 표시 장치는 입력되는 한 프레임의 영상신호를 복수의 서브필드로 나누어 구동되도록 각종 스위치의 동작을 제어하는 제1 게이트 구동 클럭을 생성하고 출력하는 로직부; 상기 로직부로부터 입력되는 상기 게이트 구동 클럭 에 따라 상기 제1 전극에 인가될 제1 구동 파형을 생성하고 출력하는 제1 전극 구동부; 및 상기 게이트 구동 클럭 중 제1 게이트 구동 클럭에 따라 생성되는 하강 기울기 파형의 전압을 검출하고 검출한 전압을 제1 값으로 만들어 상기 로직부에 제공하는 전압 감지부를 포함하며, 상기 하강 기울기 파형은 상기 제1 구동 파형 중 리셋 기간의 하강 기간에 상기 제1 전극에 인가되는 파형이고, 상기 로직부는 상기 제1 값이 입력되면 기준값과 비교하고 상기 제1 값을 기준값에 근사하도록 상기 제1 게이트 구동 클럭의 하이 레벨 구간 또는 로우 레벨 구간의 길이를 조절한다.According to one aspect of the present invention, a plasma display device including a plurality of first electrodes and a plurality of second electrodes performing a display operation together with the plurality of first electrodes is provided. The plasma display device may include a logic unit configured to generate and output a first gate driving clock to control an operation of various switches such that an image signal of an input frame is driven into a plurality of subfields; A first electrode driver configured to generate and output a first driving waveform to be applied to the first electrode according to the gate driving clock input from the logic unit; And a voltage sensing unit configured to detect a voltage of a falling slope waveform generated according to a first gate driving clock among the gate driving clocks, and to provide the detected voltage to the logic unit as a first value, wherein the falling slope waveform includes: The first gate driving clock is a waveform applied to the first electrode in a falling period of a reset period among the first driving waveforms, and the logic unit compares the first value with a reference value when the first value is input and approximates the first value to the reference value. Adjusts the length of the high level section or the low level section.

본 발명의 다른 특징에 따르면, 입력되는 한 프레임의 영상 신호를 복수의 서브필드로 나누어 구동하고 상기 하나의 서브필드는 적어도 하나의 리셋 기간을 가진 플라즈마 표시 장치의 구동 방법이 제공된다. 상기 플라즈마 표시 장치의 구동 방법은 상기 리셋 기간의 하강 기간에 인가되는 하강 기울기 파형의 전압을 검출하며, 이때 상기 하강 기울기 파형은 제1 게이트 구동 클럭에 의해 생성되는 제1 단계; 상기 하강 기울기 파형의 전압을 디지털 값인 제1 값으로 만드는 제2 단계; 상기 제1 값을 기준값과 비교하는 제3 단계; 상기 비교 결과에 따라 상기 제1 값을 기준값에 근사하도록 상기 제1 게이트 구동 클럭을 하이 레벨 구간 또는 로우 레벨 구간의 길이가 조절된 제2 게이트 구동 클럭으로 만드는 제4 단계; 그리고 상기 제2 게이트 구동 클럭으로 상기 리셋 기간의 하강 기간에 인가되는 하강 기울기 파형을 보정하는 제5 단계를 포함한다.According to another aspect of the present invention, there is provided a driving method of a plasma display device in which an image signal of one input frame is driven by being divided into a plurality of subfields, and the one subfield has at least one reset period. The driving method of the plasma display device may include detecting a voltage of a falling slope waveform applied to a falling period of the reset period, wherein the falling slope waveform is generated by a first gate driving clock; A second step of making the voltage of the falling slope waveform a first value that is a digital value; A third step of comparing the first value with a reference value; A fourth step of making the first gate driving clock a second gate driving clock of which a length of a high level section or a low level section is adjusted to approximate the first value to a reference value according to the comparison result; And a fifth step of correcting the falling slope waveform applied to the falling period of the reset period by the second gate driving clock.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명 이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 “연결”되어 있다고 할 때, 이는 “직접적으로 연결”되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 “전기적으로 연결“되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 ”포함“한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is "connected" to another part, this includes not only "directly connected" but also "electrically connected" with another element in between. . In addition, when a part is said to "include" a certain component, it means that it may further include other components, without excluding other components unless otherwise stated.

이제 본 발명의 실시예에 따른 플라즈마 표시 장치 및 이의 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a plasma display device and a driving method thereof according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

우선 도 1과 도 2를 참조로 하여 온도에 따른 하강 램프(또는 계단) 파형의 기울기 변화를 설명한다. 도 1은 일반적인 플라즈마 표시 장치에서 하강 램프 파형을 구현하기 위한 램프 파형 발생회로의 간략 회로도이다. 도 1에서는 편의상 플라즈마 표시 패널의 유지 전극(X)과 주사 전극(Y)에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 나타내었으며, 유지 전극(X)에 기준 전압이 인가되는 것으로 나타내었다.First, referring to FIGS. 1 and 2, a change in the slope of a falling ramp (or step) waveform with temperature will be described. 1 is a simplified circuit diagram of a ramp waveform generating circuit for implementing a falling ramp waveform in a typical plasma display device. In FIG. 1, for convenience, a capacitive component formed by the sustain electrode X and the scan electrode Y of the plasma display panel is represented by a panel capacitor Cp, and a reference voltage is applied to the sustain electrode X. .

도 1에 도시된 바와 같이, 하강 램프 파형 발생회로는 드레인에 패널 커패시터(Cp)가 연결되고 소스에 입력 전원(Vnf)이 연결된 전계 효과 트랜지스터(Field Effect Transistor, 이하 "FET"라 함)를 포함한다. FET(21)의 게이트에는 저항(R1)과 게이트 구동 전원(Vg)(22)이 연결되고, 게이트와 드레인 사이에는 캐패시터(C1)이 연결되어 있다. 그리고 FET(21)는 게이트와 드레인 사이 및 게이트와 소스 사이에 기생 커패시터(Cgs)가 존재한다. 이러한 하강 램프 파형 발생회로는 FET(21)의 턴 온/오프를 제어하여 하강 램프 파형을 생성한다. 여기서 FET(21)는 FET(21)에 형성되어 있는 기생 커패시터(Cgs)와 커패시터(C1)가 충전된 된 후, 게이트에 인가되는 전압이 FET(21)의 임계전압(Vth)을 초과하면 턴 온된다.As shown in FIG. 1, the falling ramp waveform generating circuit includes a field effect transistor (hereinafter referred to as a “FET”) having a panel capacitor Cp connected to a drain and an input power supply Vnf connected to a source. do. A resistor R1 and a gate driving power supply Vg 22 are connected to the gate of the FET 21, and a capacitor C1 is connected between the gate and the drain. In the FET 21, parasitic capacitors Cgs exist between the gate and the drain and between the gate and the source. The falling ramp waveform generation circuit controls the turn on / off of the FET 21 to generate the falling ramp waveform. Here, after the parasitic capacitor Cgs and the capacitor C1 formed in the FET 21 are charged, the FET 21 turns on when the voltage applied to the gate exceeds the threshold voltage Vth of the FET 21. Is on.

이러한 FET(21)의 턴 온에 의해 생성되는 하강 기울기(dV/dt)를 수학식으로 나타내면 다음의 수학식 1과 같다.The falling slope dV / dt generated by the turn-on of the FET 21 is represented by Equation 1 below.

Figure 112006069950559-PAT00001
Figure 112006069950559-PAT00001

수학식 1을 보면, 하강 기울기(dV/dt)는 저항(R1)과, 커패시터(Cgd, C1)와, 임계전압(Vth)에 의해 결정되는 것을 알 수 있다. 여기서 저항과 커패시터와 임계전압은 온도에 따라 그 값이 변화하는 특성이 있다. 그런데 저항과 커패시터는 제조 방식에 따라 온도에 정비례하는 특성을 가지게 하거나 반비례하는 특성을 가지게 할 수 있다. 그러나 임계전압(Vth)은 항상 온도에 정비례하는 특성을 가진다.Referring to Equation 1, it can be seen that the falling slope dV / dt is determined by the resistor R1, the capacitors Cgd and C1, and the threshold voltage Vth. Here, the resistance, the capacitor, and the threshold voltage have a characteristic that their value changes with temperature. However, resistors and capacitors can have characteristics that are directly proportional to temperature or inversely proportional to manufacturing. However, the threshold voltage Vth always has a characteristic that is directly proportional to temperature.

따라서, 저항과 커패시터 성분을 배제한 채 임계전압(Vth)만의 관점에서 봤을 때 고온에서의 하강 기울기는 도 2의 A에 도시된 바와 같이 정상적인 기울기 (②)에서 급격한 경사도를 가지는 기울기(①)로 변한다. 이때 기울기(①)로 변하는 것은 임계전압(Vth)이 낮아져서 턴 온 시간이 길어지기 때문이다.Therefore, the dropping slope at high temperature changes from the normal slope (2) to the slope (1) having a steep slope as shown in A of FIG. 2 in view of the threshold voltage (Vth) alone, excluding the resistor and capacitor components. . At this time, the change in the slope ① is because the threshold voltage Vth is lowered and the turn-on time becomes longer.

한편, 하강 계단 파형 회로에서도 FET(또는 IGBT)의 턴 온/오프를 조절하여 패널 커패시터(Cp)의 전압을 조절하고 있으며, 그에 따라 하강 기울기(dV/dt)는 FET(또는 IGBT)의 임계전압(Vt)에 의해 결정된다. 그러므로 하강 계단 파형을 생성하는 하강 계단 파형 발생회로에서도 하강 램프 파형 발생회로와 같이 동일한 온도 특성을 가진다.Meanwhile, the voltage of the panel capacitor Cp is controlled by controlling the turn on / off of the FET (or IGBT) in the falling step waveform circuit, and accordingly, the falling slope dV / dt is the threshold voltage of the FET (or IGBT). Determined by (Vt). Therefore, the falling step waveform generating circuit which generates the falling step waveform has the same temperature characteristics as the falling ramp waveform generating circuit.

예컨데, 하강 계단 파형 발생회로에서 발생하는 파형의 하강 기울기는 고온에서 도 2의 B에 도시된 바와 같이 기울기가 변한다. 즉, 하강 계단 파형 발생회로는 FET의 턴 온 기간에 비례하여 전압이 수직으로 떨어지는 파형을 나타내고, FET의 턴 오프 기간에 비례하여 전압이 수평으로 유지되는 파형을 나타낸다.For example, the falling slope of the waveform generated in the falling step waveform generating circuit changes as shown in B of FIG. 2 at a high temperature. That is, the falling step waveform generating circuit shows a waveform in which the voltage falls vertically in proportion to the turn-on period of the FET, and a waveform in which the voltage is kept horizontal in proportion to the turn-off period of the FET.

그런데 고온인 경우에 FET의 임계전압(Vth)은 낮아지고 그에 따라 FET의 턴 온 시간이 빨라져서 수직으로 떨어지는 전압의 크기가 정상시보다 ΔV만큼 증가한다. 따라서, 하강 계단 파형의 기울기는 정상 기울기(③)에서 급격한 경사도를 가지는 이상 기울기(④)로 변한다.However, in the case of high temperature, the threshold voltage Vth of the FET is lowered and accordingly, the turn-on time of the FET is faster, so that the magnitude of the vertically falling voltage increases by ΔV than normal. Therefore, the slope of the descending staircase waveform changes from the normal slope ③ to the abnormal slope ④ having a sharp slope.

결국, 온도의 변화에 따라 변화하는 리셋 기간 중 인가되는 파형의 하강 기울기는 온도의 변화에 정비례하여 변화는 임계전압(Vth)에 의한 FET의 턴 온 시간 변화에 영향을 받는 것을 알 수 있다. As a result, it can be seen that the falling slope of the waveform applied during the reset period changing with the change in temperature is directly proportional to the change in temperature, and the change is affected by the change in the turn-on time of the FET due to the threshold voltage Vth.

따라서 본 발명은 FET의 턴 온/오프 시간을 조절하여 온도의 변화에 따라 변하는 하강 기울기를 조절하고자 한다.Therefore, the present invention is intended to control the falling slope which changes according to the temperature change by adjusting the turn on / off time of the FET.

이하 도 3을 참조하여 본 발명의 실시예에 따른 플라자마 표시 장치를 설명한다. 도 3은 본 발명의 실시예에 따른 플라즈마 표시 장치의 블록 구성도이다.Hereinafter, a plasma display device according to an exemplary embodiment of the present invention will be described with reference to FIG. 3. 3 is a block diagram of a plasma display device according to an exemplary embodiment of the present invention.

도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 플라즈마 표시 장치는 전원부(100), 로직부(200), 구동부(300), 패널부(400)와, 전압감지부(500)를 포함한다.As shown in FIG. 3, a plasma display device according to an exemplary embodiment of the present invention includes a power supply unit 100, a logic unit 200, a driver unit 300, a panel unit 400, and a voltage detector 500. do.

전원부(100)는 상용 전원으로부터 정류된 직류 전원을 각 구성(200, 300)이 필요로 하는 각각의 직류 전압으로 변환하고 이를 각각의 구성(200, 300)에 제공한다.The power supply unit 100 converts the DC power rectified from the commercial power source into respective DC voltages required by the components 200 and 300 and provides them to the respective components 200 and 300.

로직부(200)는 영상부(미도시)로부터 입력되는 영상 데이터를 신호 처리하여 서브필드 데이터 생성, 서브필드별 서스테인 펄스수 결정, 어드레스 데이터 생성, 구동부(300)를 구성하는 각종 스위치의 동작 제어 신호 생성 등과 같이 ADS(Address and Display Separated) 영상 표시 동작을 위한 전반적인 동작을 수행한다. 상기 구동부(300)를 구성하는 각종 스위치의 동작 제어 신호는 각종 스위치가 FET인 경우 게이트 구동신호이다.The logic unit 200 processes image data input from an image unit (not shown) to generate subfield data, determine sustain pulse number for each subfield, generate address data, and control operation of various switches constituting the driver 300. Performs overall operations for ADS (Address and Display Separated) image display operation, such as signal generation. The operation control signal of the various switches constituting the driver 300 is a gate driving signal when the various switches are FETs.

구동부(300)는 유지전극 구동부(이하, "X 구동부"라 함)(310), 주사전극 구동부(이하 "Y 구동부"라 함)(320)와, 어드레스 구동부(330)를 포함한다. X 구동부(310)는 로직부(200)로부터 게이트 구동신호를 수신하여 유지전극에 인가될 구동 파형을 생성하고 이를 패널부(400)에 제공한다. Y 구동부(320)는 로직부(200)로부터 게이트 구동신호를 수신하여 주사전극에 인가될 구동 파형을 생성하고 이를 패널부(400)에 제공한다. 어드레스 구동부(330)는 로직부(200)로부터 게이트 구동신 호를 수신하여 어드레스 전극에 인가될 구동 파형을 생성하고 이를 패널부(400)에 제공한다.The driver 300 includes a sustain electrode driver (hereinafter referred to as an "X driver") 310, a scan electrode driver (hereinafter referred to as a "Y driver") 320, and an address driver 330. The X driver 310 receives a gate driving signal from the logic unit 200, generates a driving waveform to be applied to the sustain electrode, and provides the driving waveform to the panel unit 400. The Y driver 320 receives the gate driving signal from the logic unit 200, generates a driving waveform to be applied to the scan electrode, and provides the driving waveform to the panel unit 400. The address driver 330 receives the gate driving signal from the logic unit 200, generates a driving waveform to be applied to the address electrode, and provides the driving waveform to the panel unit 400.

패널부(400)는 세로 방향으로 뻗어 있는 복수의 어드레스 전극, 그리고 가로 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극 및 주사 전극을 포함한다. 유지 전극은 각 주사 전극에 대응해서 형성되며, 일반적으로 그 일단이 서로 공통으로 연결되어 있다. 이때, 어드레스 전극과 유지 및 주사 전극의 교차부에 있는 방전 공간이 방전 셀을 형성한다. 여기서 패널부(400)는 통상적으로 사용되는 공지 공개의 플라즈마 표시 장치의 표시 패널이므로, 도면 상에 구체적으로 도시하지 않았다. 즉, 본 발명의 패널부(400)는 공개된 어떠한 형태 및 구조의 표시 패널이라도 상관없다. The panel 400 includes a plurality of address electrodes extending in a vertical direction, and a plurality of sustain electrodes and scan electrodes extending in pairs with each other in a horizontal direction. The sustain electrode is formed corresponding to each scan electrode and generally has one end connected in common to each other. At this time, the discharge space at the intersection of the address electrode and the sustain and scan electrodes forms a discharge cell. Since the panel 400 is a display panel of a conventionally known plasma display device, it is not specifically illustrated on the drawings. That is, the panel 400 of the present invention may be a display panel having any disclosed form and structure.

전압감지부(500)는 Y 구동부(320)에서 출력하는 구동 파형에서 리셋 기간 중 하강 램프(또는 계단) 파형의 제1 전압을 검출하고 이를 로직부(200)에 인가한다. 여기서 리셋 기간에 패널부(400)에 인가되는 구동 파형을 X 구동부(310)에서 출력하는 경우 전압감지부(500)는 X 구동부(310)에서 해당 하강 램프(또는 계단) 파형의 제1 전압을 검출할 것이다.The voltage detector 500 detects the first voltage of the falling ramp (or staircase) waveform during the reset period from the driving waveform output from the Y driver 320 and applies it to the logic unit 200. In this case, when the driving waveform applied to the panel unit 400 is output from the X driving unit 310 in the reset period, the voltage sensing unit 500 receives the first voltage of the corresponding falling ramp (or step) waveform from the X driving unit 310. Will detect.

로직부(200)는 전압감지부(500)로부터 제1 전압을 수신하면 이를 기준전압과 비교하고, 제1 전압이 기준전압과 차이를 가지면 하강 램프(또는 계단) 파형이 조절되도록 하는 특정 스위치의 게이트 구동 신호를 조절한다. 이때 특정 스위치의 게이트 구동 신호 조절은 예컨데, 듀티비(duty ratio)를 조절하거나 턴 오프 시간을 조절하는 등이 있다.When the logic unit 200 receives the first voltage from the voltage sensing unit 500, the logic unit 200 compares the first voltage with a reference voltage, and if the first voltage has a difference from the reference voltage, the logic unit 200 adjusts a falling ramp (or step) waveform. Adjust the gate drive signal. In this case, the gate driving signal of the specific switch is controlled, for example, by adjusting a duty ratio or adjusting the turn-off time.

이하, 도 4를 참조하여 상기 전압감지부(500)를 보다 상세히 설명한다. 도 4는 도 3의 전압 감지부를 상세화한 블록 구성도이다.Hereinafter, the voltage detector 500 will be described in more detail with reference to FIG. 4. 4 is a block diagram illustrating in detail the voltage sensing unit of FIG. 3.

도 4에 도시된 바와 같이, 전압감지부(500)는 전압 검출부(510), 레벨 쉬프트부(520)와, A/D(Analog to Digital) 변환부(530)를 포함한다. 여기서 전압감지부(500)는 Y 구동부(320)에서 출력하는 하강 기울기 전압 즉, 제1 전압(Vreset)을 그대로 감지하여 로직부(200)에 제공할 수 있으나, 양자화 과정과 로직부(200)에서의 연산처리를 위하여 낮은 레벨의 전압으로 만드는 과정을 수행한다.As shown in FIG. 4, the voltage detector 500 includes a voltage detector 510, a level shift unit 520, and an analog to digital (A / D) converter 530. Here, the voltage detector 500 may detect the falling gradient voltage output from the Y driver 320, that is, the first voltage Vreset, and provide the same to the logic unit 200, but the quantization process and the logic unit 200 may be performed. The process of making the voltage at a low level is performed for the operation in.

즉, 전압감지부(500)의 전압 검출부(510)는 Y 구동부(320)로부터 출력하는 하강 기울기 전압 즉, 제1 전압(Vreset)을 검출한다. 이때 전압 검출부(510)는 제1 전압(Vreset)을 특정 비율로 낮춘 제2 전압을 검출한다.That is, the voltage detector 510 of the voltage detector 500 detects the falling slope voltage output from the Y driver 320, that is, the first voltage Vreset. At this time, the voltage detector 510 detects the second voltage lowering the first voltage Vreset at a specific ratio.

레벨 쉬프트부(520)는 전압 검출부(510)로부터 수신되는 제2 전압을 특정 이득만큼 레벨 쉬프트시킨다. 이때 레벨 쉬프트부(520)의 특정 이득은 1보다 작은 값이다. 따라서 렙레 쉬프트부(520)는 입력되는 제2 전압의 레벨을 1보다 작은 값의 이득만큼 레벨 다운시켜 출력한다. 이렇게 레벨 다운된 전압은 약 5V 이내의 값이 된다. A/D 변환부(530)는 레벨 쉬프트부(520)로부터 수신되는 신호를 디지털 신호로 변환하고, 변환된 디지털 신호를 로직부(200)에 제공한다.The level shift unit 520 level shifts the second voltage received from the voltage detector 510 by a specific gain. In this case, the specific gain of the level shift unit 520 is less than one. Therefore, the level shift unit 520 outputs the level of the input second voltage down by a gain less than one. This level down voltage is within about 5V. The A / D converter 530 converts a signal received from the level shift unit 520 into a digital signal, and provides the converted digital signal to the logic unit 200.

A/D 변환부(530)로부터 제1 전압에 대응된 디지털 값을 수신한 로직부(200)의 동작은 도 6을 참조로 하는 이하의 설명에서 상세하게 설명할 것이다.An operation of the logic unit 200 that receives the digital value corresponding to the first voltage from the A / D converter 530 will be described in detail later with reference to FIG. 6.

다음으로, 도 5를 참조로 하여 본 발명의 제1 실시예에 따른 Y 구동부의 구동 회로와 상기 Y 구동부의 구동 회로에서 상기 제1 전압을 검출하는 지점을 설명 한다. 도 5는 본 발명의 제1 실시예에 따른 Y 구동부의 구동 회로에서 전압 감지 지점을 보인 도면이다.Next, with reference to FIG. 5, the driving circuit of the Y driver and the driving circuit of the Y driver according to the first embodiment of the present invention will be described. 5 is a view illustrating a voltage sensing point in a driving circuit of the Y driver according to the first exemplary embodiment of the present invention.

도 5에서 사용되는 스위치는 바디 다이오드(도시하지 않음)를 가지는 n채널 전계효과 트랜지스터(FET)로 도시하였으며, 동일 또는 유사한 기능을 가진 다른 스위치로 이루어질 수 있다. 그리고 X 전극과 Y 전극에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다. 또한 도 5에서는 하나의 Y 전극에 연결되는 선택 회로(431)만을 도시하였다. The switch used in FIG. 5 is illustrated as an n-channel field effect transistor (FET) having a body diode (not shown), and may be made of another switch having the same or similar function. The capacitive component formed by the X electrode and the Y electrode is shown as a panel capacitor Cp. 5 illustrates only the selection circuit 431 connected to one Y electrode.

도 5에 도시된 바와 같이, Y 구동부(320)는 전력회수부(321), 리셋 구동부(322)와 주사 구동부(323)를 포함한다.As shown in FIG. 5, the Y driver 320 includes a power recovery unit 321, a reset driver 322, and a scan driver 323.

전력회수부(321)는 유지방전 구간에 인가되는 파형을 생성하기 위한 것으로,트랜지스터(Yr, Yf), 인덕터(L), 다이오드(Dr, Df) 및 커패시터(Cer)를 포함한다.The power recovery unit 321 generates a waveform applied to the sustain discharge section, and includes transistors Yr and Yf, an inductor L, diodes Dr and Df, and a capacitor Cer.

트랜지스터(Ys)는 Vs 전압을 공급하는 전원(Vs)과 패널 커패시터(Cp)의 Y 전극 사이에 연결되며, 트랜지스터(Yg)는 0V 전압을 공급하는 전원(0V)과 패널 커패시터(Cp)의 Y 전극 사이에 연결되어 있다. 이때, 트랜지스터(Ys)는 Y 전극에 Vs 전압을 인가하며, 트랜지스터(Yg)는 Y 전극에 0V 전압을 인가한다. The transistor Ys is connected between the power supply Vs supplying the Vs voltage and the Y electrode of the panel capacitor Cp, and the transistor Yg is connected to the power supply 0V supplying the 0V voltage and the Y of the panel capacitor Cp. It is connected between the electrodes. At this time, the transistor Ys applies a Vs voltage to the Y electrode, and the transistor Yg applies a 0V voltage to the Y electrode.

트랜지스터(Ys, Yg)의 접점에 커패시터(Cer)의 제1단이 연결되어 있으며, 커패시터(Cer)에는 Vs 전압과 0V 전압의 중간 정도의 전압(Vs/2)이 충전되어 있다. 그리고 Y 전극에 제1단이 연결된 인덕터(L)의 제2단에 트랜지스터(Yr)의 소스가 연결되고 커패시터(Cer)의 제1단에 트랜지스터(Yr)의 드레인이 연결되어 있으며, 인덕터(L)의 제2단에 트랜지스터(Yf)의 드레인이 연결되고 커패시터(Cer)의 제1단에 트랜지스터(Yf)의 소스가 연결되어 있다.The first stage of the capacitor Ce is connected to the contacts of the transistors Ys and Yg, and the capacitor Ce is charged with a voltage Vs / 2 halfway between the voltage Vs and the voltage 0V. The source of the transistor Yr is connected to the second end of the inductor L having the first end connected to the Y electrode, and the drain of the transistor Yr is connected to the first end of the capacitor Ce. The drain of the transistor Yf is connected to the second end of the circuit, and the source of the transistor Yf is connected to the first end of the capacitor Ce.

그리고 트랜지스터(Yr)의 소스와 인덕터(L) 사이에 다이오드(Dr)가 연결되어 있고, 트랜지스터(Yf)의 드레인과 인덕터(L) 사이에 다이오드(Df)가 연결되어 있다. 다이오드(Dr)는 트랜지스터(Yr)가 바디 다이오드를 가질 경우 패널 커패시터(Cp)의 전압을 증가시키는 상승 경로를 설정하기 위한 것이고, 다이오드(Df)는 트랜지스터(Yf)가 바디 다이오드를 가질 경우 Y 전극의 전압을 하강시키는 하강 경로를 설정하기 위한 것이다. The diode Dr is connected between the source of the transistor Yr and the inductor L, and the diode Df is connected between the drain of the transistor Yf and the inductor L. The diode Dr is for setting the rising path of increasing the voltage of the panel capacitor Cp when the transistor Yr has a body diode, and the diode Df is the Y electrode when the transistor Yf has a body diode. This is to set the falling path for lowering the voltage of.

이러한 전력 회수부(321)는 인덕터(L)와 패널 커패시터(Cp)의 공진을 이용하여 Y 전극의 전압을 0V 전압에서 Vs 전압으로 증가시키거나 Vs 전압에서 0V 전압으로 감소시킨다.The power recovery unit 321 increases the voltage of the Y electrode from 0V voltage to Vs voltage or decreases from Vs voltage to 0V using resonance of the inductor L and the panel capacitor Cp.

리셋 구동부(322)는 트랜지스터(Yrr, Yfr, Ypp, Ynp), 커패시터(Cset), 제너 다이오드(ZD) 및 다이오드(Dset)를 포함하며, 리셋 기간의 상승 기간에서 Y 전극의 전압을 Vs 전압에서 Vset 전압까지 점진적으로 증가시키고, 리셋 기간의 하강 기간에서 Y 전극의 전압을 Vs 전압에서 Vnf 전압까지 점진적으로 감소시킨다.The reset driver 322 includes transistors Yrr, Yfr, Ypp, and Ynp, a capacitor Cset, a zener diode ZD, and a diode Dset, and the voltage of the Y electrode is increased from the voltage Vs in the rising period of the reset period. It gradually increases up to the voltage Vset, and gradually decreases the voltage of the Y electrode from the voltage Vs to the voltage Vnf in the falling period of the reset period.

Vset 전압을 공급하는 전원(Vset)에 드레인이 연결된 트랜지스터(Yrr)의 소스가 Y 전극에 연결되어 있고, 트랜지스터(Yrr)의 소스에 드레인이 연결된 트랜지스터(Ynp)의 소스가 Y 전극에 연결되어 있다. 그리고 트랜지스터(Yrr)의 소스에 드레인이 연결된 트랜지스터(Ypp)의 소스가 트랜지스터(Ys, Yg)의 접점에 연결되어 있다. 트랜지스터(Ypp)의 소스와 트랜지스터(Yrr)의 드레인 사이에 커패시터(Cset)가 연결되어 있으며 이 커패시터(Cset)는 트랜지스터(Yg)가 턴온될 때 (Vset-Vs) 전압으로 충전된다. 또한 트랜지스터(Yrr)의 바디 다이오드로 인한 전류를 차단하기 위해 트랜지스터(Yrr)의 바디 다이오드와 반대 방향으로 다이오드(Dset)가 연결되어 있다.The source of the transistor Yrr whose drain is connected to the power supply Vset supplying the Vset voltage is connected to the Y electrode, and the source of the transistor Ynp whose drain is connected to the source of the transistor Yrr is connected to the Y electrode. . A source of the transistor Ypp having a drain connected to the source of the transistor Yrr is connected to a contact point of the transistors Ys and Yg. A capacitor Cset is connected between the source of the transistor Ypp and the drain of the transistor Yrr, and the capacitor Cset is charged to the voltage (Vset-Vs) when the transistor Yg is turned on. In addition, the diode Dset is connected in a direction opposite to the body diode of the transistor Yrr to block current caused by the body diode of the transistor Yrr.

그리고 VscL 전압을 공급하는 전원(VscL)과 패널 커패시터(Cp)의 Y 전극 사이에 트랜지스터(Yfr)가 연결되어 있으며, Vnf 전압을 VscL 전압보다 높게 형성하기 위해 트랜지스터(Yfr)와 Y 전극 사이에 제너 다이오드(ZD)가 연결되어 있다. 상기 Vnf 전압은 하강 기울기에서 가장 낮은 전압이며, VscL은 어드레스 기간에서 인가되는 전압 중 가장 낮은 전압이다.The transistor Yfr is connected between the power supply VscL supplying the VscL voltage and the Y electrode of the panel capacitor Cp, and a zener is formed between the transistor Yfr and the Y electrode to form the Vnf voltage higher than the VscL voltage. Diode ZD is connected. The Vnf voltage is the lowest voltage in the falling slope, and VscL is the lowest voltage among the voltages applied in the address period.

주사 구동부(323)는 선택 회로(431), 커패시터(CscH), 다이오드(DscH) 및 트랜지스터(YscL)를 포함하며, 어드레스 기간에서 켜질 방전 셀을 선택하기 위해서 Y 전극에 VscL 전압을 인가하고, 켜지지 않을 방전 셀의 Y 전극에 VscH 전압을 인가한다. 일반적으로 어드레스 기간에서 복수의 Y 전극(Y1∼Yn)을 순차적으로 선택할 수 있도록 각각의 Y 전극(Y1∼Yn)에 선택 회로(431)가 IC 형태로 연결되어 있으며, 이러한 선택 회로(431)를 통하여 Y 구동부(320)의 구동 회로가 Y 전극에 공통으로 연결된다. The scan driver 323 includes a selection circuit 431, a capacitor CscH, a diode DscH, and a transistor YscL, and applies a VscL voltage to the Y electrode to select a discharge cell to be turned on in an address period. The voltage VscH is applied to the Y electrode of the discharge cell that will not be. In general, a selection circuit 431 is connected to each of the Y electrodes Y1 to Yn in the form of an IC so that the plurality of Y electrodes Y1 to Yn can be sequentially selected in the address period. The driving circuit of the Y driver 320 is commonly connected to the Y electrode.

선택 회로(431)는 트랜지스터(Sch, Scl)를 포함한다. 트랜지스터(Sch)의 소스와 트랜지스터(Scl)의 드레인은 각각 패널 커패시터(Cp)의 Y 전극에 연결되어 있다. 트랜지스터(Scl)의 소스와 트랜지스터(Sch)의 드레인의 접점에 커패시터(CscH)의 제1단이 연결되어 있고 커패시터(CscH)의 제2단에 트랜지스터(Sch)의 드레인이 연결되어 있다. 그리고 전원(VscL)과 패널 커패시터(Cp)의 Y 전극 사이에 트랜지스 터(YscL)가 연결되어 있으며, VscH 전압을 공급하는 전원(VscH)에 애노드가 연결된 다이오드(DscH)의 캐소드가 트랜지스터(Sch)의 드레인에 연결되어 있다. 여기서, 트랜지스터(YscL)가 턴온되어 커패시터(CscH)에는 (VscH-VscL) 전압이 충전된다.The selection circuit 431 includes transistors Sch and Scl. The source of the transistor Sch and the drain of the transistor Scl are respectively connected to the Y electrode of the panel capacitor Cp. The first end of the capacitor CscH is connected to the contact point of the source of the transistor Scl and the drain of the transistor Sch, and the drain of the transistor Sch is connected to the second end of the capacitor CscH. The transistor YscL is connected between the power supply VscL and the Y electrode of the panel capacitor Cp, and the cathode of the diode DscH whose anode is connected to the power supply VscH supplying the VscH voltage is the transistor Schch. Is connected to the drain. Here, the transistor YscL is turned on so that the capacitor CscH is charged with a voltage of (VscH-VscL).

이하에서는 Y 구동부(320)에서 리셋 기간 중 하강 램프 파형을 생성하는 동작을 설명한다.Hereinafter, an operation of generating the falling ramp waveform during the reset period by the Y driver 320 will be described.

리셋 구동부(322)는 트랜지스터(Yrr)와 트랜지스터(Ynp)의 턴 온/오프를 제어하여 리셋 기간 중 상승 기간에서 상승 램프 파형을 생성한다.The reset driver 322 controls the turning on / off of the transistor Yrr and the transistor Ynp to generate a rising ramp waveform in the rising period of the reset period.

그런 다음, 리셋 구동부(322)는 트랜지스터(Yrr)를 턴 오프시키고 트랜지스터(Ys)를 턴 온시켜, 패널 커패시터(Cp), 트랜지스터(Scl), 트랜지스터(Ynp, Ypp, Ys)의 바디 다이오드 및 전원(Vs)으로 이루어지는 전류 경로가 형성되고, 이 전류 경로를 통하여 Y 전극에 Vs 전압을 인가된다. Then, the reset driver 322 turns off the transistor Yrr and turns on the transistor Ys so that the body capacitor and power supply of the panel capacitor Cp, the transistor Scl, the transistors Ynp, Ypp, and Ys are turned on. A current path consisting of (Vs) is formed, and a Vs voltage is applied to the Y electrode through this current path.

이어서, 리셋 구동부(322)는 리셋 기간 중 하강 기간에서 하강 램프 파형을 생성하기 위하여, 트랜지스터(Yfr)를 턴 온시켜 패널 커패시터(Cp), 제너 다이오드(ZD), 트랜지스터(Yfr) 및 전원(VscL)으로 이루어지는 전류 경로를 형성하고 이 전류 경로를 통하여 Y 전극의 전압이 Vnf 전압까지 점진적으로 감소되도록 한다.Subsequently, the reset driver 322 turns on the transistor Yfr to turn on the panel capacitor Cp, the zener diode ZD, the transistor Yfr, and the power supply VscL in order to generate the falling ramp waveform in the falling period during the reset period. A current path is formed, and the voltage of the Y electrode is gradually reduced to the Vnf voltage through the current path.

여기서 하강 기간에 패널 커패시터(Cp)에 인가되는 전압은 선택 회로(431)의 출력 지점(P1)에서 검출할 수 있고, 선택 회로(431)의 입력 지점(P2)에서 검출할 수 있다. 이때 리셋 기간 중 하강 기간에서 두 지점(P1, P2)의 전압은 동일하며, 제1 전압(Vreset)이다.Here, the voltage applied to the panel capacitor Cp during the falling period may be detected at the output point P1 of the selection circuit 431 and at the input point P2 of the selection circuit 431. In this case, the voltages of the two points P1 and P2 are the same in the falling period of the reset period and are the first voltage Vreset.

이하에서는 도 6을 참조하여 도 4에 도시된 전압 감지부(500)가 Y 구동부의 구동 회로에 연결되어 제1 전압(Vreset)을 입력받고 로직부(200)에 제1 전압(Vreset)에 대응된 전압을 제공하는 것을 설명하고자 한다. 도 6은 본 발명의 제2 실시예에 따른 Y 구동부의 구동 회로와 전압 감지부 및 로직부의 관계를 보인 도면이다.Hereinafter, the voltage detector 500 illustrated in FIG. 4 is connected to the driving circuit of the Y driver to receive the first voltage Vreset and to correspond to the first voltage Vreset to the logic unit 200 with reference to FIG. 6. It will be described to provide the voltage. 6 is a diagram illustrating a relationship between a driving circuit, a voltage sensing unit, and a logic unit of the Y driver according to the second exemplary embodiment of the present invention.

도 6에 도시된 본 발명의 제2 실시예에 따른 Y 구동부의 구동회로는 전반적으로 제1 실시예에 따른 Y 구동부의 구동회로와 유사하다. 다만, 본 발명의 제2 실시예에 따른 Y 구동부의 구동회로는 VscL과 Vnf가 동일 레벨인 구동 파형을 생성하기 위해 제너 다이오드(ZD)가 삭제된 형태이다. 그리고 도 6에서 스캔 IC(323)는 도 5에 도시된 주사 구동부(323)와 동일한 것으로, 주사 구동부(323)를 칩으로 구현한 형태를 나타낸 것이다.The driving circuit of the Y driver according to the second embodiment of the present invention shown in FIG. 6 is generally similar to the driving circuit of the Y driver according to the first embodiment. However, in the driving circuit of the Y driving unit according to the second exemplary embodiment of the present invention, the zener diode ZD is deleted to generate a driving waveform having the same level of VscL and Vnf. In FIG. 6, the scan IC 323 is the same as the scan driver 323 illustrated in FIG. 5, and illustrates the form in which the scan driver 323 is implemented as a chip.

도 6에 도시된 바와 같이 전압 검출부(510)는 구동회로의 출력 지점(P1)에 연결되어 제1 전압(Vreset)을 입력으로 한다. 여기서 전압 검출부(510)는 구동회로의 입력 지점(P2)에 연결될 수 있다.As illustrated in FIG. 6, the voltage detector 510 is connected to the output point P1 of the driving circuit and receives the first voltage Vreset as an input. The voltage detector 510 may be connected to the input point P2 of the driving circuit.

전압 검출부(510)는 적어도 2 이상의 저항으로 이루어져 있으며, 입력되는 제1 전압(Vreset)을 저항의 분압비로 분압하여 제2 전압으로 만든다.The voltage detector 510 includes at least two resistors, and divides the input first voltage Vreset into a second voltage by dividing the input voltage into a divided voltage ratio.

레벨 쉬프트부(520)는 일 예로, 오피 앰프를 이용하여 구성된 차동 증폭기로 구현될 수 있다. 이 경우 전압 검출부(510)의 제2 전압은 오피 앰프의 반전 단자에 입력되고, 비반전 단자에 연결된 커패시터의 전압 즉, 기준 전압과 비교차만큼 증폭되어 출력된다. 이렇게 레벨 쉬프트부(520)에 의해 증폭된 제2 전압은 낮은 레벨로 떨어져 A/D 변환부(530)에 입력된다.The level shift unit 520 may be implemented as, for example, a differential amplifier configured using an operational amplifier. In this case, the second voltage of the voltage detector 510 is input to the inverting terminal of the op amp, and amplified by a voltage difference of the capacitor connected to the non-inverting terminal, that is, the reference voltage. The second voltage amplified by the level shift unit 520 is inputted to the A / D converter 530 by falling to a low level.

그러면 A/D 변환부(530)는 입력되는 전압을 디지털 값으로 변환시키고 이를 로직부(200)에 입력시킨다.Then, the A / D converter 530 converts the input voltage into a digital value and inputs it to the logic unit 200.

로직부(200)는 A/D 변환부(530)로부터 제1 전압(Vreset)에 대응된 디지털 값을 수신하면, 디지털 값에 따라 트랜지스터(Yfr)의 턴 온/오프 시간을 조절하여, 출력 지점(P1)의 전압이 달라지게 한다.When the logic unit 200 receives a digital value corresponding to the first voltage Vreset from the A / D converter 530, the logic unit 200 adjusts the turn on / off time of the transistor Yfr according to the digital value, thereby outputting the output point. Make the voltage of (P1) different.

이하에서는 도 7을 참조하여 상기 로직부(200)에 대하여 보다 상세히 설명하고자 한다. 도 7은 본 발명의 실시예에 따른 로직부의 블록 구성도이다.Hereinafter, the logic unit 200 will be described in more detail with reference to FIG. 7. 7 is a block diagram of a logic unit according to an exemplary embodiment of the present invention.

도 7에 도시된 바와 같이, 로직부(200)는 기준값 저장부(210), 클럭 제어기(220)와, 게이트 구동신호 생성기(230)를 포함한다.As illustrated in FIG. 7, the logic unit 200 includes a reference value storage unit 210, a clock controller 220, and a gate driving signal generator 230.

기준값 저장부(210)는 상온(정상상태)에서 출력하는 게이트 구동 신호(S(Yfr))의 각 클럭 폴링 시점에서 대응된 제1 기준값을 저장하고 있다. 각 폴링 시점에서의 제1 기준값은 상기 게이트 구동 신호(S(Yfr))에 의해 출력되는 상기 지점(P1, P2)에서의 실측 전압에 대한 디지털값으로 폴링 시점이 늦을수록 낮은 레벨의 전압값을 나타내며, 이웃하는 폴링 시점의 두 제1 기준값은 일정한 레벨차이를 가진다. 또한 제1 기준값은 현재 감지된 온도에 따라 패널 커패시터에 인가되는 전압을 달리하여 구동하는 제1 방식을 채용한 플라즈마 표시 장치인 경우에 온도에 따라 달라질 수 있다. 그러나, 상기 제1 방식을 이용하는 경우에 제1 기준값은 온도에 대응된 설정값으로 저장되어 있으므로, 제1 방식을 이용하는 플라즈마 표시 장치는 표시 패널(또는 장치)의 온도를 감지하는 온도 감지부를 더 구비하고, 온도별로 제1 기준값을 설정한 후 온도 및 각 클럭 폴링 시점을 이용하여 제1 기준값을 파악할 수 있다.The reference value storage unit 210 stores a first reference value corresponding to each clock polling time of the gate driving signal S (Yfr) output at room temperature (normal state). The first reference value at each polling time point is a digital value for the measured voltage at the points P1 and P2 output by the gate driving signal S (Yfr). The lower the polling time point is, the lower the voltage value is. The two first reference values of neighboring polling points have a constant level difference. In addition, the first reference value may vary depending on the temperature in the case of the plasma display device employing the first method of driving by varying the voltage applied to the panel capacitor according to the currently sensed temperature. However, when using the first method, since the first reference value is stored as a setting value corresponding to the temperature, the plasma display device using the first method further includes a temperature sensing unit for sensing a temperature of the display panel (or device). After setting the first reference value for each temperature, the first reference value may be determined using the temperature and each clock polling time point.

클럭 제어기(220)는 상온에서 출력하는 게이트 구동 신호(S(Yfr))를 입력으로 하며, 게이트 구동 신호(S(Yfr))의 클럭 폴링 시점마다 A/D 변환부(530)로부터 입력되는 디지털 값(D(Vreset))과, 상기 클럭 폴링 시점에 대응된 제1 기준값을 비교한다. 클럭 제어기(220)는 디지털 값(D(Vreset))과 제1 기준값이 같으면 정상적인 게이트 구동신호(S(Yfr))가 출력되도록 제어하고, 디지털 값(D(Vreset))이 제1 기준값이 다르면 정상적인 게이트 구동신호(S(Yfr))의 클럭이 가변되도록 제어한다. 클럭 제어기(220)는 PI(Proportional Integral) 제어기, PID(Proportional Integral Differential) 제어기 및 이와 동일한 기능을 가지는 제어기가 사용될 수 있다.The clock controller 220 inputs the gate driving signal S (Yfr) output at room temperature, and is digitally input from the A / D converter 530 at every clock polling time of the gate driving signal S (Yfr). A value D (Vreset) is compared with a first reference value corresponding to the clock polling time point. If the digital value D (Vreset) is equal to the first reference value, the clock controller 220 controls the normal gate driving signal S (Yfr) to be output. If the digital value D (Vreset) is different from the first reference value, The clock of the normal gate driving signal S (Yfr) is controlled to be variable. The clock controller 220 may be a PI (Proportional Integral) controller, a Proportional Integral Differential (PID) controller, or a controller having the same function.

게이트 구동신호 생성기(230)는 클럭 제어기(220)의 제어에 따라서 트랜지스터(Yfr)에 대하여 정상적인 게이트 구동신호 또는 온도 보상된 게이트 구동 신호를 생성하여 Y 구동부(230)의 트랜지스터(Yfr)의 게이트에 출력한다.The gate driving signal generator 230 generates a normal gate driving signal or a temperature compensated gate driving signal with respect to the transistor Yfr under the control of the clock controller 220, and generates a gate driving signal to the gate of the transistor Yfr of the Y driving unit 230. Output

이하에서는 도 8 내지 도 11을 참조하여 제1 전압(Vreset)에 대응된 디지털 값을 수신한 로직부(200)의 동작을 설명한다.Hereinafter, an operation of the logic unit 200 that receives a digital value corresponding to the first voltage Vreset will be described with reference to FIGS. 8 through 11.

우선 도 8과 도 9를 참조로 하여 제1 전압(Vreset)에 대응된 디지털 값(D(Vreset))을 수신한 로직부(200)의 제1 실시예 동작을 설명한다.First, an operation of the first embodiment of the logic unit 200 that receives the digital value D (Vreset) corresponding to the first voltage Vreset will be described with reference to FIGS. 8 and 9.

도 8은 본 발명의 실시예에 따른 Y 구동부의 출력 파형 중 리셋 기간의 변화된 하강 기울기를 정상 기울기로 보정하는 방법을 도식화한 일 실시예 도면으로, 이때의 하강 기울기는 하강 스텝 파형으로 나타난다.FIG. 8 is a diagram illustrating a method of correcting a changed falling slope of a reset period to a normal slope among the output waveforms of the Y driving unit according to an exemplary embodiment of the present invention, wherein the falling slope is represented by a falling step waveform.

로직부(200)는 입력되는 게이트 구동 신호(S(Yfr))의 클럭이 몇번째 클럭인지에 따라 해당 번째의 클럭에 대응된 제1 기준값을 기준값 저장부(210)로부터 가져온다. 그리고 로직부(200)는 해당 번째 클럭의 폴링 시점에서 A/D 변환부(530)로부터 입력되는 디지털 값(D(Vreset))과 제1 기준값과 비교한다.The logic unit 200 obtains the first reference value corresponding to the clock of the second gate from the reference value storage unit 210 according to the clock of the input gate driving signal S (Yfr). The logic unit 200 compares the digital value D (Vreset) input from the A / D converter 530 with the first reference value at the polling time of the corresponding clock.

로직부(200)는 입력되는 디지털 값과 제1 기준값이 같으면 정상적인 게이트 구동 신호(S(Yfr))를 Y 구동부(320)에 포함된 트랜지스터(Yfr)의 게이트로 출력한다. 트랜지스터(Yfr)는 입력되는 게이트 구동신호의 하이 레벨 시간 동안 턴 온하고, 게이트 구동신호의 로우 레벨 시간 동안 턴 오프한다.The logic unit 200 outputs the normal gate driving signal S (Yfr) to the gate of the transistor Yfr included in the Y driver 320 when the input digital value is equal to the first reference value. The transistor Yfr turns on during the high level time of the input gate driving signal and turns off during the low level time of the gate driving signal.

도 8의 (a)에 정상적인 게이트 구동 신호(S(Yfr)가 도시되어 있다. 클럭 제어기(220)에 입력되고 Y 구동부(320)에 입력되는 정상적인 게이트 구동 신호(S(Yfr))는 하이 레벨 시간이 T1이고 로우 레벨 시간이 T2이다. 따라서, 정상적인 게이트 구동 신호(S(Yfr))에 의해 발생되고 지점(P1 또는 P2)에서 검출되는 제1 전압(Vreset)은 턴 온 시간(T1)에 대응하여 L1 만큼 전압이 떨어지고, 턴 오프 시간(T2)에 대응하여 L2 시간만큼 전압이 유지되는 형태를 가진다.A normal gate drive signal S (Yfr) is shown in Fig. 8A.The normal gate drive signal S (Yfr) input to the clock controller 220 and input to the Y driver 320 is at a high level. The time is T1 and the low level time is T2. Therefore, the first voltage Vreset generated by the normal gate drive signal S (Yfr) and detected at the point P1 or P2 is at turn-on time T1. Correspondingly, the voltage drops by L1, and the voltage is maintained by L2 for the turn-off time T2.

한편, 로직부(200)는 입력되는 디지털 값(D(Vreset))이 제1 기준값보다 작으면 고온이라고 판단하고, 도 8의 (b)에 도시된 바와 같이 온도 보상된 게이트 구동 신호(S'(Yfr))를 출력한다. 여기서 고온인 경우에 하이 레벨 시간(T1)에 대응하여 제1 전압(Vreset)은 L1보다 큰 L1＇ 만큼 떨어지게 되어, 기준 값보다 낮다.On the other hand, the logic unit 200 determines that the inputted digital value D (Vreset) is smaller than the first reference value to be high temperature, and the temperature-compensated gate driving signal S ′ as shown in FIG. 8B. (Yfr)). In the case where the temperature is high, the first voltage Vreset drops by L1 ＇greater than L1, corresponding to the high level time T1, and is lower than the reference value.

고온인 경우에 제1 전압(Vreset)이 하이 레벨 시간(T1)에 대해 기준값보다 낮은 전압으로 떨어지게 되면 결국, 하강 기울기는 급격해지게 된다.In the case of the high temperature, when the first voltage Vreset drops to a voltage lower than the reference value with respect to the high level time T1, the falling slope becomes sudden.

이를 해결하기 위해 로직부(200)는 온도 보상된 게이트 구동 신호(S'(Yfr))와 같이 로우 레벨 시간을 T2에서 T2보다 긴 T3으로 증가시킨다. 이렇게 게이트 구동 신호의 로우 레벨 시간을 T3으로 증가시키면, 온도 보상된 하강 기울기는 점차적으로 정상적인 하강 기울기를 따라가게 된다.To solve this problem, the logic unit 200 increases the low level time from T2 to T3 longer than T2, such as the temperature-compensated gate driving signal S '(Yfr). Thus increasing the low level time of the gate drive signal to T3, the temperature compensated falling slope gradually follows the normal falling slope.

이때 도 8에 도시된 바와 같이, 온도 보상된 게이트 구동 신호(S'(Yfr))는 정상적인 게이트 구동신호(S(Yfr))에 비해 한 주기의 길이가 길어지게 된다. 여기서, 온도에 대응한 로우 레벨 시간의 조정은 온도 보상된 게이트 구동 신호(S'(Yfr))의 폴링 시점과 정상적인 게이트 구동신호(S(Yfr))의 폴링 시점이 가능하면 많이 겹치도록 하는 것이 양호하다.At this time, as shown in FIG. 8, the temperature compensated gate driving signal S ′ (Yfr) is longer than one normal gate driving signal S (Yfr). Here, the adjustment of the low level time corresponding to the temperature is such that the polling point of the temperature-compensated gate drive signal S '(Yfr) and the polling point of the normal gate drive signal S (Yfr) overlap as much as possible. Good.

한편, 로직부(200)는 입력되는 디지털 값이 제1 기준값보다 크면 저온이라고 판단하고, 이에 대응하여 온도 보상된 게이트 구동 신호를 출력한다. 이때 저온시 출력하는 온도 보상된 게이트 구동 신호에서 로우 레벨 시간은 T2에서 T2보다 짧은 시간이 되게 한다. 당업자라면 저온인 경우에 출력되는 온도 보상된 게이트 구동 신호를 도 8의 (b)를 통해 용이하게 이해할 수 있으므로 자세한 설명은 생략한다.On the other hand, if the input digital value is greater than the first reference value, the logic unit 200 determines that the temperature is low, and outputs a temperature-compensated gate driving signal in response thereto. At this time, the low level time in the temperature-compensated gate driving signal outputted at low temperature is shorter than T2 at T2. Those skilled in the art can easily understand the temperature-compensated gate driving signal output in the case of low temperature, so detailed description thereof will be omitted.

여기서, 하강 기울기가 하강 램프 파형을 나타내는 경우 또한 도 8의 (b)와 동일한 방법으로 하강 램프 파형을 조절하는 트랜지스터의 게이트 구동 신호를 조절하면 되므로, 구체적인 설명은 생략한다.Here, when the falling slope represents the falling ramp waveform, the gate driving signal of the transistor for adjusting the falling ramp waveform may be adjusted in the same manner as in FIG. 8B, and thus, a detailed description thereof will be omitted.

다음으로, 도 10과 도 11을 참조로 하여 제1 전압(Vreset)에 대응된 디지털 값(D(Vreset))을 수신한 로직부(200)의 제2 실시예 동작을 설명한다.Next, referring to FIGS. 10 and 11, the operation of the second embodiment of the logic unit 200 that receives the digital value D (Vreset) corresponding to the first voltage Vreset will be described.

도 10은 본 발명의 실시예에 따른 Y 구동부의 출력 파형 중 리셋 기간의 변 화된 하강 기울기를 정상 기울기로 보정하는 방법을 도식화한 다른 실시예 도면으로, 이때의 하강 기울기는 하강 스텝 파형으로 나타난다.FIG. 10 is another exemplary diagram illustrating a method of correcting a changed falling slope of a reset period to a normal slope among the output waveforms of the Y driver according to an exemplary embodiment of the present invention, wherein the falling slope is represented by a falling step waveform.

로직부(200)는 입력되는 게이트 구동 신호(S(Yfr))의 클럭이 몇번째 클럭인지에 따라 해당 번째의 클럭에 대응된 제1 기준값을 기준값 저장부(210)로부터 가져온다. 그리고 로직부(200)는 해당 번째 클럭의 폴링 시점에서 A/D 변환부(530)로부터 입력되는 디지털 값(D(Vreset))과 제1 기준값과 비교한다.The logic unit 200 obtains the first reference value corresponding to the clock of the second gate from the reference value storage unit 210 according to the clock of the input gate driving signal S (Yfr). The logic unit 200 compares the digital value D (Vreset) input from the A / D converter 530 with the first reference value at the polling time of the corresponding clock.

로직부(200)는 입력되는 디지털 값과 제1 기준값이 같으면 정상적인 게이트 구동 신호(S(Yfr))를 Y 구동부(320)에 포함된 트랜지스터(Yfr)의 게이트로 출력한다. 트랜지스터(Yfr)는 입력되는 게이트 구동신호의 하이 레벨 시간 동안 턴 온하고, 게이트 구동신호의 로우 레벨 시간 동안 턴 오프한다.The logic unit 200 outputs the normal gate driving signal S (Yfr) to the gate of the transistor Yfr included in the Y driver 320 when the input digital value is equal to the first reference value. The transistor Yfr turns on during the high level time of the input gate driving signal and turns off during the low level time of the gate driving signal.

도 10의 (a)에 정상적인 게이트 구동 신호(S(Yfr)가 도시되어 있다. 클럭 제어기(220)에 입력되고 Y 구동부(320)에 입력되는 정상적인 게이트 구동 신호(S(Yfr))는 하이 레벨 시간이 T1이고 로우 레벨 시간이 T2이다. 따라서, 정상적인 게이트 구동 신호(S(Yfr))에 의해 발생되고 지점(P1 또는 P2)에서 검출되는 제1 전압(Vreset)은 턴 온 시간(T1)에 대응하여 L1 만큼 전압이 떨어지고, 턴 오프 시간(T2)에 대응하여 L2 시간만큼 전압이 유지되는 형태를 가진다.A normal gate driving signal S (Yfr) is shown in Fig. 10A, and the normal gate driving signal S (Yfr) input to the clock controller 220 and input to the Y driver 320 is at a high level. The time is T1 and the low level time is T2. Therefore, the first voltage Vreset generated by the normal gate drive signal S (Yfr) and detected at the point P1 or P2 is at turn-on time T1. Correspondingly, the voltage drops by L1, and the voltage is maintained by L2 for the turn-off time T2.

한편, 로직부(200)는 입력되는 디지털 값(D(Vreset)이 제1 기준값보다 작으면 고온이라고 판단하고, 도 10의 (b)에 도시된 바와 같이 온도 보상된 게이트 구동 신호(S"(Yfr))를 출력한다. 여기서 고온인 경우에 하이 레벨 시간(T1)에 대응하여 제1 전압(Vreset)은 L1보다 많이 떨어지게 되어, 기준 값보다 낮다. 따라서 고 온인 경우에 제1 전압(Vreset)이 하이 레벨 시간(T1)에 대해 기준값보다 낮은 전압으로 떨어지게 되면 결국, 하강 기울기는 급격해지게 된다.On the other hand, the logic unit 200 determines that the inputted digital value D (Vreset) is smaller than the first reference value to be high temperature, and the temperature-compensated gate driving signal S ″ (as shown in FIG. 10B) ( Yfr)), where the first voltage Vreset drops more than L1 in response to the high level time T1 in the case of high temperature, and is lower than the reference value, so the first voltage Vreset in case of high temperature. When the voltage falls to a voltage lower than the reference value for this high level time T1, the falling slope eventually becomes sharp.

이를 해결하기 위해 로직부(200)는 온도 보상된 게이트 구동 신호(S"(Yfr))와 같이 하이 레벨 시간을 T1에서 T1보다 짧은 T4 시간으로 줄인다. 즉, 듀티를 줄인다. 이렇게 게이트 구동 신호의 하이 레벨 시간(T1)을 T4로 줄이면, 트랜지스터의 턴 온시간 동안에 떨어지는 전압의 크기는 정상 상태의 하강 기울기에서와 같이 L1이 된다. 결국, 온도 보상된 하강 기울기는 점차적으로 정상적인 하강 기울기를 따라가게 된다.To solve this problem, the logic unit 200 reduces the high level time from T1 to T4 time shorter than T1, such as the temperature-compensated gate drive signal S ″ (Yfr), that is, reduces the duty. When the high level time T1 is reduced to T4, the magnitude of the voltage drop during the turn-on time of the transistor becomes L1, as in the steady-state falling slope, so that the temperature compensated falling slope gradually follows the normal falling slope. do.

이때 도 12에 도시된 바와 같이, 온도 보상된 게이트 구동 신호(S"(Yfr))는 정상적인 게이트 구동신호(S(Yfr))와 동일한 한 주기 길이를 가지게 된다.At this time, as shown in FIG. 12, the temperature compensated gate driving signal S ″ (Yfr) has the same period length as the normal gate driving signal S (Yfr).

한편, 로직부(200)는 입력되는 디지털 값이 제1 기준값보다 크면 저온이라고 판단하고, 이에 대응하여 온도 보상된 게이트 구동 신호를 출력한다. 이때 저온시 출력하는 온도 보상된 게이트 구동 신호에서 하이 레벨 시간은 T1에서 T1보다 긴 시간이 된다. 당업자라면 저온인 경우에 출력되는 온도 보상된 게이트 구동 신호를 도 10의 (b)를 통해 용이하게 이해할 수 있으므로 자세한 설명은 생략한다.On the other hand, if the input digital value is greater than the first reference value, the logic unit 200 determines that the temperature is low, and outputs a temperature-compensated gate driving signal in response thereto. At this time, the high level time is a time longer than T1 in the temperature compensated gate driving signal output at low temperature. Those skilled in the art can easily understand the temperature-compensated gate driving signal output in the case of low temperature, so detailed description thereof will be omitted.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.The embodiments of the present invention described above are not implemented only through the apparatus and the method, but may be implemented through a program for realizing a function corresponding to the configuration of the embodiment of the present invention or a recording medium on which the program is recorded. Implementation may be easily implemented by those skilled in the art from the description of the above-described embodiments.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

이상에서와 같이, 본 발명은 온도 변화에 따라 달라지는 리셋 기간에서의 하강 기울기를 정상 상태의 기울기로 보정하여 안정적인 유지 방전이 일어날 수 있게 한다. As described above, the present invention corrects the falling slope in the reset period that varies with the temperature change to the slope of the steady state so that stable sustain discharge can occur.

Claims (11)

복수의 제1 전극 및 상기 복수의 제1 전극과 함께 표시 동작을 수행하는 복수의 제2 전극을 포함하는 플라즈마 표시 장치에 있어서,A plasma display device comprising a plurality of first electrodes and a plurality of second electrodes performing a display operation together with the plurality of first electrodes. 입력되는 한 프레임의 영상신호를 복수의 서브필드로 나누어 구동되도록 각종 스위치의 동작을 제어하는 제1 게이트 구동 클럭을 생성하고 출력하는 로직부;A logic unit configured to generate and output a first gate driving clock to control an operation of various switches so that an image signal of one input frame is driven by being divided into a plurality of subfields; 상기 로직부로부터 입력되는 상기 게이트 구동 클럭에 따라 상기 제1 전극에 인가될 제1 구동 파형을 생성하고 출력하는 제1 전극 구동부; 및A first electrode driver configured to generate and output a first driving waveform to be applied to the first electrode according to the gate driving clock input from the logic unit; And 상기 게이트 구동 클럭 중 제1 게이트 구동 클럭에 따라 생성되는 하강 기울기 파형의 전압을 검출하고 검출한 전압을 제1 값으로 만들어 상기 로직부에 제공하는 전압 감지부를 포함하며,A voltage sensing unit configured to detect a voltage of a falling slope waveform generated according to a first gate driving clock among the gate driving clocks, and make a detected value as a first value and provide the detected voltage to the logic unit; 상기 하강 기울기 파형은 상기 제1 구동 파형 중 리셋 기간의 하강 기간에 상기 제1 전극에 인가되는 파형이고,The falling slope waveform is a waveform applied to the first electrode in a falling period of a reset period among the first driving waveforms, 상기 로직부는 상기 제1 값이 입력되면 기준값과 비교하고 상기 제1 값을 기준값에 근사하도록 상기 제1 게이트 구동 클럭의 하이 레벨 구간 또는 로우 레벨 구간의 길이를 조절하는 플라즈마 표시 장치.And the logic unit adjusts the length of the high level section or the low level section of the first gate driving clock to compare the first value with a reference value when the first value is input. 제1항에 있어서,The method of claim 1, 상기 로직부는 상기 제1 값이 기준값보다 작으면 상기 듀티비를 크게 하고, 상기 제1 값이 기준값보다 크면 상기 듀티비를 작게 하는 플라즈마 표시 장치.And the logic unit increases the duty ratio if the first value is smaller than the reference value, and decreases the duty ratio if the first value is larger than the reference value. 제1항에 있어서,The method of claim 1, 상기 로직부는 상기 제1 값이 기준값보다 작으면 상기 로우 레벨 구간의 길이를 감소시켜 한 주기의 길이를 짧게 하고, 상기 제1 값이 기준값보다 크면 상기 로우 레벨 구간의 길이를 증가시켜 한 주기의 길이를 길게 하는 플라즈마 표시 장치.If the first value is less than the reference value, the logic unit shortens the length of one period by reducing the length of the low level section, and if the first value is greater than the reference value, the length of the period is increased by increasing the length of the low level section. Plasma display device lengthening. 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 로직부는 상기 제1 게이트 구동 클럭 중 상온시 출력하는 기준 게이트 구동 클럭을 입력으로 하고, 상기 기준 게이트 구동 클럭의 폴링 시점에 동기하여 상기 제1 값과 상기 기준값을 비교하는 플라즈마 표시 장치.And the logic unit inputs a reference gate driving clock output at room temperature among the first gate driving clocks, and compares the first value and the reference value in synchronization with a polling time point of the reference gate driving clock. 제4항에 있어서,The method of claim 4, wherein 상기 기준값은 상기 기준 게이트 구동 클럭의 각 폴링 시점에 대응하여 설정된 값이며, 상기 각 폴링 시점마다 서로 다른 값으로 설정된 플라즈마 표시 장치. The reference value is a value set corresponding to each polling time point of the reference gate driving clock and is set to a different value for each polling time point. 제5항에 있어서,The method of claim 5, 상기 기준값은 상기 기준 게이트 구동 클럭의 각 폴링 시점에 대응하여 설정된 값이며, 상기 각 폴링 시점마다 서로 다른 값으로 설정된 플라즈마 표시 장치.The reference value is a value set corresponding to each polling time point of the reference gate driving clock and is set to a different value for each polling time point. 제6항에 있어서,The method of claim 6, 상기 전압 감지부는,The voltage detector, 상기 제1 전극 구동부로부터 상기 하강 기울기 파형의 전압을 검출하는 전압 검출부,A voltage detector configured to detect a voltage of the falling slope waveform from the first electrode driver; 상기 전압 검출부에 의해 검출된 전압의 레벨을 낮은 레벨로 쉬프트시키는 레벨 쉬프트부,A level shift unit for shifting the level of the voltage detected by the voltage detector to a low level; 상기 레벨 쉬프트부의 출력을 디지털 값인 제1 값으로 변환시켜 상기 로직부로 출력하는 A/D(Analog to Digital) 변환부를 포함하는 플라즈마 표시 장치.And an analog to digital (A / D) converter configured to convert the output of the level shift unit into a first value, which is a digital value, and output the converted value to the logic unit. 입력되는 한 프레임의 영상 신호를 복수의 서브필드로 나누어 구동하고 상기 하나의 서브필드는 적어도 하나의 리셋 기간을 가진 플라즈마 표시 장치의 구동 방법에 있어서,In a driving method of a plasma display device, a video signal of one frame input is divided into a plurality of subfields, and the one subfield has at least one reset period. 상기 리셋 기간의 하강 기간에 인가되는 하강 기울기 파형의 전압을 검출하며, 이때 상기 하강 기울기 파형은 제1 게이트 구동 클럭에 의해 생성되는 제1 단계;Detecting a voltage of a falling slope waveform applied in the falling period of the reset period, wherein the falling slope waveform is generated by a first gate driving clock; 상기 하강 기울기 파형의 전압을 디지털 값인 제1 값으로 만드는 제2 단계;A second step of making the voltage of the falling slope waveform a first value that is a digital value; 상기 제1 값을 기준값과 비교하는 제3 단계;A third step of comparing the first value with a reference value; 상기 비교 결과에 따라 상기 제1 값을 기준값에 근사하도록 상기 제1 게이트 구동 클럭을 하이 레벨 구간 또는 로우 레벨 구간의 길이가 조절된 제2 게이트 구 동 클럭으로 만드는 제4 단계; 그리고A fourth step of making the first gate driving clock into a second gate driving clock of which a length of a high level section or a low level section is adjusted to approximate the first value to a reference value according to the comparison result; And 상기 제2 게이트 구동 클럭으로 상기 리셋 기간의 하강 기간에 인가되는 하강 기울기 파형을 보정하는 제5 단계를 포함하는 플라즈마 표시 장치의 구동 방법.And a fifth step of correcting the falling slope waveform applied to the falling period of the reset period by the second gate driving clock. 제8항에 있어서,The method of claim 8, 상기 제4 단계는 상기 제1 값이 기준값보다 작으면 상기 듀티비를 크게 하고, 상기 제1 값이 기준값보다 크면 상기 듀티비를 작게 하는 플라즈마 표시 장치의 구동 방법.And the fourth step is to increase the duty ratio if the first value is smaller than the reference value, and to reduce the duty ratio if the first value is larger than the reference value. 제8항에 있어서,The method of claim 8, 상기 제4 단계는 상기 제1 값이 기준값보다 작으면 상기 로우 레벨 구간의 길이를 감소시켜 한 주기의 길이를 짧게 하고, 상기 제1 값이 기준값보다 크면 상기 로우 레벨 구간의 길이를 증가시켜 한 주기의 길이를 길게 하는 플라즈마 표시 장치의 구동 방법.In the fourth step, if the first value is less than the reference value, the length of the low level section is reduced to shorten the length of one period, and if the first value is larger than the reference value, the length of the low level section is increased. A method of driving a plasma display device which lengthens the length of a. 제9항 또는 제10항에 있어서,The method of claim 9 or 10, 상기 제4 단계는 상온시 출력하는 기준 게이트 구동 클럭의 폴링 시점에 동기하여 상기 제1 값과 상기 기준값을 비교하는 플라즈마 표시 장치의 구동 방법.And the fourth step compares the first value and the reference value in synchronization with a polling time point of the reference gate driving clock output at room temperature.
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CN116614123A (en) * 2023-05-25 2023-08-18 惠科股份有限公司 Differential pair circuit, signal transmission method thereof and display panel

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