KR20080023023A - 표시장치 - Google Patents

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KR20080023023A
KR20080023023A KR1020060086981A KR20060086981A KR20080023023A KR 20080023023 A KR20080023023 A KR 20080023023A KR 1020060086981 A KR1020060086981 A KR 1020060086981A KR 20060086981 A KR20060086981 A KR 20060086981A KR 20080023023 A KR20080023023 A KR 20080023023A
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황인재
강승재
이병준
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삼성전자주식회사
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Abstract

표시장치에서, 어레이 기판은 N개의 메인 게이트 라인, iN개의 서브 게이트 라인, M개의 데이터 라인 및 iM×N개의 화소로 이루어지고, 하나의 메인 게이트 라인에는 i개의 서브 게이트 라인이 공통적으로 연결된다. 게이트 구동회로는 어레이 기판 상에 직접적으로 형성되어 N개의 메인 게이트 라인에 게이트 펄스를 순차적으로 출력한다. 라인 선택회로는 게이트 구동회로와 iN개의 서브 게이트 라인과의 사이에 구비되고, 연속하는 i개의 게이트 라인을 순차적으로 선택하여 게이트 펄스를 인가한다. 따라서, i개의 게이트 라인에 연결된 화소행들이 순차적으로 턴-온된다. 이로써, 게이트 구동회로의 구동 주파수가 증가하는 것을 방지하여 표시장치의 소비 전력을 절감할 수 있다.

Description

표시장치{DISPLAY APPARATUS}
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.
도 2는 도 1에 도시된 어레이 기판의 단위 화소 및 라인 선택회로를 나타낸 회로도이다.
도 3은 도 2에 도시된 단위 화소 및 라인 선택회로의 입/출력 파형도이다.
도 4는 본 발명의 다른 실시예에 따른 액정표시장치의 평면도이다.
도 5는 도 1에 도시된 어레이 기판의 단위 화소 및 라인 선택회로를 나타낸 회로도이다.
도 6은 도 5에 도시된 단위 화소 및 라인 선택회로의 입/출력 파형도이다.
도 7은 본 발명의 또 다른 실시예에 따른 어레이 기판의 단위 화소 및 라인 선택회로를 나타낸 회로도이다.
도 8은 도 7에 도시된 단위 화소 및 라인 선택회로의 입/출력 파형도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 -- 액정표시패널 110 -- 어레이 기판
120 -- 컬러필터기판 210 -- 게이트 구동회로
220 -- 라인 선택회로 300 -- 테이프 캐리어 패키지
310 -- 데이터 구동칩 400 -- 인쇄회로기판
500 -- 액정표시장치
본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 소비전력을 절감할 수 있는 표시장치에 관한 것이다.
일반적으로, 액정표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다. 액정표시패널에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다.
액정표시장치는 다수의 게이트 라인에 게이트 펄스를 순차적으로 출력하기 위한 게이트 구동회로 및 다수의 데이터 라인에 픽셀전압을 출력하는 데이터 구동회로를 구비한다. 일반적으로, 게이트 구동회로 및 데이터 구동회로는 칩 형태로 이루어져 필름 또는 액정표시패널 상에 실장된다.
최근 액정표시장치는 칩의 개수를 감소시키기 위하여 게이트 구동회로가 박막 공정을 통해서 하부기판 상에 직접적으로 형성된 지아이엘(Gate IC Less: GIL) 구조를 채택하고 있다. GIL 액정표시장치에서 게이트 구동회로는 서로 종속적으로 연결된 다수의 스테이지로 이루어진 하나의 쉬프트 레지스터를 구비한다.
최근에는 GIL 액정표시장치에서 데이터 라인의 개수를 감소시켜 데이터 구동 칩의 개수를 감소시키는 구조가 개발되고 있다. 이와 같이, 데이터 라인의 개수를 감소시키면, 그 대신에 게이트 라인의 개수가 증가하게 되고, 그로 인해서 게이트 구동회로를 구성하는 스테이지의 개수 및 게이트 구동회로의 구동 주파수가 증가된다. 이러한 스테이지의 개수 및 구동 주파수의 증가는 액정표시장치의 소비 전력을 증가시키는 요인으로 작용한다.
따라서, 본 발명의 목적은 소비전력을 절감시키기 위한 표시장치를 제공하는 것이다.
본 발명에 따른 표시장치는 어레이 기판, 대향기판, 게이트 구동회로, 라인 선택회로 및 데이터 구동회로를 포함한다.
상기 어레이 기판은 N개(1이상의 정수)의 메인 게이트 라인, iN개(i는 2이상의 정수)의 게이트 라인, M개(1이상의 정수)의 데이터 라인 및 상기 iN개의 게이트 라인과 상기 M개의 데이터 라인에 전기적으로 연결된 iM×N개의 화소로 이루어진다. 상기 대향기판은 상기 어레이 기판과 대향하여 결합하고, 상기 게이트 구동회로는 상기 N개의 메인 게이트 라인에 연결되어 게이트 펄스를 순차적으로 출력한다.
상기 라인 선택회로는 상기 게이트 구동회로와 상기 iN개의 서브 게이트 라인과의 사이에 구비되고, 연속하는 i개의 서브 게이트 라인에 상기 게이트 구동회로로부터 출력된 상기 게이트 펄스를 순차적으로 인가하여, 상기 i개의 서브 게이 트 라인에 연결된 화소행들을 순차적으로 턴-온시킨다. 상기 데이터 구동회로는 상기 M개의 데이터 라인에 픽셀전압을 인가하여, 턴-온된 화소행에 픽셀 전압을 인가한다.
이러한 표시장치에 따르면, 어레이 기판에는 게이트 구동회로에 연결되어 게이트 펄스를 입력받는 N개의 메인 게이트 라인 및 하나의 메인 게이트 라인에 공통으로 연결된 i개의 서브 게이트 라인이 구비된다. 따라서, 게이트 구동회로의 스테이지의 개수 및 구동 주파수가 감소하여 표시장치의 소비전력을 절감할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액정표시장치(500)는 영상을 표시하는 액정표시패널(100), 상기 액정표시패널(100)에 인접한 인쇄회로기판(400) 및 상기 액정표시패널(100)과 상기 인쇄회로기판(400)을 전기적으로 연결시키는 테이프 캐리어 패키지(300)를 포함한다.
상기 액정표시패널(100)은 어레이 기판(110), 상기 어레이 기판(110)과 마주하는 컬러필터기판(120) 및 상기 어레이 기판(110)과 상기 컬러필터기판(120)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 상기 어레이 기판(110)은 영상을 표시하는 표시영역(DA), 상기 표시영역(DA)에 인접한 제1 및 제2 주변영역(PA1, PA2)으로 구분된다.
상기 어레이 기판(110)의 표시영역(DA)에는 매트릭스 형태로 (3N×M)개의 화 소가 구비된다. 구체적으로, 상기 표시영역(DA)은 제1 방향(D1)으로 연장된 3N개의 서브 게이트 라인(GL11 ~ GLn3) 및 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된 M개의 데이터 라인(DL1 ~ DLm)에 의해서 다수의 화소영역이 정의된다. 상기 컬러필터기판(120)에는 상기 다수의 화소영역에 대응하여 다수의 색화소(예를 들어, 레드, 그린 및 블루 색화소들)가 구비된다.
상기 제1 주변영역(PA1)은 상기 3N개의 서브 게이트 라인(GL11 ~ GLn3)의 일단부에 인접하는 영역이고, 상기 제1 주변영역(PA1)에는 N개의 게이트 펄스를 순차적으로 인가하는 게이트 구동회로(210)가 구비된다. 상기 게이트 구동회로(210)는 서로 종속적으로 연결된 N개의 스테이지로 이루어진 하나의 쉬프트 레지스터를 포함한다. 상기 각 스테이지의 출력단자는 대응하는 N개의 메인 게이트 라인(GL1 ~ GLn)의 일단부에 연결된다. 따라서, 상기 각 스테이지는 순차적으로 턴-온되면서 대응하는 메인 게이트 라인에 게이트 펄스를 순차적으로 인가한다. 상기 쉬프트 레지스터는 N번째 스테이지의 구동을 제어하는 더미 스테이지를 더 포함할 수 있다.
본 발명의 일 예로, 상기 게이트 구동회로(210)는 상기 어레이 기판(110)에 화소들을 형성하는 박막 공정을 통해 상기 화소들과 동시에 형성된다. 이와 같이, 상기 게이트 구동회로(210)가 상기 어레이 기판(110)에 집적됨으로써, 액정표시장치(500)에서 상기 게이트 구동회로(210)가 내장되었던 구동칩들이 제거되고, 그 결과로 액정표시장치(500)의 생산성이 향상되며 전체적인 사이즈가 감소한다.
상기 어레이 기판(110)의 상기 제1 주변영역(PA1)에서 상기 게이트 구동회로(210)와 상기 3M개의 서브 게이트 라인(GL11 ~ GLn3)과의 사이에는 라인 선택회 로(220)가 구비된다. 구체적으로, 상기 라인 선택회로(220)는 하나의 메인 게이트 라인에 연결된 3개의 서브 게이트 라인을 순차적으로 선택하여 게이트 펄스를 인가한다. 본 발명의 일 예로, 상기 라인 선택회로(220)는 상기 어레이 기판(110)에 화소들을 형성하는 박막 공정을 통해 상기 화소들과 동시에 형성된다.
상기 어레이 기판(110)에 구비되는 각 화소 및 라인 선택회로(220)의 구조에 대해서는 이후 도 2를 참조하여 구체적으로 설명하기로 한다.
한편, 상기 제2 주변영역(PA2)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 인접하는 영역이고, 상기 테이프 캐리어 패키지(300)의 제1 단부가 부착된다. 상기 테이프 캐리어 패키지(300)의 제2 단부는 상기 인쇄회로기판(400)에 부착된다. 상기 테이프 캐리어 패키지(300) 상에는 상기 M개의 데이터 라인(DL1 ~ DLm)에 픽셀 전압을 제공하는 데이터 구동칩(310)이 실장된다. 따라서, 상기 데이터 구동칩(310)은 상기 인쇄회로기판(400)으로부터의 데이터 제어신호에 응답하여 상기 M개의 데이터 라인(DL1 ~ DLm)에 상기 픽셀 전압을 제공할 수 있다.
또한, 상기 인쇄회로기판(400)으로부터 출력된 게이트 제어신호는 상기 테이프 캐리어 패키지(300)를 통해 상기 게이트 구동회로(210)로 제공된다. 따라서, 상기 게이트 구동회로(210)는 상기 게이트 제어신호에 응답하여 상기 N개의 게이트 라인(GL1 ~ GLn)에 상기 N개의 게이트 펄스를 순차적으로 인가한다.
상기 인쇄회로기판(400)은 상기 라인 선택회로(220)로 인가되는 제1 내지 제3 선택신호(미도시)를 출력한다. 따라서, 상기 라인 선택회로(220)는 상기 제1 내지 제3 선택신호에 응답하여 하나의 메인 게이트 라인에 연결된 3개의 서브 게이트 라인을 순차적으로 선택하여 게이트 펄스를 인가한다.
도 1에 도시된 바와 같이, 상기 어레이 기판(110)에 구비되는 다수의 화소는 상기 제2 방향(D2)보다 상기 제1 방향(D1)으로 긴 가로 픽셀 구조로 이루어진다. 이러한 가로 픽셀 구조에서는 상기 제2 방향(D2)으로 순차적으로 구비되는 상기 레드, 그린 및 블루 색화소(R, G, B)에 각각 대응하는 3개의 화소가 하나의 색을 표현하는 단위 화소로 정의된다. 가로 픽셀 구조는 세로 픽셀 구조보다 데이터 라인의 개수가 감소하는 대신 게이트 라인의 개수가 증가한다.
상기 가로 픽셀 구조를 채용하는 액정표시장치(500)는 데이터 라인의 감소로 인해서 데이터 신호를 출력하는 데이터 구동칩(310)의 개수가 감소하고, 그 결과로 액정표시장치(500)의 생산성이 향상된다. 반면에, 상기 게이트 라인의 개수가 증가하지만, 상술한 바와 같이 상기 게이트 구동회로(210)가 상기 어레이 기판(110) 상에 박막 공정을 통해서 집적되므로 게이트 라인의 개수가 증가하더라도 상기 액정표시장치(500)의 칩의 개수는 증가되지 않는다.
상기 가로 픽셀 구조에 대해서는 이후 도 2를 참조하여 구체적으로 설명하기로 한다.
도 2는 도 1에 도시된 어레이 기판의 단위 화소 및 라인 선택회로를 나타낸 회로도이고, 도 3은 도 2에 도시된 단위 화소 및 라인 선택회로의 입/출력 파형도이다.
도 2를 참조하면, 단위 화소는 레드 색화소(R)에 대응하는 제1 화소(P1×1), 그린 색화소(G)에 대응하는 제2 화소(P2×1) 및 블루 색화소(B)에 대응하는 제3 화 소(P3×1)로 이루어진다. 상기 제1 내지 제3 화소(P1×1, P2×1, P3×1)는 가로 픽셀 구조를 갖는다.
상기 제1 화소(P1×1)는 제1 서브 게이트 라인(GL11), 제1 데이터 라인(DL1), 제1 박막 트랜지스터(Tp1) 및 제1 화소전극(PE1)을 포함한다. 상기 제1 박막 트랜지스터(Tp1)는 상기 제1 서브 게이트 라인(GL11)과 상기 제1 데이터 라인(DL1)에 전기적으로 연결된다. 구체적으로, 상기 제1 박막 트랜지스터(Tp1)의 게이트 전극은 상기 제1 서브 게이트 라인(GL11)에 연결되고, 소오스 전극은 상기 제1 데이터 라인(DL1)에 연결되며, 드레인 전극은 상기 제1 화소전극(PE1)에 연결된다.
상기 제2 화소(P2×1)는 제2 서브 게이트 라인(GL12), 제1 데이터 라인(DL1), 제2 박막 트랜지스터(Tp2) 및 제2 화소전극(PE2)을 포함한다. 상기 제2 박막 트랜지스터(Tp2)는 상기 제2 서브 게이트 라인(GL12), 상기 제1 데이터 라인(DL1) 및 제2 화소전극(PE2)에 전기적으로 연결된다.
상기 제3 화소(P3×1)는 제3 서브 게이트 라인(GL13), 제1 데이터 라인(DL1), 제3 박막 트랜지스터(Tp3) 및 제3 화소전극(PE3)을 포함한다. 상기 제3 박막 트랜지스터(Tp3)는 상기 제3 서브 게이트 라인(GL13), 상기 제1 데이터 라인(DL1) 및 제3 화소전극(PE3)에 전기적으로 연결된다.
상기 게이트 구동회로(210, 도 1에 도시됨)의 첫 번째 스테이지(SRC1)는 제1 메인 게이트 라인(GL1)에 연결되어 상기 제1 메인 게이트 라인(GL1)에 제1 메인 게이트 펄스를 인가한다.
상기 첫 번째 스테이지(SRC1)는 제1 및 제2 입력단자(IN1, IN2), 제1 및 제2 클럭단자(CK1, CK2), 오프전압입력단자(Vin), 출력단자(OUT) 및 캐리단자(CR)를 포함한다. 상기 제1 입력단자(IN1)에는 개시신호(STV)가 인가되고, 상기 제1 및 제2 클럭단자(CK1, CK2)에는 제1 및 제2 클럭(CKV, CKVB)이 각각 인가된다. 도면에 도시하지는 않았지만, 상기 제1 및 제2 클럭(CKV, CKVB)은 서로 반전된 위상을 갖는다.
상기 오프전압입력단자(Vin)에는 게이트 오프전압(Voff)이 인가된다. 본 발명의 다른 일 예로, 상기 오프전압입력단자(Vin)에는 접지전압(VSS)이 인가될 수 있다.
상기 출력단자(OUT)에서는 상기 제1 게이트 펄스가 출력되고, 상기 캐리단자(CR)에서는 캐리신호가 출력된다. 또한, 상기 제2 입력단자(IN2)에는 다음단 캐리신호가 인가된다.
도 2에서는 상기 게이트 구동회로(210)의 첫 번째 스테이지(SRC1)만을 도시하였다. 그러나, 상기 게이트 구동회로(210)의 나머지 스테이지는 상기 첫 번째 스테이지(SRC1)와 동일한 구조로 이루어지므로, 나머지 스테이지에 대한 설명은 생략한다.
상기 라인 선택회로(220)는 제1 메인 게이트 라인(GL1)과 제1 내지 제3 서브 게이트 라인(GL11, GL12, GL13)과의 사이에 구비되고, 상기 라인 선택회로(220)는 제1 내지 제3 선택 트랜지스터(Ts1, Ts2, Ts3)로 이루어진다.
상기 제1 선택 트랜지스터(Ts1)는 상기 제1 메인 게이트 라인(GL1)과 상기 제1 서브 게이트 라인(GL11)과의 사이에 연결되고, 상기 제2 선택 트랜지스터(Ts2)는 상기 제1 메인 게이트 라인(GL1)과 상기 제2 서브 게이트 라인(GL12)과의 사이에 연결되며, 상기 제3 선택 트랜지스터(Ts3)는 상기 제1 메인 게이트 라인(GL1)과 상기 제3 서브 게이트 라인(GL13)과의 사이에 연결된다.
구체적으로, 상기 제1 선택 트랜지스터(Ts1)의 게이트 전극에는 제1 선택신호(TG1)가 인가되고, 소오스 전극에는 상기 제1 메인 게이트 라인(GL1)이 연결되며, 드레인 전극에는 상기 제1 서브 게이트 라인(GL11)이 연결된다. 상기 제2 선택 트랜지스터(Ts1)의 게이트 전극에는 제2 선택신호(TG2)가 인가되고, 소오스 전극에는 상기 제1 메인 게이트 라인(GL1)이 연결되며, 드레인 전극에는 상기 제2 서브 게이트 라인(GL12)이 연결된다. 또한, 상기 제3 선택 트랜지스터(Ts3)의 게이트 전극에는 제3 선택신호(TG3)가 인가되고, 소오스 전극에는 상기 제1 메인 게이트 라인(GL1)이 연결되며, 드레인 전극에는 상기 제3 서브 게이트 라인(GL13)이 연결된다.
도 2 및 도 3에 도시된 바와 같이, 상기 첫 번째 스테이지(SRC1)는 상기 단위 화소가 구동되는 1H 시간동안 제1 게이트 펄스(G1)를 출력한다. 상기 제1 게이트 펄스(G1)는 상기 제1 메인 게이트 라인(GL1)으로 인가된 후 상기 라인 선택회로(220)로 제공된다.
상기 제1 내지 제3 선택신호(TG1, TG2, TG3)는 상기 1H 시간 중 초기 H/3, 중기 H/3 및 후기 H/3 시간에 각각 발생된다. 따라서, 상기 제1 내지 제3 선택 트랜지스터(Ts1, Ts2, Ts3)는 상기 제1 내지 제3 선택신호(TG1, TG2, TG3)에 각각 응 답하여 상기 초기 H/3, 중기 H/3 및 후기 H/3 시간동안 순차적으로 턴-온된다.
상기 초기 H/3 시간동안 상기 제1 메인 게이트 라인(GL1)으로 인가된 상기 제1 게이트 펄스(G1)는 상기 제1 선택 트랜지스터(Ts1)를 통과하여 상기 제1 서브 게이트 라인(GL11)으로 인가된다. 상기 제1 서브 게이트 라인(GL11)으로 인가된 상기 제1 게이트 펄스(G1)는 상기 제1 서브 게이트 라인(GL11)에 연결된 제1 박막 트랜지스터(Tp1)를 턴-온시키고, 그 결과 상기 제1 데이터 라인(DL1)으로 인가된 제1 픽셀전압(Vp-R)이 제1 화소전극(PE1)으로 제공된다. 상기 제1 픽셀전압(Vp-R)이 이전 프레임에서 공통전압(Vcom)에 대해서 부극성(-)을 가졌다면 현재 프레임에서 상기 공통전압(Vcom)에 대해서 정극성(+)을 갖는다.
이후, 상기 중기 H/3 시간동안 상기 제1 메인 게이트 라인(GL1)으로 인가된 상기 제1 게이트 펄스(G1)는 상기 제2 선택 트랜지스터(Ts2)를 통과하여 상기 제2 서브 게이트 라인(GL12)으로 인가된다. 상기 제2 서브 게이트 라인(GL12)으로 인가된 상기 제1 게이트 펄스(G1)는 상기 제2 서브 게이트 라인(GL12)에 연결된 제2 박막 트랜지스터(Tp2)를 턴-온시키고, 그 결과 상기 제1 데이터 라인(DL1)으로 인가된 제2 픽셀전압(Vp-G)이 제2 화소전극(PE2)으로 제공된다. 상기 제2 픽셀전압(Vp-G)이 이전 프레임에서 공통전압(Vcom)에 대해서 정극성(+)을 가졌다면 현재 프레임에서 상기 공통전압(Vcom)에 대해서 부극성(-)을 갖는다.
마지막으로, 상기 후기 H/3 시간동안 상기 제1 메인 게이트 라인(GL1)으로 인가된 상기 제1 게이트 펄스(G1)는 상기 제3 선택 트랜지스터(Ts3)를 통과하여 상기 제3 서브 게이트 라인(GL13)으로 인가된다. 상기 제3 서브 게이트 라인(GL13)으 로 인가된 상기 제1 게이트 펄스(G1)는 상기 제3 서브 게이트 라인(GL13)에 연결된 제3 박막 트랜지스터(Tp3)를 턴-온시키고, 그 결과 상기 제1 데이터 라인(DL1)으로 인가된 제3 픽셀전압(Vp-B)이 제3 화소전극(PE3)으로 제공된다. 상기 제3 픽셀전압(Vp-B)이 이전 프레임에서 공통전압(Vcom)에 대해서 부극성(-)을 가졌다면 현재 프레임에서 상기 공통전압(Vcom)에 대해서 정극성(+)을 갖는다.
이와 같이, 상기 제1 내지 제3 서브 게이트 라인(GL11, GL12, GL13)이 상기 제1 메인 게이트 라인(GL1)에 공통으로 연결되고, 상기 라인 선택회로(220)를 통해서 서로 시간차를 갖고 상기 제1 게이트 펄스(G1)를 입력받는다. 따라서, 상기 게이트 구동회로(210)는 상기 제1 메인 게이트 라인(GL1)에만 상기 제1 게이트 펄스(G1)를 출력하면 되므로, 상기 게이트 구동회로(210)에서 게이트 펄스를 출력하는 스테이지의 개수는 어레이 기판(110)에 구비되는 메인 게이트 라인의 개수와 동일해진다.
결과적으로, 상기 게이트 구동회로(210)를 구성하는 스테이지의 개수가 1/3 정도 감소하고, 그로 인해서 상기 게이트 구동회로(210)의 전체 사이즈가 감소한다. 이로써 상기 게이트 구동회로(210)에서 발생하는 기생 커패시터로 인해 소비 전류가 증가하는 것을 방지할 수 있다. 또한, 상기 게이트 구동회로(210)의 구동 주파수가 1/3로 감소하므로써, 상기 액정표시장치(500)의 소비전력을 절감할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 액정표시장치의 평면도이다. 단, 도 4에 도시된 구성요소 중 도 1에 도시된 구성요소와 동일한 구성요소에 대해서는 동 일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 액정표시장치(503)에서 어레이 기판(110)은 영상을 표시하는 표시영역(DA), 상기 표시영역(DA)에 인접한 제1 및 제2 주변영역(PA1, PA2)으로 구분된다.
상기 어레이 기판(110)의 표시영역(DA)에는 매트릭스 형태로 (2N×M)개의 화소가 구비된다. 구체적으로, 상기 표시영역(DA)은 제1 방향(D1)으로 연장된 2N개의 서브 게이트 라인(GL11 ~ GLn2) 및 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된 M개의 데이터 라인(DL1 ~ DLm)에 의해서 다수의 화소영역이 정의된다.
상기 제1 주변영역(PA1)은 상기 2N개의 서브 게이트 라인(GL11 ~ GLn2)의 일단부에 인접하는 영역이고, 상기 제1 주변영역(PA1)에는 N개의 게이트 펄스를 순차적으로 인가하는 게이트 구동회로(210)가 구비된다. 상기 게이트 구동회로(210)는 서로 종속적으로 연결된 N개의 스테이지로 이루어진 하나의 쉬프트 레지스터를 포함한다. 상기 각 스테이지의 출력단자는 대응하는 N개의 메인 게이트 라인(GL1 ~ GLn)의 일단부에 연결된다. 본 발명의 일 예로, 상기 게이트 구동회로(210)는 상기 어레이 기판(110)에 화소들을 형성하는 박막 공정을 통해 상기 화소들과 동시에 형성된다.
상기 어레이 기판(110)의 상기 제1 주변영역(PA1)에서 상기 게이트 구동회로(210)와 상기 2M개의 서브 게이트 라인(GL11 ~ GLn2)과의 사이에는 라인 선택회로(240)가 구비된다. 구체적으로, 상기 라인 선택회로(240)는 하나의 메인 게이트 라인에 연결된 2개의 서브 게이트 라인을 순차적으로 선택하여 게이트 펄스를 인가 한다.
상기 어레이 기판(110)에 구비되는 다수의 화소는 제1 방향(D1)보다 제2 방향(D2)으로 긴 세로 픽셀 구조로 이루어진다. 이러한 세로 픽셀 구조에서는 상기 제1 방향(D1)으로 순차적으로 구비되는 상기 레드, 그린 및 블루 색화소(R, G, B)에 각각 대응하는 3개의 화소가 하나의 색을 표현하는 단위 화소로 정의된다.
도 4에서, 하나의 데이터 라인은 좌/우측에 구비된 두 개의 화소와 전기적으로 연결된다. 따라서, 도 4에 도시된 액정표시장치(505)는 데이터 라인의 개수가 1/2로 감소하고, 반면에 게이트 라인의 개수는 2배로 증가한다. 데이터 라인의 감소로 인해서 데이터 구동칩(310)의 개수가 줄어들고 그 결과로 액정표시장치(503)의 생산성이 향상된다. 반면에 게이트 라인의 개수가 증가하지만, 상기 게이트 구동회로(210)는 어레이 기판(110) 상에 집적되므로, 액정표시장치(503)의 전체 칩의 개수를 증가하지 않는다.
도 5는 도 1에 도시된 어레이 기판의 단위 화소 및 라인 선택회로를 나타낸 회로도이고, 도 6은 도 5에 도시된 단위 화소 및 라인 선택회로의 입/출력 파형도이다.
도 5를 참조하면, 단위 화소는 레드 색화소(R)에 대응하는 제1 화소(P1×1), 그린 색화소(G)에 대응하는 제2 화소(P2×1) 및 블루 색화소(B)에 대응하는 제3 화소(P1×2)로 이루어진다. 상기 제1 내지 제3 화소(P1×1, P2×1, P1×2)는 세로 픽셀 구조를 갖는다.
상기 제1 화소(P1×1)는 제1 서브 게이트 라인(GL11), 제1 데이터 라 인(DL1), 제1 박막 트랜지스터(Tp1) 및 제1 화소전극(PE1)을 포함한다. 상기 제1 박막 트랜지스터(Tp1)는 상기 제1 서브 게이트 라인(GL11)과 상기 제1 데이터 라인(DL1)에 전기적으로 연결된다. 구체적으로, 상기 제1 박막 트랜지스터(Tp1)의 게이트 전극은 상기 제1 서브 게이트 라인(GL11)에 연결되고, 소오스 전극은 상기 제1 데이터 라인(DL1)에 연결되며, 드레인 전극은 상기 제1 화소전극(PE1)에 연결된다.
상기 제2 화소(P2×1)는 제2 서브 게이트 라인(GL12), 제1 데이터 라인(DL1), 제2 박막 트랜지스터(Tp2) 및 제2 화소전극(PE2)을 포함한다. 상기 제2 박막 트랜지스터(Tp2)는 상기 제2 서브 게이트 라인(GL12), 상기 제1 데이터 라인(DL1) 및 제2 화소전극(PE2)에 전기적으로 연결된다. 구체적으로, 상기 제2 박막 트랜지스터(Tp2)의 게이트 전극은 상기 제2 서브 게이트 라인(GL12)에 연결되고, 소오스 전극은 상기 제1 데이터 라인(DL1)에 연결되며, 드레인 전극은 상기 제2 화소전극(PE2)에 연결된다.
여기서, 상기 제1 화소(P1×1)는 상기 제1 데이터 라인(DL1)을 기준으로 좌측에 구비되며, 상기 제2 화소(P2×1)는 상기 제1 데이터 라인(DL1)을 기준으로 우측에 구비된다.
한편, 상기 제3 화소(P1×2)는 상기 제1 서브 게이트 라인(GL11), 제2 데이터 라인(DL2), 제3 박막 트랜지스터(Tp3) 및 제3 화소전극(PE3)을 포함한다. 상기 제3 박막 트랜지스터(Tp3)는 상기 제1 서브 게이트 라인(GL11), 상기 제2 데이터 라인(DL2) 및 제3 화소전극(PE3)에 전기적으로 연결된다. 구체적으로, 상기 제3 박 막 트랜지스터(Tp3)의 게이트 전극은 상기 제1 서브 게이트 라인(GL11)에 연결되고, 소오스 전극은 상기 제2 데이터 라인(DL2)에 연결되며, 드레인 전극은 상기 제3 화소전극(PE3)에 연결된다.
상기 게이트 구동회로(210, 도 4에 도시됨)의 첫 번째 스테이지(SRC1)는 제1 메인 게이트 라인(GL1)에 연결되어 상기 제1 메인 게이트 라인(GL1)에 제1 메인 게이트 펄스를 인가한다.
상기 라인 선택회로(240)는 제1 메인 게이트 라인(GL1)과 제1 및 제2 서브 게이트 라인(GL11, GL12)과의 사이에 구비되고, 상기 라인 선택회로(240)는 제1 및 제2 선택 트랜지스터(Ts1, Ts2)로 이루어진다.
상기 제1 선택 트랜지스터(Ts1)는 상기 제1 메인 게이트 라인(GL1)과 상기 제1 서브 게이트 라인(GL11)과의 사이에 연결되고, 상기 제2 선택 트랜지스터(Ts2)는 상기 제1 메인 게이트 라인(GL1)과 상기 제2 서브 게이트 라인(GL12)과의 사이에 연결된다.
구체적으로, 상기 제1 선택 트랜지스터(Ts1)의 게이트 전극에는 제1 선택신호(TG1)가 인가되고, 소오스 전극에는 상기 제1 메인 게이트 라인(GL1)이 연결되며, 드레인 전극에는 상기 제1 서브 게이트 라인(GL11)이 연결된다. 상기 제2 선택 트랜지스터(Ts1)의 게이트 전극에는 제2 선택신호(TG2)가 인가되고, 소오스 전극에는 상기 제1 메인 게이트 라인(GL1)이 연결되며, 드레인 전극에는 상기 제2 서브 게이트 라인(GL12)이 연결된다.
도 5 및 도 6에 도시된 바와 같이, 상기 첫 번째 스테이지(SRC1)는 상기 단 위 화소가 구동되는 1H 시간동안 제1 게이트 펄스(G1)를 출력한다. 상기 제1 게이트 펄스(G1)는 상기 제1 메인 게이트 라인(GL1)으로 인가된 후 상기 라인 선택회로(240)로 제공된다.
상기 제1 및 제2 선택신호(TG1, TG2)는 상기 1H 시간 중 초기 H/2 및 후기 H/2 시간에 각각 발생된다. 따라서, 상기 제1 및 제2 선택 트랜지스터(Ts1, Ts2)는 상기 제1 및 제2 선택신호(TG1, TG2)에 각각 응답하여 상기 초기 H/2 및 후기 H/2 시간동안 순차적으로 턴-온된다.
상기 초기 H/2 시간동안 상기 제1 메인 게이트 라인(GL1)으로 인가된 상기 제1 게이트 펄스(G1)는 상기 제1 선택 트랜지스터(Ts1)를 통과하여 상기 제1 서브 게이트 라인(GL11)으로 인가된다. 상기 제1 서브 게이트 라인(GL11)으로 인가된 상기 제1 게이트 펄스(G1)는 상기 제1 서브 게이트 라인(GL11)에 연결된 제1 및 제3 박막 트랜지스터(Tp1, Tp3)를 턴-온시키고, 그 결과 상기 제1 및 제2 데이터 라인(DL1, DL2)으로 인가된 제1 및 제3 픽셀전압(Vp-R, Vp-B)이 상기 제1 및 제3 화소전극(PE1, PE3)으로 각각 제공된다. 상기 제1 및 제3 픽셀전압(Vp-R, Vp-B)이 이전 프레임에서 공통전압(Vcom)에 대해서 부극성(-)을 가졌다면 현재 프레임에서 상기 공통전압(Vcom)에 대해서 정극성(+)을 갖는다.
이후, 상기 후기 H/2 시간동안 상기 제1 메인 게이트 라인(GL1)으로 인가된 상기 제1 게이트 펄스(G1)는 상기 제2 선택 트랜지스터(Ts2)를 통과하여 상기 제2 서브 게이트 라인(GL12)으로 인가된다. 상기 제2 서브 게이트 라인(GL12)으로 인가된 상기 제1 게이트 펄스(G1)는 상기 제2 서브 게이트 라인(GL12)에 연결된 제2 박 막 트랜지스터(Tp2)를 턴-온시키고, 그 결과 상기 제1 데이터 라인(DL1)으로 인가된 제2 픽셀전압(Vp-G)이 제2 화소전극(PE2)으로 제공된다. 상기 제2 픽셀전압(Vp-G)이 이전 프레임에서 공통전압(Vcom)에 대해서 정극성(+)을 가졌다면 현재 프레임에서 상기 공통전압(Vcom)에 대해서 부극성(-)을 갖는다.
이와 같이, 상기 제1 및 제2 서브 게이트 라인(GL11, GL12)이 상기 제1 메인 게이트 라인(GL1)에 공통으로 연결되고, 상기 라인 선택회로(240)를 통해서 서로 시간차를 갖고 상기 제1 게이트 펄스(G1)를 입력받는다. 따라서, 상기 게이트 구동회로(210)는 상기 제1 메인 게이트 라인(GL1)에만 상기 제1 게이트 펄스(G1)를 인가하면 되므로, 상기 게이트 구동회로(210)에서 게이트 펄스를 출력하는 스테이지의 개수는 어레이 기판(110)에 구비되는 메인 게이트 라인의 개수와 동일해진다.
결과적으로, 상기 게이트 구동회로(210)를 구성하는 스테이지의 개수가 1/2 정도 감소하고, 그로 인해서 상기 게이트 구동회로(210)의 전체 사이즈가 감소한다. 이로써 상기 게이트 구동회로(210)에서 발생하는 기생 커패시터로 인해 소비 전류가 증가하는 것을 방지할 수 있다. 또한, 상기 게이트 구동회로(210)의 구동 주파수가 1/2로 감소하므로써, 상기 액정표시장치(500)의 소비전력을 절감할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 어레이 기판의 단위 화소 및 라인 선택회로를 나타낸 회로도이고, 도 8은 도 7에 도시된 단위 화소 및 라인 선택회로의 입/출력 파형도이다. 단, 도 7에 도시된 어레이 기판의 구조는 에스-피브이에이(Super-Patterned Vertical Alignment: S-PVA) 모드 액정표시장치에 적용되는 것 이다.
도 7을 참조하면, 단위 화소는 레드 색화소(R)에 대응하는 제1 화소(P1×1), 그린 색화소(G)에 대응하는 제2 화소(P1×2) 및 블루 색화소(B)에 대응하는 제3 화소(P1×3)로 이루어진다. 상기 제1 내지 제3 화소(P1×1, P1×2, P1×3)는 세로 픽셀 구조를 갖는다.
상기 제1 화소(P1×1)는 제1 및 제2 서브 게이트 라인(GL11, GL12), 제1 데이터 라인(DL1), 제1 메인 박막 트랜지스터(Tp1-m), 제1 서브 박막 트랜지스터(Tp1-s), 제1 메인 화소전극(MPE1) 및 제1 서브 화소전극(SPE1)을 포함한다. 상기 제1 메인 박막 트랜지스터(Tp1-m)는 상기 제1 서브 게이트 라인(GL11)과 상기 제1 데이터 라인(DL1)에 전기적으로 연결되고, 상기 제2 서브 박막 트랜지스터(Tp1-s)는 상기 제2 서브 게이트 라인(GL12)과 상기 제1 데이터 라인(DL1)에 전기적으로 연결된다.
구체적으로, 상기 제1 메인 박막 트랜지스터(Tp1-m)의 게이트 전극은 상기 제1 서브 게이트 라인(GL11)에 연결되고, 소오스 전극은 상기 제1 데이터 라인(DL1)에 연결되며, 드레인 전극은 상기 제1 메인 화소전극(MPE1)에 연결된다. 상기 제1 서브 박막 트랜지스터(Tp1-s)의 게이트 전극은 상기 제2 서브 게이트 라인(GL12)에 연결되고, 소오스 전극은 상기 제1 데이터 라인(DL)에 연결되며, 드레인 전극은 상기 제1 서브 화소전극(SPE1)에 연결된다.
상기 제2 화소(P1×2)는 제1 및 제2 서브 게이트 라인(GL11, GL12), 제2 데이터 라인(DL2), 제2 메인 박막 트랜지스터(Tp2-m), 제2 서브 박막 트랜지스 터(Tp2-s), 제2 메인 화소전극(MPE2) 및 제2 서브 화소전극(SPE2)을 포함한다. 상기 제2 메인 박막 트랜지스터(Tp2-m)는 상기 제1 서브 게이트 라인(GL11), 상기 제2 데이터 라인(DL2) 및 제2 메인 화소전극(MPE2)에 전기적으로 연결된다. 상기 제2 서브 박막 트랜지스터(Tp2-s)는 상기 제2 서브 게이트 라인(GL12), 상기 제2 데이터 라인(DL2) 및 제2 서브 화소전극(SPE2)에 전기적으로 연결된다.
한편, 상기 제3 화소(P1×3)는 상기 제1 및 제2 서브 게이트 라인(GL11, GL12), 제3 데이터 라인(DL3), 제3 메인 박막 트랜지스터(Tp3-m), 제3 서브 박막 트랜지스터(Tp3-s), 제3 메인 화소전극(MPE3) 및 제3 서브 화소전극(SPE3)을 포함한다. 상기 제3 메인 박막 트랜지스터(Tp3-m)는 상기 제1 서브 게이트 라인(GL11), 상기 제3 데이터 라인(DL3) 및 제3 메인 화소전극(MPE3)에 전기적으로 연결된다. 또한, 상기 제3 서브 박막 트랜지스터(SPE3)는 상기 제2 서브 게이트 라인(GL12), 상기 제3 데이터 라인(DL3) 및 제3 서브 화소전극(SPE3)에 전기적으로 연결된다.
상기 게이트 구동회로(210, 도 4에 도시됨)의 첫 번째 스테이지(SRC1)는 제1 메인 게이트 라인(GL1)에 연결되어 상기 제1 메인 게이트 라인(GL1)에 제1 메인 게이트 펄스를 인가한다.
상기 라인 선택회로(240)는 제1 메인 게이트 라인(GL1)과 제1 및 제2 서브 게이트 라인(GL11, GL12)과의 사이에 구비되고, 상기 라인 선택회로(240)는 제1 및 제2 선택 트랜지스터(Ts1, Ts2)로 이루어진다.
상기 제1 선택 트랜지스터(Ts1)는 상기 제1 메인 게이트 라인(GL1)과 상기 제1 서브 게이트 라인(GL11)과의 사이에 연결되고, 상기 제2 선택 트랜지스터(Ts2) 는 상기 제1 메인 게이트 라인(GL1)과 상기 제2 서브 게이트 라인(GL12)과의 사이에 연결된다.
도 7 및 도 8에 도시된 바와 같이, 상기 첫 번째 스테이지(SRC1)는 상기 단위 화소가 구동되는 1H 시간동안 제1 게이트 펄스(G1)를 출력한다. 상기 제1 게이트 펄스(G1)는 상기 제1 메인 게이트 라인(GL1)으로 인가된 후 상기 라인 선택회로(240)로 제공된다.
상기 제1 및 제2 선택신호(TG1, TG2)는 상기 1H 시간 중 초기 H/2 및 후기 H/2 시간에 각각 발생된다. 따라서, 상기 제1 및 제2 선택 트랜지스터(Ts1, Ts2)는 상기 제1 및 제2 선택신호(TG1, TG2)에 각각 응답하여 상기 초기 H/2 및 후기 H/2 시간동안 순차적으로 턴-온된다.
상기 초기 H/2 시간동안 상기 제1 메인 게이트 라인(GL1)으로 인가된 상기 제1 게이트 펄스(G1)는 상기 제1 선택 트랜지스터(Ts1)를 통과하여 상기 제1 서브 게이트 라인(GL11)으로 인가된다. 상기 제1 서브 게이트 라인(GL11)으로 인가된 상기 제1 게이트 펄스(G1)는 상기 제1 서브 게이트 라인(GL11)에 연결된 제1 내지 제3 메인 박막 트랜지스터(Tp1-m, Tp2-m, Tp3-m)를 턴-온시킨다. 따라서, 상기 제1 내지 제3 데이터 라인(DL1, DL2, DL3)으로 인가된 제1 내지 제3 메인 픽셀전압(Vp-M)이 상기 제1 내지 제3 메인 화소전극(MPE1, MPE2, MPE3)으로 각각 제공된다. 상기 제1 내지 제3 픽셀전압(Vp-M)이 이전 프레임에서 공통전압(Vcom)에 대해서 부극성(-)을 가졌다면 현재 프레임에서 상기 공통전압(Vcom)에 대해서 정극성(+)을 갖는다.
이후, 상기 후기 H/2 시간동안 상기 제1 메인 게이트 라인(GL1)으로 인가된 상기 제1 게이트 펄스(G1)는 상기 제2 선택 트랜지스터(Ts2)를 통과하여 상기 제2 서브 게이트 라인(GL12)으로 인가된다. 상기 제2 서브 게이트 라인(GL12)으로 인가된 상기 제1 게이트 펄스(G1)는 상기 제2 서브 게이트 라인(GL12)에 연결된 제1 내지 제3 서브 박막 트랜지스터(Tp1-s, Tp2-s, Tp3-s)를 턴-온시킨다. 따라서, 상기 제1 내지 제3 데이터 라인(DL1, DL2, DL3)으로 인가된 제1 내지 제3 서브 픽셀전압(Vp-S)이 상기 제1 내지 제3 서브 화소전극(SPE1, SPE2, SPE3)으로 각각 제공된다. 상기 제1 내지 제3 픽셀전압(Vp-S)이 이전 프레임에서 공통전압(Vcom)에 대해서 부극성(-)을 가졌다면 현재 프레임에서 상기 공통전압(Vcom)에 대해서 정극성(+)을 갖는다.
이와 같이, 상기 제1 및 제2 서브 게이트 라인(GL11, GL12)이 상기 제1 메인 게이트 라인(GL1)에 공통으로 연결되고, 상기 라인 선택회로(240)를 통해서 서로 시간차를 갖고 상기 제1 게이트 펄스(G1)를 입력받는다. 따라서, 상기 게이트 구동회로(210)는 상기 제1 메인 게이트 라인(GL1)에만 상기 제1 게이트 펄스(G1)를 인가하면 되므로, 상기 게이트 구동회로(210)에서 게이트 펄스를 출력하는 스테이지의 개수는 어레이 기판(110)에 구비되는 메인 게이트 라인의 개수와 동일해진다.
결과적으로, 상기 게이트 구동회로(210)를 구성하는 스테이지의 개수가 1/2 정도 감소하고, 그로 인해서 상기 게이트 구동회로(210)의 전체 사이즈가 감소한다. 이로써 상기 게이트 구동회로(210)에서 발생하는 기생 커패시터로 인해 소비 전류가 증가하는 것을 방지할 수 있다. 또한, 상기 게이트 구동회로(210)의 구동 주파수가 1/2로 감소함으로써, 상기 액정표시장치(500)의 소비전력을 절감할 수 있다.
이와 같은 표시장치에 따르면, 어레이 기판에는 게이트 구동회로에 연결되어 게이트 펄스를 입력받는 N개의 메인 게이트 라인 및 하나의 메인 게이트 라인에 공통으로 연결된 i개의 서브 게이트 라인이 구비된다.
따라서, 게이트 구동회로는 N개의 메인 게이트 라인에 순차적으로 게이트 펄스를 출력하는 N개의 스테이지로 이루어질 수 있다. 결과적으로, 게이트 구동회로를 구성하는 전체 스테이지의 개수가 감소하여 게이트 구동회로의 기생 커패시턴스가 감소하고, 게이트 구동회로의 구동 주파수가 감소한다. 이로써, 상기 표시장치의 소비전력을 절감할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. N개(1이상의 정수)의 메인 게이트 라인, iN개(i는 2이상의 정수)의 서브 게이트 라인, M개(1이상의 정수)의 데이터 라인 및 상기 iN개의 서브 게이트 라인과 상기 M개의 데이터 라인에 전기적으로 연결된 iN×M개의 화소로 이루어진 어레이 기판;
    상기 어레이 기판과 대향하여 결합하는 대향기판;
    상기 N개의 메인 게이트 라인에 게이트 펄스를 순차적으로 출력하는 게이트 구동회로;
    상기 게이트 구동회로와 상기 iN개의 서브 게이트 라인과의 사이에 구비되고, 연속하는 i개의 서브 게이트 라인에 상기 게이트 구동회로로부터 출력된 게이트 펄스를 순차적으로 인가하여, 상기 i개의 서브 게이트 라인에 연결된 화소행들을 순차적으로 턴-온시키는 라인 선택회로; 및
    상기 M개의 데이터 라인에 픽셀전압을 인가하여, 턴-온된 화소행에 픽셀 전압을 인가하는 데이터 구동회로를 포함하는 것을 특징으로 하는 표시장치.
  2. 제1항에 있어서, 하나의 메인 게이트 라인에는 상기 i개의 서브 게이트 라인이 공통적으로 연결되고,
    상기 라인 선택회로는 i개의 선택신호에 응답하여 상기 i개의 서브 게이트 라인을 순차적으로 선택하는 것을 특징으로 하는 표시장치.
  3. 제2항에 있어서, 상기 i는 3인 것을 특징으로 하는 표시장치.
  4. 제3항에 있어서, 상기 라인 선택회로는,
    제1 선택신호에 응답하여 연속하는 3개의 서브 게이트 라인 중 첫번째 서브 게이트 라인에 상기 게이트 펄스를 인가하는 제1 선택 트랜지스터;
    제2 선택신호에 응답하여 상기 3개의 서브 게이트 라인 중 두번째 서브 게이트 라인에 상기 게이트 펄스를 인가하는 제2 선택 트랜지스터; 및
    제3 선택신호에 응답하여 상기 3개의 서브 게이트 라인 중 첫번째 서브 게이트 라인에 상기 게이트 펄스를 인가하는 제3 선택 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
  5. 제4항에 있어서, 상기 각 화소들은 상기 데이터 라인들이 연장된 방향보다 상기 서브 게이트 라인들이 연장된 방향으로 길게 연장된 가로 픽셀 구조를 갖는 것을 특징으로 하는 표시장치.
  6. 제5항에 있어서, 상기 대향기판은 상기 데이터 라인들이 연장된 방향으로 연속하는 세 개의 화소에 각각 대응하는 레드, 그린 및 블루 색화소를 포함하고,
    상기 세 개의 화소는 하나의 색 정보를 표시하는 단위 화소로 정의되는 것을 특징으로 하는 표시장치.
  7. 제6항에 있어서, 상기 단위 화소가 턴-온되는 시간을 1H 시간으로 정의할 때,
    상기 3개의 서브 게이트 라인에는 각각 초기 H/3, 중기 H/3 및 후기 H/3 시간동안 상기 게이트 펄스가 인가되는 것을 특징으로 하는 표시장치.
  8. 제2항에 있어서, 상기 i는 2인 것을 특징으로 하는 표시장치.
  9. 제8항에 있어서, 상기 라인 선택회로는,
    제1 선택신호에 응답하여 연속하는 2개의 서브 게이트 라인 중 첫번째 서브 게이트 라인에 상기 게이트 펄스를 인가하는 제1 선택 트랜지스터; 및
    제2 선택신호에 응답하여 상기 2개의 서브 게이트 라인 중 두번째 서브 게이트 라인에 상기 게이트 펄스를 인가하는 제2 선택 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
  10. 제9항에 있어서, 상기 각 화소들은 상기 서브 게이트 라인들이 연장된 방향보다 상기 데이터 라인들이 연장된 방향으로 길게 연장된 세로 픽셀 구조를 갖는 것을 특징으로 하는 표시장치.
  11. 제10항에 있어서, 상기 대향기판은 상기 서브 게이트 라인들이 연장된 방향 으로 연속하는 세 개의 화소에 각각 대응하는 레드, 그린 및 블루 색화소를 포함하고,
    상기 세 개의 화소는 하나의 색 정보를 표시하는 단위 화소로 정의되는 것을 특징으로 하는 표시장치.
  12. 제11항에 있어서, 상기 단위 화소가 턴-온되는 시간을 1H 시간으로 정의할 때,
    하나의 화소행에 포함된 홀수번째 화소는 상기 1H 시간 중 초기 H/2 시간동안 턴-온되고, 짝수번째 화소는 후기 H/2 시간동안 턴-온되는 것을 특징으로 하는 표시장치.
  13. 제12항에 있어서, 상기 첫번째 서브 게이트 라인은 상기 초기 H/2 시간동안 상기 홀수번째 화소를 턴-온시키고,
    상기 두번째 서브 게이트 라인은 상기 후기 H/2 시간동안 상기 짝수번째 화소를 턴-온시키는 것을 특징으로 하는 표시장치.
  14. 제12항에 있어서, 상기 각 데이터 라인은 상기 초기 H/2 시간동안 상기 픽셀전압을 상기 홀수번째 화소에 인가하고, 상기 후기 H/2 시간동안 상기 픽셀전압을 짝수번째 화소에 인가하는 것을 특징으로 하는 표시장치.
  15. 제9항에 있어서, 상기 각 화소들은,
    상기 첫번째 서브 게이트 라인에 연결되고, 상기 게이트 펄스에 응답하여 상기 픽셀전압 중 고전압을 갖는 메인 픽셀전압을 입력받는 메인 화소; 및
    상기 두번째 서브 게이트 라인에 연결되고, 상기 게이트 펄스에 응답하여 상기 픽셀전압 중 저전압을 갖는 서브 픽셀전압을 입력받는 서브 화소를 포함하는 것을 특징으로 하는 표시장치.
  16. 제15항에 있어서, 상기 첫번째 서브 게이트 라인은 상기 초기 H/2 시간동안 상기 메인 화소를 턴-온시키고,
    상기 두번째 서브 게이트 라인은 상기 후기 H/2 시간동안 상기 서브 화소를 턴-온시키는 것을 특징으로 하는 표시장치.
  17. 제16항에 있어서, 상기 각 데이터 라인은 상기 초기 H/2 시간동안 상기 메인 픽셀전압을 상기 메인 화소에 인가하고, 상기 후기 H/2 시간동안 상기 서브 픽셀전압을 서브 화소에 인가하는 것을 특징으로 하는 표시장치.
  18. 제1항에 있어서, 상기 게이트 구동회로는 상기 어레이 기판에 상기 화소들을 형성하는 박막 공정을 통해서 상기 어레이 기판 상에 직접적으로 형성되는 것을 특징으로 하는 표시장치.
  19. 제1항에 있어서, 상기 게이트 구동회로는 칩 형태로 이루어지고, 상기 어레이 기판 또는 상기 어레이 기판에 부착된 필름 상에 실장되는 것을 특징으로 하는 표시장치.
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