KR20080014350A - Plasma display apparatus - Google Patents

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KR20080014350A
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sustain
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김묵희
정윤권
임현재
허용현
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엘지전자 주식회사
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Abstract

A plasma display device is provided to improve operation efficiency of the plasma display device by supplying an address bias signal to a third electrode during a sustain period. A plasma display device includes a PDP(Plasma Display Panel)(100) and a driving unit(110). The PDP includes first to third electrodes. The first and second electrodes are parallel to each other, while the third electrodes cross the first and second electrodes. A distance between the first and second electrodes is greater than 60 um. During a sustain period for displaying an image, the driving unit alternatively supplies the sustain signal to the first and second electrodes. During the sustain period, the driving unit supplies an address bias signal to the third electrode. The address bias signal is supplied to the third electrode, after a final sustain signal is supplied to the first and second electrodes.

Description

플라즈마 디스플레이 장치{Plasma Display Apparatus}Plasma Display Apparatus {Plasma Display Apparatus}

도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면.1 is a view for explaining the configuration of a plasma display device according to an embodiment of the present invention.

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함될 수 있는 플라즈마 디스플레이 패널의 일례에 대해 설명하기 위한 도면.2A to 2C are views for explaining an example of a plasma display panel that can be included in a plasma display device according to an embodiment of the present invention.

도 3은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에서 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면.FIG. 3 is a diagram for explaining a frame for implementing gradation of an image in a plasma display device according to an embodiment of the present invention; FIG.

도 4는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면.4 is a view for explaining an example of the operation of the plasma display device according to an embodiment of the present invention.

도 5a 내지 도 5b는 상승 램프 신호 또는 제 2 하강 램프 신호의 또 다른 형태에 대해 설명하기 위한 도면.5A to 5B are diagrams for explaining another form of the rising ramp signal or the second falling ramp signal.

도 6은 어드레스 바이어스 신호의 제 1 실시예에 대해 설명하기 위한 도면.Fig. 6 is a diagram for explaining a first embodiment of the address bias signal.

도 7은 어드레스 바이어스 신호의 제 2 실시예에 대해 설명하기 위한 도면.Fig. 7 is a diagram for explaining a second embodiment of the address bias signal.

도 8a 내지 도 8c는 어드레스 바이어스 신호의 제 3 실시예에 대해 설명하기 위한 도면.8A to 8C are diagrams for explaining a third embodiment of the address bias signal.

도 9는 어드레스 바이어스 신호의 제 4 실시예에 대해 설명하기 위한 도면.Fig. 9 is a diagram for explaining a fourth embodiment of the address bias signal.

도 10은 어드레스 바이어스 신호의 제 5 실시예에 대해 설명하기 위한 도면.Fig. 10 is a diagram for explaining a fifth embodiment of the address bias signal.

<도면의 주요 부분에 대한 번호의 설명><Description of the numbers for the main parts of the drawings>

100 : 플라즈마 디스플레이 패널 110 : 구동부100: plasma display panel 110: driver

본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것이다.The present invention relates to a plasma display device (Plasma Display Apparatus).

플라즈마 디스플레이 장치는 전극이 형성된 플라즈마 디스플레이 패널과, 이러한 플라즈마 디스플레이 패널의 전극에 소정의 구동 신호를 공급하는 구동부를 포함하여 이루어진다.The plasma display apparatus includes a plasma display panel having electrodes formed thereon, and a driving unit supplying predetermined driving signals to the electrodes of the plasma display panel.

일반적으로 플라즈마 디스플레이 패널에는 격벽으로 구획된 방전 셀(Cell) 내에 형광체 층이 형성되고, 아울러 복수의 전극(Electrode)이 형성된다.In general, a phosphor layer is formed in a discharge cell (Cell) partitioned by a partition, and a plurality of electrodes are formed in the plasma display panel.

그리고 구동부는 전극을 통해 방전 셀로 구동 신호를 공급한다.The driver supplies a driving signal to the discharge cell through the electrode.

그러면, 방전 셀 내에서는 공급되는 구동 신호에 의해 방전이 발생한다. 여기서, 방전 셀 내에서 구동 신호에 의해 방전이 될 때, 방전 셀 내에 충진 되어 있는 방전 가스가 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체를 발광시켜 가시 광을 발생시킨다. 이러한 가시 광에 의해 플라즈마 디스플레이 패널의 화면상에 영상이 표시된다.Then, the discharge is generated by the drive signal supplied in the discharge cell. Here, when discharged by a drive signal in the discharge cell, the discharge gas filled in the discharge cell generates vacuum ultraviolet rays, and the vacuum ultraviolet light emits the phosphor formed in the discharge cell to emit visible light. Generate. The visible light displays an image on the screen of the plasma display panel.

한편, 종래의 플라즈마 디스플레이 장치에서는 구동 시 구동 효율이 저하되는 문제점이 있다. 또한, 구동 시 잔상이 발생하는 문제점이 있다.On the other hand, the conventional plasma display device has a problem that the driving efficiency is lowered when driving. In addition, there is a problem that afterimage driving occurs.

상술한 문제점을 해결하기 위해 본 발명은 서스테인 기간에서 제 3 전극에 어드레스 바이어스 신호를 공급함으로써 구동 효율이 향상된 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.In order to solve the above problems, an object of the present invention is to provide a plasma display device having improved driving efficiency by supplying an address bias signal to a third electrode in a sustain period.

상술한 목적을 이루기 위한 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 서로 나란한 제 1 전극과 제 2 전극 및 이러한 제 1 전극과 제 2 전극에 교차하는 제 3 전극을 포함하고, 제 1 전극과 제 2 전극 간의 간격이 60㎛(마이크로미터)이상인 플라즈마 디스플레이 패널과, 영상 표시를 위한 서스테인 기간에서 제 1 전극과 제 2 전극에 서스테인 신호를 교호적으로 공급하고, 제 3 전극에서는 어드레스 바이어스 신호를 공급하는 구동부를 포함하는 것이 바람직하다.A plasma display device according to an embodiment of the present invention for achieving the above object includes a first electrode and a second electrode parallel to each other and a third electrode crossing the first electrode and the second electrode, A sustain signal is alternately supplied to the first electrode and the second electrode in the sustain period for displaying an image, and the plasma display panel having a distance between the second electrodes of 60 m (micrometer) or more; It is preferable to include the drive part to supply.

또한, 제 1 전극과 제 2 전극 간의 간격은 100㎛(마이크로미터)이상인 것을 특징으로 한다.In addition, the interval between the first electrode and the second electrode is characterized in that more than 100㎛ (micrometer).

또한, 어드레스 바이어스 신호는 마지막의 서스테인 신호가 공급된 이후에 제 3 전극으로 공급되는 것을 특징으로 한다.In addition, the address bias signal may be supplied to the third electrode after the last sustain signal is supplied.

또한, 서스테인 신호는 제 1 전극에 공급되는 제 1 서스테인 신호와 제 2 전극에 공급되는 제 2 서스테인 신호를 포함하고, 어드레스 바이어스 신호는 제 1 서스테인 신호가 공급되는 동안 제 3 전극에 공급되는 제 1 어드레스 바이어스 신호와, 제 2 서스테인 신호가 공급되는 동안 제 3 전극에 공급되는 제 2 어드레스 바이어스 신호를 포함하는 것을 특징으로 한다.In addition, the sustain signal includes a first sustain signal supplied to the first electrode and a second sustain signal supplied to the second electrode, and the address bias signal is supplied to the third electrode while the first sustain signal is supplied. And an address bias signal and a second address bias signal supplied to the third electrode while the second sustain signal is supplied.

또한, 제 1 어드레스 바이어스 신호는 두 개의 제 1 서스테인 신호 당 하나씩 공급되고, 제 2 어드레스 바이어스 신호는 두 개의 제 2 서스테인 신호 당 하나씩 공급되는 것을 특징으로 한다.Also, the first address bias signal is supplied one per two first sustain signals, the second address bias signal is supplied one per two second sustain signals.

또한, 제 1 어드레스 바이어스 신호와 제 2 어드레스 바이어스 신호는 교호적으로 공급되는 것을 특징으로 한다.The first address bias signal and the second address bias signal may be alternately supplied.

또한, 어드레스 바이어스 신호의 전압의 크기는 대략 5V이상 80V이하인 것을 특징으로 한다.In addition, the magnitude of the voltage of the address bias signal is characterized in that approximately 5V or more and 80V or less.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치를 상세히 설명하기로 한다.Hereinafter, a plasma display device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면이다.1 is a view for explaining the configuration of a plasma display device according to an embodiment of the present invention.

도 1을 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널(100)과 구동부(110)를 포함한다.1, a plasma display apparatus according to an embodiment of the present invention includes a plasma display panel 100 and a driver 110.

구동부(110)는 영상 표시를 위한 서스테인 기간에서 플라즈마 디스플레이 패널(100)의 제 1 전극과 제 2 전극에 서스테인 신호를 교호적으로 공급하고, 아울러 제 3 전극에서는 어드레스 바이어스 신호를 공급한다.The driver 110 alternately supplies a sustain signal to the first electrode and the second electrode of the plasma display panel 100 in the sustain period for displaying an image, and also supplies an address bias signal to the third electrode.

여기, 도 1에서는 구동부(110)가 하나의 보드(Board) 형태로 이루어지는 경우만 도시하고 있지만, 본 발명에서 구동부(110)는 플라즈마 디스플레이 패널(100)에 형성된 전극에 따라 복수개의 보드 형태로 나누어지는 것도 가능하다.Here, in FIG. 1, only the case in which the driving unit 110 is formed in one board form is illustrated, but in the present invention, the driving unit 110 is divided into a plurality of board forms according to electrodes formed on the plasma display panel 100. It is also possible to lose.

예를 들면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함되 는 플라즈마 디스플레이 패널(100)에 서로 나란한 제 1 전극과 제 2 전극 및 이러한 제 1 전극과 제 2 전극에 교차하는 제 3 전극이 형성되는 경우에, 구동부(110)는 제 1 전극을 구동시키는 제 1 구동부(미도시)와, 제 2 전극을 구동시키는 제 2 구동부(미도시)와, 제 3 전극을 구동시키는 제 3 구동부(미도시)로 나누어질 수 있는 것이다.For example, a first electrode and a second electrode parallel to each other and a third electrode crossing the first electrode and the second electrode in the plasma display panel 100 included in the plasma display apparatus according to an embodiment of the present invention. In this case, the driving unit 110 includes a first driving unit (not shown) for driving the first electrode, a second driving unit (not shown) for driving the second electrode, and a third driving unit for driving the third electrode. It can be divided into (not shown).

이러한 구동부(110)에 대해서는 이후의 설명을 통해 보다 명확히 하도록 한다.The driving unit 110 will be more clearly described later.

여기서, 플라즈마 디스플레이 패널(100)은 서로 나란한 제 1 전극과 제 2 전극 및 이러한 제 1 전극과 제 2 전극과 교차하는 제 3 전극을 포함하는데, 이러한 플라즈마 디스플레이 패널(100)의 일례를 첨부된 도 2a 내지 도 2c를 결부하여 상세히 살펴보면 다음과 같다.Here, the plasma display panel 100 includes a first electrode and a second electrode which are parallel to each other, and a third electrode which crosses the first electrode and the second electrode. An example of such a plasma display panel 100 is illustrated in the accompanying drawings. 2A to 2C will be described in detail as follows.

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함될 수 있는 플라즈마 디스플레이 패널의 일례에 대해 설명하기 위한 도면이다.2A to 2C are views for explaining an example of a plasma display panel that may be included in a plasma display device according to an embodiment of the present invention.

먼저, 도 2a를 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함될 수 있는 플라즈마 디스플레이 패널은 서로 나란한 제 1 전극(202, Y)과 제 2 전극(203, Z)이 형성되는 전면 기판(201)과, 전술한 제 1 전극(202, Y) 및 제 2 전극(203, Z)과 교차하는 제 3 전극(213, X)이 형성되는 후면 기판(211)이 합착되어 이루어질 수 있다.First, referring to FIG. 2A, a plasma display panel that may be included in a plasma display apparatus according to an exemplary embodiment of the present invention includes a front substrate on which first electrodes 202 and Y and second electrodes 203 and Z are parallel to each other. 201 and the rear substrate 211 formed with the third electrodes 213 and X crossing the first and second electrodes 202 and Y and the second and second electrodes 203 and Z may be bonded to each other.

여기서, 전면 기판(201) 상에 형성되는 전극, 바람직하게는 제 1 전극(202, Y)과 제 2 전극(203, Z)은 방전 공간, 즉 방전 셀(Cell)에서 방전을 발생시키고 아 울러 방전 셀의 방전을 유지할 수 있다.Here, the electrodes formed on the front substrate 201, preferably the first electrodes 202 and Y and the second electrodes 203 and Z, generate and discharge a discharge in a discharge space, that is, a discharge cell. The discharge of the discharge cell can be maintained.

이러한 제 1 전극(202, Y)과 제 2 전극(203, Z)이 형성된 전면 기판(201)의 상부에는 제 1 전극(202, Y)과 제 2 전극(203, Z)을 덮도록 유전체 층, 바람직하게는 상부 유전체 층(204)이 형성될 수 있다.The dielectric layer covers the first electrode 202 and the second electrode 203 and Z on the front substrate 201 where the first electrode 202 and the second electrode 203 and Z are formed. Preferably, the upper dielectric layer 204 can be formed.

이러한, 상부 유전체 층(204)은 제 1 전극(202, Y) 및 제 2 전극(203, Z)의 방전 전류를 제한하며 제 1 전극(202, Y)과 제 2 전극(203, Z) 간을 절연시킬 수 있다.This upper dielectric layer 204 limits the discharge current of the first electrode 202, Y and the second electrode 203, Z and between the first electrode 202, Y and the second electrode 203, Z. Can be insulated.

이러한, 상부 유전체 층(204) 상면에는 방전 조건을 용이하게 하기 위한 보호 층(205)이 형성된다. 이러한 보호 층(205)은 산화마그네슘(MgO) 등의 재료를 상부 유전체 층(204) 상부에 증착하는 방법 등을 통해 형성될 수 있다.A protective layer 205 is formed on the top surface of the upper dielectric layer 204 to facilitate discharge conditions. The protective layer 205 may be formed through a method of depositing a material such as magnesium oxide (MgO) on the upper dielectric layer 204.

한편, 후면 기판(211) 상에는 전극, 바람직하게는 제 3 전극(213, X)이 형성되고, 이러한 제 3 전극(213, X)이 형성된 후면 기판(211)의 상부에는 제 3 전극(213, X)을 덮도록 유전체 층, 바람직하게는 하부 유전체 층(215)이 형성될 수 있다.On the other hand, the electrode, preferably the third electrode (213, X) is formed on the back substrate 211, the third electrode 213, is formed on the upper side of the back substrate 211, the third electrode (213, X) is formed A dielectric layer, preferably lower dielectric layer 215 may be formed to cover X).

이러한, 하부 유전체 층(215)은 제 3 전극(213, X)을 절연시킬 수 있다.The lower dielectric layer 215 may insulate the third electrodes 213 and X.

이러한 하부 유전체 층(215)의 상부에는 방전 공간 즉, 방전 셀을 구획하기 위한 스트라이프 타입(Stripe Type), 웰 타입(Well Type), 델타 타입(Delta Type), 벌집 타입 등의 격벽(212)이 형성될 수 있다. 이에 따라, 전면 기판(201)과 후면 기판(211)의 사이에서 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 등의 방전 셀이 형성될 수 있다.On top of the lower dielectric layer 215, a partition 212, such as a stripe type, a well type, a delta type, a honeycomb type, for partitioning a discharge cell, that is, a discharge cell, is formed. Can be formed. Accordingly, discharge cells such as red (R), green (G), and blue (B) may be formed between the front substrate 201 and the rear substrate 211.

또한, 적색(R), 녹색(G), 청색(B) 방전 셀 이외에 백색(White : W) 또는 황색(Yellow : Y) 방전 셀이 더 형성되는 것도 가능하다.In addition to the red (R), green (G), and blue (B) discharge cells, it is also possible to further form a white (W) or yellow (Yellow: Y) discharge cell.

한편, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널에서의 적색(R), 녹색(G) 및 청색(B) 방전 셀의 피치(Pitch)는 실질적으로 동일할 수도 있지만, 적색(R), 녹색(G) 및 청색(B) 방전 셀에서의 색 온도를 맞추기 위해 적색(R), 녹색(G) 및 청색(B) 방전 셀의 피치가 다르게 할 수도 있다.On the other hand, the pitch of the red (R), green (G) and blue (B) discharge cells in the plasma display panel included in the plasma display device according to an embodiment of the present invention may be substantially the same, The pitches of the red (R), green (G) and blue (B) discharge cells may be different to match the color temperature in the red (R), green (G) and blue (B) discharge cells.

이러한 경우 적색(R), 녹색(G) 및 청색(B) 방전 셀 별로 피치를 모두 다르게 할 수도 있지만, 적색(R), 녹색(G) 및 청색(B) 방전 셀 중 하나 이상의 방전 셀의 피치를 다른 방전 셀의 피치와 다르게 할 수도 있다. 예컨대, 적색(R) 방전 셀의 피치가 가장 작고, 녹색(G) 및 청색(B) 방전 셀의 피치를 적색(R) 방전 셀의 피치보다 크게 할 수도 있을 것이다.In this case, the pitch may be different for each of the red (R), green (G), and blue (B) discharge cells, but the pitch of one or more discharge cells among the red (R), green (G), and blue (B) discharge cells. May be different from the pitch of other discharge cells. For example, the pitch of the red (R) discharge cells is the smallest, and the pitch of the green (G) and blue (B) discharge cells may be larger than the pitch of the red (R) discharge cells.

여기서, 녹색(G) 방전 셀의 피치는 청색(B) 방전 셀의 피치와 실질적으로 동일하거나 상이할 수 있다.Here, the pitch of the green (G) discharge cells may be substantially the same as or different from the pitch of the blue (B) discharge cells.

또한, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널은 도 2a에 도시된 격벽(212)의 구조뿐만 아니라, 다양한 형상의 격벽의 구조도 가능할 것이다. 예컨대, 격벽(212)은 제 1 격벽(212b)과 제 2 격벽(212a)을 포함하고, 여기서, 제 1 격벽(212b)의 높이와 제 2 격벽(212a)의 높이가 서로 다른 차등형 격벽 구조, 제 1 격벽(212b) 또는 제 2 격벽(212a) 중 하나 이상에 배기 통로로 사용 가능한 채널(Channel)이 형성된 채널형 격벽 구조, 제 1 격벽(212b) 또는 제 2 격벽(212a) 중 하나 이상에 홈(Hollow)이 형성된 홈형 격벽 구조 등이 가능할 것이다.In addition, the plasma display panel included in the plasma display apparatus according to the exemplary embodiment of the present invention may have not only the structure of the partition wall 212 illustrated in FIG. 2A but also the structure of the partition wall having various shapes. For example, the partition 212 includes a first partition 212b and a second partition 212a, where the height of the first partition 212b and the height of the second partition 212a are different from each other. At least one of the first barrier rib 212b and the second barrier rib 212a, and a channel type barrier rib structure having a channel usable as an exhaust passage, at least one of the first barrier rib 212b and the second barrier rib 212a. Grooved partition wall structure having a groove formed in the groove will be possible.

여기서, 차등형 격벽 구조인 경우에는 제 1 격벽(212b) 또는 제 2 격벽(212a) 중 제 1 격벽(212b)의 높이가 제 2 격벽(212a)의 높이보다 더 낮은 것이 바람직하다. 아울러, 채널형 격벽 구조나 홈형 격벽 구조인 경우에는 제 1 격벽(212b)에 채널이 형성되거나 홈이 형성되는 것이 바람직할 것이다.Here, in the case of the differential partition structure, it is preferable that the height of the first partition 212b of the first partition 212b or the second partition 212a is lower than the height of the second partition 212a. In addition, in the case of the channel type barrier rib structure or the groove type barrier rib structure, it is preferable that the channel is formed in the first barrier rib 212b or the groove is formed.

한편, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서는 적색(R), 녹색(G) 및 청색(B) 방전 셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, 적색(R), 녹색(G) 및 청색(B) 방전 셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전 셀의 형상도 사각형상뿐만 아니라 오각형, 육각형 등의 다양한 다각 형상도 가능할 것이다.On the other hand, in the plasma display panel according to an embodiment of the present invention, although the red (R), green (G), and blue (B) discharge cells are shown and described as being arranged on the same line, they may be arranged in different shapes. It will be possible. For example, a delta type arrangement in which red (R), green (G) and blue (B) discharge cells are arranged in a triangular shape may be possible. In addition, the shape of the discharge cell may also be a variety of polygonal shapes, such as pentagonal, hexagonal, as well as rectangular.

여기서, 격벽(212)에 의해 구획된 방전 셀 내에는 소정의 방전 가스가 채워지는 것이 바람직하다.Here, it is preferable that a predetermined discharge gas is filled in the discharge cells partitioned by the partition walls 212.

아울러, 격벽(212)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(214)이 형성될 수 있다. 예를 들면, 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 형광체 층이 형성될 수 있다.In addition, a phosphor layer 214 that emits visible light for image display may be formed in the discharge cells partitioned by the partition wall 212. For example, red (R), green (G), and blue (B) phosphor layers may be formed.

또한, 적색(R), 녹색(G), 청색(B) 형광체 이외에 백색(White : W) 및/또는 황색(Yellow : Y) 형광체 층이 더 형성되는 것도 가능하다.In addition to the red (R), green (G), and blue (B) phosphors, it is also possible to further form a white (W) and / or yellow (Y) phosphor layer.

또한, 적색(R), 녹색(G), 청색(B) 방전 셀의 형광체 층(214)은 두께(Width) 가 실질적으로 동일하거나 하나 이상에서 상이할 수 있다. 예를 들어, 적색(R), 녹색(G) 및 청색(B) 방전 셀 중 적어도 어느 하나의 방전 셀에서의 형광체 층(214)의 두께가 다른 방전 셀과 상이한 경우에는 녹색(G) 또는 청색(B) 방전 셀에서의 형광체 층(214)의 두께가 적색(R) 방전 셀에서의 형광체 층(214)의 두께보다 더 두꺼울 수 있다. 여기서, 녹색(G) 방전 셀에서의 형광체 층(214)의 두께는 청색(B) 방전 셀에서의 형광체 층(214)의 두께와 실질적으로 동일하거나 상이할 수 있다.In addition, the phosphor layers 214 of the red (R), green (G), and blue (B) discharge cells may have substantially the same thickness or may differ from one or more. For example, if the thickness of the phosphor layer 214 in at least one of the red (R), green (G), and blue (B) discharge cells is different from the other discharge cells, green (G) or blue (B) The thickness of the phosphor layer 214 in the discharge cell may be thicker than the thickness of the phosphor layer 214 in the red (R) discharge cell. Here, the thickness of the phosphor layer 214 in the green (G) discharge cell may be substantially the same as or different from the thickness of the phosphor layer 214 in the blue (B) discharge cell.

한편, 이상의 도 2a의 설명에서는 제 1 전극(202) 및 제 2 전극(203)이 각각 하나의 층(Layer)으로 이루어지는 경우만을 도시하고 설명하였지만, 이와는 다르게 제 1 전극(202) 또는 제 2 전극(203) 중 하나 이상이 복수의 층으로 이루어지는 것도 가능하다. 이에 대해 도 2b를 참조하여 살펴보면 다음과 같다.Meanwhile, in the above description of FIG. 2A, only the case where the first electrode 202 and the second electrode 203 are formed of one layer each is illustrated and described. However, the first electrode 202 or the second electrode is different from the above description. It is also possible that one or more of 203 consists of a plurality of layers. This will be described with reference to FIG. 2B.

도 2b를 살펴보면, 제 1 전극(202)과 제 2 전극(203)은 각각 복수의 층, 예컨대 두 개의 층(Layer)으로 이루어질 수 있다.Referring to FIG. 2B, the first electrode 202 and the second electrode 203 may be formed of a plurality of layers, for example, two layers.

특히, 광 투과율 및 전기 전도도를 고려하면 방전 셀 내에서 발생한 광을 외부로 방출시키며 아울러 구동 효율을 확보하는 차원에서 제 1 전극(202)과 제 2 전극(203)은 은(Ag)과 같은 실질적으로 불투명한 재질을 포함하는 버스 전극(202b, 203b)과 투명한 인듐 틴 옥사이드(Indium Tin Oxide : ITO)와 같은 투명한 재질을 포함하는 투명 전극(202a, 203a)을 포함하는 것이 바람직하다.In particular, in consideration of light transmittance and electrical conductivity, the first electrode 202 and the second electrode 203 are substantially made of silver (Ag) in order to emit light generated in the discharge cell to the outside and to secure driving efficiency. It is preferable to include bus electrodes 202b and 203b including an opaque material and transparent electrodes 202a and 203a including a transparent material such as transparent indium tin oxide (ITO).

이와 같이, 제 1 전극(202)과 제 2 전극(203)이 투명 전극(202a, 203a)을 포함하도록 하는 이유는, 방전 셀 내에서 발생한 가시 광이 플라즈마 디스플레이 패널의 외부로 방출될 때 효과적으로 방출되도록 하기 위해서이다.As such, the reason for the first electrode 202 and the second electrode 203 to include the transparent electrodes 202a and 203a is that the visible light generated in the discharge cell is effectively emitted when emitted to the outside of the plasma display panel. To make it possible.

아울러, 제 1 전극(202)과 제 2 전극(203)이 버스 전극(202b, 203b)을 포함하도록 하는 이유는, 제 1 전극(202)과 제 2 전극(203)이 투명 전극(202a, 203a)만을 포함하는 경우에는 투명 전극(202a, 203a)의 전기 전도도가 상대적으로 낮기 때문에 구동 효율이 감소할 수 있어서, 이러한 구동 효율의 감소를 야기할 수 있는 투명 전극(202a, 203a)의 낮은 전기 전도도를 보상하기 위해서이다.In addition, the reason why the first electrode 202 and the second electrode 203 include the bus electrodes 202b and 203b is that the first electrode 202 and the second electrode 203 are the transparent electrodes 202a and 203a. ), The driving efficiency can be reduced because the electrical conductivity of the transparent electrodes 202a and 203a is relatively low, so that the low electrical conductivity of the transparent electrodes 202a and 203a can cause such a reduction in the driving efficiency. To compensate.

이와 같이 제 1 전극(202)과 제 2 전극(203)이 버스 전극(202b, 203b)을 포함하는 경우에, 버스 전극(202b, 203b)에 의한 외부 광의 반사를 방지하기 위해 투명 전극(202a, 203a)과 버스 전극(202b, 203b)의 사이에 블랙 층(Black Layer : 220, 221)이 더 구비되는 것이 바람직하다.As described above, when the first electrode 202 and the second electrode 203 include the bus electrodes 202b and 203b, the transparent electrodes 202a, It is preferable that a black layer (220, 221) is further provided between the 203a and the bus electrodes 202b and 203b.

한편, 앞선 도 2b에서와 같은 구조에서 투명 전극(202a, 203a)이 생략되는 것도 가능하다. 예를 들면, 제 1 전극(202)과 제 2 전극(203)은 도 2b에서 투명 전극(202a, 203a)이 생략되고, 버스 전극(202b, 203b)만으로 이루어질 수 있다. 즉, 제 1 전극(202)과 제 2 전극(203)은 버스 전극(202b, 203b)의 하나의 층(Layer)으로 이루어진 ITO-Less 전극인 것이다.Meanwhile, the transparent electrodes 202a and 203a may be omitted in the same structure as in FIG. 2B. For example, the first electrode 202 and the second electrode 203 may be formed of only the bus electrodes 202b and 203b without the transparent electrodes 202a and 203a in FIG. 2B. That is, the first electrode 202 and the second electrode 203 are ITO-Less electrodes made of one layer of the bus electrodes 202b and 203b.

다음, 전극 간의 간격에 대해 도 2c를 참조하여 살펴보면 다음과 같다.Next, referring to FIG. 2C, the spacing between electrodes is as follows.

도 2c를 살펴보면 전면 기판(201) 상에 형성되는 제 1 전극(202)과 제 2 전극(203) 간의 간격(W1)이 제 1 전극(202)과 제 3 전극(213) 간의 간격(W2)에 비해 상대적으로 더 넓다.Referring to FIG. 2C, the distance W1 between the first electrode 202 and the second electrode 203 formed on the front substrate 201 is the distance W2 between the first electrode 202 and the third electrode 213. It is relatively wider than.

바람직하게는, 제 1 전극(202)과 제 2 전극(203) 간의 간격은 60㎛(마이크로미터)이상이다. 이를 롱갭(Long-Gap) 구조라고 할 수 있다. 이와 같이, 제 1 전 극(202)과 제 2 전극(203) 간의 간격을 상대적으로 넓게 설정하게 되면 구동 시 양광주(Positive Column) 영역을 이용할 수 있게 됨으로써 구동 효율이 향상될 수 있다.Preferably, the spacing between the first electrode 202 and the second electrode 203 is at least 60 μm (micrometer). This may be referred to as a long-gap structure. As such, when the distance between the first electrode 202 and the second electrode 203 is set relatively wide, the positive column area can be used during driving, thereby improving driving efficiency.

여기서, 구동 효율을 더욱 향상시키기 위해 제 1 전극(202)과 제 2 전극(203) 간의 간격은 100㎛(마이크로미터)이상으로 설정되는 것이 더욱 바람직하다.Here, in order to further improve the driving efficiency, the distance between the first electrode 202 and the second electrode 203 is more preferably set to 100 μm (micrometer) or more.

한편, 이상에서는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 일례만을 도시하고 설명한 것으로써, 본 발명이 이상에서 설명한 구조의 플라즈마 디스플레이 패널에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 여기 이상의 설명에서는 번호 204의 상부 유전체 층 및 번호 215의 하부 유전체 층이 각각 하나의 층(Layer)인 경우만을 도시하고 있지만, 이러한 상부 유전체 층 및 하부 유전체 층 중 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.In the meantime, only one example of the plasma display panel included in the plasma display apparatus according to the exemplary embodiment of the present invention is illustrated and described, and the present invention is not limited to the plasma display panel having the above-described structure. For example, the description hereinabove illustrates only the case where the top dielectric layer at number 204 and the bottom dielectric layer at number 215 are each one layer, but one or more of these top dielectric layers and bottom dielectric layers are a plurality of layers. It can also be layered.

아울러, 번호 212의 격벽으로 인한 외부 광의 반사를 방지하기 위해 격벽(212)의 상부에 외부 광을 흡수할 수 있는 블랙 층(미도시)을 더 형성할 수도 있다.In addition, a black layer (not shown) may be further formed on the partition 212 to prevent reflection of the external light due to the partition 212.

또한, 격벽(212)과 대응되는 전면 기판(201) 상의 특정 위치에 블랙 층(미도시)이 더 형성되는 것도 가능하다.In addition, a black layer (not shown) may be further formed at a specific position on the front substrate 201 corresponding to the partition 212.

또한, 후면 기판(211) 상에 형성되는 제 3 전극(213)은 폭이나 두께가 실질적으로 일정할 수도 있지만, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서 의 폭이나 두께와 다를 수도 있을 것이다. 예컨대, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 그것보다 더 넓거나 두꺼울 수 있을 것이다.In addition, the width or thickness of the third electrode 213 formed on the rear substrate 211 may be substantially constant, but the width or thickness inside the discharge cell may be different from the width or thickness outside the discharge cell. will be. For example, the width or thickness inside the discharge cell may be wider or thicker than that outside the discharge cell.

이와 같이, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함될 수 있는 플라즈마 디스플레이 패널의 구조는 다양하게 변경될 수 있는 것이다.As such, the structure of the plasma display panel which may be included in the plasma display apparatus according to the exemplary embodiment may be variously changed.

다음, 도 3은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에서 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면이다.Next, FIG. 3 is a diagram for describing a frame for implementing gray levels of an image in a plasma display device according to an embodiment of the present invention.

또한, 도 4는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면이다.4 is a view for explaining an example of the operation of the plasma display device according to an embodiment of the present invention.

먼저, 도 3을 살펴보면 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에서 영상의 계조(Gray Level)를 구현하기 위한 프레임은 발광횟수가 다른 여러 서브필드로 나누어진다.First, referring to FIG. 3, a frame for realizing gray levels of an image in a plasma display device according to an exemplary embodiment of the present invention is divided into several subfields having different emission counts.

아울러, 도시하지는 않았지만 복수의 서브필드 중 하나 이상의 서브필드는 다시 모든 방전 셀을 초기화시키기 위한 리셋 기간(Reset Period), 방전될 방전 셀을 선택하기 위한 어드레스 기간(Address Period) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(Sustain Period)으로 나누어 질 수 있다.Although not illustrated, one or more subfields among the plurality of subfields may be grayed out according to a reset period for initializing all discharge cells, an address period for selecting discharge cells to be discharged, and the number of discharges. It can be divided into the sustain period (Sustain Period) that implements.

예를 들어, 256 계조로 영상을 표시하고자 하는 경우에 하나의 프레임은 예컨대, 도 3과 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어지게 된다.For example, when the image is to be displayed in 256 gray scales, one frame is divided into eight subfields SF1 to SF8 as shown in FIG. 3, and each of the eight subfields SF1 to SF8 is represented. The reset period, the address period and the sustain period are further divided.

한편, 서스테인 기간에 공급되는 서스테인 신호의 개수를 조절하여 해당 서 브필드의 계조 가중치를 설정할 수 있다. 즉, 서스테인 기간을 이용하여 각각의 서브필드에 소정의 계조 가중치를 부여할 수 있다. 예를 들면, 제 1 서브필드의 계조 가중치를 20 으로 설정하고, 제 2 서브필드의 계조 가중치를 21 으로 설정하는 방법으로 각 서브필드의 계조 가중치가 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가되도록 각 서브필드의 계조 가중치를 결정할 수 있다. 이와 같이 각 서브필드에서 계조 가중치에 따라 각 서브필드의 서스테인 기간에서 공급되는 서스테인 신호의 개수를 조절함으로써, 다양한 영상의 계조를 구현하게 된다.Meanwhile, the gray scale weight of the corresponding subfield may be set by adjusting the number of sustain signals supplied in the sustain period. That is, a predetermined gray scale weight can be given to each subfield using the sustain period. For example, the gray scale weight of each subfield is 2 n by setting the gray scale weight of the first subfield to 2 0 and the gray scale weight of the second subfield to 2 1 (where n = 0, 1). , 2, 3, 4, 5, 6, and 7) to increase the gray scale weight of each subfield. As described above, the number of sustain signals supplied in the sustain period of each subfield is adjusted according to the gray scale weight in each subfield, thereby implementing gray levels of various images.

본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 영상을 구현하기 위해, 예컨대 1초의 영상을 표시하기 위해 복수의 프레임을 사용한다. 예를 들면, 1초의 영상을 표시하기 위해 60개의 프레임을 사용하는 것이다. 이러한 경우에 하나의 프레임의 길이(T)는 1/60 초, 즉 16.67ms일 수 있다.The plasma display apparatus according to an embodiment of the present invention uses a plurality of frames to implement an image, for example, to display an image of 1 second. For example, 60 frames are used to display an image of 1 second. In this case, the length T of one frame may be 1/60 second, that is, 16.67 ms.

여기 도 3에서는 하나의 프레임이 8개의 서브필드로 이루어진 경우만으로 도시하고 설명하였지만, 이와는 다르게 하나의 프레임을 이루는 서브필드의 개수는 다양하게 변경될 수 있다. 예를 들면, 제 1 서브필드부터 제 12 서브필드까지의 12개의 서브필드로 하나의 프레임을 구성할 수도 있고, 10개의 서브필드로 하나의 프레임을 구성할 수도 있는 것이다.In FIG. 3, only one frame is composed of eight subfields. However, the number of subfields forming one frame may be changed in various ways. For example, one frame may be configured with 12 subfields from the first subfield to the twelfth subfield, or one frame may be configured with 10 subfields.

또한, 여기 도 3에서는 하나의 프레임에서 계조 가중치의 크기가 증가하는 순서에 따라 서브필드들이 배열되었지만, 이와는 다르게 하나의 프레임에서 서브필드들이 계조 가중치가 감소하는 순서에 따라 배열될 수도 있고, 또는 계조 가중치 에 관계없이 서브필드들이 배열될 수도 있는 것이다.Also, in FIG. 3, subfields are arranged according to the order of increasing the magnitude of gray scale weight in one frame. Alternatively, subfields may be arranged in the order of decreasing gray scale weight in one frame. Subfields may be arranged regardless of the weight.

다음, 도 4를 살펴보면 앞선 도 3과 같은 프레임에 포함된 복수의 서브필드 어느 하나의 서브필드(Subfield)에서의 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 동작의 일례가 나타나 있다.Next, referring to FIG. 4, an example of an operation of the plasma display apparatus according to an exemplary embodiment of the present invention in any one of a plurality of subfields included in the same frame as in FIG. 3 is shown.

먼저, 리셋 기간 이전의 프리(Pre) 리셋 기간에서 앞선 도 1의 번호 110의 구동부에 의해 제 1 전극(Y)에 제 1 하강 램프(Ramp-Down) 신호가 공급될 수 있다. 이후에 설명될 다양한 신호들은 앞선 도 1의 번호 110의 구동부에 의해 제 1 전극, 제 2 전극 또는 제 3 전극으로 공급됨을 미리 밝혀둔다.First, the first ramp-down signal may be supplied to the first electrode Y by the driver 110 of FIG. 1 in the pre-reset period before the reset period. It will be appreciated that the various signals to be described later are supplied to the first electrode, the second electrode, or the third electrode by the driver 110 of FIG. 1.

아울러, 제 1 전극(Y)에 제 1 하강 램프 신호가 공급되는 동안 제 1 하강 램프 신호와 반대 극성 방향의 프리(Pre) 서스테인 신호가 제 2 전극(Z)에 공급될 수 있다.In addition, while the first falling ramp signal is supplied to the first electrode Y, a pre-sustain signal in a polarity opposite to the first falling ramp signal may be supplied to the second electrode Z.

여기서, 제 1 전극(Y)에 공급되는 제 1 하강 램프 신호는 제 10 전압(V10)까지 점진적으로 하강하는 것이 바람직하다.Here, it is preferable that the first falling ramp signal supplied to the first electrode Y gradually descends to the tenth voltage V10.

아울러, 프리 서스테인 신호는 프리 서스테인 전압(Vpz)을 실질적으로 일정하게 유지하는 것이 바람직하다. 여기서, 프리 서스테인 전압(Vpz)은 이후의 서스테인 기간에서 공급되는 서스테인 신호(SUS)의 전압, 즉 서스테인 전압(Vs)과 대략 동일한 전압인 것이 바람직하다.In addition, it is preferable that the pre-sustain signal maintain the pre-sustain voltage Vpz substantially constant. Here, it is preferable that the pre-sustain voltage Vpz is approximately the same voltage as the voltage of the sustain signal SUS supplied in the subsequent sustain period, that is, the sustain voltage Vs.

이와 같이, 프리 리셋 기간에서 제 1 전극(Y)에 제 1 하강 램프 신호가 공급되고, 이와 함께 제 2 전극(Z)에 프리 서스테인 신호가 공급되면 제 1 전극(Y) 상에 소정 극성의 벽 전하(Wall Charge)가 쌓이고, 제 2 전극(Z) 상에는 제 1 전 극(Y)과 반대 극성의 벽 전하들이 쌓인다. 예를 들면, 제 1 전극(Y) 상에는 양(+)의 벽 전하(Wall Charge)가 쌓이고, 제 2 전극(Z) 상에는 음(-)의 벽 전하가 쌓이게 된다.As such, when the first falling ramp signal is supplied to the first electrode Y and the presuspension signal is supplied to the second electrode Z in the pre-reset period, a wall of a predetermined polarity is formed on the first electrode Y. Wall charges are accumulated, and wall charges of opposite polarity to the first electrode Y are accumulated on the second electrode Z. For example, positive wall charges are accumulated on the first electrode Y, and negative wall charges are accumulated on the second electrode Z.

이에 따라, 이후의 리셋 기간에서 충분한 세기의 셋업 방전을 발생시킬 수 있게 되고, 결국 초기화를 충분히 안정적으로 수행할 수 있게 된다.This makes it possible to generate a set-up discharge of sufficient intensity in the subsequent reset period, which in turn makes it possible to perform the initialization sufficiently stably.

아울러, 리셋 기간에서 제 1 전극(Y)으로 공급되는 상승 램프 신호(Ramp-Up)의 전압이 더 작아지더라도 충분한 세기의 셋업 방전을 발생시킬 수 있게 된다.In addition, even when the voltage of the rising ramp signal Ramp-Up supplied to the first electrode Y becomes smaller in the reset period, it is possible to generate the setup discharge of sufficient intensity.

구동 시간을 확보하는 관점에서 프레임의 서브필드 중에서 시간상 가장 먼저 배열되는 서브필드에서의 리셋 기간이전에 프리 리셋 기간이 포함되거나 프레임의 서브필드 중 2개 또는 3개의 서브필드에서 리셋 기간이전에 프리 리셋 기간이 포함되는 것도 가능하다.From the viewpoint of securing the driving time, the pre-reset period is included before the reset period in the subfield arranged in time among the subfields of the frame, or the pre-reset before the reset period in two or three subfields of the subfield of the frame. It is also possible to include a period.

또는, 이러한 프리 리셋 기간은 모든 서브필드에서 생략되는 것도 가능하다.Alternatively, this pre-reset period may be omitted in all subfields.

프리 리셋 기간 이후, 초기화를 위한 리셋 기간의 셋업(Set-Up) 기간에서는 제 1 전극(Y)으로 제 1 하강 램프 신호와 반대 극성 방향의 상승 램프(Ramp-Up) 신호가 공급될 수 있다.After the pre-reset period, in a set-up period of a reset period for initialization, a ramp-up signal in a direction opposite to that of the first falling ramp signal may be supplied to the first electrode Y.

여기서, 상승 램프 신호는 제 20 전압(V20)부터 제 30 전압(V30)까지 제 1 기울기로 점진적으로 상승하는 제 1 상승 램프 신호와 제 30 전압(V30)부터 제 40 전압(V40)까지 제 2 기울기로 상승하는 제 2 상승 램프 신호를 포함할 수 있다.Here, the rising ramp signal may include a first rising ramp signal gradually increasing with a first slope from the twentieth voltage V20 to the thirtieth voltage V30 and the second rising ramp signal from the thirtieth voltage V30 to the forty-th voltage V40. It may include a second rising ramp signal rising to the slope.

이러한 셋업 기간에서는 상승 램프 신호에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에 는 어느 정도의 벽 전하(Wall Charge)가 쌓이게 된다.In this setup period, a weak dark discharge, that is, setup discharge, occurs in the discharge cell by the rising ramp signal. This setup discharge causes a certain amount of wall charges to accumulate in the discharge cell.

여기서, 제 2 상승 램프 신호의 제 2 기울기는 제 1 기울기보다 더 완만한 것이 바람직하다. 이와 같이, 제 2 기울기를 제 1 기울기보다 더 완만하게 하게 되면, 셋업 방전이 발생하기 이전까지는 전압을 상대적으로 빠르게 상승시키고, 셋업 방전이 발생하는 동안에는 전압을 상대적으로 느리게 상승시키는 효과를 획득함으로써, 셋업 방전에 의해 발생하는 광의 양을 저감시킬 수 있다.Here, it is preferable that the second slope of the second rising ramp signal is gentler than the first slope. As such, when the second slope is made gentler than the first slope, the voltage is increased relatively quickly until the setup discharge occurs, and the voltage is increased relatively slowly while the setup discharge occurs. The amount of light generated by the setup discharge can be reduced.

이에 따라, 콘트라스트(Contrast) 특성을 개선할 수 있다.Accordingly, the contrast characteristic can be improved.

셋업 기간 이후의 셋다운(Set-Down) 기간에서는 상승 램프 신호 이후에 이러한 상승 램프 신호와 반대 극성 방향의 제 2 하강 램프(Ramp-Down) 신호가 제 1 전극(Y)에 공급될 수 있다.In a set-down period after the set-up period, a second ramp-down signal in a direction opposite to that of the ramp ramp signal may be supplied to the first electrode Y after the ramp ramp signal.

여기서, 제 2 하강 램프 신호는 제 20 전압(V20)부터 제 50 전압(V50)까지 점진적으로 하강하는 것이 바람직하다.Here, it is preferable that the second falling ramp signal gradually decreases from the twentieth voltage V20 to the fifty voltage V50.

이에 따라, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.As a result, weak erase discharge, that is, set-down discharge, occurs in the discharge cell. By this set-down discharge, wall charges such that address discharge can be stably generated in the discharge cells remain uniformly.

도 5a 내지 도 5b는 상승 램프 신호 또는 제 2 하강 램프 신호의 또 다른 형태에 대해 설명하기 위한 도면이다.5A to 5B are diagrams for explaining another form of the rising ramp signal or the second falling ramp signal.

먼저, 도 5a를 살펴보면, 상승 램프 신호는 제 30 전압(V30)까지는 급격히 상승한 이후에 제 30 전압(V30)부터 제 40 전압(V40)까지 점진적으로 상승하는 형태이다.First, referring to FIG. 5A, the rising ramp signal gradually increases from the thirtieth voltage V30 to the forty-th voltage V40 after rapidly rising to the thirtieth voltage V30.

이와 같이, 상승 램프 신호는 앞선 도 4에서와 같이 두 단계에 걸쳐 서로 다른 기울기로 점진적으로 상승하는 것도 가능하고, 여기 도 5a에서와 같이 하나의 단계에서 점진적으로 상승하는 것도 가능한 것과 같이, 다양한 형태로 변경되는 것이 가능한 것이다.As such, the rising ramp signal may rise gradually with different inclinations over two stages as shown in FIG. 4 above, and may also rise gradually in one stage as shown here in FIG. 5A. It is possible to change to.

다음, 도 5b를 살펴보면 제 2 하강 램프 신호는 제 30 전압(V30)에서부터 전압이 점진적으로 하강하는 형태이다.Next, referring to FIG. 5B, the second falling ramp signal has a form in which the voltage gradually decreases from the thirtieth voltage V30.

이와 같이, 제 2 하강 램프 신호는 전압이 하강하는 시점을 다르게 변경하는 것도 가능한 것과 같이, 다양한 형태로 변경되는 것이 가능한 것이다.As described above, the second falling ramp signal may be changed in various forms, such as a different point in time at which the voltage falls.

한편, 리셋 기간 이후의 어드레스 기간에서는 제 2 하강 램프 신호의 제 50 전압(V50)보다는 높은 전압을 실질적으로 유지하는 스캔 바이어스 신호가 제 1 전극(Y)에 공급될 수 있다.Meanwhile, in the address period after the reset period, a scan bias signal that substantially maintains a voltage higher than the 50 th voltage V50 of the second falling ramp signal may be supplied to the first electrode Y. FIG.

아울러, 스캔 바이어스 신호로부터 스캔 전압(ΔVy)만큼 하강하는 스캔 신호(Scan)가 모든 제 1 전극(Y1~Yn)에 공급될 수 있다.In addition, the scan signal Scan, which decreases from the scan bias signal by the scan voltage ΔVy, may be supplied to all of the first electrodes Y1 to Yn.

예를 들면, 복수의 제 1 전극(Y) 중 첫 번째 제 1 전극(Y1)에 첫 번째 스캔 신호(Scan 1)가 공급되고, 이후에 두 번째 제 1 전극(Y2)에 두 번째 스캔 신호(Scan 2)가 공급되고, n 번째 제 1 전극(Yn)에는 n 번째 스캔 신호(Scan n)가 공급되는 것이다.For example, the first scan signal Scan 1 is supplied to the first first electrode Y1 of the plurality of first electrodes Y, and then the second scan signal (2) is applied to the second first electrode Y2. Scan 2) is supplied, and the n-th scan signal Scan n is supplied to the n-th first electrode Yn.

한편, 서브필드 단위로 스캔 신호(Scan)의 폭은 가변적일 수 있다. 즉, 적어도 하나의 서브필드에서 스캔 신호(Scan)의 폭은 다른 서브필드에서의 스캔 신호(Scan)의 폭과 다를 수 있다. 예컨대, 시간상 뒤에 위치하는 서브필드에서의 스 캔 신호(Scan)의 폭이 앞에 위치하는 서브필드에서의 스캔 신호(Scan)의 폭보다 작을 수 있다. 또한, 서브필드의 배열 순서에 따른 스캔 신호(Scan) 폭의 감소는 2.6㎲(마이크로초), 2.3㎲(마이크로초), 2.1㎲(마이크로초), 1.9㎲(마이크로초) 등과 같이 점진적으로 이루어질 수 있거나 2.6㎲(마이크로초), 2.3㎲(마이크로초), 2.3㎲(마이크로초), 2.1㎲(마이크로초)......1.9㎲(마이크로초), 1.9㎲(마이크로초) 등과 같이 이루어질 수도 있을 것이다.On the other hand, the width of the scan signal in units of subfields may vary. That is, the width of the scan signal Scan in at least one subfield may be different from the width of the scan signal Scan in other subfields. For example, the width of the scan signal Scan in the subfield located later in time may be smaller than the width of the scan signal Scan in the subfield located in front. In addition, the scan signal scan width decreases according to the arrangement order of the subfields gradually, such as 2.6 ms (microseconds), 2.3 ms (microseconds), 2.1 ms (microseconds), 1.9 ms (microseconds), and the like. Or 2.6 ㎲ (microseconds), 2.3 ㎲ (microseconds), 2.3 ㎲ (microseconds), 2.1 ㎲ (microseconds) ... 1.9 ㎲ (microseconds), 1.9 ㎲ (microseconds) It could be done.

이와 같이, 스캔 신호(Scan)가 제 1 전극(Y)으로 공급될 때, 스캔 신호에 대응되게 제 3 전극(X)에 데이터 전압의 크기(ΔVd)만큼 상승하는 데이터 신호가 공급될 수 있다.As such, when the scan signal Scan is supplied to the first electrode Y, a data signal rising by the magnitude ΔVd of the data voltage may be supplied to the third electrode X to correspond to the scan signal.

이러한 스캔 신호(Scan)와 데이터 신호(Data) 신호가 공급됨에 따라, 스캔 신호(Scan)의 전압과 데이터 신호의 데이터 전압(Vd) 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 신호의 전압(Vd)이 공급되는 방전 셀 내에는 어드레스 방전이 발생된다.As the scan signal Scan and the data signal Data are supplied, the voltage difference between the voltage of the scan signal and the data voltage Vd of the data signal and the wall voltage due to the wall charges generated in the reset period. In addition, address discharge is generated in the discharge cells to which the voltage Vd of the data signal is supplied.

여기서, 어드레스 기간에서 제 2 전극(Z)의 간섭에 의해 어드레스 방전이 불안정해지는 것을 방지하기 위해 제 2 전극(Z)에 서스테인 바이어스 신호가 공급되는 것이 바람직하다.Here, it is preferable that the sustain bias signal is supplied to the second electrode Z in order to prevent the address discharge from becoming unstable due to the interference of the second electrode Z in the address period.

여기서, 서스테인 바이어스 신호는 서스테인 기간에서 공급되는 서스테인 신호의 전압보다는 작고 그라운드 레벨(GND)의 전압보다는 큰 서스테인 바이어스 전압(Vz)을 실질적으로 일정하게 유지하는 것이 바람직하다.Here, it is preferable that the sustain bias signal maintain a substantially constant sustain bias voltage Vz smaller than the voltage of the sustain signal supplied in the sustain period and larger than the voltage of the ground level GND.

이후, 영상 표시를 위한 서스테인 기간에서는 제 1 전극(Y) 또는 제 2 전 극(Z) 중 하나 이상으로 서스테인 신호(SUS)가 공급될 수 있다. 이러한 서스테인 신호(SUS)는 ΔVs 만큼의 전압의 크기를 갖는 것이 바람직하다.Thereafter, the sustain signal SUS may be supplied to at least one of the first electrode Y and the second electrode Z in the sustain period for displaying an image. The sustain signal SUS preferably has a magnitude of a voltage of ΔVs.

이러한 서스테인 신호(SUS)가 공급되면, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 신호(SUS)의 서스테인 전압(Vs)이 더해지면서 서스테인 신호(SUS)가 공급될 때 제 1 전극(Y)과 제 2 전극(Z) 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다.When the sustain signal SUS is supplied, the discharge cell selected by the address discharge is added to the first electrode when the wall voltage in the discharge cell and the sustain voltage Vs of the sustain signal SUS are added and the sustain signal SUS is supplied. A sustain discharge, that is, a display discharge, occurs between (Y) and the second electrode Z.

아울러, 제 1 전극(Y) 또는 제 2 전극(Z)에 서스테인 신호가 공급되는 기간의 일부에서 제 3 전극(X)에는 어드레스 바이어스 신호(Xbias)가 공급된다. 이러한 어드레스 바이어스 신호에 대해 보다 상세히 살펴보면 다음과 같다.In addition, the address bias signal Xbias is supplied to the third electrode X during a part of the period in which the sustain signal is supplied to the first electrode Y or the second electrode Z. The address bias signal will be described in more detail as follows.

도 6은 어드레스 바이어스 신호의 제 1 실시예에 대해 설명하기 위한 도면이다.6 is a diagram for explaining a first embodiment of the address bias signal.

도 6을 살펴보면, 서스테인 기간에서 제 1 전극에 제 1 서스테인 신호(SUS1)가 공급되고, 제 2 전극에는 제 2 서스테인 신호(SUS2)가 공급된다고 가정하자.Referring to FIG. 6, it is assumed that a first sustain signal SUS1 is supplied to a first electrode and a second sustain signal SUS2 is supplied to a second electrode in a sustain period.

여기서, 어드레스 바이어스 신호는 제 1 어드레스 바이어스 신호(Xbias1)와 제 2 어드레스 바이어스 신호(Xbias2)를 포함하고, 아울러 제 1 서스테인 신호(SUS1)가 제 1 전극에 공급되는 동안 제 1 어드레스 바이어스 신호(Xbias1)가 제 3 전극에 공급되고, 아울러 제 2 서스테인 신호(SUS2)가 제 2 전극에 공급되는 동안 제 2 어드레스 바이어스 신호(Xbias2)가 제 3 전극에 공급될 수 있다.Here, the address bias signal includes the first address bias signal Xbias1 and the second address bias signal Xbias2, and the first address bias signal Xbias1 while the first sustain signal SUS1 is supplied to the first electrode. ) May be supplied to the third electrode, and the second address bias signal Xbias2 may be supplied to the third electrode while the second sustain signal SUS2 is supplied to the second electrode.

이러한 어드레스 바이어스 신호는 제 1 전극과 제 2 전극 사이에서 발생하는 방전이 제 3 전극의 방향으로 끌리는 것을 방지한다. 이에 따라, 구동 효율의 저하 가 억제되고, 아울러 잔상의 발생이 저감된다.This address bias signal prevents the discharge occurring between the first electrode and the second electrode from being drawn in the direction of the third electrode. Thereby, the fall of drive efficiency is suppressed and the generation | occurrence | production of an afterimage is reduced also.

예를 들어, 서스테인 기간에서 제 3 전극으로 어드레스 바이어스 신호가 공급되지 않는 경우에는 제 1 전극과 제 2 전극 사이에서 발생하는 방전이 제 3 전극 방향으로 끌릴 수 있다. 여기서, 제 1 전극과 제 2 전극 간의 간격이 상대적으로 넓은 경우, 예컨대 본 발명에서와 같이 60㎛(마이크로미터)이상인 경우에는 제 1 전극과 제 2 전극 사이의 방전 패스(Path)가 길어지고 이에 따라 제 1 전극과 제 2 전극 사이에서 발생하는 방전이 제 3 전극의 방향으로 더욱 끌릴 수 있다.For example, when the address bias signal is not supplied to the third electrode in the sustain period, the discharge generated between the first electrode and the second electrode may be attracted toward the third electrode. In this case, when the distance between the first electrode and the second electrode is relatively large, for example, when the distance between the first electrode and the second electrode is greater than 60 μm (micrometer) as in the present invention, the discharge path between the first electrode and the second electrode becomes long and thus Accordingly, the discharge generated between the first electrode and the second electrode can be further attracted in the direction of the third electrode.

그러면, 방전 패스가 길어짐에 따라 구동 전압이 상승함으로써 구동 효율이 저하될 수 있다.Then, as the discharge path becomes longer, the driving voltage may increase, thereby lowering the driving efficiency.

또한, 제 1 전극과 제 2 전극의 사이에서 발생한 방전이 제 3 전극 방향으로 끌리게 되면 이러한 방전에 의해 형광체 층이 직접적인 손상을 입을 수 있다. 이에 따라 플라즈마 디스플레이 장치의 수명이 단축될 수 있다. 또한, 제 1 전극과 제 2 전극의 사이에서 발생한 방전이 형광체 층의 하부를 열화시킴으로써 잔상이 발생될 수 있다.In addition, when the discharge generated between the first electrode and the second electrode is attracted in the direction of the third electrode, the phosphor layer may be directly damaged by the discharge. Accordingly, the lifespan of the plasma display device may be shortened. In addition, an afterimage may be generated by a discharge generated between the first electrode and the second electrode deteriorating the lower portion of the phosphor layer.

반면에, 본 발명의 일실시예에서와 같이 서스테인 기간에서 어드레스 바이어스 신호(Xbias)를 제 3 전극으로 공급하게 되면, 방전 셀 내에서 제 3 전극 상에 소정의 벽 전하, 예컨대 음(-)의 벽 전하가 쌓이게 되고, 이에 따라 상대적으로 질량이 큰 양(+)의 벽 전하가 제 3 전극의 방향으로 끌리는 것을 억제할 수 있다. 즉, 방전이 제 3 전극의 방향으로 끌리는 것을 억제할 수 있는 것이다.On the other hand, when the address bias signal Xbias is supplied to the third electrode in the sustain period as in the embodiment of the present invention, a predetermined wall charge, for example, negative (-), is formed on the third electrode in the discharge cell. Wall charges accumulate, whereby a relatively large amount of positive wall charges can be suppressed from being drawn in the direction of the third electrode. That is, it can suppress that discharge is attracted to the direction of a 3rd electrode.

이에 따라, 제 1 전극과 제 2 전극 사이의 방전 패스가 길어지는 것을 방지 할 수 있고, 이에 따라 구동 효율이 증가하고, 형광체 층의 손상을 방지하며 아울러 잔상의 발생을 억제할 수 있는 것이다.As a result, the discharge path between the first electrode and the second electrode can be prevented from being long, thereby increasing the driving efficiency, preventing damage to the phosphor layer, and suppressing the occurrence of an afterimage.

아울러, 제 1 전극과 제 2 전극 간의 간격이 상대적으로 넓어지더라도, 예컨대 60㎛(마이크로미터)이상 더욱 바람직하게는 100㎛(마이크로미터)이상으로 설정되더라도 제 1 전극과 제 2 전극 사이에서 발생하는 방전이 제 3 전극의 방향으로 끌리는 것을 방지할 수 있다.In addition, even if the distance between the first electrode and the second electrode becomes relatively wide, it occurs between the first electrode and the second electrode even if it is set to, for example, 60 μm (micrometer) or more, more preferably 100 μm (micrometer) or more. The discharge can be prevented from being attracted in the direction of the third electrode.

결과적으로 본 발명에서는 제 1 전극과 제 2 전극 사이의 간격을 60㎛(마이크로미터)이상, 바람직하게는 100㎛(마이크로미터)이상으로 설정하고 이와 함께 서스테인 기간에서 제 3 전극으로 어드레스 바이어스 신호를 공급함으로써, 양광주 영역을 이용하여 방전 효율을 높이고 이와 함께 형광체 층의 손상을 억제하고 잔상의 발생을 억제할 수 있는 것이다.As a result, in the present invention, the distance between the first electrode and the second electrode is set to 60 μm (micrometer) or more, preferably 100 μm (micrometer) or more, and together with the address bias signal to the third electrode in the sustain period, By supplying, it is possible to increase the discharge efficiency by using the positive light column region, to suppress the damage of the phosphor layer and to suppress the occurrence of afterimages.

이러한 어드레스 바이어스 신호의 전압의 크기(ΔVx)는 구동 효율 및 형광체 손상 또는 잔상의 발생의 억제를 위해 대략 5V이상 80V이하로 설정될 수 있다.The magnitude (ΔVx) of the voltage of the address bias signal may be set to about 5V or more and 80V or less for driving efficiency and suppression of phosphor damage or generation of an afterimage.

다음, 도 7은 어드레스 바이어스 신호의 제 2 실시예에 대해 설명하기 위한 도면이다.Next, FIG. 7 is a diagram for explaining a second embodiment of the address bias signal.

도 7을 살펴보면, 제 1 어드레스 바이어스 신호(Xbias1)와 제 2 어드레스 바이어스 신호(Xbias2)는 교호적으로 공급되는 것이 바람직하다.Referring to FIG. 7, it is preferable that the first address bias signal Xbias1 and the second address bias signal Xbias2 are alternately supplied.

또한, 제 1 어드레스 바이어스 신호(Xbias1)는 소정 개수의 제 1 서스테인 신호 당 하나씩 공급되고, 제 2 어드레스 바이어스 신호(Xbias2)는 소정 개수의 제 2 서스테인 신호 당 하나씩 공급되는 것이 바람직하다. 바람직하게는 제 1 어드레 스 바이어스 신호(Xbias1)는 2 개의 제 1 서스테인 신호 당 하나씩 공급되고, 제 2 어드레스 바이어스 신호(Xbias2)는 2 개의 제 2 서스테인 신호 당 하나씩 공급될 수 있다.In addition, it is preferable that one first address bias signal Xbias1 is supplied per one predetermined number of first sustain signals, and one second address bias signal Xbias2 is supplied one predetermined number of second sustain signals. Preferably, the first address bias signal Xbias1 may be supplied one per two first sustain signals, and the second address bias signal Xbias2 may be supplied one per two second sustain signals.

예를 들어, 제 1 전극에 첫 번째 제 1 서스테인 신호(SUS1-1)부터 여덟 번째 제 1 서스테인 신호(SUS1-8)가 순차적으로 공급되고, 제 2 전극에는 첫 번째 제 2 서스테인 신호(SUS2-1)부터 여덟 번째 제 2 서스테인 신호(SUS2-8)가 순차적으로 공급된다고 가정하자.For example, the first first sustain signal SUS1-1 to the eighth first sustain signal SUS1-8 are sequentially supplied to the first electrode, and the first second sustain signal SUS2-is supplied to the second electrode. Suppose that the eighth second sustain signal SUS2-8 is sequentially supplied from 1).

여기서, 제 1 전극에 첫 번째 제 1 서스테인 신호(SUS1-1)가 공급될 때, 제 3 전극에는 첫 번째 제 1 어드레스 바이어스 신호(Xbias1-1)가 공급되고, 제 1 전극에 세 번째 제 1 서스테인 신호(SUS1-3)가 공급될 때, 제 3 전극에는 두 번째 제 1 어드레스 바이어스 신호(Xbias1-2)가 공급되고, 제 1 전극에 다섯 번째 제 1 서스테인 신호(SUS1-5)가 공급될 때, 제 3 전극에는 세 번째 제 1 어드레스 바이어스 신호(Xbias1-3)가 공급될 수 있다.Here, when the first first sustain signal SUS1-1 is supplied to the first electrode, the first first address bias signal Xbias1-1 is supplied to the third electrode and the third first is supplied to the first electrode. When the sustain signal SUS1-3 is supplied, the second first address bias signal Xbias1-2 is supplied to the third electrode, and the fifth first sustain signal SUS1-5 is supplied to the first electrode. In this case, a third first address bias signal Xbias1-3 may be supplied to the third electrode.

아울러, 제 2 전극에 두 번째 제 2 서스테인 신호(SUS2-2)가 공급될 때, 제 3 전극에는 첫 번째 제 2 어드레스 바이어스 신호(Xbias2-1)가 공급되고, 제 2 전극에 네 번째 제 2 서스테인 신호(SUS2-4)가 공급될 때, 제 3 전극에는 두 번째 제 2 어드레스 바이어스 신호(Xbias2-2)가 공급될 수 있다.In addition, when the second second sustain signal SUS2-2 is supplied to the second electrode, the first second address bias signal Xbias2-1 is supplied to the third electrode, and the fourth second is supplied to the second electrode. When the sustain signal SUS2-4 is supplied, the second second address bias signal Xbias2-2 may be supplied to the third electrode.

이와 같이 설정하게 되면, 서스테인 기간에서 방전 셀 내에서의 벽 전하의 분포가 고정되지 않고, 어느 정도 흔들리게 됨으로써 잔상의 발생을 더욱 억제할 수 있다. 예를 들어, 실질적으로 동일한 영상이 소정 시간 이상 플라즈마 디스플레 이 패널 상에 표시되는 경우에도 방전 셀 내에서의 벽 전하의 분포가 고착되지 않고 흔들리게 됨으로써 잔상의 발생을 억제하는 것이다.In this way, the distribution of the wall charges in the discharge cells is not fixed in the sustain period, but it is shaken to some extent, whereby the generation of afterimages can be further suppressed. For example, even when substantially the same image is displayed on the plasma display panel for a predetermined time or more, the distribution of the wall charges in the discharge cell is not fixed but is shaken to suppress the occurrence of an afterimage.

다음, 도 7b를 살펴보면 서로 인접하는 제 1 어드레스 바이어스 신호(Xbias1)와 제 2 어드레스 바이어스 신호(Xbias2)가 하나로 통합될 수 있다. 예를 들어, 앞선 도 7a의 경우에는 두 번째 제 1 어드레스 바이어스 신호(Xbias1-2)와 첫 번째 제 2 어드레스 바이어스 신호(Xbias2-1)가 각각 제 3 전극으로 공급되고 있지만, 여기 도 7b의 경우는 두 번째 제 1 어드레스 바이어스 신호(Xbias1-2)와 첫 번째 제 2 어드레스 바이어스 신호(Xbias2-1)가 하나의 어드레스 바이어스 신호(Xbias20)로 통합되었다.Next, referring to FIG. 7B, the first address bias signal Xbias1 and the second address bias signal Xbias2 adjacent to each other may be integrated into one. For example, in the case of FIG. 7A, the second first address bias signal Xbias1-2 and the first second address bias signal Xbias2-1 are respectively supplied to the third electrode, but in this case of FIG. 7B. The second first address bias signal Xbias1-2 and the first second address bias signal Xbias2-1 are integrated into one address bias signal Xbias20.

다음, 도 8a 내지 도 8c는 어드레스 바이어스 신호의 제 3 실시예에 대해 설명하기 위한 도면이다.8A to 8C are diagrams for describing a third embodiment of the address bias signal.

먼저, 도 8a를 살펴보면 어드레스 바이어스 신호(Xbias)의 펄스폭은 다양하게 변경될 수 있다.First, referring to FIG. 8A, the pulse width of the address bias signal Xbias may be variously changed.

예를 들어, 서스테인 신호가 전압 상승 기간, 전압 유지 기간, 전압 하강 기간을 포함한다고 가정하자.For example, assume that the sustain signal includes a voltage rising period, a voltage holding period, and a voltage falling period.

여기서, 어드레스 바이어스 신호의 펄스폭은 앞선 도 6에서 설명한 바와 같이 서스테인 신호의 펄스폭과 실질적으로 동일한 것도 가능하고, 아울러 여기 도 8a에서와 같이 어드레스 바이어스 신호의 펄스폭은 서스테인 신호의 전압 상승 기간과 전압 유지 기간의 합보다는 길고 전체 서스테인 신호의 펄스폭보다는 짧을 수 있다.Here, the pulse width of the address bias signal may be substantially the same as the pulse width of the sustain signal as described above with reference to FIG. 6, and as shown in FIG. It can be longer than the sum of the voltage sustain periods and shorter than the pulse width of the entire sustain signal.

또는, 다음 도 8b에서와 같이 어드레스 바이어스 신호의 펄스폭은 서스테인 신호의 전압 상승 기간보다는 길고 서스테인 신호의 전압 상승 기간과 전압 유지 기간의 합보다는 짧을 수 있다.Alternatively, as shown in FIG. 8B, the pulse width of the address bias signal may be longer than the voltage rise period of the sustain signal and shorter than the sum of the voltage rise period and the voltage sustain period of the sustain signal.

또는, 다음 도 8c에서와 같이 어드레스 바이어스 신호의 펄스폭은 서스테인 신호의 전압 상승 기간보다 더 짧게 할 수 있다.Alternatively, as shown in FIG. 8C, the pulse width of the address bias signal may be shorter than the voltage rising period of the sustain signal.

이와 같이, 어드레스 바이어스 신호의 펄스폭은 다양하게 변경될 수 있다.As such, the pulse width of the address bias signal may be variously changed.

다음, 도 9는 어드레스 바이어스 신호의 제 4 실시예에 대해 설명하기 위한 도면이다.Next, FIG. 9 is a diagram for explaining a fourth embodiment of the address bias signal.

도 9를 살펴보면, 제 1 전극 또는 제 2 전극 중 어느 하나의 전극, 예를 들면 제 1 전극에 양의 서스테인 신호((+)SUS)와 음의 서스테인 신호((-)SUS)가 번갈아가면서 공급될 수 있다.9, a positive sustain signal ((+) SUS) and a negative sustain signal ((-) SUS) are alternately supplied to either one of the first electrode and the second electrode, for example, the first electrode. Can be.

이와 같이 어느 하나의 전극에 양의 서스테인 신호((+)SUS)와 음의 서스테인 신호((-)SUS)가 공급되는 동안 나머지 전극, 예컨대 제 2 전극에는 바이어스 신호가 공급되는 것이 바람직하다.In this way, it is preferable that the bias signal is supplied to the other electrode, for example, the second electrode, while the positive sustain signal (+) SUS and the negative sustain signal (-) SUS are supplied to any one electrode.

여기서, 바이어스 신호는 그라운드 레벨(GND)의 전압을 실질적으로 일정하게 유지하는 것이 바람직하다.Here, the bias signal preferably maintains the voltage at the ground level GND substantially constant.

이러한 경우에, 제 1 전극에 첫 번째 양의 서스테인 신호((+)SUS)가 공급될 때 제 3 전극에는 첫 번째 어드레스 바이어스 신호(Xbias1)가 공급되고, 제 1 전극에 첫 번째 음의 서스테인 신호((-)SUS)가 공급될 때 제 3 전극에는 두 번째 어드레스 바이어스 신호(Xbias2)가 공급될 수 있다.In this case, when the first positive sustain signal (+) SUS is supplied to the first electrode, the first address bias signal Xbias1 is supplied to the third electrode, and the first negative sustain signal is supplied to the first electrode. When ((-) SUS) is supplied, the second address bias signal Xbias2 may be supplied to the third electrode.

여기서, 첫 번째 어드레스 바이어스 신호(Xbias1)의 극성은 두 번째 어드레스 바이어스 신호(Xbias2)의 극성의 반대인 것이 바람직하다.Here, the polarity of the first address bias signal Xbias1 is preferably the opposite of the polarity of the second address bias signal Xbias2.

여기 도 9에서와 같이 제 1 전극 또는 제 2 전극 중 어느 하나의 전극에만 서스테인 신호를 공급하는 경우에는 제 1 전극 또는 제 2 전극 중 어느 하나의 전극에 서스테인 신호를 공급하기 위한 회로들이 배치되는 하나의 구동 보드만이 구비되면 된다.Here, as shown in FIG. 9, when the sustain signal is supplied to only one of the first and second electrodes, circuits for supplying the sustain signal to either one of the first and second electrodes are arranged. Only the driving board of the need be provided.

이에 따라, 구동부의 전체 크기를 줄일 수 있고, 이에 따라 제조 단가를 저감시킬 수 있게 된다.As a result, the overall size of the driving unit can be reduced, thereby reducing the manufacturing cost.

다음, 도 10은 어드레스 바이어스 신호의 제 5 실시예에 대해 설명하기 위한 도면이다.10 is a diagram for explaining a fifth embodiment of the address bias signal.

도 10을 살펴보면, 어드레스 바이어스 신호(Xbias)는 마지막의 서스테인 신호(SUS2L)가 공급된 이후에 제 3 전극으로 공급될 수 있다. 이와 같이, 설정하게 되면 서스테인 기간 동안 제 3 전극 상에 쌓일 수 있는 양(+)의 벽 전하를 충분히 소거(Erase) 시킬 수 있다. 그러면, 그 다음 서브필드에서 방전이 제 3 전극의 방향으로 끌리는 것을 방지함으로써 형광체 층의 손상을 억제하고, 잔상의 발생을 억제하며 아울러 구동 효율을 높일 수 있다.Referring to FIG. 10, the address bias signal Xbias may be supplied to the third electrode after the last sustain signal SUS2 L is supplied. In this way, it is possible to sufficiently erase the positive wall charges that may accumulate on the third electrode during the sustain period. Then, by preventing the discharge in the direction of the third electrode in the next subfield, damage to the phosphor layer can be suppressed, the occurrence of afterimages can be suppressed, and the driving efficiency can be increased.

한편, 이상에서는 서스테인 기간에서 제 3 전극으로 어드레스 바이어스 신호(Xbias)를 공급하는 것만을 설명하고 있지만, 서스테인 기간의 일부에서 제 3 전극을 플로팅(Floating) 시킴으로써 어드레스 바이어스 신호가 제 3 전극으로 공급 되도록 할 수도 있다.In the above description, only the supply of the address bias signal Xbias to the third electrode in the sustain period has been described. However, the address bias signal is supplied to the third electrode by floating the third electrode in a part of the sustain period. You may.

이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.As such, the technical configuration of the present invention described above can be understood by those skilled in the art that the present invention can be implemented in other specific forms without changing the technical spirit or essential features of the present invention.

그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Therefore, the exemplary embodiments described above are to be understood as illustrative and not restrictive in all respects, and the scope of the present invention is indicated by the appended claims rather than the foregoing detailed description, and the meaning and scope of the claims are as follows. And all changes or modifications derived from the equivalent concept should be interpreted as being included in the scope of the present invention.

이상에서 상세히 설명한 바와 같이, 본 발명의 플라즈마 디스플레이 장치는 서스테인 기간에서 어드레스 바이어스 신호를 제 3 전극에 공급함으로써 구동 효율을 높이고, 형광체 층의 손상을 억제하며 아울러 잔상의 발생을 억제하는 효과가 있다.As described in detail above, the plasma display device of the present invention has an effect of increasing driving efficiency, suppressing damage of the phosphor layer, and suppressing generation of afterimages by supplying the address bias signal to the third electrode in the sustain period.

Claims (7)

서로 나란한 제 1 전극과 제 2 전극 및 상기 제 1 전극과 제 2 전극에 교차하는 제 3 전극을 포함하고, 상기 제 1 전극과 제 2 전극 간의 간격이 60㎛(마이크로미터)이상인 플라즈마 디스플레이 패널과,A plasma display panel including a first electrode and a second electrode parallel to each other, and a third electrode crossing the first electrode and the second electrode, wherein a distance between the first electrode and the second electrode is 60 μm (micrometer) or more; , 영상 표시를 위한 서스테인 기간에서 상기 제 1 전극과 제 2 전극에 서스테인 신호를 교호적으로 공급하고, 상기 제 3 전극에서는 어드레스 바이어스 신호를 공급하는 구동부A driving unit alternately supplying a sustain signal to the first electrode and the second electrode in a sustain period for displaying an image, and supplying an address bias signal to the third electrode 를 포함하는 플라즈마 디스플레이 장치.Plasma display device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 전극과 제 2 전극 간의 간격은 100㎛(마이크로미터)이상인 것을 특징으로 하는 플라즈마 디스플레이 장치.And a spacing between the first electrode and the second electrode is 100 μm (micrometer) or more. 제 1 항에 있어서,The method of claim 1, 상기 어드레스 바이어스 신호는 마지막의 상기 서스테인 신호가 공급된 이후에 상기 제 3 전극으로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 장치.And the address bias signal is supplied to the third electrode after the last sustain signal is supplied. 제 1 항에 있어서,The method of claim 1, 상기 서스테인 신호는 상기 제 1 전극에 공급되는 제 1 서스테인 신호와 상 기 제 2 전극에 공급되는 제 2 서스테인 신호를 포함하고,The sustain signal includes a first sustain signal supplied to the first electrode and a second sustain signal supplied to the second electrode. 상기 어드레스 바이어스 신호는 상기 제 1 서스테인 신호가 공급되는 동안 상기 제 3 전극에 공급되는 제 1 어드레스 바이어스 신호와, 상기 제 2 서스테인 신호가 공급되는 동안 상기 제 3 전극에 공급되는 제 2 어드레스 바이어스 신호를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.The address bias signal includes a first address bias signal supplied to the third electrode while the first sustain signal is supplied, and a second address bias signal supplied to the third electrode while the second sustain signal is supplied. Plasma display device comprising a. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 1 어드레스 바이어스 신호는 두 개의 상기 제 1 서스테인 신호 당 하나씩 공급되고, 상기 제 2 어드레스 바이어스 신호는 두 개의 상기 제 2 서스테인 신호 당 하나씩 공급되는 것을 특징으로 하는 플라즈마 디스플레이 장치.Wherein the first address bias signal is supplied one per two first sustain signals, and the second address bias signal is supplied one per two second sustain signals. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 1 어드레스 바이어스 신호와 상기 제 2 어드레스 바이어스 신호는 교호적으로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 장치.And the first address bias signal and the second address bias signal are alternately supplied. 제 1 항에 있어서,The method of claim 1, 상기 어드레스 바이어스 신호의 전압의 크기는 대략 5V이상 80V이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.And the magnitude of the voltage of the address bias signal is about 5V or more and 80V or less.
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