KR20080012084A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 부유 바디 채널을 독립적으로 제어할 수 있는 상부 게이트 전극과 하부 게이트 전극을 포함하는 멀티 비트 저장 노드를 갖는 반도체 소자 및 그 제조 방법을 제공한다. 본 발명에 따른 반도체 소자는 반도체 기판; 반도체 기판으로부터 소정의 거리만큼 이격된 활성층 패턴; 활성층 패턴의 저면 상에 순차대로 적층된 적어도 하나 이상의 제 1 하부 절연막 및 하부 게이트 전극으로 이루어진 하부 게이트 구조; 하부 게이트 전극과 반도체 기판 사이에 형성된 상기 제 1 하부 절연막에 대한 거울 구조를 갖는 적어도 하나 이상의 제 2 하부 절연막; 및 활성층 패턴의 상면 상에 순차대로 적층된 적어도 하나 이상의 상부 절연막 및 적어도 하나 이상의 상부 게이트 전극으로 이루어진 상부 게이트 구조를 포함한다.
멀티 비트 저장 노드, NROM, SONOS, 플래시 메모리
Description
도 1은 메모리 셀의 저장 비트 수를 증가시키기 위한 기술로서 셀당 2 비트의 저장 노드를 갖는 NROM SONOS(nitride read only memory silicon-oxide-nitride-oxide-silicon) 메모리 소자를 나타내는 단면도이다.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다.
도 3a 내지 도 3j는 각각 도 2a 내지 도 2j에 도시된 구조물에 대하여 선 X-X' 를 따라 절취한 단면도이다.
도 4a 내지 도 4c는 각각 본 발명의 일실시예에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자를 나타내는 단면도이다.
도 5a 내지 도 5c는 도 4a 내지 도 4b에 도시된 반도체 소자의 등가회로이다.
도 6a 내지 도 6j는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다.
도 7a 내지 도 7j는 각각 도 6a 내지 도 6j에 도시된 구조물에 대하여 선 X-X' 를 따라 절취한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판 110: 희생층 패턴
120: 활성층 패턴 200: 제 1 마스크막 패턴
300: 소자분리막 400: 제 2 마스크막 패턴
500a1: 제 1 하부 절연막 500a2: 상부 절연막
600a: 하부 게이트 전극 600b: 상부 게이트 전극
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 멀티 비트 저장 노드를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근, 반도체 제품의 소형화 추세에 따라, 반도체 소자의 스케일 축소가 가속화되고 있다. 특히, 반도체 메모리 소자의 경우 적정한 저장 용량을 확보하기 위하여, 메모리 셀 크기를 축소시켜 메모리 밀도를 증가시키는 시도와 함께, 메모리 셀의 저장 비트 수를 증가시켜 메모리 밀도를 증가시키는 기술이 제안되고 있다. 이들 중 메모리의 셀 크기를 축소시키는 기술은 트랜지스터 소자의 채널 폭이 축소됨에 따라 나타나는 단채널 효과로 인하여 그 응용에 제한이 있다.
이와 대조적으로, 메모리 셀의 저장 비트 수를 증가시키는 기술은 상대적으로 메모리 셀의 스케일 축소에 대한 요구가 적기 때문에, 고저장 용량을 확보하기 위한 대안 기술로서 주목받고 있다.
도 1은 메모리 셀의 저장 비트 수를 증가시키기 위한 기술로서 셀당 2 비트의 저장 노드를 갖는 NROM SONOS(nitride read only memory silicon-oxide-nitride-oxide-silicon) 메모리 소자(5)를 나타내는 단면도이다.
도 1을 참조하면, NROM SONOS 메모리 소자(5)는 셀당 2 비트의 저장 노드를 구비함으로써, 메모리 셀의 저장 상태 수를 증가시킬 수 있다. NROM SONOS 메모리 소자(5)는 게이트 전극(30)과 반도체 기판(10) 사이에 터널링 절연막으로 작용하는 산화막(21), 전하 트랩핑막으로 작용하는 질화막(22) 및 전하 차단막으로 작용하는 산화막(23)으로 이루어진 전하저장층인 ONO막을 포함한다. NROM SONOS 메모리 소자(5)는 서로 다른 위치에 저장될 수 있는 전하에 의하여, 순방향 읽기 및 역방향 읽기에 의한 2 비트 동작이 가능할 것으로 기대된다.
예를 들면, NROM SONOS 메모리 소자의 프로그래밍 동작을 위하여, 워드 라인(WL)과 N+ 비트 라인2(BL2)에 각각 9 V 및 5 V의 전압이 인가되면, 비트 라인2(BL2) 접합 부근의 전하 트랩층의 일국부, 즉 비트2(b2)로 열전자가 주입된다. 주입된 열전자에 의하여 비트2(b2)가 프로그래밍된다. 비트2(b2)의 소거 동작을 위해서는, 게이트 전극(30)과 비트 라인2(BL2)에 각각 - 5 V 및 5 V 의 전압이 인가될 수 있다. 이 때, 비트 라인2(BL2) 접합 근처에서 일어나는 밴드간 터널링에 의해 유기된 열정공이 비트2(b2)에 주입되어, 저장된 전자가 소거될 수 있다.
비트2(b2)의 읽기 동작을 위해서는, 비트 라인2(bl2)는 접지 상태에 두고, 게이트 전극(30)과 비트 라인1(BL1)에 각각 통상의 전압을 인가함으로써, 역방향 읽기 동작을 수행할 수 있다. 유사한 방법으로 비트1(b1)에 대한 프로그래밍, 소거 및 읽기 동작을 수행할 수 있다.
그러나, 상술한 NROM SONOS 메모리 소자(5)도 고집적화됨에 따라, NROM SONOS 메모리 소자(5)의 채널 길이가 100 nm 이하로 점차 축소되고, 그에 따라 비트1(b1)과 비트2(b2)의 간격이 축소되어, 저장된 전하의 중첩으로 인한 소자 신뢰성의 저하 현상 등이 문제시 되고 있다. 이로 인하여, 셀당 2 비트 저장 노드를 구비하는 종래의 NROM SONOS 메모리 셀보다 집적화에 유리한 새로운 구조를 갖는 반도체 소자와 그 제조 방법이 요구되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 종래의 2 비트 저장 노드를 구비하는 반도체 소자보다 더 큰 유효 채널 길이와 전하 저장층 길이를 제공하면서도 메모리 밀도를 증가시킬 수 있고, 동일 구조에서도 동작 전압에 따라 스위칭 소자로서 또는 메모리 소자로서 다기능을 수행할 수 있어 공정 정합성이 우수한 반도체 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 종래의 2 비트 저장 노드보다 더 큰 유효 채널 길이와 전하 저장층 길이를 제공하면서도 메모리 밀도를 증가시킬 수 있고, 동일 구조에서도 동작 전압에 따라 스위칭 소자로서 또는 메모리 소자로서 다기능을 수행할 수 있는 우수한 공정 정합성을 갖는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자는, 반도체 기판; 상기 반도체 기판으로부터 소정의 거리만큼 이격된 활성층 패턴; 상기 활성층 패턴의 저면 상에 순차대로 적층된 적어도 하나 이상의 제 1 하부 절연막 및 하부 게이트 전극으로 이루어진 하부 게이트 구조; 상기 하부 게이트 전극과 상기 반도체 기판 사이에 형성된 상기 제 1 하부 절연막에 대한 거울 구조를 갖는 적어도 하나 이상의 제 2 하부 절연막; 및 상기 활성층 패턴의 상면 상에 순차대로 적층된 적어도 하나 이상의 상부 절연막 및 적어도 하나 이상의 상부 게이트 전극으로 이루어진 상부 게이트 구조를 포함한다.
본 발명의 반도체 소자에 있어서, 상기 제 1 하부 절연막은 상기 활성층 패턴의 저면 상에 순차대로 적층된 제 1 산화막, 질화막 및 제 2 산화막으로 이루어진 ONO 막을 포함할 수 있다. 또한, 상기 상부 절연막도 상기 활성층 패턴의 상면 상에 순차대로 적층된 제 1 산화막, 질화막 및 제 2 산화막으로 이루어진 ONO 막을 포함함으로써 4 비트 저장 노드를 구비하는 반도체 메모리 소자로서 응용될 수 있다. 또한, 본 발명의 반도체 소자는 상기 제 1 하부 절연막과 상기 상부 절연막이 서로 동일한 두께를 갖도록 하여, 상부 게이트와 하부 게이트가 실제 프로그래밍/소거/읽기 동작시 동일한 동작 전압으로 구동될 수 있는 반도체 소자를 제공할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일관점에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 순차대로 희생층 및 활성층을 적층한다. 이 후, 상기 활성층 상에 제 1 마스크막 패턴을 형성하고, 식각 마스크로서 상기 제 1 마스크막 패턴을 사용하여 상기 활성층 및 상기 희생층을 연속적으로 식각함으로써, 상기 반도체 기판 상에 적층된 희생층 패턴 및 활성층 패턴을 한정하는 트렌치를 형성한다. 다음, 상기 트렌치를 매립하는 소자분리막을 형성한 후, 상기 소자분리막에 상기 희생층 패턴의 적어도 일부를 노출시키는 리세스 영역을 형성하기 위해 제 2 마스크막 패턴을 형성한다. 그리고, 식각 마스크로서 상기 제 2 마스크막 패턴을 사용하여 상기 소자분리막에 상기 리세스 영역을 형성하고, 상기 리세스 영역에 의하여 노출된 상기 희생층 패턴을 제거한다.
상기 희생층 패턴이 제거되어 생성된 공간을 이용하여, 상기 활성층 패턴의 저면 상에 순차대로 적어도 하나 이상의 하부 절연막과 하부 게이트 도전막을 적층하여 하부 게이트 구조를 형성한다. 이어서, 상기 제 1 마스크막 패턴을 제거하고, 노출된 활성층 패턴 상에 순차대로 적어도 하나 이상의 상부 절연막과 상부 게이트 도전막을 적층하여 상부 게이트 구조를 완성한다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 관점에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 순차대로 희생층, 활성층 및 적어도 하나 이상의 상부 절연막을 형성하고, 상기 상부 절연막 상에 제 1 마스크막 패턴을 형성한다. 다음, 식각 마스크로서 상기 제 1 마스크막 패턴을 사용하여 상기 상부 절연막, 상기 활성층 및 상기 희생층을 연속적으로 식각함으로써, 상기 반도체 기판 상에 적층된 희생층 패턴, 활성층 패턴 및 상부 절연막 패턴을 한정하는 트렌치를 형성한 후, 상기 트렌치를 매립하는 소자분리막을 형성한다.
상기 소자분리막에 상기 희생층 패턴의 적어도 일부를 노출시키는 리세스 영 역을 형성하기 위해 제 2 마스크막 패턴을 형성하고, 식각 마스크로서 상기 제 2 마스크막 패턴을 사용하여 상기 소자분리막에 상기 리세스 영역을 형성 한 후, 상기 리세스 영역에 의하여 노출된 상기 희생층 패턴을 제거한다. 이 후, 상기 활성층 패턴의 저면 상에 순차대로 적어도 하나 이상의 하부 절연막과 하부 게이트 도전막을 적층하여 하부 게이트 구조를 형성하고, 상기 제 1 마스크막 패턴을 제거하여 상부 절연막 패턴을 노출시킨다. 다음, 노출된 상부 절연막 패턴 상에 순차대로 상부 게이트 도전막을 적층하여 상부 게이트 구조를 완성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다. 도 3a 내지 도 3j는 각각 도 2a 내지 도 2j에 도시된 구조물에 대하여 선 X-X' 를 따라 절취한 단면도이다.
도 2a 및 도 3a를 참조하면, 반도체 기판(100) 상에 순차대로 희생층(110L), 활성층(120L)을 적층한다. 희생층(110L)은 반도체 기판(100) 및 활성층(110L)에 대하여 식각 선택비를 갖는 물질로 형성한다. 활성층(110L)이 단결정 반도체층으 로 형성되기 위하여, 희생층(110L)과 활성층(120L)은 헤테로 에피택셜 성장법(heteroepitaxial growth)에 의해 형성될 수 있다.
예를 들면, 실리콘 반도체 기판(100) 상에, 실리콘에 대하여 식각 선택비를 갖는 실리콘저머늄(SiGe) 또는 실리콘저머늄탄화물(SiGeC)로 이루어진 희생층(110L)을 에피택셜 성장법에 의하여 형성할 수 있다. 이후, 희생층(110L) 상에, 예를 들면, 실리콘 단결정으로 이루어진 활성층(120L)을 에피택셜 성장법에 의하여 형성할 수 있다.
이 때, 희생층(110L)은, 후술하는 하부 게이트 구조를 형성하기 위해 충분한 공간을 확보하여야 하므로, 500 Å 내지 2000 Å의 두께로 형성될 수 있다. 활성층(120L)은, 제조하고자 하는 반도체 소자의 구동 방식, 예를 들면, 완전 공핍형(fully depleted) 또는 부분 공핍형(partial depleted)에 따라 100 Å 내지 2000 Å의 두께로 형성될 수 있다.
활성층(120L)은 필요에 따라 불순물을 함유할 수 있으며, 이를 위하여, 에피택셜 성장 공정에서 불순물을 함유하는 혼합 가스를 사용하여 인시츄(in-situ)로 도핑하거나 활성층 형성 후 별도의 이온 주입 공정을 수행할 수도 있다.
도 2b 및 도 3b를 참조하면, 활성층(120L) 상에 제 1 마스크막을 적층하고, 이를 패터닝하여 라인 타입의 제 1 마스크막 패턴(200)을 형성한다. 제 1 마스크막 패턴(200)은 활성층(120L), 희생층(110L) 및 반도체 기판(100)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 제 1 마스크막 패턴(200)은 실리콘질화물로 이루어질 수 있다. 이 때, 제 1 마스크막을 적층하기 전에 활성 층(120L)을 보호하기 위한 패드막(미도시)을 더 형성할 수도 있다. 식각 마스크로서 제 1 마스크막 패턴(200)을 사용하여 활성층(120L) 및 희생층(110L)을 연속적으로 식각함으로써, 반도체 기판(100) 상에 적층된 라인 타입의 희생층 패턴(110) 및 활성층 패턴(120)을 한정하는 트렌치(T)를 형성한다.
도 2c 및 도 3c를 참조하면, 적층된 라인 타입의 희생층 패턴(110) 및 활성층 패턴들(120) 사이의 트렌치(T)를 매립하는 소자분리막(300)을 형성한다. 예를 들면, 화학기상증착법에 의하여 트렌치(T)를 매립하는 절연물질층, 예를 들면, 트렌치(T)가 형성된 반도체 기판(100) 전면에 실리콘산화물층을 적층하고, 제 1 마스크막 패턴(200)의 표면이 노출될 때까지 에치백(etch back) 또는 화학기계적연마 공정에 의하여 평탄화함으로써, 트렌치(T)를 매립하는 소자분리막(300)이 형성될 수 있다.
도 2d 및 도 3d를 참조하면, 소자분리막(300)에 희생층 패턴(110)의 적어도 일부를 노출시키는 리세스 영역(도 2e의 R)을 형성하기 위해 제 2 마스크막 패턴(400)을 형성한다. 예를 들면, 제 2 마스크막 패턴(400)은 라인 타입의 제 1 마스크막 패턴(200)과 교차하는 라인 타입을 가질 수 있다.
이 때, 제 2 마스크막 패턴(400)의 폭(W1)과 간격(W2)은 희생층 패턴(110)의 제거 공정에서 식각 용액의 침투를 용이하게 하고, 활성층 패턴(120)과 제 1 마스크막 패턴(200)을 기계적으로 지지하기 위한 강도를 제공할 수 있도록 결정된다. 제 2 마스크막 패턴(400)은 포토레지스트로 이루어질 수 있다.
도 2e 및 도 3e를 참조하면, 라인 타입의 제 2 마스크막 패턴들(400) 사이에 노출된 소자분리막 부분을 제거하여, 리세스 영역(R)을 형성한다. 이 때, 소자분리막(300a)의 리세스 영역(R)은 비등방 식각 특성을 갖는 플라즈마 식각 공정에 의하여 형성될 수 있다. 다음, 제 2 마스크막 패턴(400)을 제거한다.
도 2f 및 도 3f를 참조하면, 리세스 영역(R)에 의하여 노출된 희생층 패턴(110)을 제거한다. 예를 들면, 희생층 패턴(110)은 소자분리막(300a)의 리세스 영역(R)에 의하여 형성된 공간을 통하여 침투할 수 있는 식각 용액에 의하여, 선택적으로 제거될 수 있다.
그 결과, 활성층 패턴(120)과 제 1 마스크막 패턴(200)은 반도체 기판(100)으로부터 희생층 패턴(110)의 두께만큼 이격된다. 반도체 기판(100)으로부터 이격된 활성층 패턴(120)과 제 1 마스크막 패턴(200)은 소자분리막(300a)의 리세스되지 않은 부분과 접촉함으로써 지지될 수 있다.
도 2g 및 도 3g를 참조하면, 활성층 패턴(120)의 저면 상에 순차대로 적어도 하나 이상의 제 1 하부 절연막(500a1)을 형성한다. 예를 들면, 2 비트 저장 노드를 제공하는 하부 전하저장층을 형성하기 위하여, 제 1 하부 절연막(500a1)으로서 순차대로 제 1 산화막(501), 질화막(502) 및 제 2 산화막(503)으로 이루어진 ONO 막을 형성할 수 있다.
이 때, 제 1 산화막(501)은 열산화 공정에 의하여 형성되고, 질화막(502)은 화학기상증착법에 의하여 형성될 수 있으며, 제 2 산화막(503)은 화학기상증착법에 의하여 형성될 수 있다. 제 1 하부 절연막(500a1)을 형성하기 위한 공정에 노출된 반도체 기판(100)의 표면 상에도 순차대로 실질적으로 동일한 물질과 동일 두께를 갖는 제 1 산화막(501s), 질화막(502s) 및 제 2 산화막(503s)이 적층된 제 2 하부 절연막(500s)이 형성될 수 있다.
제 1 하부 절연막(500a1)은 상기 ONO 막에 한정되는 것은 아니며, 질화막(502) 대신에 도전막인 폴리실리콘막(미도시)을 적층하여 부유 게이트(floating gate)를 포함하는 하부 전하저장층을 형성할 수도 있다. 또한, 상기 하부 전하저장층과 후술하는 하부 게이트 전극(600a) 사이에 상기 하부 전하저장층의 커플링을 제어하기 위한 제어 절연막(미도시)을 더 포함할 수도 있다. 또한, 제 1 하부 절연막(500a1)으로서 하부 게이트 절연막(도 4c의 500c1 참조)만을 형성할 수도 있다.
이후, 제 1 하부 절연막(500a1) 상에 폴리실리콘 또는 금속과 같은 도전성 물질로 이루어진 하부 게이트 도전막을 적층할 수 있다. 하부 게이트 도전막을 적층한 후, 식각 마스크로서 제 1 마스크막 패턴(200) 및 리세스 영역(R)을 구비하는 소자분리막(300a)을 사용하여, 리세스 영역(R)에 노출된 제 1 하부 절연막(500a1)과 하부 게이트 도전막을 식각한다. 이로 인하여, 반도체 소자의 셀간에 전기적으로 분리된 하부 게이트 전극(600a)을 형성할 수 있다.
선택적으로는, 반도체 소자의 구동 방식에 따라 상기 하부 게이트 도전막을 식각하지 않음으로써, 반도체 소자의 셀들 내에 하부 공통 게이트 전극을 형성할 수도 있다. 다만, 이 경우에는 활성층 패턴(120)과 하부 게이트 전극(600a)의 전 기적 분리를 위하여, 상기 하부 게이트 도전막이 활성층 패턴(120)과 접촉하여서는 안된다.
이와 같이 본 발명의 일실시예인 반도체 소자의 제조 방법에 따르면, 일반적인 ONO 막에 있어서 제 1 산화막(501), 질화막(502) 및 제 2 산화막(503)이 각각 약 30 Å, 100 Å 및 60 Å이고, 제거된 희생층 패턴(120)에 의하여 형성된 빈 공간의 높이가 500 Å 내지 2000 Å임을 고려할 때, 활성층 패턴(120)의 저면 상에 ONO 막 및 부유 게이트와 같은 전하저장층 그리고 하부 게이트 전극(600a)을 형성하기 위한 공정 마진을 충분히 확보할 수 있게 된다.
또한, 제 1 하부 절연막(500a1)을 형성하는 공정에서 활성층 패턴(120)의 저면 상에 적층되는 절연막들(501, 502, 503)과 실질적으로 동일한 물질로 이루어지고 실질적으로 동일한 두께로 형성되는 거울 구조를 갖는 제 2 하부 절연막(500s), 즉 절연막들(501s, 502s, 503s)에 의하여, 하부 게이트 전극(600a)이 반도체 기판(100)으로부터 절연될 수 있다. 이와 같이, 본 발명에 따르면 하부 게이트 전극(600a)을 위하여 별도의 절연 공정을 수행하지 않고서도, 반도체 기판(100)과 하부 게이트 전극(600a)이 전기적으로 절연될 수 있게 된다.
또한, 제 1 하부 절연막(500a1)과 동일한 두께를 갖도록 상부 절연막(도 4a의 500a2 참조)을 형성하는 경우, 완성된 반도체 소자에서, 예를 들면, 프로그래밍/소거/읽기 동작시 상부 게이트와 하부 게이트가 동일한 동작 전압으로 작동될 수 있다.
도 2h 및 도 3h를 참조하면, 소자분리막(300a)의 리세스 영역(R)을 절연물질로 매립한다. 예를 들면, 화학기상증착법에 의하여 갭필(gap fill) 특성이 우수한 절연물질층을 반도체 기판(100) 전면에 형성하고, 제 1 마스크막 패턴(200)과 소자분리막(300a)의 표면이 노출될 때까지 에치백(etch back) 또는 화학기계적연마 공정에 의하여 평탄화함으로써, 소자분리막(300a)의 리세스 영역(R)을 절연물질로 매립할 수 있다. 상기 절연물질은 소자분리막(300)과 동일한 물질, 예를 들면 실리콘산화물일 수 있다.
도 2i 및 도 3i를 참조하면, 제 1 마스크막 패턴(200)을 건식 식각 또는 습식 식각을 통하여 선택적으로 제거한다. 예를 들면, 제 1 마스크막 패턴(200)이 실리콘질화막으로 이루어진 경우, CF4 가스를 이용한 반응성 건식식각을 하거나, 인산을 이용한 습식 식각에 의하여 제거될 수 있다. 이 때, 적어도 활성층 패턴(120)의 상부 표면 보다 낮게 소자분리막(300)을 리세스시켜 활성층 패턴(120)의 측면이 노출되게 하는 경우 핀형 활성층 패턴(120)을 형성할 수 있게 된다.
도 2j 및 도 3j를 참조하면, 노출된 활성층 패턴(120)의 상면 상에 순차대로 적어도 하나 이상의 상부 절연막(500a2)을 형성한다. 예를 들면, 2 비트 저장 노드를 제공하는 상부 전하저장층을 형성하기 위하여, 순차대로 제 1 산화막(504L), 질화막(505L) 및 제 2 산화막(506L)으로 이루어진 ONO 막을 적층하고 이를 패터닝하여 상부 절연막(도 4a의 500a2 참조)을 형성할 수 있다. 제 1 산화막(504L)은 예를 들면 열산화 공정에 의하여 형성되고, 질화막(505L)은 화학기상증착법에 의하여 형성될 수 있으며, 제 2 산화막(506L)은 화학기상증착법에 의하여 형성될 수 있다.
상부 절연막(500a2)은 ONO 막에 한정되는 것은 아니며, 질화막(505L) 대신에 도전막인 폴리실리콘막을 적층하여 부유 게이트(floating gate)를 포함하는 상부 전하저장층을 형성할 수도 있다. 또한, 상기 상부 전하저장층과 후술하는 상부 게이트 전극(도 4a의 600b 참조) 사이에 상기 상부 전하저장층의 커플링을 제어하기 위한 제어 절연막(미도시)을 더 포함할 수도 있다. 또한, 상부 절연막(500a2)으로서 게이트 절연막(도 4b의 500b2 참조)만을 형성할 수도 있다.
이후, 통상의 트랜지스터 형성 공정에 의하여 도 4a 내지 5c에 도시된 다양한 구조를 갖는 반도체 소자를 완성한다. 반도체 소자를 완성하기 위한 후속 공정에 대하여는 도 4a 내지 도 5c를 참조하여 후술한다.
상술한 본 발명의 실시예에 관한 반도체 소자의 제조 방법에 따르면, 상부 절연막(500a2)과 제 1 하부 절연막(500a1)을 모두 ONO 막으로 형성하거나, 선택적으로 어느 하나의 절연막에 대해서만 ONO 막으로 형성할 수 있다. 또한, 상기 ONO 막의 질화막 대신에 폴리실리콘과 같은 도전성막을 사용하여 전하저장층을 형성할 수도 있다. 또한, 상부 절연막(500a2)과 제 1 하부 절연막(500a1)으로서 다층막으로 이루어진 전하저장층 대신에 게이트 절연막(도 4b 및 도 4c 참조)만을 형성할 수도 있다.
이와 같이, 본 발명의 실시예에 관한 반도체 소자의 제조 방법에 따르면, 희 생층 패턴(110)의 두께를 조절함으로써, 다양한 기능을 수행할 수 있는 제 1 하부 절연막(500a1)을 형성할 수 있으며, 동시에 하부 게이트 전극(600a)을 형성할 수 있는 공정 마진을 확보할 수 있다.
이하, 도 4a 내지 도 5b를 참조하여, 본 발명의 일실시예에 관한 후속 공정을 상술한다.
도 4a 내지 도 4c는 각각 본 발명의 일실시예에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자를 나타내는 단면도이며, 도 5a 내지 도 5c는 도 4a 내지 도 4b에 도시된 반도체 소자의 등가회로이다.
도 4a 및 도 5a를 참조하면, 도 2j 및 도 3j에 도시된 제 2 산화막(506L) 상에 상부 게이트 도전막, 예를 들면 폴리실리콘막을 증착하고 패터닝하여 상부 게이트 전극(600b)을 형성한다. 상부 게이트 전극(600b)이 형성된 결과물 전면에 절연막, 예를 들면 실리콘질화막을 증착한 후에 상기 절연막을 에치백하여 상부 게이트 전극(600b)의 측벽 상에 스페이서(601)를 형성할 수 있다. 이 때, 적층된 ONO 막(504L, 505L, 506L)을 동시에 식각함으로써, 자기정렬된 상부 전하저장층을 형성할 수도 있다.
다음으로, 이온주입 마스크로서 상부 게이트 전극(600b)과 스페이서(601)를 사용하여, 활성층 패턴(120)에 불순물 이온을 주입함으로써, 고농도의 소오스 영역(S) 및 드레인 영역(D)을 형성할 수 있다. 이 후, 층간절연막(700)을 형성하고, 통상의 비아 플러그 형성 공정에 의해 콘택 플러그(VC)를 형성하고, 소오스(S) 및 드레인(D)에 대한 비트 라인(BL1, BL2) 배선 공정과 상부 게이트 전극(600b)과 하부 게이트 전극(600a)에 대한 워드 라인(WL1, WL2) 배선 공정을 수행한다.
본 실시예에 따른 반도체 소자는 상부와 하부에 모두 전하저장층을 갖는 플래시 메모리로 사용될 수 있다. 특히, 제 1 하부 절연막(500a1)이 ONO 막인 경우 4 비트 저장 노드를 갖는 플래시 메모리로 사용될 수 있다. 또한, 상부 절연막(500a2)과 제 1 하부 절연막(500a1)의 두께, 예를 들면, 각각 터널링 절연막, 전하 트래핑막 및 전하 차단막의 두께를 서로 동등하게 형성하여 대칭적 구조를 갖게 함으로써, 상부 게이트와 하부 게이트가 실제 프로그래밍/소거/읽기 동작시 동일한 동작 전압으로 구동될 수 있다.
도 4b 및 도 5b를 참조하면, 도 2j 및 도 3j를 참조하여 상술한 바와 같이 제 1 하부 절연막(500b1)으로서 ONO 막을 형성하고, 상부 절연막(500b2)으로서 게이트 절연막만으로 형성하여, 2 비트 저장 노드를 갖는 플래시 메모리 소자를 제공할 수 있다. 본 실시예에 따른 반도체 소자는 활성층 패턴(120)이 제 1 하부 절연막(500b1)에 의하여 반도체 기판(100)으로부터 분리됨으로써, 저전압 및 고속 동작 소자에 적합한 부유 바디 채널을 갖는 상부 트랜지스터를 제공할 수 있다.
마찬가지로, 도시하지는 않았으나 도 2g를 참조하여 상술한 바와 같이, 제 1 하부 절연막(500b1)으로서 게이트 절연막(도 4c의 500c1 참조)만을 형성하고, 상부 절연막(500a2)으로서 ONO 막을 형성함으로써, 2 비트 저장 노드를 갖는 반도체 메모 리 소자를 제공할 수도 있다.
도 4c 및 도 5c를 참조하면, 도 2j 및 도 2g를 참조하여 상술한 바와 같이, 제 1 하부 절연막(500c1))과 상부 절연막(500a2)으로서 각각 하부 게이트 절연막과 상부 게이트 절연막을 갖는 트랜지스터를 제공할 수도 있다. 또한, 본 실시예에 따른 반도체 소자는 활성층 패턴(120)이 반도체 기판(100)으로부터 분리된 저전압 및 고속 동작 소자에 적합한 부유 바디 채널을 갖는 상부 트랜지스터를 제공할 수 있을 뿐만 아니라, 활성층의 두께를 조절하여 완전 공핍(fully depeleted) 또는 부분 공핍(partially depeleted) 트랜지스터를 제공할 수 있다.
이와 같이, 제 1 하부 절연막과 상부 절연막으로서 각각 하부 게이트 절연막과 상부 게이트 절연막만을 형성함으로써, 독립적으로 하부 게이트에 인가되는 전압을 조절하여 상기 부유 바디 채널 제어 능력이 향상된 저전압 및 고속 동작 소자에 적합한 트랜지스터를 제공할 수 있다. 또한, 본 실시예에 따른 반도체 소자는 하부 게이트 전극(600a)에 의하여 상기 부유 바디 채널에 정공과 같은 전하를 저장함으로써 1T DRAM과 같은 반도체 메모리 소자로서 이용할 수도 있다.
도 4a 내지 도 5c에 도시된 본 발명의 실시예들에 따른 반도체 소자는, 제 1 하부 절연막(500a1, 500b1, 500c2) 및 하부 게이트 전극(600a)으로 이루어진 하부 게이트 구조를 형성하는 공정에서 활성층 패턴(120)의 저면 상에 적층되는 절연막들(501, 502, 503)과 실질적으로 동일한 물질로 이루어지고 실질적으로 동일한 두께로 형성되는 거울 구조를 갖는 절연막(501s, 502s, 503s)들로 이루어진 제 2 하 부 절연막(500s)에 의하여, 하부 게이트 전극(600a)이 반도체 기판(100)으로부터 절연될 수 있다. 이로써, 본 발명에 따르면 반도체 소자의 셀간 독립적인 하부 게이트 전극을 형성하기 위하여 별도의 절연 공정을 수행하지 않고서도, 반도체 기판(100)과 하부 게이트 전극(600a)이 전기적으로 절연될 수 있다.
또한, 하나의 반도체 칩 내에서 다양한 기능을 수행하는 트랜지스터가 요구되는 경우, 본 발명에 따른 반도체 소자 중 어느 하나의 구조를 갖는 반도체 소자가 사용될 수 있다. 이것은 상술한 반도체 소자가 부유 바디 채널을 독립적으로 제어할 수 있는 상부 게이트 전극과 하부 게이트 전극을 제공하기 때문에, 동일한 구조를 갖더라도 동작 전압에 따라서 통상의 스위칭 소자로서 또는 메모리 소자로서 기능할 수 있는 점에 기인한다.
그 결과, 예를 들면 메모리 영역과 로직 영역에서 요구되는 서로 다른 기능을 수행하는 반도체 소자들을 동일 공정에 의해 동시에 형성할 수 있게 된다. 이로 인하여, 하나의 공정으로 메모리 영역과 로직 영역의 반도체 소자를 동시에 제조할 수 있기 때문에, 본 발명에 따르면 공정의 정합(integration) 측면에서 경제적인 제조 방법이 제공될 수 있다. 선택적으로는, 하나의 반도체 칩 내에서도 필요에 따라서 예를 들면, 스위칭 소자로서 또는 메모리 소자로서 영역마다 서로 다른 구조를 갖도록 형성될 수도 있음은 자명하다.
본 발명의 실시예들에 따른 반도체 소자에 관한 도 4a 내지 4c에서는 활성층 패턴(120) 상에 하나의 상부 게이트 전극(600b)을 형성하는 것을 도시하였으나, 활성층 패턴(120) 상에 2 개 이상의 상부 게이트 전극(600b)을 형성하고 소오스(S) 또는 드레인(D) 중 어느 하나를 2 개의 트랜지스터가 공통으로 사용하는 구조를 갖는 반도체 소자를 제조함으로써 셀 밀도를 증가시킬 수도 있다.
또한, 도 4b 내지 도 4c에 도시된 반도체 소자의 경우 좌측에 대해서는 nMOS 트랜지스터를 형성하고, 우측에 대해서는 pMOS 트랜지스터를 형성하여 CMOS 트랜지스터를 구성할 수도 있으며, 이 경우 nMOS 트랜지스터와 pMOS 트랜지스터의 하부 게이트 전극은 서로 다른 도전형의 불순물로 도핑될 수 있음은 자명하다.
도 6a 내지 도 6j는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다. 도 7a 내지 도 7j는 각각 도 6a 내지 도 6j에 도시된 구조물에 대하여 선 X-X' 를 따라 절취한 단면도이다. 본 실시예는 도 2a 내지 도 2j 및 도 3a 내지 3j를 참조하여 설명한 실시예들과 달리, 상부 절연막(500a2)을 먼저 형성하고, 후에 제 1 하부 절연막(500a1)을 형성하는 제조 방법에 관한 것이다. 도 2a 내지 도 4c에 도시된 구성 요소에 대한 설명은 본 실시예에서 동일한 참조 부호를 갖는 구성 요소에 대하여도 참조로서 적용될 수 있다.
도 6a 및 도 7a를 참조하면, 도 2a 및 도 3a에서 상술한 바와 같이, 반도체 기판(100) 상에 순차대로 희생층(110L) 및 활성층(120L)을 적층한다. 희생층(110L)은 500 Å 내지 2000 Å의 두께로 형성될 수 있다. 활성층(110L)은 제조하고자 하는 반도체 소자(도 4a 내지 도 5c)의 구조에 따라 10 nm 내지 200 nm의 두께로 형성할 수 있다. 활성층(110L)은 필요에 따라 불순물을 함유할 수도 있다.
도 6b 및 도 7b를 참조하면, 활성층(110)의 상면 상에 적어도 하나 이상의 상부 절연막(500a2L)을 형성한다. 예를 들면, 2 비트 저장 노드를 제공하는 상부 전하저장층을 형성하기 위하여, 상부 절연막(500a2L)으로서 순차대로 제 1 산화막(504L), 질화막(505L) 및 제 2 산화막(506L)으로 이루어진 ONO 막을 형성할 수 있다.
이후, 상부 절연막(500a2L) 상에 폴리실리콘 또는 금속과 같은 도전성 물질로 이루어진 상부 게이트 도전막(미도시)을 적층할 수 있다. 그러나, 상부 게이트 도전막은 도 6j 및 도 7j를 참조하여 후술하는 제 1 마스크막 패턴(200)의 제거 공정 이후에 상부 게이트 구조를 형성하는 공정에서 적층될 수도 있다. 상부 절연막(500a2L)은 ONO 막에 한정되는 것은 아니며, 질화막(505L) 대신에 도전막인 폴리실리콘막을 적층하여 부유 게이트를 포함하는 상부 전하저장층을 형성할 수도 있으며, 상부 절연막(500a2)으로서 게이트 절연막(도 4b의 500b2 참조)만을 형성할 수도 있음은 상술한 바와 같다.
도 6c 및 도 7c를 참조하면, 상부 절연막(500a2L) 상에 제 1 마스크막을 적층하고, 이를 패터닝하여 라인 타입의 제 1 마스크막 패턴(200)을 형성한다. 이후, 식각 마스크로서 제 1 마스크막 패턴(200)을 사용하여, 상부 절연막(500a2L), 활성층(120L), 희생층(110L)을 연속적으로 식각함으로써, 반도체 기판(100) 상에 라인 타입의 희생층 패턴(110), 활성층 패턴(120) 및 상부 절연막(500a2)을 한정하는 트렌치(T)를 형성한다.
도 6d 및 도 7d를 참조하면, 트렌치(T)를 매립하는 소자분리막(300)을 형성한다. 화학기상증착법에 의하여 트렌치(T)를 매립하는 절연물질층을 반도체 기판 전면에 형성하고, 제 1 마스크막 패턴(200)의 표면이 노출될 때까지 에치백 또는 화학기계적연마 공정에 의하여 평탄화함으로써, 트렌치(T)를 매립하는 소자분리막(300)이 형성될 수 있다.
도 6e 및 도 7e를 참조하면, 소자분리막(300)에 희생층 패턴(110)의 적어도 일부를 노출시키 위한 리세스 영역(R)을 형성하기 위해, 라인 타입의 제 1 마스크막 패턴(200)과 교차하는 라인 타입의 제 2 마스크막 패턴(400)을 형성한다. 이 때, 제 2 마스크막 패턴(400)의 폭(W1)과 간격(W2)은 도 2d 및 도 3d에서 상술한 바와 같이, 희생층 패턴(200)의 제거 공정에서 식각 용액의 침투를 용이하게 하고, 적층된 활성층 패턴(120), 상부 절연막(500a2) 및 제 1 마스크막 패턴(200)을 기계적으로 지지하기 위한 강도를 제공할 수 있도록 결정된다.
도 6f 및 도 7f를 참조하면, 제 2 마스크막 패턴들(400) 사이에 노출된 소자분리막(300) 부분을 플라즈마 식각 공정에 의해 제거하여, 리세스 영역(R)을 형성한다. 다음, 제 2 마스크막 패턴(400)을 제거한다.
도 6g 및 도 7g를 참조하면, 리세스 영역(R)에 의하여 형성된 공간을 통하여 침투할 수 있는 식각 용액에 의하여, 반도체 기판(100)과 활성층 패턴(120) 사이에 존재하는 희생층 패턴(110)을 제거한다. 그 결과, 활성층 패턴(120)은 활성층 패턴(120) 상부의 활성층 패턴(200) 및 상부 절연막(500a2)과 함께, 반도체 기 판(100)으로부터 희생층 패턴(110)의 두께만큼 이격될 수 있다.
도 6h 및 도 7h를 참조하면, 활성층 패턴(120)의 저면 상에 순차대로 적어도 하나 이상의 제 1 하부 절연막(500a1), 예를 들면, 2 비트 저장 노드를 제공하는 하부 전하저장층을 형성하기 위하여 제 1 산화막(501), 질화막(502) 및 제 2 산화막(503)으로 이루어진 ONO 막을 형성한다. 이 경우, 제 1 하부 절연막(500a1)을 형성하기 위한 공정에 노출된 반도체 기판(100)의 표면 상에도 순차대로 제 1 산화막(501s), 질화막(502s) 및 제 2 산화막(503s)이 적층된 제 2 절연막(500s)이 형성될 수 있다.
이후, 제 1 하부 절연막(500a1) 상에 폴리실리콘 또는 금속과 같은 도전성 물질로 이루어진 하부 게이트 도전막을 적층할 수 있다. 하부 게이트 도전막을 적층한 후, 식각 마스크로서 제 1 마스크막 패턴(200) 및 리세스 영역(R)을 구비하는 소자분리막(300a)을 사용하여, 리세스 영역(R)에 노출된 하부 전하저장층(500a1)과 하부 게이트 도전막을 식각함으로써, 반도체 소자 사이에 전기적으로 분리된 하부 게이트 전극(600a)을 형성할 수 있다. 선택적으로는, 반도체 소자의 구동 방식에 따라 적층된 하부 게이트 도전막을 식각하지 않고서 반도체 소자 셀들 내에 하부 공통 게이트 전극을 형성할 수도 있다.
도 6i 및 도 7i를 참조하면, 소자분리막(300a)의 리세스 영역(R)을 갭필 특성이 우수한 절연물질을 이용하여 매립한다.
도 6j 및 도 7j를 참조하면, 제 1 마스크막 패턴(200)을 건식 식각 또는 습 식 식각을 통하여 선택적으로 제거한다. 이후, 도 4a 내지 도 5c를 참조하여 상술한 바와 같이, 통상의 트랜지스터 형성 공정에 의하여 본 발명에 따른 다양한 구조를 갖는 반도체 소자 또는 반도체 메모리 소자를 완성할 수 있다.
본 발명의 따른 실시예들에서는 평탄한 구조의 활성층에 대하여 설명하고 있으나, 이에 한정되지 아니하며, 도 2i 및 도 3i를 참조하여 상술한 바와 같이 활성층 패턴의 측벽을 노출시키는 공정에 의해서 또는 활성층을 성장시킨 후에 적합한 패터닝 공정을 수행하여 핀형 활성층을 형성함으로써 확장된 유효 채널 영역을 갖는 반도체 소자 또는 반도체 메모리 소자가 제공될 수 있음은 당업자에게 있어 자명하다. 또한, 상부 또는 하부의 전하저장층으로서 나노 결정(nano crystal)을 사용함으로써 멀티 레벨 비트 저장 노드를 구비하는 반도체 메모리 소자로도 사용될 수 있음은 자명하다. 또한, 라인 패턴의 활성층 패턴 상에 행들로 배열된 복수의 상부 게이트 전극을 형성하고, 이와 같은 라인 패턴의 활성층을 열로 배치한 후, 상기 행들로 배열된 반도체 소자들의 상기 상부 게이트 전극과 전기적으로 연결된 복수의 상부 워드 라인들, 상기 행들로 배열된 반도체 소자들의 상기 하부 게이트 전극과 전기적으로 연결된 복수의 하부 워드 라인들 및 상기 열들로 배열된 반도체 소자들의 상기 소오스/드레인 영역과 각각 전기적으로 연결된 복수의 비트 라인들을 포함하는 반도체 소자의 어레이를 구성할 수 있음은 자명하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 게 있어 명백할 것이다.
본 발명의 반도체 소자는, 활성층 패턴의 상부와 하부에 각각 전하저장층을 구비하여, 종래의 2 비트 저장 노드를 갖는 반도체 소자보다 더 큰 유효 채널 길이와 전하저장층 길이를 확보하면서도 메모리 밀도를 증가시킬 수 있으며, 부유 바디 채널을 독립적으로 제어할 수 있는 상부 게이트 전극과 하부 게이트 전극을 제공하기 때문에 동일한 구조를 갖더라도 동작 전압에 따라서 통상의 스위칭 소자로서 또는 메모리 소자로서 기능할 수 있으므로 공정 정합성이 우수한 반도체 소자를 제공할 수 있다.
또한, 본 발명의 반도체 소자의 제조 방법은, 희생층 패턴을 이용하여 하부 전하저장층 및 하부 게이트 전극을 형성하기 위한 공정 마진을 용이하게 확보할 수 있으며, 별도의 추가 공정 없이 하부 게이트 전극을 반도체 기판으로부터 절연시켜, 부유 바디 채널을 독립적으로 제어하는 상부 게이트 전극과 하부 게이트 전극을 형성할 수 있는 반도체 소자의 제조 방법을 제공한다.
Claims (27)
- 반도체 기판;상기 반도체 기판으로부터 소정의 거리만큼 이격된 활성층 패턴;상기 활성층 패턴의 저면 상에 순차대로 적층된 적어도 하나 이상의 제 1 하부 절연막 및 하부 게이트 전극으로 이루어진 하부 게이트 구조;상기 하부 게이트 전극과 상기 반도체 기판 사이에 형성된 상기 제 1 하부 절연막에 대한 거울 구조를 갖는 적어도 하나 이상의 제 2 하부 절연막; 및상기 활성층 패턴의 상면 상에 순차대로 적층된 적어도 하나 이상의 상부 절연막 및 적어도 하나 이상의 상부 게이트 전극으로 이루어진 상부 게이트 구조를 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 활성층 패턴의 두께는 100 Å 내지 2000 Å 인 반도체 소자.
- 제 1 항에 있어서,상기 제 1 하부 절연막은 상기 활성층 패턴의 저면 상에 순차대로 적층된 제 1 산화막, 질화막 및 제 2 산화막으로 이루어진 ONO 막을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 상부 절연막은 상기 활성층 패턴의 상면 상에 순차대로 적층된 제 1 산화막, 질화막 및 제 2 산화막으로 이루어진 ONO 막을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 하부 절연막들 사이에 부유 게이트를 형성하기 위한 도전막을 더 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 상부 절연막들 사이에 부유 게이트를 형성하기 위한 도전막을 더 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 하부 절연막과 상기 상부 절연막은 서로 동일한 두께를 갖는 반도체 소자.
- 제 1 항에 있어서,상기 활성층 패턴 상에 상기 상부 게이트 전극이 적어도 2 이상 배치되며, 소오스 및 드레인 중 어느 하나를 공통으로 사용하는 반도체 소자.
- 제 1 항에 있어서,nMOS 또는 pMOS 트랜지스터를 제공하기 위하여, 상기 하부 게이트 전극의 도전형을 결정하는 반도체 소자.
- 제 1 항에 있어서,상기 상부 게이트 전극 및/또는 하부 게이트 전극은 금속으로 이루어진 반도체 소자의 제조 방법.
- 반도체 기판 상에 순차대로 희생층 및 활성층을 적층하는 단계;상기 활성층 상에 제 1 마스크막 패턴을 형성하는 단계;식각 마스크로서 상기 제 1 마스크막 패턴을 사용하여 상기 활성층 및 상기 희생층을 연속적으로 식각함으로써, 상기 반도체 기판 상에 적층된 희생층 패턴 및 활성층 패턴을 한정하는 트렌치를 형성하는 단계;상기 트렌치를 매립하는 소자분리막을 형성하는 단계;상기 소자분리막에 상기 제 1 희생층 패턴의 적어도 일부를 노출시키는 리세스 영역을 형성하기 위해 제 2 마스크막 패턴을 형성하는 단계;식각 마스크로서 상기 제 2 마스크막 패턴을 사용하여 상기 소자분리막에 상기 리세스 영역을 형성하는 단계;상기 리세스 영역에 의하여 노출된 상기 희생층 패턴을 제거하는 단계;상기 활성층 패턴의 저면 상에 순차대로 적어도 하나 이상의 하부 절연막과 하부 게이트 도전막을 적층하여 하부 게이트 구조를 형성하는 단계;상기 제 1 마스크막 패턴을 제거하여 상기 활성층 패턴을 노출시키는 단계; 및상기 활성층 패턴 상에 순차대로 적어도 하나 이상의 상부 절연막과 상부 게이트 도전막을 적층하여 상부 게이트 구조를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 순차대로 희생층, 활성층 및 적어도 하나 이상의 상부 절연막을 형성하는 단계;상기 상부 절연막 상에 제 1 마스크막 패턴을 형성하는 단계;식각 마스크로서 상기 제 1 마스크막 패턴을 사용하여 상기 상부 절연막, 상기 활성층 및 상기 희생층을 연속적으로 식각함으로써, 상기 반도체 기판 상에 적층된 희생층 패턴, 활성층 패턴 및 상부 절연막 패턴을 한정하는 트렌치를 형성하는 단계;상기 트렌치를 매립하는 소자분리막을 형성하는 단계;상기 소자분리막에 상기 희생층 패턴의 적어도 일부를 노출시키는 리세스 영역을 형성하기 위해 제 2 마스크막 패턴을 형성하는 단계;식각 마스크로서 상기 제 2 마스크막 패턴을 사용하여 상기 소자분리막에 상기 리세스 영역을 형성하는 단계;상기 리세스 영역에 의해 노출된 상기 희생층 패턴을 제거하는 단계;상기 활성층 패턴의 저면 상에 순차대로 적어도 하나 이상의 하부 절연막과 하부 게이트 도전막을 적층하여 하부 게이트 구조를 형성하는 단계;상기 제 1 마스크막 패턴을 제거하여 상기 상부 절연막을 노출시키는 단계; 및상기 상부 절연막 패턴 상에 순차대로 상부 게이트 도전막을 적층하여 상부 게이트 구조를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 11 항 또는 제 12 항에 있어서,상기 희생층은 상기 반도체 기판에 대하여, 상기 활성층은 상기 희생층에 대하여 각각 헤테로 에피택셜 성장법에 의해 형성되는 반도체 소자의 제조 방법.
- 제 13 항에 있어서,상기 반도체 기판은 실리콘 단결정이며, 상기 희생층은 실리콘저머늄 또는 실리콘저머늄탄화물이며, 상기 활성층은 실리콘인 반도체 소자의 제조 방법.
- 제 11 항 또는 제 12 항에 있어서,상기 희생층의 두께는 500 Å 내지 2000 Å인 반도체 소자의 제조 방법.
- 제 11 항 또는 제 12 항에 있어서,상기 활성층의 두께는 100 Å 내지 2000 Å의 두께로 형성되는 반도체 소자의 제조 방법.
- 제 11 항 또는 제 12 항에 있어서,상기 제 1 마스크막 패턴은 라인 타입이며,상기 제 2 마스크막 패턴은 상기 제 1 마스크막 패턴과 소정의 폭과 간격으로 교차하는 반도체 소자의 제조 방법.
- 제 17 항에 있어서,상기 리세스 영역은 상기 제 2 마스크막 패턴들 사이에 노출된 상기 소자분리막 부분을 제거하여 형성되는 반도체 소자의 제조 방법.
- 제 11 항 또는 제 12 항에 있어서,상기 희생층 패턴을 제거하는 단계는, 상기 리세스 영역에 의하여 형성된 공간을 침투하는 식각 용액에 의하여 제거되는 반도체 소자의 제조 방법.
- 제 11 항 또는 제 12 항에 있어서,상기 하부 게이트 구조를 형성하는 단계에서,식각 마스크로서 상기 제 1 마스크막 패턴과 상기 리세스 영역을 구비하는 소자분리막을 사용하여, 상기 리세스 영역에 노출된 상기 제 1 하부 절연막과 상기 하부 게이트 도전막을 식각하는 반도체 소자의 제조 방법.
- 제 11 항 또는 제 12 항에 있어서,상기 하부 게이트 구조를 형성하는 단계 이후에,상기 소자분리막의 상기 리세스 영역을 절연물질로 매립하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 11 항 또는 제 12 항에 있어서,상기 하부 절연막은 상기 활성층 패턴의 저면 상에 순차대로 적층된 제 1 산화막, 질화막 및 제 2 산화막으로 이루어진 ONO 막인 반도체 소자의 제조 방법.
- 제 11 항 또는 제 12 항에 있어서,상기 하부 절연막들 사이에 부유 게이트를 형성하기 위한 도전막을 더 포함하는 반도체 소자의 제조 방법.
- 제 11 항 또는 제 12 항에 있어서,상기 상부 절연막은 상기 활성층 패턴의 저면 상에 순차대로 적층된 제 1 산화막, 질화막 및 제 2 산화막으로 이루어진 ONO 막인 반도체 소자의 제조 방법.
- 제 11 항 또는 제 12 항에 있어서,상기 상부 절연막들 사이에 부유 게이트를 형성하기 위한 도전막을 더 포함하는 반도체 소자의 제조 방법.
- 제 11 항 또는 제 12 항에 있어서,상기 상부 게이트 도전막 및/또는 하부 게이트 도전막은 금속으로 이루어진 반도체 소자의 제조 방법.
- 제 11 항에 있어서,상기 활성층 패턴을 노출시키는 단계와 함께, 상기 활성층 패턴의 측벽을 둘러싸는 상기 소자분리막의 적어도 일부를 리세스시켜 핀형 활성층 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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