KR20080007192A - 박막 트랜지스터를 위한 유전체 또는 평탄화 층으로서 낮은온도 졸-젤 실리케이트 - Google Patents

박막 트랜지스터를 위한 유전체 또는 평탄화 층으로서 낮은온도 졸-젤 실리케이트 Download PDF

Info

Publication number
KR20080007192A
KR20080007192A KR1020070071236A KR20070071236A KR20080007192A KR 20080007192 A KR20080007192 A KR 20080007192A KR 1020070071236 A KR1020070071236 A KR 1020070071236A KR 20070071236 A KR20070071236 A KR 20070071236A KR 20080007192 A KR20080007192 A KR 20080007192A
Authority
KR
South Korea
Prior art keywords
film
sol
thin film
silica
gel
Prior art date
Application number
KR1020070071236A
Other languages
English (en)
Inventor
토마스 알버트 브레이머
크리스틴 펙 크렛츠
토마스 존 마크레이
스코트 제프리 웨이글
Original Assignee
에어 프로덕츠 앤드 케미칼스, 인코오포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에어 프로덕츠 앤드 케미칼스, 인코오포레이티드 filed Critical 에어 프로덕츠 앤드 케미칼스, 인코오포레이티드
Publication of KR20080007192A publication Critical patent/KR20080007192A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H10K10/472—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising only inorganic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Thin Film Transistor (AREA)
  • Silicates, Zeolites, And Molecular Sieves (AREA)

Abstract

전통적으로, 졸-젤 실리케이트는 우수한 누설 전류 밀도(<5 x 10-8 A/cm2)를 보여주는 상당히 조밀한 필름을 제공하기 위해 400℃ 높은 온도에서 가공 가능한 것으로 보고되고 있다. 최근에 본 발명자들은 본 발명자들이 공정 온도가 줄어듬음에도 135℃ 내지 250℃에서 경화되고 우수한 누설 전류 밀도 값(9 x 10-9 A/cm2 내지 1 x 10-10 A/cm2)을 또한 제공하는 졸-젤 실리케이트 전구체의 특정 조합으로부터 필름을 제조할 수 있다는 것을 발견하였다. 실리케이트의 몇몇 제 1 예가 있으며, 실리케이트는 낮은 온도에서 경화되고, 누설 전류 밀도는 충분히 낮아 낮은 온도 처리되거나 용액 처리가능한 또는 프린트 가능한 유전체로서 사용될 수 있으며, 상기 유전체는 플렉서블하거나 중량이 가벼운 박막 트랜지스터를 위해 사용된다. 이 제형들은 박막 트랜지스터 및 다른 전자 장치를 위해 사용되는 스테인레스 스틸 포일의 평탄화에서 또한 사용될 수 있다.

Description

박막 트랜지스터를 위한 유전체 또는 평탄화 층으로서 낮은 온도 졸-젤 실리케이트{LOW TEMPERATURE SOL-GEL SILICATES AS DIELECTRICS OR PLANARIZATION LAYERS FOR THIN FILM TRANSISTORS}
본 출원은 2006년 7월 14일에 출원된 미국 가출원 제 60/831,161호의 이익을 청구한다. 이 가출원의 공개는 본원에 참조로서 통합된다.
관련된 출원에 교차 참조
본 발명의 내용은 미국특허출원 공개 제 2006/0097360A1호 및 미국특허출원 제 11/752,722호에 관련되어 있고; 두 출원은 참조로서 본원에 통합되어 있다.
본 발명은 상대적으로 낮은 온도에서 실리케이트 필름을 제공하기 위한 낮은 온도에서 처리되는 졸-젤(sol-gel) 실리카-함유 제형(formulation)의 용도에 관한 것이다. 한 측면에서, 이 제형의 낮은 온도 공정으로부터 제거된 필름은 박막 트랜지스터(TFT)를 위한 게이트 절연막 또는 층간 절연막으로서 사용될 수 있다. 또 다른 측면에서, 이 제형의 더 높은 온도로의 변화는 예를 들어 스테인레스 스틸 포일 또는 기판(예를 들어, 스틸 포일에 TFT)에 평탄화 층으로서 사용될 수 있다.
전자 산업은 낮고 높은 온도에서 박막 트랜지스터를 제조하는데 사용하기 위한, 특히 비록 배타적 이지는 않지만, 프린트된 트랜지스터를 위한 빠르게 가공될 수 있는 게이트 절연막, 층간 절연막, 및 평탄화 필름(planarizing film)을 요구하고 있다. 그러나, 넓은 범위의 조건 및 증착 기술에 걸친 그리고 400℃ 이하의 온도에서 물질 호환성, 가공능력 및 양호한 전기적 특성의 필요성은 중요한 문제를 보여주고 있다.
이 문제는 특히 반응(즉, 경화)을 위한 요구되는 온도가 플라스틱 위 TFT에서 사용되는 게이트 절연막 또는 층간 절연막 물질을 위한 180℃ 이하, 및 유리 위 TFT에서 사용되는 게이트 절연막 또는 층간 절연막 물질을 위한 250℃-300℃ 이하인 무기 조성물(예를 들어, 필름 형성 조성물)에 있어서, 해결하기 매우 어려운 것이다. 유사한 문제는 플라스틱, 다른 유기, 또는 스테인레스 스틸 위 TFT 또는 다른 전기 장치에서 사용되는 기판을 위한 평탄화 필름에 존재한다. 두께 균일 필름은 TFT의 다른 형태를 위한 플라스틱을 위한 평탄화 필름을 위한 180℃ 이하, 스틸을 위한 평탄화 필름을 위한 250℃ 이상 또는 그 부근 온도, 및 스테인레스 스틸을 위한 평탄화 필름을 위한 400℃ 이상 공정 온도, 용매 저항성에 따라 (>1μ) 종종 요구된다. 유기 기판에 평탄화 필름으로서 사용되는 실리케이트를 위한 공정 온도는 400℃ 미만에서 발생될 수 있지만, 전형적으로 250℃ 미만, 또는 더욱 전형적으로 180℃ 미만에서 발생될 수 있다.
따라서, 전자 산업에서 전형적으로 높은 온도에서 처리된(400℃) 실리카, 실리케이트 또는 실리콘 질화물-기재 층간 절연막 물질의 스핀-코팅, 슬롯 압출, 분무, 또는 프린팅과 같은 전형적 용액 주조 기술을 통해 증착될 수 있는 더 낮은 처리 온도의 물질로의 대체를 위한 필요성이 존재한다. 실리케이트 및 이의 개조된 버전은 전형적으로 400-450℃에서 처리되고 전형적으로 스핀 코팅 기술 또는 화학 증착 기술을 통해 증착된다. 그러나 많은 TFT 장치를 위해, 요구되는 처리 기술은 400℃보다 훨씬 낮다. 폴리머 물질이 게이트 절연막 또는 층간 절연막 물질로서 실리카를 위한 대체로서 사용될 수 있고 400℃보다 낮은 온도에서 증착될 수 있지만, 이들은 물을 흡수하는 성향 때문에 TFT 유동성에 감소 및 TFT 성능 퇴화를 제공하고, 이들은 전형적으로 질소(N2) 또는 진공에서 가공된다. 박막 트랜지스터 또는 다른 전자 장치를 위한 층간 또는 게이트 절연막 또는 평탄화 물질로서 시험되는 많은 폴리머는 증착 연속 층(depositing subsequent layer)에서 사용될 수 있는 다른 용매와 접촉을 견디는 능력이 부족하며, 이 이유는 이들은 충분히 가교되지 않기 때문이다. 따라서, 양호한 용매 저항을 제공하기 위해 요구되는 상기 가교와 통합되는 표준을 만족하는 유전 물질이 또한 요구된다.
디스플레이 및 이미지 박막 트랜지스터 및 트랜지스터 어레이(또한 백플랜(backplane)으로 알려짐)는 안정한 유전 필름을 요구한다. 층간 및 게이트 절연막 필름은 전형적으로 낮은 누출 전류 밀도, 높은 방전 전압, 및 130 내지 180℃ 또는 250℃ 내지 300℃의 경화 온도를 가지는 것이 요구된다. 이 필름이 경화된 후, 이들이 용매 저항성, 낮은 수분 흡수, 및 TFT에서 다른 층과 양립성을 가지는 것이 바람직하다.
스테인레스 스틸과 같은 기판을 위한 평탄화 필름은 180℃ 이상에서 가공될 수 있지만, 낮은 온도 폴리실리콘(LTPS) 트랜지스터를 위해 사용되는 경우 400℃ 내지 600℃ 또는 240℃ 이상에서 가공될 수 있다. 몇몇 실리케이트가 이 적용을 위해 보고되고 있지만, 대부분 1μ보다 큰 두께로 한 단계에서 증착되는 능력이 부족하고, 반면에 스테인레스 스틸은 유리를 모방할 정도로 충분한 평탄화 정도를 제공한다. 평탄화 필름이 트랜지스터 어레이를 이의 상부에 놓을 수 있도록 충분히 매끄럽게 하기 위해 추가 기계적 공정(예를 들어 화학적 기계적 평탄화 또는 CMP)이 필요 없는 자기 평탄화 능력(self planarizing)이 있는 것이 가장 바람직하다. 평탄화 층은 유기 및 무기 (예를 들어 금속) 기판을 위해 요구된다.
발명의 요약
본 발명은 상대적으로 낮은 온도에서 처리될 수 있는 졸-젤 실리케이트 제형을 제공함에 의해 통상적 물질과 관련된 문제를 해결한다. 발명적 특징이 있는 실리케이트는 넓은 범위의 기판 위에 적용될 수 있고, 예를 들어, 박막 트랜지스터 (TFT)에서 게이트 또는 층간 절연막으로서 사용될 수 있거나, 여러 기판을 위한 평탄화 필름으로서 사용될 수 있다. 또한, 발명적 특징이 있는 실리케이트는 스테인레스 스틸 및 다른 기판, 및 다른 최종 사용품의 평탄화와 같은 여러 적용을 위해 사용될 TFT 내 필름으로서 제형을 적용하기 위한 방법에서 사용될 수 있다.
본 발명의 한 측면은 졸-젤 전구체, 하나 이상의 용매, 하나 이상의 산, 및 선택적으로, 하나 이상의 염기, 하나 이상의 계면 활성제, 하나 이상의 포로젠(porogen), 하나 이상의 유도제(flow agent) 및 균염제(levelling agent), 또는 이의 혼합물을 포함하는 조성물에 관한 것이며, 이는 게이트 또는 층간 절연막 또는 평탄화 필름으로서 사용될 수 있다. 이 필름은 적용에 따라 약 400℃ 이상, 약 400℃ 이하, 약 250℃ 이하, 약 180℃ 이하의 온도에서 경화되거나 효과적으로 처리될 수 있다. 예를 들어 이러한 조성물은 박막 트랜지스터 또는 다른 전자 장치 또는 애플리케이션을 위한 유전체 또는 평탄화 필름을 제공하기 위해 사용될 수 있다.
본 발명의 또 다른 측면은 기판에 3.5 미만의 유전 상수, 허용가능한 누설 전류 밀도, 및 낮은 습기 흡수력을 가지는 졸-젤 실리케이트 게이트 또는 층간 절연막 필름(즉, 공기에서 약 130℃ 내지 약 300℃의 온도에 처리)을 제공하는 방법에 관한 것이며, 여기서, 상기 방법은 본 발명의 졸-젤 제형을 기판에 스핀 코팅, 슬롯 압출, 닥터 블래딩(doctor blading), 분무, 프린팅 또는 다른 용액 증착 방법을 통해 적용하고, 결과에 따른 필름을 약 300℃ 이하 또는 전형적으로 약 250℃ 이하 또는 더욱 전형적으로는 180℃ 이하, 전형적으로 공기에서 수행되는 모든 가열 온도로 필름을 가열하는 것을 포함한다.
게이트 절연막, 층간 절연막, 및/또는 평탄화 필름(특히 여기서 평탄화 필름은 자기 평탄화(self planarizing)이다)로서 낮은 온도 가교된 졸-젤 제형의 필름을 포함하는 박막 트랜지스터 장치를 제공한다.
게이트 및/또는 층간 절연막 및/또는 평탄화 필름으로서 본 발명의 낮은 온도 처리된 졸-젤 실리케이트 제형을 함유하는 전자 장치를 추가로 제공한다.
상세한 설명
넓게, 본 발명은 케이트 절연막 장치를 위한 상대적으로 낮은 온도에서 가공될 수 있는 졸-젤 실리케이트 제형에 관한 것이고, 특히 약 250℃ 이하, 또는 더욱 특별하게는 약 180℃ 이하에서 가공될 수 있는 졸-겔 실리케이트 제형에 관한 것이다. 이 동일 또는 유사 졸-젤 실리케이트 제형은 더 높은 온도 예를 들어 약 250℃ 이상 또는 약 400℃ 이상에서 가공될 수 있고 평탄화 필름으로서 사용될 수 있다. 이 발명적 특징이 있는 실리케이트는 넓은 범위의 여러 기판에 적용될 수 있고, 박막 트랜지스터 (TFT) 또는 다른 전자 장치에 예를 들어 게이트 또는 층간 절연막 또는 평탄화 필름으로서 사용될 수 있다. 조성물은 또한 요망되는 누설 전류 밀도(예를 들어, 약 5 x 10-8 A/cm2 미만의 누설 전류 밀도)를 가지는 필름 또는 층을 형성할 수 있다. 박막 트랜지스터와 같은 전자 장치에 사용되는 경우에, 실리케이트는 약 300℃ 이하에서 경화될 수 있는 졸-젤 실리카-함유 제형으로부터 제공되는 유전 물질을 포함할 수 있다. 본 발명의 한 측면에서, 300℃ 이하, 전형적으로 250℃ 미만 또는 일반적으로 약 180℃ 미만에서 경화되는 졸-젤 실리카-함유 제형으로부터 게이트 절연막 또는 층간 절연막을 제조하기 위한 조성물을 제공한다. 이 조성물은 졸-젤 가공될 수 있는 하나 이상의 실리카 공급 및 하나 이상의 용매, 물 하나 이상의 산, 및 선택적으로 하나 이상의 염기, 하나 이상의 계면 활성제, 하나 이상의 포로젠, 하나 이상의 유도 및 균염제, 도는 이의 혼합물을 포함한다. 이 조성물은 약 0.5 이상의 실리카 소스 내 실리콘에 대한 탄소의 몰 비를 선택적으로 가질 수 있다.
본 발명의 또 다른 측면에서, 약 250℃ 이상 또는 약 400℃ 이상에서 경화되는 졸-젤 실리카-함유 제형으로부터 평탄화 필름을 제조하기 위한 유사한 또는 동일한 조성물을 제공한다. 이 조성물은 졸-젤 가공될 수 있는 하나 이상의 실리카 소스 및 하나 이상의 용매, 물, 하나 이상의 산, 및 선택적으로, 하나 이상의 염기, 하나 이상의 계면 활성제, 하나 이상의 포로젠, 하나 이상의 유도 및 균염제, 또는 이의 혼합물을 포함한다. 이 조성물은 약 0.5 이상의 실리카 소스 내 실리콘에 대한 탄소의 몰 비를 선택적으로 가질 수 있다.
본 발명의 추가 측면에서, 졸-젤 가공될 수 있는 하나 이상의 실리카 소스 및 하나 이상의 용매, 물, 하나 이상의 산, 및 선택적으로, 하나 이상의 염기, 하나 이상의 계면 활성제, 하나 이상의 포로젠, 하나 이상의 유도 및 균염제, 또는 이의 혼합물을 포함하는 조성물을 사용하는 기판을 평탄화하는 방법을 제공한다. 이 방법은 자기 평탄화하는 필름을 포함한다. 자기 평탄화 필름은 기판에 여러 특징 또는 불규칙성을 커버하여, 필름의 다른 층, 제 2 코팅을 첨가해야 함 없이, 또는 필름에 추가 기계적 공정을 전혀 하지 않거나 아주 조금 하는 정도로 코팅된 기판의 상대적으로 낮은 rms 조도 값을 표면에 제공한다.
평활도를 측정하기 위해 사용되는 공통된 측정 방법은 기판의 25 μ x 25 μ 섹션 위에서 달성되는 rms 조도 값이다. 루트-평균-면적(Route-mean-square(Rq)는 이미지에서 Z 값(또는 rms 조도)의 표준 편차이다. 이는 하기 공식에 따라 계산된다.
Figure 112007051676893-PAT00001
상기 식에서, Zavg 는 이미지 내 평균 Z 값이고; Zi 은 Z의 현재 값이고; N은 이미지에 포인트의 수이다. 이 값은 이미지의 평면에 기울기를 위해 수정되지 않는다; 그래서, 데이터를 평평하게 하거나 평면보정하는 것은 이 값을 변화시킬 것이다.
전형적으로, 기판에 필름의 증착 전 및 후, 기판에 평탄화 필름의 rms 조도를 측정한다. 필름을 증착하기 전 플렉서블 디스플레이를 위해 사용되는 스테인레스 스틸 기판의 공통 rms 조도 값은 200nm rms 조도이고, 우수한 평탄화 필름은 <20nm의 이 범위를 넘는 rms 조도 값을 달성하는 것이다.
본 발명의 또 다른 측면에서, 본 발명의 평탄화 필름을 함유하는 여러 전자 장치를 위해 사용되는 기판을 제공하는 것이다. 비록 이러한 장치의 특정 실시예가 박막 트랜지스터 어레이이지만, 본 발명은 장치의 이 형태에 제한되지 않는다. 이러한 장치의 다른 예들은 제한되지는 않지만 박막 트랜지스터, 광전지, 태양 전 지, 디스플레이 장치, 평면 패널 디스플레이, 플랙서블 디스플레이, 기억 장치, 기초 논리 장치, 집적 회로, RFID 태그, 센서, 스마트 물체, 또는 X-ray 이미지 장치이다.
실리카 소스로서 적합한 물질은 졸-젤 처리될 수 있는 실리카 소스를 포함하고,
i) RaSi(OR1)4-a(여기서 R은 수소 원자, 불소 원자, 또는 1가 유기 그룹을 독립적으로 나타내고; R1 는 1가 유기 그룹을 나타내고; a는 1 또는 2 정수이다); Si(OR2)4(여기서 R2 는 1가 유기 그룹을 나타낸다);
ii) R3 b(R4O)3- bSi-R7-Si(OR5)3-cR6 c(여기서 R4 및 R5 는 동일 또는 상이할 수 있고 각각 1가 유기 그룹을 나타내고; R3 및 R6 는 동일하거나 상이할 수 있으며; b 및 c는 동일하거나 상이할 수 있고 각각 0 내지 3의 수이며; R7 는 산소 원자, 페닐렌 그룹, 바이페닐, 나프틸렌 그룹, 또는 -(CH2)n- (여기서, n은 1 내지 6 범위 내 정수이다)에 의해 나타내어지는 그룹을 나타낸다)의 하나 이상의 하기 화학식에 의해 대표되는 화합물로 구성되는 군으로부터 선택되는 화합물을 포함한다. 이 화합물은
하나 이상의 용매;
물;
하나 이상의 산;
및 선택적으로 하나 이상의 염기, 하나 이상의 계면 활성제, 하나 이상의 포로젠, 하나 이상의 유도 및 균염제, 또는 이의 혼합물 중 하나 이상과 임의의 적합한 방법에 의해 통합될 수 있다.
상기에 기재된 바와 같이, 조성물은 하나 이상의 실리카 소스를 포함할 수 있다. 실리카 소스는 예를 들어 가수분해 축중합 또는 유사한 방법에 의하는 것과 같이 졸-젤 공정될 수 있다. 무기 중심 원자 예를 들어 실리콘을 가지는 모노머 또는 사전 응축(precondensed), 가수분해성 및 응축성 화합물은 물, 및 선택적으로 촉매를 졸이 형성될 때까지 첨가함에 의해 가수분해 및 사전응축(precondense)되고, 그 다음에 젤로의 응축은 pH-활성 촉매 또는 다른 수단을 첨가함에 의해 일반적으로 수행된다. 젤은 그 다음에 하나 이상의 에너지 소스 예를 들어, 열, 방사선 및/또는 전자 빔으로 처리되어 연속 네트워크(continuous network)로 전환될 수 있다. 조성물은 약 5중량% 내지 약 95중량% 또는 약 5중량% 내지 약 75중량%, 또는 약 1중량% 내지 약 65중량의 하나 이상의 실리카 소스를 포함할 수 있다. 본원에 사용되는 "실리카 소스"은 하나 이상의 실리콘(Si), 산소(O), 탄소(C), 및 선택적으로 추가 치환체 예를 들어, 하나 이상의 H, B, P, 또는 할로겐화물 원자, 유기 군 예를 들어 알킬 기, 또는 아릴 기를 포함하는 화합물을 포함한다.
아래에서는 본원에 기재된 조성물에서 사용되기 적합한 실리카 소스의 비제한적인 예를 제공한다. 본원에 기재된 모든 화학식에서, 용어 "독립적으로"는 대 상 R기가 상이한 첨자를 가지는 다른 R기에 대해 독립적으로 선택될 뿐만 아니라 동일 R기의 임의의 추가적 종에 대해 독립적으로 선택되는 것을 의미하는 것으로 이해되어야 한다. 예를 들어, 화학식 RaSi(OR1)4-a에서, "a"가 2인 경우에, 두 R기는 서로 또는 R1과 동일할 필요가 없다. 추가적으로, 하기 화학식에서, 용어 "1가 유기 그룹"은 단일 C 결합, 즉 Si-C 또는 O-C을 통해 Si 또는 O와 같은 원소에 결합된 유기 그룹에 관한 것이다. 1가 유기 그룹의 예는 알킬 기, 아릴 기, 불포화 알킬 기, 및/또는 알콕시, 에스테르, 산, 카르보닐, 또는 알킬 카르보닐 작용기로 치환된 불포화 알킬 기를 포함한다. 알킬 기는 1 내지 6 탄소 원자 예를 들어, 메틸, 에틸, 프로필, 부틸, 펜틸, 또는 헥실 기를 가지는 선형, 분지형, 또는 고리형 알킬 기일 수 있다. 1가 유기 그룹으로서 적합한 아릴 기의 예는 페닐, 메틸페닐, 에틸페닐 및 플루오로페닐을 포함할 수 있다. 특정 구체예에서, 알킬 기 내 하나 이상의 수소는 할로겐화물 원자(즉, 불소), 또는 산소 원자와 같은 추가 원자로 치환되어 카르보닐 또는 에테르 작용기를 제공한다.
특정 구체예에서, 실리카 소스는 하기 화학식에 의해 나타내어질 수 있다: RaSi(OR1)4-a, 여기서 R은 독립적으로 수소 원자, a 불소 원자, 또는 a 1가 유기 그룹을 나타내고; R1 은 독립적으로 1가 유기 그룹을 나타내며; a는 1 내지 2 사이의 정수이다. RaSi(OR1)4-a 에 의해 나타내어지는 화합물의 특정 예는 메틸트리메톡시 실란, 메틸트리에톡시실란, 메틸트리-n-프로폭시실란, 메틸트리-이소-프로폭시실란, 메틸트리-n-부톡시실란, 메틸트리-2차-부톡시실란, 메틸트리-3차-부톡시실란, 메틸트리페녹시실란, 에틸트리메톡시실란, 에틸트리에톡시실란, 에틸트리-n-프로폭시실란, 에틸트리-이소-프로폭시실란, 에틸트리-n-부톡시실란, 에틸트리-2차-부톡시실란, 에틸트리-3차-부톡시실란, 에틸트리페녹시실란, n-프로필트리메톡시실란, n-프로필트리에톡시실란, n-프로필트리-n-프로폭시실란, n-프로필트리-이소-프로폭시실란, n-프로필틴-n-부톡시실란, n-프로필트리-2차-부톡시실란, n-프로필트리-3차-부톡시실란, n-프로필트리페녹시실란, 이소프로필트리메톡시실란, 이소프로필트리에톡시실란, 이소프로필트리-n-프로폭시실란, 이소프로필트리이소프로폭시실란, 이소프로필트리-n-부톡시실란, 이소프로필트리-2차-부톡시실란, 이소프로필트리-3차-부톡시실란, 이소프로필트리페녹시실란, n-부틸트리메톡시실란, n-부틸트리에톡시실란, n-부틸트리-n-프로폭시실란, n- 부틸트리이소프로폭시실란, n-부틸트리-n-부톡시실란, n-부틸트리-2차-부톡시실란, n-부틸트리-3차-부톡시실란, n-부틸트리페녹시실란; 2차-부틸트리메톡시실란, 2차-부틸트리에톡시실란, 2차-부틸트리-n-프로폭시실란, 2차-부틸트리이소프로폭시실란, 2차-부틸트리-n-부톡시실란, 2차-부틸트리-2차-부톡시실란, 2차-부틸트리-3차-부톡시실란, 2차-부틸트리페녹시실란, 3차-부틸트리메톡시실란, 3차-부틸트리에톡시실란, 3차-부틸트리-n-프로폭시실란, 3차-부틸트리이소프로폭시실란, 3차-부틸트리-n-부톡시실란, 3차-부틸트리-2차-부톡시실란, 3차-부틸트리-3차-부톡시실란, 3차-부틸트리페녹시실란, 이소부틸트리메톡시실란, 이소부틸트리에톡시실란, 이소부틸트리-n-프로폭시실란, 이소부틸트리이소프 로폭시실란, 이소부틸트리-n-부톡시실란, 이소부틸트리-2차-부톡시실란, 이소부틸트리-3차-부톡시실란, 이소부틸트리페녹시실란, n-펜틸트리메톡시실란, n-펜틸트리에톡시실란, n-펜틸트리-n-프로폭시실란, n-펜틸트리이소프로폭시실란, n-펜틸트리-n-부톡시실란, n-펜틸트리-2차-부톡시실란, n-펜틸트리-3차-부톡시실란, n-펜틸트리페녹시실란; 2차-펜틸트리메톡시실란, 2차-펜틸트리에톡시실란, 2차-펜틸트리-n-프로폭시실란, 2차-펜틸트리이소프로폭시실란, 2차-펜틸트리-n-부톡시실란, 2차-펜틸트리-2차-부톡시실란, 2차-펜틸트리-3차-부톡시실란, 2차-펜틸트리페녹시실란, 3차-펜틸트리메톡시실란, 3차-펜틸트리에톡시실란, 3차-펜틸트리-n-프로폭시실란, 3차-펜틸트리이소프로폭시실란, 3차-펜틸트리-n-부톡시실란, 3차-펜틸트리-2차-부톡시실란, 3차-펜틸트리-3차-부톡시실란, 3차-펜틸트리페녹시실란, 이소펜틸트리메톡시실란, 이소펜틸트리에톡시실란, 이소펜틸트리-n-프로폭시실란, 이소펜틸트리이소프로폭시실란, 이소펜틸트리-n-부톡시실란, 이소펜틸트리-2차-부톡시실란, 이소펜틸트리-3차-부톡시실란, 이소펜틸트리페녹시실란, 네오-펜틸트리메톡시실란, 네오-펜틸트리에톡시실란, 네오-펜틸트리-n-프로폭시실란, 네오-펜틸트리이소프로폭시실란, 네오-펜틸트리-n-부톡시실란, 네오-펜틸트리-2차-부톡시실란, 네오-펜틸트리-네오-부톡시실란, 네오-펜틸트리페녹시실란 페닐트리메톡시실란, 페닐트리에톡시실란, 페닐트리-n-프로폭시실란, 페닐트리이소프로폭시실란, 페닐트리-n-부톡시실란, 페닐트리-2차-부톡시실란, 페닐트리-3차-부톡시실란, 페닐트리페녹시실란, d-트리플루오로프로필트리메톡시실란, d-트리플루오로프로필트리에톡시실란, 디메틸디메톡시실란, 디메틸디에톡시실란, 디메틸디-n-프로폭시실란, 디메틸디이소프로폭시실 란, 디메틸디-n-부톡시실란, 디메틸디-2차-부톡시실란, 디메틸디-3차-부톡시실란, 디메틸디페녹시실란, 디에틸디메톡시실란, 디에틸디에톡시실란, 디에틸디-n-프로폭시실란, 디에틸디이소프로폭시실란, 디에틸디-n-부톡시실란, 디에틸디-2차-부톡시실란, 디에틸디-3차-부톡시실란, 디에틸디페녹시실란, 디-n-프로필디메톡시실란, 디-n-프로필디메톡시실란, 디-n-프로필디-n-프로폭시실란, 디-n-프로필디이소프로폭시실란, 디-n-프로필디-n-부톡시실란, 디-n-프로필디-2차-부톡시실란, 디-n-프로필디-3차-부톡시실란, 디-n-프로필디페녹시실란, 디이소프로필디메톡시실란, 디이소프로필디에톡시실란, 디이소프로필디-n-프로폭시실란, 디이소프로필디이소프로폭시실란, 디이소프로필디-n-부톡시실란, 디이소프로필디-2차-부톡시실란, 디이소프로필디-3차-부톡시실란, 디이소프로필디페녹시실란, 디-n-부틸디메톡시실란, 디-n-부틸디에톡시실란, 디-n-부틸디-n-프로폭시실란, 디-n- 부틸디이소프로폭시실란, 디-n-부틸디-n-부톡시실란, 디-n-부틸디-2차-부톡시실란, 디-n-부틸디-3차-부톡시실란, 디-n-부틸디페녹시실란, 디-2차-부틸디메톡시실란, 디-2차-부틸디에톡시실란, 디-2차-부틸디-n-프로폭시실란, 디-2차-부틸디이소프로폭시실란, 디-2차-부틸디-n-부톡시실란, 디-2차-부틸디-2차-부톡시실란, 디-2차-부틸디-3차-부톡시실란, 디-2차-부틸디페녹시실란, 디-3차-부틸디메톡시실란, 디-3차-부틸디에톡시실란, 디-3차-부틸디-n-프로폭시실란, 디-3차-부틸디이소프로폭시실란, 디-3차-부틸디-n-부톡시실란, 디-3차-부틸디-2차-부톡시실란, 디-3차-부틸디-3차-부톡시실란, 디-3차-부틸디페녹시실란, 디페닐디메톡시실란, 디페닐디에톡시실란, 디페닐디-n-프로폭시실란, 디페닐디이소프로폭시실란, 디페닐디-n-부톡시실란, 디페닐디-2차-부톡시실 란, 디페닐디-3차-부톡시실란, 디페닐디페녹시실란, 메틸네오펜틸디메톡시실란, 메틸네오펜틸디에톡시실란, 메틸디메톡시실란, 에틸디메톡시실란, n-프로필디메톡시실란, 이소프로필디메톡시실란, n-부틸디메톡시실란, 2차-부틸디메톡시실란, 3차-부틸디메톡시실란, 이소부틸디메톡시실란, n-펜틸디메톡시실란, 2차-펜틸디메톡시실란, 3차-펜틸디메톡시실란, 이소펜틸디메톡시실란, 네오펜틸디메톡시실란, 네오헥실디메톡시실란, 사이클로오헥실디메톡시실란, 페닐디메톡시실란, 메틸디에톡시실란, 에틸디에톡시실란, n-프로필디에톡시실란, 이소프로필디에톡시실란, n-부틸디에톡시실란, 2차-부틸디에톡시실란, 3차-부틸디에톡시실란, 이소부틸디에톡시실란, n-펜틸디에톡시실란, 2차-펜틸디에톡시실란, 3차-펜틸디에톡시실란, 이소펜틸디에톡시실란, 네오펜틸디에톡시실란, 네오헥실디에톡시실란, 사이클로o헥실디에톡시실란, 페닐디에톡시실란, 트리메톡시실란, 트리에톡시실란, 트리-n-프로폭시실란, 트리이소프로폭시실란, 트리-n-부톡시실란, 트리-2차-부톡시실란, 트리-3차-부톡시실란, 트리페녹시실란, 알릴트리메톡시실란, 알릴트리에톡시실란, 비닐트리메톡시실란, 비닐트리에톡시실란, (3-아크릴록시프로필)트리메톡시실란, 알릴트리메톡시실란, 알릴트리에톡시실란, 비닐트리메톡시실란, 비닐트리에톡시실란, 및 (3-아크릴록시프로필)트리메톡시실란의 군으로부터 선택되는 하나 이상의 원을 포함할 수 있다. 임의의 적합한 화합물이 사용될 수 있지만, 유용한 화합물의 특정 예는 하나 이상의 메틸트리메톡시실란, 메틸트리에톡시실란, 메틸트리-n-프로폭시실란, 메틸트리이소프로폭시실란, 에틸트리메톡시실란, 에틸트리에톡시실란, 디메틸디메톡시실란, 디메틸디에톡시실란, 디에틸디메톡시실란, 디에틸디에톡시실란, 및 화학 식 HSi(OR1)3를 가진 것, 예를 들어 트리메톡시실란, 트리에톡시실란, 트리-n-프로폭시실란, 트리이소프로폭시실란, 트리-n-부톡시실란, 트리-2차-부톡시실란, 트리-3차-부톡시실란, 및 트리페녹시실란을 포함한다.
실리카 소스는 화학식 Si(OR2)4를 가지는 화합물을 포함하며, 여기서 R2는 독립적으로 1가 유기 그룹을 나타낸다. Si(OR2)4에 의해 나타내어지는 화합물의 특정 예는 하나 이상의 테트라메톡시실란, 테트라에톡시실란, 테트라-n-프로폭시실란, 테트라이소프로폭시실란, 테트라-n-부톡시실란, 테트라-2차-부톡시실란, 테트라(3차-부톡시실란), 테트라아세톡시실란, 및 테트라페녹시실란을 포함한다. 유용한 화합물은 하나 이상의 테트라메톡시실란, 테트라에톡시실란, 테트라-n-프로폭시실란, 테트라이소프로폭시실란, 또는 테트라페녹시실란을 포함할 수 있다.
실리카 소스는 화학식 R3 b(R4O)3- bSi-(R7)-Si(OR5)3- cR6 c을 가지는 화합물을 포함할 수 있으며, 여기서 R3 및 R6 는 독립적으로 수소 원자, a 불소 원자, 또는 1가 유기 그룹이고; R4 및 R5 는 독립적으로 1가 유기 그룹이며; b 및 c는 동일하거나 상이할 수 있고 각각 0 내지 2 사이 수이고; R7 는 산소 원자, 페닐렌 기, 바이페닐, 나프탈렌 기, 또는 -(CH2)n-에 의해 나타내어지는 기(여기서, n은 1 내지 6 범 위의 정수) 또는 이의 조합물이다. R7이 산소 원자인 이 화합물의 특정 예는 헥사메톡시디실록산, 헥사에톡시디실록산, 헥사페녹시디실록산, 1,1,1,3,3-펜타메톡시-3-메틸디실록산, 1,1,1,3,3-펜타에톡시-3-메틸디실록산, 1,1,1,3,3-펜타메톡시-3-페닐디실록산, 1,1,1,3,3-펜타에톡시-3-페닐디실록산, 1,1,3,3-테트라메톡시-1,3-디메틸디실록산, 1,1,3,3-테트라에톡시-1,3-디메틸디실록산, 1,1,3,3-테트라메톡시-1,3-디페닐디실록산, 1,1,3,3-테트라에톡시-1,3-디페닐디실록산, 1,1,3-트리메톡시-1,3,3-트리메틸디실록산, 1,1,3-트리에톡시-1,3,3-트리메틸디실록산, 1,1,3-트리메톡시-1,3,3-트리페닐디실록산, 1,1,3-트리에톡시-1,3,3-트리페닐디실록산, 1,3-디메톡시-1,1,3,3-테트라메틸디실록산, 1,3-디에톡시-1,1,3,3-테트라메틸디실록산, 1,3-디메톡시-1,1,3,3-테트라페닐디실록산 및 1,3-디에톡시-1,1,3,3-테트라페닐디실록산이다. 유용한 화합물은 하나 이상의 헥사메톡시디실록산, 헥사에톡시디실록산, 헥사페녹시디실록산, 1,1,3,3-테트라메톡시-1,3-디메틸디실록산, 1,1,3,3-테트라에톡시-1,3-디메틸디실록산, 1,1,3,3-테트라메톡시-1,3-디페닐디실록산, 1,3-디메톡시-1,1,3,3-테트라메틸디실록산, 1,3-디에톡시-1,1,3,3-테트라메틸디실록산, 1,3-디메톡시-1,1,3,3-테트라페닐디실록산; 1,3-디에톡시-1,1,3,3-테트라페닐디실록산을 포함할 수 있다. R7이 -(CH2)n-에 의해 나타내어지는 기인 이 화합물의 특정 예는 비스(트리메톡시실릴)메탄, 비스(트리에톡시실릴)메탄, 비스(트리페녹시실릴)메탄, 비스(디메톡시메틸실릴)메탄, 비스(디에톡시메틸실릴)메탄, 비스(디메톡시페닐실릴)메탄, 비스(디에톡시페닐실릴)메탄, 비스(메톡시디메틸실 릴)메탄, 비스(에톡시디메틸실릴)메탄, 비스(메톡시디페닐실릴)메탄, 비스(에톡시디페닐실릴)메탄, 1,2-비스(트리메톡시실릴)에탄, 1,2-비스(트리에톡시실릴)에탄, 1,2-비스(트리페녹시실릴)에탄, 1,2-비스(디메톡시메틸실릴)에탄, 1,2-비스(디에톡시메틸실릴)에탄, 1,2-비스(디메톡시페닐실릴)에탄, 1,2-비스(디에톡시페닐실릴)에탄, 1,2-비스(메톡시디메틸실릴)에탄, 1,2-비스(에톡시디메틸실릴)에탄, 1,2-비스(메톡시디페닐실릴)에탄, 1,2-비스(에톡시디페닐실릴)에탄, 1,3-비스(트리메톡시실릴)프로판, 1,3-비스(트리에톡시실릴)프로판, 1,3-비스(트리페녹시실릴)프로판, 1,3-비스(디메톡시메틸실릴)프로판, 1,3-비스(디에톡시메틸실릴)프로판, 1,3-비스(디메톡시페닐실릴)프로판, 1,3-비스(디에톡시페닐실릴)프로판, 1,3-비스(메톡시디메틸실릴)프로판, 1,3-비스(에톡시디메틸실릴)프로판, 1,3-비스(메톡시디페닐실릴)프로판, 및 1,3-비스(에톡시디페닐실릴)프로판의 군으로부터 선택되는 하나 이상의 원을 포함할 수 있다. 유용한 화합물은 비스(트리메톡시실릴)메탄, 비스(트리에톡시실릴)메탄, 비스(디메톡시메틸실릴)메탄, 비스(디에톡시메틸실릴)메탄, 비스(디메톡시페닐실릴)메탄, 비스(디에톡시페닐실릴)메탄, 비스(메톡시디메틸실릴)메탄, 비스(에톡시디메틸실릴)메탄, 비스(메톡시디페닐실릴)메탄 및 비스(에톡시디페닐실릴)메탄을 포함할 수 있다.
본 발명의 특정 예에서, 화학식 RaSi(OR1)4-a의 R1; 화학식 Si(OR2)4의 R2; 및 R3 b(R4O)3-bSi-(R7)-Si(OR5)3-cR6 c의 R4 및/또는 R5는 각각 독립적으로 하기 화학식의 1 가 유기 그룹일 수 있다:
Figure 112007051676893-PAT00002
상기 식에서, n은 0 내지 4 사이의 정수이다. 이 화합물의 특정 예는 하나 이상의 테트라아세톡시실란, 메틸트리아세톡시실란, 에틸트리아세톡시실란, n-프로필트리아세톡시실란, 이소프로필트리아세톡시실란, n-부틸트리아세톡시실란, 2차-부틸트리아세톡시실란, 3차-부틸트리아세톡시실란, 이소부틸트리아세톡시실란, n-펜틸트리아세톡시실란, 2차-펜틸트리아세톡시실란, 3차-펜틸트리아세톡시실란, 이소펜틸트리아세톡시실란, 네오펜틸트리아세톡시실란, 페닐트리아세톡시실란, 디메틸디아세톡시실란, 디에틸디아세톡시실란, 디-n-프로필디아세톡시실란, 디이소프로필디아세톡시실란, 디-n-부틸디아세톡시실란, 디-2차-부틸디아세톡시실란, 디-3차-부틸디아세톡시실란, 디페닐디아세톡시실란, 트리아세톡시실란을 포함할 수 있다. 유용한 화합물은 테트라아세톡시실란 및 메틸트리아세톡시실란을 포함할 수 있다.
실리카 소스의 다른 예는 하나 이상의 불소화 실란 또는 불소화 실록, 예를 들어 미국 특허 제 6,258,407호에서 제공되는 것을 포함할 수 있고, 상기 문헌은 참조로서 본원에 통합된다. 실리카 소스의 또 다른 예는 제거 반응(elimination)으로 Si-H 결합을 생산하는 화합물을 포함할 수 있다.
특정 구체예에서, 실리카 소스는 Si 원자에 결합된 하나 이상의 카르복실산 에스테르를 포함한다. 이 실리카 소스의 예는 하나 이상의 테트라아세톡시실란, 메틸트리아세톡시실란, 에틸트리아세톡시실란, 및 페닐트리아세톡시실란을 포함한다. 하나 이상의 실리카 소스(여기서, 상기 실리카 소스는 이에 부착된 카르복실레이트 기를 가지는 하나 이상의 Si 원자를 가짐)에 추가하여, 조성물은 추가적 실리카 소스를 추가로 포함하고, 이 추가적 실리카 소스는 Si 원자에 부착된 카르복실레이트를 필요적으로 가지지 않을 수 있다.
몇몇 구체에에서, 친수성 및 소수성 실리카 소스의 조합은 조성물에서 사용된다. 본원에서 사용되는 용어 "친수성"은 실리콘 원자가 4개의 결합을 통해 가교될 수 있는 화합물을 지칭한다. 친수성 소스의 몇몇 예는 알콕시 작용기를 가지는 알콕시실란을 포함하고, 부분적으로 또는 전체적으로 가교될 수 있다, 예를 들어 네 개의 메톡시, 에톡시, 프로폭시, 아세톡시 등, 또는 알콕시드인 Si 원자에 다른 작용기와 Si 원자 사이에 탄소 또는 산소 결합을 가진 물질과 Si 원자의 부분적 또는 전체적 가교될 수 있다. Si 원자가 완전히 가교되지 않는다면, 잔여 Si-OH 기는 물을 흡수할 수 있는 말단 기로서 존재할 수 있다. 용어 "소수성"은 하나 이상의 알콕시 작용기가 가수분해 후 Si-OH를 생성하지 않을 Si-C 또는 Si-F 결합, 예를 들어, Si-메틸, Si-에틸, Si-페닐, Si-사이클로오헥실, 다른 화합물로 대체되는 화합물을 지칭한다. 이 소스에서, 실리콘은 말단기가 그대로 있다면 Si-OH 기의 가수분해 및 축합의 결과로서 완전히 가교되는 경우조차도 4 미만의 브릿지로 가교될 것이다. 탄소(C)의 실리콘(Si)에 대한 비에 관해 설명하는 경우, 이 비는 실리콘 원자에 부착된 가수분해 가능한 알콕시 기의 부분인 임의의 탄소 원자보다 실리 콘 원자에 공유 결합하는 탄소 원자의 비를 지칭한다. 선택적으로, Si에 대한 C의 0.5 보다 더 큰 몰 비를 가진 실리카 소스는 사용된다. 선택적으로, 몇몇 구체예에서, 실리카 소스의 총 양에 대한 소수성 실리카 소스의 비는 약 0.5 몰 비 이상, 또는 약 0.5 내지 약 100 몰 비, 또는 약 0.5 내지 약 25 몰 비를 포함할 수 있다. 특정 구체예에서, 소수성 실리카 소스는 실리콘 원자에 부착된 메틸 기를 포함한다. 본 발명의 목적을 위해, 소수성은 발명의 필름의 경화된 필름에 접촉 각의 측정을 수행함에 의해 측정된다.
본원에 기재된 필름 형성 조성물은 하나 이상의 용매를 선택적으로 포함할 수 있다. 본원에서 사용되는 용어 "용매"는 i) 시약의 용해, ii) 필름 두께 조절, iii) 예를 들어 리소그래피와 같은 후속 공정 단계를 위한 충분한 광학적 투명도, iv) 경화 중 실질적으로 제거될 수 있는 등의 하나 이상의 이점을 제공하는 물 이외에 임의의 액체 또는 임계 유체를 지칭한다. 조성물에 추가될 수 있는 용매의 양은 약 0중량% 내지 약 99중량%, 또는 약 0중량% 내지 약 90중량% 범위이다. 필름 형성 조성물을 위해 유용한 예시적인 용매는 하나 이상의 알콜, 케톤, 아미드, 알콜 에테르, 글리콜, 글리콜 에테르, 니트릴레스, 푸란, 에테르, 글리콜 에스테르, 및/또는 에스테르 용매를 포함할 수 있다. 용매는 또한 하이드록실, 카르보닐, 또는 에스테르 작용기를 가질 수 있다. 특정 구체예에서, 용매는 하나 이상의 하이드록실 또는 에스테르 작용기 예를 들어 HO-CHR8-CHR9-CH2-CHR10R11 (여기서 R8, R9, R10, 및 R11는 각각 CH3 또는 H일 수 있다); 및 R12-CO-R13 (여기서 R12 는 3 내지 6개의 탄소 원자를 가지는 탄화수소; R13 는 1 내지 3개의 탄소 원자를 가지는 탄화수소)의 화학식을 가지는 용매를 가진다. 추가적 예시적 용매는 4 내지 6 탄소 원자를 가지는 알콜 이소머, 4 내지 8 탄소 원자를 가지는 케톤 이소머, 탄화수소가 4 내지 6 탄소 원자를 가지는 선형 또는 분지형 탄화수소 아세테이트, 에틸렌 또는 프로필렌 글리콜 에테르, 에틸렌 또는 프로필렌 글리콜 에테르 아세테이트를 포함한다. 사용될 수 있는 다른 용매는 이상의 1-프로파놀, 1-헥산올, 1-부탄올, 에틸 아세테이트, 부틸 아세테이트, 1-펜탄올, 2-펜탄올, 2-메틸-1-부탄올, 2-메틸-1-펜탄올, 2-에톡시에탄올, 2-메톡시에탄올, 2-프로폭시에탄올, 1-프로폭시-2-프로파놀, 2-헵탄올, 4-헵탄올, 1-3차-부톡시-2-에톡시에탄, 2-메톡시에틸아세테이트, 프로필렌 글리콜 메틸 에테르 아세테이트, 펜틸 아세테이트, 1-3차-부톡시-2-프로파놀, 2,3-디메틸-3-펜탄올, 1-메톡시-2-부탄올, 4-메틸-2-펜탄올, 1-3차-부톡시-2-메톡시에탄, 3-메틸-1-부탄올, 2-메틸-1-부탄올, 2-메톡시에탄올, 3-메틸-2-펜탄올, 1,2-디에톡시에탄, 1-메톡시-2 프로파놀, 1-부탄올, 3-메틸-2-부탄올, 5-메틸-2-헥산올, 프로필렌 글리콜 프로필 에테르, 프로필렌 글리콜 메틸 에테르, 및 g-부티롤락톤을 포함한다. 추가 예시적 용매는 락테이트, 피루베이트, 및 디올을 포함한다. 상기 열거된 용매는 단독으로 또는 둘 이상의 용매의 조합으로 사용될 수 있다. 필름이 스핀-온, 스프레이-온, 압출, 또는 프린팅 증착에 의해 특정 구체예에서, 코팅된 기판의 필름 두께는 조성물에 존재하는 용매의 양을 낮추고, 이로써 조성물의 고체 함량을 증가시키거나, 대안적으로 필름을 스핀, 수준 및/또는 건조에 사용되는 조건을 변화시킴에 의해 증가될 수 있다.
대안적 구체예에서, 조성물은 추가되는 용매가 실질적으로 없거나 추가되는 용매의 약 0.01중량% 이하를 포함한다. 조성물은 그러나 (예를 들어, 시약의 가수분해, 시약의 분해, 혼합물 내 반응, 다른 상호 작용을 통해) 현장(in situ)에서 용매를 생산할 수 있다.
본원에 기재된 필름 형성 조성물은 전형적으로 물을 포함한다. 이 구체예에서, 조성물에 첨가되는 물의 양은 약 0.1중량% 내지 약 30중량%, 또는 약 0.1중량% 내지 약 25중량%의 범위이다. 첨가될 수 있는 물의 예는 탈이온화 물, 초순수(ultra pure) 물, 증류된 물, 이중으로 증류된 물, 및 고성능액체화학(high performance liquid chemical (HPLC)) 등급 물 또는 낮은 금속 함량 탈이온화 물을 포함한다.
특정 구체예에서, 전자 산업의 요구를 만족하는 공정 중 및/또는 조성물에 있어서, 게이트 절연막, 층간 절연막, 또는 평탄화 필름을 제조하기 위한 조성물 및/또는 방법은 조성물이 예를 들어 필름의 전기적 특성에 부정적 영향을 끼칠 수 있는 금속, 할로겐화물, 및/또는 다른 화합물을 거의 또는 전혀 오염물을 함유하지 않아야 함을 요구한다. 이 구체예에서, 본원에 기재된 조성물은 전형적으로 약 100 ppm(parts per million (ppm)), 또는 약 10 ppm 미만, 또는 약 1 ppm 미만의 양으로 오염 물질을 함유한다. 한 구체예에서, 오염물질은 조성물로의 할로겐-함유 미네날 산과 같은 특정 시약의 첨가를 피함에 의해 줄어들 수 있으며, 왜냐하 면, 이 오염 물질은 본원에 기재된 물질에 바람직하지 못한 이온을 제공할 수 있기 때문이다. 한 구체예에서, 오염물질은 약 10 ppm 미만, 또는 약 1 ppm 미만, 또는 약 200 ppb(parts per billion)("pbb") 미만 양으로 금속 또는 할로겐화물과 같은 오염 물질을 함유하는 공정 중 및/또는 조성물에서 용매를 사용함에 의해 줄어들 수 있다. 또 다른 구체예에서, 금속과 같은 오염물질은 오염시키는 금속을 약 10 ppm 미만, 또는 약 1 ppm 미만, 또는 약 200 ppb 미만 양으로 함유하는 화학물질을 공정 중에 사용하고/거나 조성물에 첨가함에 의해 줄어들 수 있다. 이 구체예에서, 화학물질이 약 10 ppm 이상의 오염시키는 금속을 함유한다면, 화학물질은 조성물에 첨가되기 전에 정화될 수 있다. 본원에 참조로서 통합되고 본 출원의 양수인에 양수된 미국 특허 출원 공개 제 2004-0048960호는 필름 형성 조성물에 사용될 수 있는 정화에 적합한 화학물질 및 방법의 예를 제공한다.
특정 구체예에서, 조성물은 조성물에 미셀(micelle)을 형성할 수 없는 포로젠을 선택적으로 포함할 수 있다. 본원에 사용되는 용어 "포로젠"은 생성된 필름 내 빈 부피(void volume)를 생성하기 위해 사용되는 하나 이상의 화학적 시약을 포함한다. 본 발명의 유전 물질에 사용을 위한 적합한 포로젠은 하나 이상의 불안정 유기 군, 높은 끓는 점 용매, 분해성 폴리머, 덴드리머성 폴리머, 하이퍼-분지형 폴리머, 폴리옥시알킬렌 화합물, 작은 분자, 및 이의 조합물을 포함할 수 있다. 필름 형성 용액에 포로젠의 존재는 필름에 간극 생성을 이끌며, 이는 더 큰 필름의 유동성을 이끌고 전형적으로 기판에 적용되는 경우에 약 1㎛ 이상인 필름에 필름 균열을 피하도록 한다.
본 발명의 특정 구체예에서, 포로젠은 하나 이상의 불안정 유기 군(labile organic groups)를 포함할 수 있다. 몇몇 불안정 유기 군이 반응 조성물 내 존에 존재하는 경우에, 불안정 유기 군은 충분한 산소를 함유하고 있어 경화 단계 중 가스상 생성물로 변환하도록 할 수 있다. 불안정 유기 군을 함유하는 화합물의 몇몇 예는 본원에 참조로서 그대로 통합된 미국 특허 제6,171,945호에 기재된 화합물을 포함한다.
본 발명의 몇몇 구체예에서, 포로젠은 하나 이상의 상대적으로 높은 끓는점 용매를 포함할 수 있다. 이점에서, 용매는 매트릭스 물질의 가교의 부분 또는 전체 중에 일반적으로 존재한다. 공극 형성에 도움을 위해 사용되는 전형적인 용매는 상대적으로 높은 끓는점을 가진다(예를 들어, 약 170℃ 이상 또는 약 200℃ 이상). 본 발명의 조성물 내 포로젠으로서 사용을 위해 적합한 용매는 예를 들어 본원에 참조로서 그대로 통합된 미국 특허 제 6,231,989호에 기재된 용매를 포함할 수 있다.
특정 구체예에서, 포로젠은 참조로서 본원에 통합된 [Zheng, 등, "Synthesis of Mesoporous Silica Material with Hydroxyacetic Acid Derivatives as Templates via a Sol-Gel Process", J. Inorg. Organomet. Polymer, 10, 103-113 (2000)] 참조에서 기재된 것과 같은 작은 분자 또는 테트라부틸암모늄 니트레이트과 같은 4차 암모늄 염을 포함할 수 있다.
포로젠은 또한 하나 이상의 분해성 폴리머를 포함할 수 있다. 분해성 폴리머는 방사선 분해, 또는 전형적으로 열분해될 수 있다. 본원에서 사용되는 용어 " 폴리머"는 또한 달리 반대로 언급하지 않는다면 올리고머 및/또는 공중합체를 포함한다. 방사선 분해성 폴리머는 이온화 방사선 소스, 예를 들어, 자외선, X-ray, 전자 빔, 다른 소스에 노출에 분해되는 폴리머이다. 열적으로 분해되는 폴리머는 가교의 부분 또는 전체 중 존재할 수 있는 실리카 소스 물질의 축합 온도에 접근하는 온도에서 열적 분해를 겪는다. 이러한 폴리머는 유리화 반응의 템플레이팅(templating)을 촉진, 기공 크기를 조절 및 한정, 및/또는 공정 중 적당한 시간에 메트릭스 밖으로 분산 및 분해할 수 있는 것을 포함한다. 이 폴리머의 예는 디블록, 트리블록, 및 멀티블록 공중합체; 스타 블록 공중합체; 라디칼 디블록 공중합체; 그라프트 디블록 공중합체; 코그라프트 공중합체; 랜덤 공중합체, 덴드리그라프트(dendrigraft) 공중합체; 타퍼(tapered) 블록 공중합체; 및 이 아키텍츄어들의 조합과 같은 블록 공중합체를 포함하는 것과 같은 3차원 구조를 제공하는 아키텍츄어를 가지는 폴리머를 포함한다. 분해성 폴리머의 추가 예는 본원에 참조로서 그대로 통합된 미국 특허 제 6,204,202호에 기재되어 있는 분해성 폴리머를 포함한다. 몇몇 분해성 폴리머의 특정 예는 하나 이상의 아크릴레이트(예를 들어, 폴리메틸메타크릴레이트 메틸아크릴산 코-폴리머 (PMMA-MAA) 및 폴리(알킬렌 카르보네이트), 폴리우레탄, 폴리에틸렌, 폴리스티렌, 다른 불포화 탄소 기재 폴리머 및 공중합체, 폴리(옥시알킬렌), 에폭시 수지, 및 실록산 공중합체)을 포함한다.
포로젠은 하나 이상의 하이퍼-분지형 또는 덴드리머성 폴리머를 포함할 수 있다. 하이퍼-분지형 및 덴드리머성 폴리머는 표면 작용성 때문에 일반적으로 상대적으로 낮은 용해도 및 용융 점도, 높은 화학적 반응성 및 더 높은 분자량에 조 차도 높아진 용해도를 가진다. 적합한 분해성 하이퍼-분지형(hyper-branched) 폴리머 및 덴드리머성 폴리머의 비 제한적 예는 ["Comprehensive Polymer Science", 2nd Supplement, Aggarwal, pp. 71-132 (1996)]에 기재되어 있고, 이는 참조로서 본원에 그대로 통합된다.
필름 형성 조성물 내 포로젠은 폴리옥시알킬렌 비이온성 계면 활성제가 조성물 내 미셀, 폴리옥시알킬렌 폴리머, 폴리옥시알킬렌 공중합체, 폴리옥시알킬렌 올리고머, 또는 이의 조합물를 형성할 수 있다면, 하나 이상의 폴리옥시알킬렌 화합물 예를 들어 폴리옥시알킬렌 비이온성 계면 활성제를 포함할 수 있다. 이러한 예는 폴리에틸렌 옥사이드, 폴리프로필렌 옥사이드, 및 이의 공중합체와 같은 C2 내지 C6 범위의 알킬렌 부분을 포함하는 폴리알킬렌 옥사이드를 포함한다.
특정 구체예에서, 조성물은 하나 이상의 염기를 선택적으로 포함할 수 있다. 이 구체예에서, 염기는 약 0 내지 약 7의 범위로 조성물의 pH를 조절하기에 충분한 양으로 첨가된다. 특정 구체예에서, 염기는 두 실리카 소스의 축합 및/또는 물의 존재에서 실리카 소스으로부터 치환체의 가수분해를 촉진하여 Si-O-Si 브릿지를 형성할 수 있다. 예시적인 염기는 하나 이상의 4차 암모늄 염 및 하이드록사이드, 예를 들어 암모늄 또는 테트라메틸암모늄 하이드록사이드, 아민 예를 들어 1차, 2차, 및 3차 아민, 및 아민 옥사이드를 포함할 수 있다.
특정 구체예에서, 조성물은 하나 이상의 유도 및 균염제 예를 들어 계면활성제 제조자로부터 상업적으로 이용가능한 것을 선택적으로 포함할 수 있다. 비록 본 발명이 이 생성물에 제한되지 않고 이들은 단지 예시적인 예이지만, 사용될 수 있는 통상 유도 및 균염제는 알타나 그룹(Altana Group)에 의해 제조된 Byk 307 및 Byk 331이다.
또 다른 측면에서, 박막 트랜지스터에서 사용을 위한 졸-젤 실리카-함유 필름을 제조하기 위한 방법을 제공한다. 필름 형성 방법에 의존하여, 조성물은 유체로서 기판에 증착될 수 있다. 본원에 사용되는 용어 "유체"는 조성물의 액체 상, 가스 상 및 이의 조합물(예를 들어, 증기)을 포함한다. 본원에서 사용되는 용어 "기판"은 본 발명의 유전 필름이 조성물에 형성되고/거나 적용되기 전에 형성되는 적합한 임의의 조성물을 포함한다. 본 발명과 함께 사용될 수 있는 적합한 기판은 하나 이상의 세미컨덕터 물질 예를 들어 갈륨 아르세니드("GaAs") 실리콘, 및 하나 이상의 결정 실리콘, 폴리실리콘, 무정형 실리콘, 도프 실리콘, 에피탁시알(epitaxial) 실리콘, 실리콘 디옥사이드("SiO2"), 실리카 유리, 실리콘 니트리드, 퓨즈된 실리카, 유리, 수정, 보로실리케이트 유리, 및 이의 조합물과 같은 실리콘을 함유하는 조성물을 포함할 수 있다. 다른 적합한 기판은 하나 이상의 크로뮴, 몰리데눔, 니켈, 스테인레스 스틸, 및 전자 장치, 전자 디스플레이, 반도체, 평면 패널 디스플레이, 및 플렉서블 디스플레이 장치에서 공통적으로 사용될 수 있는 다른 금속을 포함할 수 있다. 다른 기판은 유기 폴리머, 플라스틱, 유기 전도 물질, 예를 들어 펜타센, 및 제한되지는 않지만 인듐 틴 옥사이드, 진크 틴 옥사이드, 및 다른 혼합된 옥사이드를 포함하는 다른 전도성 물질을 포함한다. 조성물은 하나 이상의 딥핑, 롤링, 브러슁, 분무, 압출, 슬롯 압출, 스핀-온 증착, 프린팅, 임프린팅, 스탬핑, 다른 용액 증착 방법, 및 이의 조합을 포함하는 여러 방법을 통해 기판에 증착될 수 있다.
또 다른 측면에서, 하나 이상의 하기 화학식에 의해 나타내어지는 화합물; 및 이의 혼합물; 하나 이상의 용매; 하나 이상의 산; 물; 및, 선택적으로, 하나 이상의 염기로 구성되는 군으로부터 선택되는 화합물을 포함하고 졸-젤 가공가능한 실리카 소스를 제공한다: RaSi(OR1)4-a, 여기서 R은 수소 원자, 불소 원자, 또는 1가 유기 그룹을 독립적으로 나타내고; R1은 1가 유기 그룹을 나타내며; a는 1 또는 2 정수이다; Si(OR2)4, 여기서 R2 는 1가 유기 그룹이다; R3 b(R4O)3- bSi-R7-Si(OR5)3- cR6 c, 여기서 R4 및 R5 는 동일하거나 상이할 수 있고 각각은 1가 유기 그룹을 나타내며, R3 및 R6 는 동일하거나 상이할 수 있고, b 및 c는 동일하거나 상이할 수 있고 각각은 0 내지 3의 범위 수이며, R7는 산소 원자, 페닐렌 기, 바이페닐, 나프틸렌 기, 또는 -(CH2)n-에 의해 나타내어지는 기(여기서 n은 1 내지 6 범위의 정수)이다. 선택적으로, 조성물은 약 0.5 이상의 이에 함유된 실리카 소스 내 실리콘에 대한 탄소의 몰 비를 가진다. 선택적으로, 조성물은 포로젠, 계면 활성제, 유도 및 균염제, 및 이의 혼합물을 또한 포함할 수 있다.
또 다른 측면에서, 졸-젤 가공 가능한 하나 이상의 실리카 소스(예를 들어, 약 0.5 이상의 실리카 소스 내 실리콘에 대한 탄소의 몰 비를 가지는 몇몇 경우); 하나 이상의 용매; 산; 물; 선택적으로, 염기; 선택적으로 포로젠, 계면 활성제 또는 표면 균염제 또는 이의 혼합물을 포함하는 기판의 부분 또는 전체에 약 3.5 이하의 유전 상수를 포함하는 필름을 제조하기 위한 방법을 제공한다. 정상적으로, 조성물은 기판에 배치되어 코팅된 기판을 형성하고 열 또는 방사선 소스에 코팅된 기판을 노출시킨다.
또 다른 측면에서, 유전 상수 약 3.5 이하, 및 하나 이상의 실리콘, 탄소, 수소, 및 산소(여기서, 필름은 가수분해 가능한 실리카 소스로부터 형성됨)를 포함하는 요소를 포함하는 게이트 절연막, 층간 절연막, 또는 평탄화 필름을 제공한다. 이 필름 또는 층은 상대적으로 낮은 온도에서 (예를 들어, 약 300℃ 이하에서 발명 조성물을 가공함에 의해 (예를 들어, 약 130℃ 내지 약 250℃ 온도에서 실리케이트를 경화함에 의해) 형성될 수 있다. 이 필름 또는 층은 약 5 x 10-8 A/cm2 (예를 들어, 약 1 x 10-8 A/cm2 내지 약 1 x 10-10 A/cm2) 미만의 누설 전류 밀도를 또한 가질 수 있다.
또 다른 측면에서, 기판의 부분 또는 전체에 약 3.5 이하의 유전 상수를 가지는 게이트 절연막, 층간 절연막, 또는 평탄화 물질을 형성하기 위한 조성물을 제공하며, 졸-젤 가공 가능한 하나 이상의 실리카 소스(예를 들어, 약 0.5 이상의 여기에 함유된 실리카 소스 내 실리콘에 대한 탄소의 선택적 몰 비를 가짐); 하나 이상의 용매; 산; 물; 선택적으로, 염기; 선택적으로, 포로젠, 계면 활성제, 유도제 균염제, 또는 이의 혼합물을 포함하는 조성물을 제공하는 것을 포함하는데, 여기서 상기 실리카 소스는 하기 화학식에 의해 나타내어지는 화합물로 구성되는 군으로부터 선택되는 하나 이상의 화합물을 포함한다:
a. RaSi(OR1)4-a (여기서 R은 독립적으로 수소 원자, 불소 원자, 또는 1가 유기 그룹을 나타내며; R1 는 1가 유기 그룹이고; a는 1 또는 2의 정수);
b. Si(OR2)4 (여기서 R2 는 1가 유기 그룹을 나타냄); 및
c. R3 b(R4O)3-bSi-R7-Si(OR5)3- cR6 c (여기서 R4 및 R5 은 동일하거나 상이할 수 있고 각각은 1가 유기 그룹을 나타내며; R3 및 R6 은 동일하거나 상이할 수 있고;b 및 c는 동일하거나 상이할 수 있고 각각은 0 내지 3의 수이며; R7 는 산소 원자, 페닐렌 기, 바이페닐, 나프탈렌 기, 또는 -(CH2)n- (n은 1 내지 6의 정수)으로 나타내어지는 군이다).
본 발명은 또한 경화 (가교된) 조건에서 졸-젤 실리케이트의 사용을 포함한다. 본 발명의 졸-젤 제형은 약 130℃ 이상, 전형적으로 약 130℃ 내지 약 250℃, 일반적으로 약 130℃ 내지 약 180℃의 온도로 가열함에 의해 열적으로 경화될 수 있다. 선택적으로, 가교는 산, 염기 또는 이의 혼합물로 구성되는 군으로부터 선택되는 촉매의 존재에서 유도된다.
본 발명의 실리케이트의 한 적용은 박막 트랜지스터 또는 박막 트랜지스터 어레이이다. 박막 트랜지스터는 기판, 게이트 전극, 게이트 절연막 층, 소스 전극, 드레인 전극, 세미컨덕터 층, 및 선택적 밀봉 또는 캡슐화 층을 포함한다. 도 1-4는 본 발명에서 사용될 수 있는 박막 트랜지스터에 이 층 및 전극의 구조적 배열의 구체예이다. 이 도면은 단지 여러 층 및 전극의 가능한 구조적 배열의 단순 예시이고, 제한되지 않으며 250℃ 이하 온도 또는 대안적으로, 180℃ 이하의 온도에서 경화된다. 요구된다면, 하나 이상의 층은 디 도면에서 예시된 것을 포함하는 여러 층 및 전극 사이에 비치될 수 있다.
도 1은 본 발명의 필름을 포함하는 박막 트랜지스터 (TFT)를 포함하는 하나의 구체예의 마이크로전자 장치를 예시한다. 도 1은 기판(1)을 포함하며, 그 위에 게이트 전극(2)을 적용하고, 상기 게이트(2)는 기판(1)과 접촉하여 있다. 게이트 절연막 층(3)은 게이트 전극(2) 및 기판(1) 위에 형성된다. 세미컨덕터 층(4)은 게이트 절연막 층(3) 위에 놓인다. 박막 트랜지스터는 두 금속, 소스 전극(5) 및 드레인 전극(6), 접촉을 또한 포함하며, 이들은 게이트 절연막 위에 놓인다. 발명 필름은 도 1의 층(3)을 포함한다.
도 2는 기판(7), 기판(7)과 접촉하는 게이트 전극(8), 및 기판 및 게이트 전극 위에 형성된 게이트 절연막 층(9)을 포함하는 TFT를 예시한다. 두 금속 접촉, 소스 전극(10) 및 드레인 전극(11)은 절연 층(9)의 상부에 놓인다. 금속 접촉(10 및 11) 사이 및 위에 세미컨덕터 층(12)이 있다. 발명 필름은 도 2의 층(9)을 포함한다.
도 3은 소스 전극(14) 및 드레인 전극(15)과 접촉하는 기판(13)을 포함한다. 세미컨덕터 층(16)은 그 다음에 소스 전극(14) 및 드레인 전극(15) 위에 형성된다. 게이트 절연막 층(17)은 그 다음에 세미컨덕터 층(16) 위에 형성되고, 게이트 전극(18)은 게이트 절연막 층(17)의 위에 놓인다. 발명 필름은 도 3의 층(17)을 포함한다.
도 4는 게이트 전극으로서 작용하는 무겁게(heavily) n-도프된(doped) 실리콘 와이퍼(19), 게이트 전극(19) 위에 형성된 게이트 절연막 층(20), 세미컨덕터 층(21), 및 세미컨덕터 층(21)에 놓은 소스 전극(22) 및 드레인 전극(23)을 포함하는 TFT를 예시한다.
본 공개의 몇몇 구체예에서, 선택적 밀봉 또는 캡슐화 층은 또한 포함될 수 있다. 이러한 선택적 밀봉 층은 게이트 또는 층간 절연막 필름의 위에 또는 도 1-4에 예시된 트랜지스터의 각 위에 통합될 수 있다. 비록 이 밀봉 층이 헥사메틸디실라잔과 같은 소수성 물질을 함유하는 실리콘이 가장 일반적이지만, 다른 밀봉 층도 사용될 수 있다.
도 1-4에 예시된 TFT에 관한 추가 상세한 설명은 본원에 참조로서 통합된 미국 특허 출원 공개 제 2006/0097360 A1에서 볼 수 있다.
추가로, 본 발명은 상기 정의된 실리콘 함유 졸-젤 조성물을 포함하는 임의의 마이크로 또는 매크로전자 장치에 관한 것이다. 본 발명의 측면에서, 마이크로전자 장치는 게이트 절연막, 층간 절연막 또는 평탄화 층으로서 경화된 형태인 실리콘-함유, 졸-젤 조성물을 함유한다. 이러한 장치의 예는 제한되지는 않지만 박 막 트랜지스터, 광전지s, 태양 전지, 디스플레이 장치, 평면 패널 디스플레이s, 플랙서블 디스플레이, 기억 장치, 기초 논리 장치, 집적 회로, RFID 태그, 센서, 스마트 물체s, 또는 X-ray 이미지 장치를 포함한다.
본 발명의 제형으로부터 형성된 필름은 전형적으로 약 0.005 μ 내지 약 1.5 μ의 두께를 가진다. 이러한 필름은 약 3.5 미만의 유전 상수 및 약 5 내지 약 500nF/cm2 의 정전용량을 달성할 수 있다.
본 발명의 제형으로부터 필름은 또한 기판을 평평하게 하기 위해 평탄화 필름으로서 사용될 수 있다(예를 들어, 거친 스테인레스 스틸에 약 1.1 μ 평탄화 필름), 여기서 기판은 제한되지는 않지만 스테인레스 스틸, 폴리머 또는 유기 필름, 금속, 금속 옥사이드, 실리콘, 실리카, 실리콘 니트리드, 및 다른 실리콘-함유 기판을 포함할 수 있다. 이 제형은 약 130℃ 이상 온도에서 경화될 수 있지만, 약 250℃ 이상 또는 400℃ 이상에서 또한 경화될 수 있다.
본 발명의 또 다른 측면에서, 본 발명은 본원에 참조로서 통합된 미국 특허 출원 공개 제 2006/0011909호에 예시된 TFT에 유전 필름을 형성하기 위해 사용될 수 있다.
본 발명은 하기 실시예를 참조로 더욱 상세히 예시될 것이지만, 본 발명은 이에 제한되는 것으로 간주되어서는 안되는 것으로 이해되어야 한다.
본 발명의 제형으로부터 형성된 필름은 전형적으로 약 0.005 μ 내지 약 1.5 μ의 두께를 가진다. 이러한 필름은 약 3.5 미만의 유전 상수 및 약 5 내지 약 500nF/cm2의 정전용량을 달성할 수 있다. 본 발명의 제형으로부터 필름은 또한 기판을 평평하게 하기 위해 평탄화 필름으로서 사용될 수 있다(예를 들어, 거친 스테인레스 스틸에 약 1.1 μ 평탄화 필름), 여기서 기판은 제한되지는 않지만 스테인레스 스틸, 폴리머 또는 유기 필름, 금속, 금속 옥사이드, 실리콘, 실리카, 실리콘 니트리드, 및 다른 실리콘-함유 기판을 포함할 수 있다. 이 제형은 약 130℃ 이상 온도에서 경화될 수 있지만, 약 250℃ 이상 또는 400℃ 이상에서 또한 경화될 수 있다.
본 발명의 또 다른 측면에서, 본 발명은 본원에 참조로서 통합된 미국 특허 출원 공개 제 2006/0011909호에 예시된 TFT에 유전 필름을 형성하기 위해 사용될 수 있다.
실시예
LCDV 누설 전류 밀도 값 측정을 하기 기재된 Hg 프로브 방법을 사용하여 수행하였다:
수은 프로브를 MSI 전자 모델 Hg-401에 의해 만들었다. 상기 수은 프로브의 접촉 면은 0.7 mm2이고 +/- 2%의 불확정도를 가진다. 파워 소스 및 전류 미터는 케이틀레이(Keithley) 6517A이었다. 수은 프로브는 전자 노이즈를 줄이기 위해 파라데이 케이지(Faraday cage)에 배치하였다. 컨트롤러와 수은 프로브 사이 연결은 BNC 케이블이었다. 시스템의 노이즈 수준은 100 fA 미만이었다.
박막을 측정 전에 낮은 저항 웨이퍼(0.01 ohm) 위에서 코팅하였다. 필름의 두께는 약 200nm 내지 500nm이었다. 샘플을 수은 프로브 면 아래로 배치하였고, 그래서 수은은 필름의 표면에 접촉할 것이고 다른 금속 디스크는 웨이퍼의 뒤 면에 접촉할 것이다. 측정을 샘플에서 적용된 일정 전압에 의해 수행하였고 필름을 통한 전류를 측정하였다. 보고된 LCDV는 수은 프로브의 절연된 플레이트와 웨이퍼 사이 부가 전류를 피하기 위해 필름에 전압을 적용한 후 3 분 측정된 전류이다.
실시예 1: 박막 트랜지스터를 위한 게이트 절연막 또는 층간 절연막의 제조 및 특징
유전체 필름을 0.94의 그램 메틸트리메톡시실란, 0.96의 그램 트리에톡시실란, 및 0.13 그램의 3,3,3-트리플루오로프로필트리메톡시실란을 통합하고 2.50 그램의 PGPE를 첨가함에 의해 제조하였다. 이 용액을 3분 동안 흔들었다. 분리된 용액에서, 1.2 그램의 0.01M HNO3, 및 0.02g의 0.1중량% 수성 테트라메틸암모늄 하이드록사이드 용액을 결합하고 그 다음에 실란 및 용매 혼합물에 첨가하였다. 용액을 1분 동안 흔들었고 균질이었다. 결과 용액을 6일 동안(주변 조건)에 두고 이 1 mL를 0.2 μ 필터를 통해 7 초 동안 500 rpm, 그 다음에 40 초 동안 1800 rpm에서 스핀 코팅에 의해 실리콘 웨이퍼 위에 이를 배치하기 전에 여과하였다. 실리케이트-함유 웨이퍼를 3분 동안 250℃에서 핫 플레이트 위에 두었다. 생성된 0.6 μ층의 정전 용량을 수은 프로브를 통해 5nF/cm2로서 측정하였고, 3.22의 유전 상수를 가졌다. 이 필름의 굴절 지수는 1.386이었다. 실리콘 웨이퍼 위 이 필름에 대한 누설 전류 밀도 값은 8.6 x 10-9 A/cm2이었다.
실시예 2 : 박막 트랜지스터 제조
박막 트랜지스터를 스핀-코팅 및 프린팅 기술을 통해 실시예 1의 실리케이트 전구체 용액을 사용하여 제조하였다.
실시예 3 : 스테인레스 스틸 포일의 평탄화
1.61g의 메틸트리에톡시실란, 1.61g의 테트라에톡시실란, 2.50g의 프로필렌 글리콜 프로필 에테르, 및 1.00g의 트리톤 X-114를 30g의 비알(vial)에서 결합하였다. 이 혼합물에 1.71g의 0.1M HNO3,을 첨가하였고, 후속적으로 0.07g의 2.4wt% TMAH을 첨가하였으며, 비알을 2분 동안 흔들었다. 1일 동안 용액을 둔 후에, 2mL의 용액을 6" 스퀘어 스테인레스 스틸 포일 위에 1800rpm에서 40초 및 500rpm에서 7초의 스핀 속도로 스핀 코팅을 통해 적용하여 포일 위에 약 1.4 μ평탄화 필름을 제공하였다. 상기 코팅되지 않은 포일은 25 μ x 25 μ 평방 면적 위에 101nm의 평균 rms 조도를 가졌다. 졸-젤 실리케이트를 함유하는 스테인레스 스틸 포일을 그 다음에 90초 동안 90℃로, 90초 동안 190℃로 그리고 3 분 동안 400℃로 기판을 핫 플레이트 위에서 가열함에 의해 경화시켰다. 지금 평탄화된 기판 rms 조도는 25 μ x 25 μ 평방 면적 위에서 평균 13.25nm rms 조도이었다.
실시예 4 : 소수성 층으로 필름의 후처리 누설 전류 (LC) 개선
유전체 필름을 2.25 그램의 메틸트리에톡시실란, 2.25 그램의 테트라에톡시 실란을 결합하고 5.8 그램의 PGPE을 첨가함에 의해 제조하였다. 분리 용액에서, 2.4 그램의 0.1M HNO3, 및　 0.2g의 0.26N 수성 테트라메틸암모늄 하이드록사이드 용액을 결합시키고 그 다음에 실란 및 용매 혼합물에 첨가시켰다. 용액을 1분 동안 흔들었고 균질이었다. 결과 용액을 6일 동안 (주변 조건) 두고 이 1 mL를 0.2 μ 필터를 통해 7초 동안 500 rpm 그 다음에 40초 동안 1800 rpm에서 스핀 코팅에 의해 실리콘 웨이퍼 위에 이를 배치하기 전에 여과하였다. 세 실리케이트-함유 웨이퍼를 스핀하였다. 필름 4a을 3분 동안 250℃에서 베이킹하였다. 필름 4b을 핫 플레이트 위에서 5 분 동안 150℃에서 베이킹하였다. 그 다음에 필름 4b를 헥사메틸디실라잔(HMDS)으로 처리하였는데 이 처리는 여과된 HMDS의 3 ml를 필름에 배치하였고 40초 동안 500 rpm에서 스피닝함에 의하였다. 필름 4b를 그 다음에 5 분 동안 150℃에서 핫 플레이트 위에서 베이킹하였다. 필름 4c을 핫 플레이트 위에서 3 분 동안 250℃에서 베이킹하였다. 필름 4c를 그 다음에 여과된 HMDS의 3 ml를 배치하고 40초 동안 500 rpm 그 다음에 40 초 동안 1800 rpm에서 스피닝함에 의해 헥사메틸디실라잔(HMDS)으로 처리하였다. 필름 4c를 그 다음에 핫 플레이트 위에서 3 분 동안 250℃에서 베이킹하였다. 실리콘 웨이퍼 위 이 필름 4a에 대한 누설 전류 밀도 값(LCDV)은 1.9 x 10-9 A/cm2 이었고, 이는 N2에서 측정된 경우이며, LCDV는 8-10 x 10-7 A/cm2 이었고 이는 71℉ 및 42% 습도에서, 그리고 일정 온도 및 습도(CTH)의 공기에서 측정된 것이다. 실리콘 웨이퍼 위 이 필름 4b에 대한 누설 LCDV는 N2에서 측정된 경우에 3.1 x 10-6 A/cm2이었다. 실리콘 웨이퍼 위 이 필름 4c에 대한 LCDV는 N2에서 측정된 경우에 1.53 x 10-9 A/cm2이었고, LCDV는 CTH의 공기에서 측정된 경우에 4-10 x 10-9이었다.
실시예 1 비교 (친수성 필름)
2.25 g의 테트라에틸로토실리케이트(TEOS)를 1 oz. 폴리 바틀에서 무게를 쟀다. 50g의 프로필렌 글리콜 프로필 에테르(PGPE) 또는 1-프로폭시-2-프로파놀을 첨가하였다. 혼합물을 간단하게 흔들었다. 96%의 0.1M 질산 및 4% 0.26M 수성 테트라메틸암모늄 하이드록사이드 용액을 함유하는 1.25g의 용액을 첨가하였다. 혼합물을 약 1 분 동안 흔들었다. 용액을 주위에 밤새 두었고, 그 다음에 4 인치 프라임 타입 1-0-0 낮은 저항성 Si 웨이퍼 위에서 스핀하였으며, 1 분, 1500 rpm에서, 약 1 ml의 용액 부과(charge), 0.2 ㎛ 시린지 필터로 여과하였다. 필름을 가진 생성된 웨이퍼는 1.5 분 동안 90℃에서, 1.5 분 동안 180℃에서 , 그 다음에 3분 동안 400℃에서, 핫 플레이트 위에서 소결하였다. 필름을 센테크(Sentech) SE800 엘리프소미터(ellipsometer)에서 두께-496.89 nm, 다공도-4.5%, 굴절 지수-1.44를 분석하였다. 필름을 그 다음에 수은 프로브로 분석하였다. 평균 누설 전류 밀도는 N2에서 측정되는 경우에 1.5 MV/cm에 4.5 x 10-4 A/cm2 이었다. 웨이퍼에 두 다른 위치는 전압을 적용하는 동안 방전되었다.
실시예 5 소수성 층을 가진 필름의 후 처리 및 접촉 각 측정
하기 제형을 하기 테이블에 목록화하였다.
조성물 5a 5b 5c
TEOS 2.25 4.275 2.25
MTES 2.25 0.225 1.8
TFTS 0 0 0.45
PGPE 6.2 6.2 6.8
0.1 M HNO3 2.4 2.4 2.4
0.26N TMAH 0.2 0.2 0.2
TFTS = 1,1,1 트리데카플루오로 1,1,2,2 테트라하이드록실 트리에톡시실란
TMAH = 테트라메틸암모늄 하이드록사이드
각 제형을 실시예 1에 기재된 것과 유사한 방법으로 제조하였다. 결과 용액을 0.2 μ 필터를 통해 7 초 동안 500 rpm 그 다음에 40 초 동안 1800 rpm에서 스핀 코팅에 의해 실리콘 웨이퍼 위에 이를 배치하기 전에 여과하였다. 두 필름을 5a 및 5b로부터 스핀하였다. 실리케이트-함유 웨이퍼를 핫 플레이트에서 3 분 동안 250℃에서 베이킹하였다. 5a 및 5 b로부터 필름을 스피너에 두었고, 2.5 ml의 헥사메틸디실라잔(HMDS)을 각 웨이퍼에 두었다. 스피너를 30 초 동안 500 rpm으로 램프(ramp)하였고, 그 다음에 35초 동안 1500 rpm으로 증가시켰다. 이 두 필름을 각각 3 분 동안 250℃에서 핫 플레이트 위에서 다시 베이킹 하였다. 각 필름에 물의 접촉 각은 5a =92°, 5b = 22°, 5c = 120 °, 5a plus HMDS = 120°, 5b with HMDS = 57°로 측정되었다. 이 경우에, 이 필름에 물에 대한 높은 접촉 각 값은 더욱 필름이 소수성임과 관련된다.
샘플 5a 샘플 5a 및 HMDS 샘플 5b 샘플 5b 및 HMDS 샘플 5c
접촉각 92° 120° 22° 57° 120°
본 발명의 특정 측면들이 예시되고 주어진 구체예에 참조하여 본원에 기재되 어 있지만, 이는 첨부된 청구범위가 기재된 상세한 설명에 제한되려는 의도는 아니다. 오히려, 여러 변경은 당업자에 의해 이 상세한 설명에서 만들어질 수 있음을 기대되고, 이 변경은 청구된 내용의 취지 및 범위 내에 여전히 있을 수 있고, 따라서 이 청구범위는 만들어져야 함은 의도된다.
본 발명은 하기 도면과 함께 기재될 것이며, 이 도면들은 발명을 제한하려는 의도는 아니고 대표적인 실시예로서 제공되려는 의도이다.
도 1은 본 발명의 필름을 함유하는 박막 트랜지스터의 한 구체예의 도면이다.
도 2는 본 발명의 필름을 함유하는 박막 트랜지스터의 제 2 구체예의 도면이다.
도 3은 본 발명의 필름을 함유하는 박막 트랜지스터의 제 3 구체예의 도면이다.
도 4은 본 발명의 필름을 함유하는 박막 트랜지스터의 제 4 구체예의 도면이다.

Claims (17)

  1. 박막 트랜지스터의 게이트 절연막 또는 층간 절연막 층으로서, 상기 층이 약 250℃ 미만의 온도에서 처리되는 졸-젤 실리카 함유 제형을 포함하는 박막 트랜지스터의 게이트 절연막 또는 층간 절연막 층.
  2. 제 1 항에 있어서, 상기 층이 실리카 함유 졸-젤 조성물을 포함하며, 상기 조성물이 i) 하나 이상의 실리카 소스; ii) 화합물로서,
    RaSi(OR1)4-a (여기서 R은 독립적으로 수소 원자, 불소 원자, 또는 1가 유기 그룹을 나타내며; R1 는 1가 유기 그룹이고; a는 1 또는 2의 정수); Si(OR2)4 (여기서 R2 는 1가 유기 그룹); 및
    R3 b(R4O)3-bSi-R7-Si(OR5)3- cR6 c (여기서 R4 및 R5 은 동일하거나 상이할 수 있고 각각은 1가 유기 그룹을 나타내며; R3 및 R6 은 동일하거나 상이할 수 있고; b 및 c는 동일하거나 상이할 수 있고 각각은 0 내지 3 범위의 수이며; R7 는 산소 원자, 페닐렌 기, 바이페닐, 나프탈렌 기, 또는 -(CH2)n- (n은 1 내지 6의 정수)으로 나타내어지는 군이다)의 화학식 중 하나 이상에 의해 나타내어지는 화합물로 구성되는 군으로부터 선택되는 하나 이상의 화합물;
    iii) 하나 이상의 용매;
    iv) 물;
    v) 하나 이상의 산;
    vii) 선택적으로, 하나 이상의 염기; 및,
    viii) 선택적으로, 계면 활성제, 포로젠, 유도 및 균염제(flow and leveling agent), 또는 이의 혼합물을 포함함을 특징으로 하는 게이트 절연막 층.
  3. 제 2 항에 있어서, 0.5 이상의 Si에 대한 C의 몰 비를 가진 실리카 소스를 함유함을 특징으로 하는 게이트 또는 층간 절연막.
  4. 기판을 위한 평탄화 필름으로서, 상기 필름이 하나의 코팅 단계에 의해 약 1 μ 초과의 평탄화 필름을 형성하는 졸-젤 실리카-함유 제형을 포함하는 평탄화 필름.
  5. 제 4 항에 있어서, 상기 평탄화 필름이 박막 트랜지스터 기판을 위해 사용되고, 상기 필름이 제 2 항의 조성물을 함유함을 특징으로 하는 평탄화 필름.
  6. 제 5 항에 있어서, 상기 필름이 90nm rms 초과 조도(roughness)의 기판에 약 < 20nm의 rms 조도 값을 가짐을 특징으로 하는 평탄화 필름.
  7. 제 5 항에 있어서, 스테인레스 스틸을 평탄화함을 특징으로 하는 평탄화 필름.
  8. 제 5 항에 있어서, 플라스틱을 평탄화함을 특징으로 하는 평탄화 필름.
  9. 제 5 항에 있어서, 400℃에서 경화됨을 특징으로 하는 평탄화 필름.
  10. 게이트 전극;
    제 2 항의 실리카 함유 졸-젤 조성물을 포함하는 게이트 절연막 층;
    소스 전극;
    드레인 전극; 및
    세미컨덕터 층을 포함하는 박막 트랜지스터.
  11. 제 10 항에 있어서, 게이트 또는 층간 절연막을 위한 실리카 소스가 0.5 이상의 Si에 대한 C의 몰 비를 함유함을 특징으로 하는 박막 트랜지스터.
  12. 게이트 전극;
    제 1 항의 졸-젤 조성물을 포함하는 게이트 절연막 층;
    소스 전극;
    드레인 전극;
    세미컨덕터 층을 포함하는 박막 트랜지스터로서, 상기 유전체 층이 약 3.5 미만의 유전체 층을 가지는 박막 트랜지스터.
  13. 제 12 항에 있어서, 유전체 층이 약 5nF/cm2 초과의 정전용량을 가짐을 특징으로 하는 박막 트랜지스터.
  14. 제 12 항에 있어서, 상기 유전체 층이 약 5 x 10-8 A/cm2 미만의 누설 전류 밀도를 가짐을 특징으로 하는 박막 트랜지스터.
  15. 제 12 항에 있어서, 상기 실리카-함유 졸-젤 조성물이 경화된 필름으로서 존재하고, 상기 경화된 필름이 약 135℃ 내지 약 250℃ 사이에서 경화되고, 약 3.5 미만의 유전 상수를 가지며, 약 5nF/cm2 초과의 정전용량을 가짐을 특징으로 하는 박막 트랜지스터.
  16. 졸-젤 조성물을 함유하고 졸-젤 처리될 수 있는 하나 이상의 실리카 소스로서, 상기 실리카 소스에 적합한 물질이 졸-젤 처리될 수 있고,
    RaSi(OR1)4-a (여기서 R은 독립적으로 수소 원자, 불소 원자, 또는 1가 유기 그룹을 나타내며; R1 는 1가 유기 그룹이고; a는 1 또는 2의 정수); Si(OR2)4 (여기서 R2 는 1가 유기 그룹); 및
    R3 b(R4O)3-bSi-R7-Si(OR5)3-cR6 c (여기서 R4 및 R5 은 동일하거나 상이할 수 있고 각각은 1가 유기 그룹을 나타내며; R3 및 R6 은 동일하거나 상이할 수 있고; b 및 c는 동일하거나 상이할 수 있고 각각은 0 내지 3 범위의 수이며; R7 는 산소 원자, 페닐렌 기, 바이페닐, 나프탈렌 기, 또는 -(CH2)n- (n은 1 내지 6의 정수)으로 나타내어지는 군이다)의 화학식의 하나 이상에 의해 나타내어지는 화합물로 구성되는 군으로부터 선택되는 화합물을 포함하는 실리카 소스를 포함하는 하나 이상의 실리카 소스;
    하나 이상의 용매; 물; 하나 이상의 산; 선택적으로, 하나 이상의 염기; 선택적으로, 계면 활성제, 포로젠, 유도 및 균염제, 또는 이의 혼합물을 포함하는 조성물을 제공하고, 필름이 공기에서 130℃ 내지 250℃ 사이에서 경화되는, 기판의 전체 또는 부분에 약 3.5 미만의 유전 상수를 포함하는 평탄화 필름을 제조하는 방법.
  17. 제 4 항의 평탄화 필름을 함유하는 전자 장치.
KR1020070071236A 2006-07-14 2007-07-16 박막 트랜지스터를 위한 유전체 또는 평탄화 층으로서 낮은온도 졸-젤 실리케이트 KR20080007192A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US83116106P 2006-07-14 2006-07-14
US60/831,161 2006-07-14
US11/773,570 US20080012074A1 (en) 2006-07-14 2007-07-05 Low Temperature Sol-Gel Silicates As Dielectrics or Planarization Layers For Thin Film Transistors
US11/773,570 2007-07-05

Publications (1)

Publication Number Publication Date
KR20080007192A true KR20080007192A (ko) 2008-01-17

Family

ID=38595991

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070071236A KR20080007192A (ko) 2006-07-14 2007-07-16 박막 트랜지스터를 위한 유전체 또는 평탄화 층으로서 낮은온도 졸-젤 실리케이트

Country Status (6)

Country Link
US (1) US20080012074A1 (ko)
EP (1) EP1879234A3 (ko)
JP (1) JP2008124431A (ko)
KR (1) KR20080007192A (ko)
SG (1) SG139664A1 (ko)
TW (1) TW200814387A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016032212A1 (ko) * 2014-08-25 2016-03-03 한국화학연구원 폴리실라잔 화합물을 포함하는 박막 트랜지스터 게이트 절연막 및 이를 포함하는 박막 트랜지스터

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080264672A1 (en) * 2007-04-26 2008-10-30 Air Products And Chemicals, Inc. Photoimprintable Low Dielectric Constant Material and Method for Making and Using Same
JP2010135470A (ja) * 2008-12-03 2010-06-17 Rasa Ind Ltd 誘電体層形成用塗布液及びその製造方法
JP5499525B2 (ja) * 2009-06-15 2014-05-21 大日本印刷株式会社 半導体装置の製造方法及び表示装置
US9263591B2 (en) * 2009-12-18 2016-02-16 Basf Se Metal oxide field effect transistors on a mechanically flexible polymer substrate having a die-lectric that can be processed from solution at low temperatures
JP5756605B2 (ja) * 2010-06-15 2015-07-29 株式会社カネカ 薄膜トランジスタ
US20120237676A1 (en) * 2011-03-14 2012-09-20 Intermolecular, Inc. Sol-gel based formulations and methods for preparation of hydrophobic ultra low refractive index anti-reflective coatings on glass
US9044775B2 (en) 2011-05-26 2015-06-02 Advenira Enterprises, Inc. System and process for coating an object
KR101289844B1 (ko) * 2012-01-18 2013-07-26 한국전자통신연구원 유기 발광 소자
US8748908B2 (en) 2012-05-07 2014-06-10 Sufian Abedrabbo Semiconductor optical emission device
JPWO2013180259A1 (ja) * 2012-05-31 2016-01-21 コニカミノルタ株式会社 発光装置用封止材、及びこれを用いた発光装置、並びに発光装置の製造方法
WO2015110355A1 (en) * 2014-01-21 2015-07-30 Bayer Materialscience Ag Fabrication of igzo oxide tft on a low cte, low retardation composite film
JP6530591B2 (ja) * 2014-07-25 2019-06-12 旭化成株式会社 フレキシブル回路デバイス及びそれを備える筋電位測定装置
US10947412B2 (en) 2017-12-19 2021-03-16 Honeywell International Inc. Crack-resistant silicon-based planarizing compositions, methods and films
US11721550B2 (en) * 2020-10-07 2023-08-08 United States Department Of Energy Methods for depositing III-alloys on substrates and compositions therefrom

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4247616A (en) * 1979-07-27 1981-01-27 Minnesota Mining And Manufacturing Company Positive-acting photoresist composition
JPH05262584A (ja) * 1992-03-18 1993-10-12 Ishizuka Glass Co Ltd 基板表面の改質方法
US5567660A (en) * 1995-09-13 1996-10-22 Taiwan Semiconductor Manufacturing Company Ltd Spin-on-glass planarization by a new stagnant coating method
US6020458A (en) * 1997-10-24 2000-02-01 Quester Technology, Inc. Precursors for making low dielectric constant materials with improved thermal stability
US6022812A (en) * 1998-07-07 2000-02-08 Alliedsignal Inc. Vapor deposition routes to nanoporous silica
US6171945B1 (en) * 1998-10-22 2001-01-09 Applied Materials, Inc. CVD nanoporous silica low dielectric constant films
EP1152044A4 (en) * 1998-11-04 2004-12-22 Matsushita Electric Ind Co Ltd SOLUTION FOR FORMING A SILICA COATING FILM, PROCESS FOR PRODUCING THE SAME, AND SILICA COATING FILM AND METHOD FOR PRODUCING THE SAME
US6231989B1 (en) * 1998-11-20 2001-05-15 Dow Corning Corporation Method of forming coatings
US6204202B1 (en) * 1999-04-14 2001-03-20 Alliedsignal, Inc. Low dielectric constant porous films
US6589889B2 (en) * 1999-09-09 2003-07-08 Alliedsignal Inc. Contact planarization using nanoporous silica materials
US7265062B2 (en) * 2000-04-04 2007-09-04 Applied Materials, Inc. Ionic additives for extreme low dielectric constant chemical formulations
US6576568B2 (en) * 2000-04-04 2003-06-10 Applied Materials, Inc. Ionic additives for extreme low dielectric constant chemical formulations
US6660640B1 (en) * 2000-07-11 2003-12-09 International Business Machines Corporation Process for planarizing patterned metal structures for magnetic thin film heads
JP4745490B2 (ja) * 2000-09-13 2011-08-10 宇部日東化成株式会社 シリカ系コーティング剤、シリカ薄膜の製造方法およびシリカ薄膜
JP2002285086A (ja) * 2001-03-26 2002-10-03 Jsr Corp 膜形成用組成物、膜の形成方法およびシリカ系膜
KR20020095103A (ko) * 2001-06-11 2002-12-20 제이에스알 가부시끼가이샤 실리카막의 형성 방법, 실리카막, 절연막 및 반도체 장치
JP4024508B2 (ja) * 2001-10-09 2007-12-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6946676B2 (en) * 2001-11-05 2005-09-20 3M Innovative Properties Company Organic thin film transistor with polymeric interface
DE10162443A1 (de) * 2001-12-19 2003-07-03 Bayer Ag Verfahren zur Herstellung von dielektrischen Schichten unter Verwendung multifunktioneller Carbosilane
US7122880B2 (en) * 2002-05-30 2006-10-17 Air Products And Chemicals, Inc. Compositions for preparing low dielectric materials
JP2006515535A (ja) * 2002-12-23 2006-06-01 アプライド シン フィルムズ，インコーポレイティッド リン酸アルミニウムコーティング
US20070111014A1 (en) * 2003-08-01 2007-05-17 Dow Corning Corporation Silicone based dielectric coatings and films for photovoltaic applications
US20050196974A1 (en) * 2004-03-02 2005-09-08 Weigel Scott J. Compositions for preparing low dielectric materials containing solvents
US7629272B2 (en) * 2004-06-07 2009-12-08 Axcelis Technologies, Inc. Ultraviolet assisted porogen removal and/or curing processes for forming porous low k dielectrics
EP1615260A3 (en) * 2004-07-09 2009-09-16 JSR Corporation Organic silicon-oxide-based film, composition and method for forming the same, and semiconductor device
JP4355939B2 (ja) * 2004-07-23 2009-11-04 Ｊｓｒ株式会社 半導体装置の絶縁膜形成用組成物およびシリカ系膜の形成方法
KR100646338B1 (ko) * 2004-07-30 2006-11-23 주식회사 롯데기공 보일러의 순환펌프 고정장치
US7015061B2 (en) * 2004-08-03 2006-03-21 Honeywell International Inc. Low temperature curable materials for optical applications
US7170093B2 (en) * 2004-11-05 2007-01-30 Xerox Corporation Dielectric materials for electronic devices
JP4860953B2 (ja) * 2005-07-08 2012-01-25 富士通株式会社 シリカ系被膜形成用材料、シリカ系被膜及びその製造方法、多層配線及びその製造方法、並びに、半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016032212A1 (ko) * 2014-08-25 2016-03-03 한국화학연구원 폴리실라잔 화합물을 포함하는 박막 트랜지스터 게이트 절연막 및 이를 포함하는 박막 트랜지스터

Also Published As

Publication number Publication date
JP2008124431A (ja) 2008-05-29
EP1879234A2 (en) 2008-01-16
SG139664A1 (en) 2008-02-29
TW200814387A (en) 2008-03-16
US20080012074A1 (en) 2008-01-17
EP1879234A3 (en) 2009-01-28

Similar Documents

Publication Publication Date Title
KR20080007192A (ko) 박막 트랜지스터를 위한 유전체 또는 평탄화 층으로서 낮은온도 졸-젤 실리케이트
KR100613682B1 (ko) 저 유전 물질 함유 용매를 제조하기 위한 조성물
US7122880B2 (en) Compositions for preparing low dielectric materials
JP4028512B2 (ja) 低誘電体材料の作製方法
KR100619647B1 (ko) 막 형성용 조성물, 막의 형성 방법 및 절연막
KR100618487B1 (ko) 막 형성용 조성물, 막의 형성 방법 및 절연막
JP2001354904A (ja) 膜形成用組成物、膜の形成方法およびシリカ系膜
KR20070085174A (ko) 리소그래피 공정용 탑 코트
JP4049775B2 (ja) 有機シリケート重合体およびこれを含む絶縁膜
JP2004277501A (ja) シリカ系被膜形成用組成物、シリカ系被膜及びその形成方法、並びにシリカ系被膜を備える電子部品
KR100671860B1 (ko) 규소 함유 잔류물을 기판으로부터 제거하기 위한 용매 및그 용매를 사용하여 규소 함유 잔류물을 기판으로부터 제거하는 방법
JP3966026B2 (ja) シリカ系被膜形成用組成物、シリカ系被膜及びその製造方法、並びに電子部品
US20080264672A1 (en) Photoimprintable Low Dielectric Constant Material and Method for Making and Using Same
JP2006213908A (ja) シリカ系被膜形成用組成物、シリカ系被膜の形成方法、シリカ系被膜、及び、電子部品
JP2007291167A (ja) シリカ系被膜形成用組成物、シリカ系被膜の製造方法及び電子部品
JP2006055700A (ja) シリカ系硬化被膜の形成方法、シリカ系硬化被膜改善用液体、シリカ系硬化被膜及び電子部品
JP2004189969A (ja) シリカ系被膜、シリカ系被膜形成用組成物、シリカ系被膜の製造方法及び電子部品
JP2005097626A (ja) シリカ系被膜形成用組成物、シリカ系被膜及びその形成方法、並びにシリカ系被膜を備える電子部品

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application