KR20070114472A - Fringe field switching mode liquid crystal display device and method for fabricating thereof - Google Patents

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Abstract

A fringe field switching mode LCD and a method for manufacturing the same are provided to manufacture the LCD through a three-mask process using a halftone mask and a lift-off step to reduce the manufacturing cost of the LCD. A first mask process is performed by forming a plate-type common electrode(80), a multi-layer type common line(60), a gate line(51), and a gate electrode(58) on a substrate. A second mask process is performed by forming a semiconductor layer above the gate electrode, source and drain electrodes(54,56), and a data line(52) connected to the source electrode. The second mask process is performed using a halftone mask. A passivation layer and a photoresist layer are sequentially formed on the entire surface. A third mask process is performed by exposing a portion of the passivation layer correspondingly to a pixel region, one end of the gate line, and one end of the data line. A transparent electrode layer is formed on the entire surface. The photoresist layer below the transparent electrode layer is removed, thereby forming bar-shaped pixel electrodes(71,72,73,74), a gate pad terminal electrode(84) contacted to the end of the gate line, and a data pad terminal electrode(88) contacted with the end of the data line.

Description

프린지 필드 스위칭 모드 액정표시장치 및 그 제조방법{Fringe Field Switching Mode Liquid Crystal Display Device and method for fabricating thereof} Fringe field switching mode liquid crystal display device and method for fabricating

도 1은 종래의 FFS 모드 액정표시장치의 단위 화소를 나타낸 확대 평면도.1 is an enlarged plan view showing a unit pixel of a conventional FFS mode liquid crystal display device;

도 2a 내지 도 2e는 도 1의 Ⅰ-Ⅰ 선을 따라 절단한 공정 단면도.2A to 2E are cross-sectional views taken along the line II of FIG. 1.

도 3a 내지 도 3e는 도 1의 Ⅱ-Ⅱ 선을 따라 절단한 공정 단면도. 3A to 3E are cross-sectional views taken along the line II-II of FIG. 1.

도 4는 본 발명에 따른 FFS 모드 액정표시장치의 단위 화소를 나타낸 확대 평면도. 4 is an enlarged plan view showing a unit pixel of an FFS mode liquid crystal display according to the present invention;

도 5a 내지 도 5l은 도 4의 Ⅲ-Ⅲ 와 Ⅳ-Ⅳ선을 따라 절단한 공정 단면도.5A to 5L are cross-sectional views taken along lines III-III and IV-IV of FIG. 4.

도 6a 내지 도 6l은 도 4의 Ⅴ-Ⅴ 와 Ⅵ-Ⅵ 선을 따라 절단한 공정 단면도.6A to 6L are cross-sectional views taken along the lines V-V and VI-VI of FIG. 4.

* 도면의 주요부분에 대한 부호의 설명** Explanation of symbols for the main parts of the drawings *

51 : 게이트 배선 52 : 데이터 배선 51: gate wiring 52: data wiring

54 : 소스 전극 56 : 드레인 전극 54 Source electrode 56 Drain electrode

58 : 게이트 전극 60 : 공통 배선 58: gate electrode 60: common wiring

65 : 제 2 스토리지 전극 66a : 순수 비정질 실리콘층 65 second storage electrode 66a pure amorphous silicon layer

71 내지 74 : 화소 전극 80 : 공통 전극 71 to 74: pixel electrode 80: common electrode

82 : 게이트 패드 전극 84 : 게이트 패드 단자전극 82: gate pad electrode 84: gate pad terminal electrode

86 : 데이터 패드 전극 88 : 데이터 패드 단자전극86: data pad electrode 88: data pad terminal electrode

100 : 기판 100: substrate

본 발명은 프린지 필드 스위칭 모드 액정표시장치에 관한 것으로, 특히 마스크 공정수를 줄일 수 있는 프린지 필드 스위칭 모드(Fringe Field Switching Mode : FFS 모드) 액정표시장치 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fringe field switching mode liquid crystal display device, and more particularly, to a fringe field switching mode (FFS mode) liquid crystal display device and a method of manufacturing the same, which can reduce the number of mask processes.

최근에 액정표시장치는 소비전력이 낮고 휴대성이 양호한 기술집약적이며 부가가치가 높은 차세대 첨단 표시장치로 각광받고 있다. Recently, liquid crystal displays have been spotlighted as next generation advanced display devices with low power consumption, good portability, technology-intensive and high added value.

상기 액정표시장치는 투명 전극이 형성된 두 기판 사이에 액정을 주입하고, 상부 및 하부 기판 외부에 상부 및 하부 편광판을 위치시켜 형성되며, 액정 분자의 이방성에 따른 빛의 편광특성을 변화시켜 영상효과를 얻는 비발광 소자에 해당된다. The liquid crystal display device is formed by injecting liquid crystal between two substrates on which transparent electrodes are formed, and placing upper and lower polarizers outside the upper and lower substrates, and changing image polarization characteristics according to the anisotropy of the liquid crystal molecules. It corresponds to the non-light emitting element obtained.

현재에는 각 화소를 개폐하는 스위칭 소자인 박막트랜지스터(Thin Film Transistor:TFT)가 화소마다 배치되는 능동행렬 방식 액정표시장치(Active Matrix Liquid Crystal Display Device : AM-LCD)가 해상도 및 동영상 구현능력이 우수하 여 평판 TV 시스템 및 휴대 컴퓨터용 고-정보량의 모니터와 같은 응용분야에 광범위하게 사용되게 되었다.Currently, active matrix liquid crystal display devices (AM-LCDs), in which thin film transistors (TFTs), which are switching elements that open and close each pixel, are arranged for each pixel, have excellent resolution and video performance. It has become widely used in applications such as flat panel television systems and high-information monitors for portable computers.

그러나, 대표적인 액정표시장치인 TN(Twisted Nematic)표시 모드는 좁은 시야각 특성과 늦은 응답 특성, 특히 그레이 스케일 동작에서의 늦은 응답 특성 등과 같은 근본적인 문제점을 갖는다.However, TN (Twisted Nematic) display mode, which is a typical liquid crystal display device, has fundamental problems such as narrow viewing angle characteristics and late response characteristics, especially late response characteristics in gray scale operation.

이러한 문제점을 해결하기 위하여, 액정표시장치의 새로운 다양한 개념이 제안되었다. 최근에는 새로운 표시 모드의 일환으로, 액정 분자들을 구동시키는 전극들이 모두 동일한 기판 상에 형성되는 횡전계 모드가 제안되고 있으며, 상기 횡전계 모드 액정표시장치의 개구율 및 투과율을 개선시키기 위해 프린지 필드 스위칭 모드(Fringe Field Switching Mode : FFS 모드) 액정표시장치가 제안되고 있다.In order to solve this problem, various new concepts of the liquid crystal display have been proposed. Recently, as part of a new display mode, a transverse electric field mode is proposed in which electrodes driving liquid crystal molecules are all formed on the same substrate, and a fringe field switching mode is used to improve the aperture ratio and transmittance of the transverse electric field mode liquid crystal display. (Fringe Field Switching Mode: FFS Mode) A liquid crystal display device has been proposed.

상기 FFS 모드 액정표시장치는, 화소 영역에 대응하는 일종의 아일랜드 패턴 구조에 해당하는 플랫(flat) 형태의 공통 전극과 막대형상의 패턴이 서로 이격하여 다 수개 형성되는 구조에 해당하는 슬릿(slit) 형태의 화소 전극이 절연체가 개재된 상태에서 중첩되게 배치된 구조를 가져, 횡전계 모드와 다르게 수 Å 간격을 두고 횡전계가 이루어지므로 횡전계가 강력하고, 전극 상부의 액정분자까지 횡전계에 의해 배열하는 것이 가능한 장점이 있다. The FFS mode liquid crystal display has a slit shape corresponding to a structure in which a flat common electrode and a bar-shaped pattern corresponding to a kind of island pattern structure corresponding to a pixel region are formed to be spaced apart from each other. Since the pixel electrodes of the structure are arranged to overlap each other with the insulator interposed therebetween, the transverse electric field is formed at several intervals different from the transverse electric field mode, so the transverse electric field is strong, and the liquid crystal molecules on the electrode are arranged by the transverse electric field. There are advantages to being possible.

또한 2 ITO구조이므로 화이트 휘도를 높여 개구율을 높일 수 있는 특징이 있다. In addition, since the 2 ITO structure, the white luminance is increased to increase the aperture ratio.

이하, 도면을 참조하여 종래의 FFS 모드 액정표시장치에 관해 상세히 설명한다.Hereinafter, a conventional FFS mode liquid crystal display will be described in detail with reference to the accompanying drawings.

도 1은 종래에 따른 FFS 모드 액정표시장치의 평면도이다. 1 is a plan view of a conventional FFS mode liquid crystal display device.

도시한 바와 같이, 기판(50) 상에 일 방향으로 연장된 게이트 배선(10)과, 상기 게이트 배선(10)과 수직하게 교차하여 화소 영역(P)을 정의하는 데이터 배선(20)과, 상기 게이트 배선(10)과 데이터 배선(20)의 교차 지점에 상기 게이트 배선(10)에서 돌출된 게이트 전극(16)과, 상기 게이트 전극(16) 상부의 순수 비정질 실리콘층(33a)과 불순물 비정질 실리콘층(미도시)을 적층한 반도체층(미도시)과, 상기 반도체층 상부의 소스 및 드레인 전극(12, 14)을 포함하는 박막트랜지스터(T)가 구성되어 있다.As illustrated, the gate wiring 10 extending in one direction on the substrate 50, the data wiring 20 defining the pixel region P by crossing the gate wiring 10 to be perpendicular to the gate wiring 10, and The gate electrode 16 protruding from the gate wiring 10 at the intersection of the gate wiring 10 and the data wiring 20, the pure amorphous silicon layer 33a and the impurity amorphous silicon on the gate electrode 16. A thin film transistor T including a semiconductor layer (not shown) stacked with layers (not shown) and source and drain electrodes 12 and 14 on the semiconductor layer is formed.

이때, 상기 데이터 배선(20) 하부에 위치한 순수 비정질 실리콘층(33a)이 상기 데이터 배선(20) 외부로 돌출되어 구성된다. In this case, the pure amorphous silicon layer 33a disposed under the data line 20 protrudes out of the data line 20.

상기 화소 영역(P)에는 화소 전극(28,29)과 공통 전극(25)이 구성되는데, 상기 공통 전극(25)은 공통 배선(15)과 연결되며, 이웃하는 게이트 배선(10)과 데이터 배선(20) 그리고, 박막트랜지스터(T)와 일정 간격 이격된 플랫(flat) 형태로 구성되어 있다. 상기 공통 전극(25)은 투명 도전성 물질에서 선택되며, 한 예로 ITO(indium tin oxide)를 들 수 있다.Pixel electrodes 28 and 29 and a common electrode 25 are formed in the pixel region P. The common electrode 25 is connected to the common wiring 15, and the neighboring gate wiring 10 and the data wiring are formed. 20, and is formed in a flat form spaced apart from the thin film transistor (T) by a predetermined interval. The common electrode 25 is selected from a transparent conductive material, for example, indium tin oxide (ITO).

상기 화소 전극(28,29)은 상기 드레인 전극(14)과 접촉하는 수평부(28)와, 수평부(28)에서 수직하게 연장된 다수의 수직부(29)로 구성된다. The pixel electrodes 28 and 29 include a horizontal portion 28 in contact with the drain electrode 14, and a plurality of vertical portions 29 extending vertically from the horizontal portion 28.

그리고, 상기 게이트 배선(10)과 평행하게 이격하여 공통 전극(25)을 연결시키는 공통 배선(15)이 구성된다. 특히, 상기 공통 배선(15)은 공통 전극(25)과 동일 공정에서 동일 물질로 구성되고, 상기 게이트 배선(10)과는 서로 다른 공정에 서 구성되는 것을 특징으로 한다. In addition, the common wiring 15 is formed to connect the common electrode 25 to be spaced apart in parallel with the gate wiring 10. In particular, the common wiring 15 is made of the same material in the same process as the common electrode 25, and is characterized in that it is configured in a different process from the gate wiring 10.

전술한 바와 같이 구성된 FFS 모드 액정표시장치는 일반적으로 5 마스크 공정으로 제작될 수 있다. The FFS mode liquid crystal display device configured as described above may be generally manufactured in a five mask process.

이하, 도면을 참조하여 종래의 공정에 따른 FFS 모드 액정표시장치의 제조방법을 상세히 설명한다. Hereinafter, a manufacturing method of an FFS mode liquid crystal display device according to a conventional process will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 도 1의 Ⅰ-Ⅰ 선을 따라 절단한 공정 단면도이며, 도 3a 내지 도 3e는 도 1의 Ⅱ-Ⅱ 선을 따라 절단한 공정 단면도이다. 2A to 2E are cross-sectional views taken along the line II of FIG. 1, and FIGS. 3A to 3E are cross-sectional views taken along the line II-II of FIG. 1.

도 2a와 도 3a는 제 1 마스크 공정을 나타내기 위한 도면으로, 도시한 바와 같이, 기판(50) 상에 스위칭 영역(S)을 포함하는 화소 영역(P)과 데이터 영역(D)을 정의한다. 2A and 3A are diagrams illustrating a first mask process, and as illustrated, define a pixel region P and a data region D including a switching region S on a substrate 50. .

이어, 상기 기판(50) 상에 투명한 도전성 금속을 증착 및 패턴하여, 화소 영역(P)에 대응하여 공통 배선(도1의 15))과 공통 전극(25)이 형성된다. 상기 공통 전극(25)은 화소 영역(P)에서 플랫한 형상으로 형성되며, 상기 공통 배선(도 1의 15)은 공통 전극(25)과 연결하여 일 방향으로 형성된다. Subsequently, a transparent conductive metal is deposited and patterned on the substrate 50 to form a common wiring (15 in FIG. 1) and a common electrode 25 corresponding to the pixel region P. FIG. The common electrode 25 is formed in a flat shape in the pixel region P, and the common wire (15 of FIG. 1) is formed in one direction in connection with the common electrode 25.

이때, 상기 공통 배선과 공통 전극(25)은 일 예로, 투명 도전성 금속인 ITO(indium tin oxide)로 형성된다. In this case, the common wiring and the common electrode 25 are formed of, for example, indium tin oxide (ITO), which is a transparent conductive metal.

도 2b와 도 3b는 제 2 마스크 공정을 나타내기 위한 도면으로, 도시한 바와 같이, 상기 공통 배선(도1의 15)과, 상기 공통 배선에 연결된 공통 전극(25)을 형성한 기판(50) 상에 알루미늄(Al)과 이를 포함한 알루미늄 계열의 금속을 증착하고, 제 2 마스크로 패턴하여, 상기 스위칭 영역(S)에 대응하여 게이트 전극(16)이 형성되며, 상기 게이트 전극(16)과 연결하여 일 방향으로 게이트 배선(도1의 10)이 형성된다. 2B and 3B are diagrams for illustrating a second mask process. As illustrated, the substrate 50 having the common wiring 15 (FIG. 1) and the common electrode 25 connected to the common wiring is formed. Depositing aluminum (Al) and an aluminum-based metal including the same, and patterning it with a second mask, a gate electrode 16 is formed corresponding to the switching region S, and is connected to the gate electrode 16. As a result, gate wirings 10 in FIG. 1 are formed.

이어, 상기 스위칭 영역(S)에 형성된 게이트 전극(16)과, 상기 게이트 전극(16)에 연결하여 일 방향으로 형성된 게이트 배선(도1의 10)과, 상기 화소 영역(P)에 형성된 플랫 형상의 공통 전극(25)과, 상기 공통 전극(25)과 연결되며 상기 게이트 배선과 평행하게 이격하여 형성된 공통 배선(도1의 15) 상에 산화실리콘(SiO2)과 질화실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나가 증착되어 게이트 절연막(35)이 형성된다. Subsequently, the gate electrode 16 formed in the switching region S, the gate wiring 10 connected to the gate electrode 16 in one direction, and the flat shape formed in the pixel region P are formed. Silicon oxide (SiO 2 ) and silicon nitride (SiNx) on the common electrode 25 of FIG. 1 and on the common wiring (15 of FIG. 1) formed to be spaced apart from the gate wiring in parallel with the common electrode 25. One selected from the group of inorganic insulating materials is deposited to form a gate insulating layer 35.

도 2c와 도 3c는 제 3 마스크 공정을 나타내기 위한 도면으로, 도시한 바와 같이, 상기 게이트 절연막(35) 상에 반도체층(33)과 소스 및 드레인 금속층(미도시)을 연속적으로 증착한 후, 하프톤(half-tone) 마스크(미도시)로 패턴하여, 스위칭 영역(S)에 대응하여 반도체층(33)과 소스 및 드레인 전극(12, 14)이 형성되며, 데이터 영역(D)에 대응하여 데이터 배선(20)이 형성된다. 2C and 3C are diagrams illustrating a third mask process. As shown in the drawing, after the semiconductor layer 33 and the source and drain metal layers (not shown) are successively deposited on the gate insulating layer 35, FIGS. The semiconductor layer 33 and the source and drain electrodes 12 and 14 are formed to correspond to the switching region S by patterning a half-tone mask (not shown). Correspondingly, data wirings 20 are formed.

이때, 상기 반도체층(33)은 순수 비정질 실리콘층(33a)과 불순물 비정질 실리콘층(33b)을 차례로 적층하여 형성된다. In this case, the semiconductor layer 33 is formed by sequentially stacking the pure amorphous silicon layer 33a and the impurity amorphous silicon layer 33b.

상기 공정의 결과, 상기 스위칭 영역(S)에 대응하여 형성된 게이트 전극(16)과, 상기 게이트 전극(16) 상의 반도체층(33)과, 상기 반도체층(33) 상의 소스 및 드레인 전극(12, 14)으로 이루어진 박막트랜지스터(T)가 형성된다.As a result of the process, the gate electrode 16 formed corresponding to the switching region S, the semiconductor layer 33 on the gate electrode 16, and the source and drain electrodes 12, on the semiconductor layer 33, A thin film transistor (T) consisting of 14) is formed.

또한, 상기 데이터 영역(D)에 데이터 배선(20)이 형성되며, 이때, 상기 데이 터 배선(20)은 반도체층(33)과 상기 반도체층(33) 상의 소스 및 드레인 금속층(미도시)으로 적층된 삼중층으로 구성되며, 상기 데이터 배선(20) 하부에 위치한 액티브층(33a)이 상기 데이터 배선(20) 외부로 돌출되어 형성된다. In addition, a data line 20 is formed in the data area D, wherein the data line 20 is a semiconductor layer 33 and a source and drain metal layer (not shown) on the semiconductor layer 33. Composed of a stacked triple layer, the active layer 33a positioned below the data line 20 protrudes outside the data line 20.

도 2d와 도 3d는 제 4 마스크 공정을 나타내기 위한 도면으로, 도시한 바와 같이, 상기 소스 및 드레인 전극(12,14)과 데이터 배선(20)이 형성된 기판(50) 전면에 산화실리콘(SiO2)과 질화실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나가 증착되어 보호막(45)이 형성된 후, 이를 제 4 마스크로 패턴하여, 상기 드레인 전극(14)의 일부를 노출시키는 드레인 콘택홀(CH1)이 형성된다. 2D and 3D are diagrams illustrating a fourth mask process. As illustrated, silicon oxide (SiO) is formed on the entire surface of the substrate 50 on which the source and drain electrodes 12 and 14 and the data wiring 20 are formed. 2 ) and one of a group of inorganic insulating materials including silicon nitride (SiNx) is deposited to form a passivation layer 45, and then patterned with a fourth mask to expose a portion of the drain electrode 14. Hole CH1 is formed.

도 2e와 도 3e는 제 5 마스크 공정을 나타내기 위한 도면으로, 도시한 바와 같이 상기 보호막(45)의 상부에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나를 증착하고, 제 5 마스크로 패턴하여, 상기 스위칭 영역(S)에서 드레인 전극(14)과 접촉하여 형성된 화소 전극(28)과, 상기 화소 영역(P)에 플랫 형태의 공통 전극(25) 상에 다수의 핑거 형상의 화소 전극(29)이 형성된다.2E and 3E are diagrams illustrating a fifth mask process. As shown in FIG. 2E and FIG. 3E, an indium tin oxide (ITO) and an indium zinc oxide (IZO) are disposed on the passivation layer 45. Selected one of the conductive metal groups is deposited and patterned with a fifth mask to form a pixel electrode 28 formed in contact with the drain electrode 14 in the switching region S, and a flat shape in the pixel region P. A plurality of finger-shaped pixel electrodes 29 are formed on the common electrode 25.

즉, 상기 드레인 전극(14)과 접촉하는 화소 전극(28)에서 돌출된 수평부(28)와 상기 수평부(28)에서 다수의 핑거형상으로 분리된 수직부(29)를 연결하여 다수의 화소 전극(28, 29)이 형성된다. That is, a plurality of pixels are connected by connecting the horizontal portion 28 protruding from the pixel electrode 28 in contact with the drain electrode 14 and the vertical portion 29 separated into a plurality of finger shapes from the horizontal portion 28. Electrodes 28 and 29 are formed.

전술한 공정을 통해 종래의 5 마스크 공정에 따른 FFS 모드 액정표시장치가 제작될 수 있다. Through the above process, the FFS mode liquid crystal display device according to the conventional five mask process may be manufactured.

그러나, 종래의 5 마스크 공정에 의한 제조방법은 마스크 공정 수의 증가를 가져왔다. However, the manufacturing method by the conventional five mask process has brought the increase of the number of mask processes.

이때, 상기 마스크 공정은 앞서 언급한 바와 같이, 사진식각(photolithography) 공정으로 감광층 도포공정, 노광공정, 현상공정, 식각공정 및 감광층 제거공정을 포함한다. In this case, as described above, the mask process includes a photolithography process, a photosensitive layer coating process, an exposure process, a developing process, an etching process, and a photosensitive layer removing process.

따라서, 한 번의 마스크 공정을 진행하는 데 장시간이 소요되며, 상기 마스크 수의 증가는 장비 초기 투자비와 제조원가를 상승시키는 문제가 발생한다.Therefore, it takes a long time to go through a single mask process, the increase in the number of masks has a problem of increasing the initial investment cost and manufacturing cost of equipment.

본 발명은 상기와 같은 문제점을 해결하기 위한 목적으로 안출된 것으로, 본 발명에 따른 프린지 필드 스위칭 모드 액정표시장치의 제조방법은 3 마스크 공정으로 진행됨으로써, 장비 초기 투자비 및 공정비용을 절감시킬 수 있는 장점이 있다. The present invention has been made for the purpose of solving the above problems, the manufacturing method of the fringe field switching mode liquid crystal display device according to the present invention is a three-mask process, it is possible to reduce the initial investment cost and process cost of equipment There is an advantage.

전술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 제조방법은 기판을 준비하는 단계와, 상기 기판 상에 판 형상의 투명한 공통 전극과, 다층형태의 공통 배선과, 게이트 배선과 게이트 전극을 형성하는 제 1 마스크 공정 단계와; According to an aspect of the present invention, there is provided a method of manufacturing a liquid crystal display device, the method including preparing a substrate, a plate-shaped transparent common electrode, a multi-layered common wiring, a gate wiring and a gate on the substrate. A first mask process step of forming an electrode;

상기 게이트 전극의 상부에 반도체층과, 소스 및 드레인 전극과, 상기 소스 전극과 연결되는 데이터 배선을 형성하는 제 2 마스크 공정 단계와;A second mask process step of forming a semiconductor layer, a source and a drain electrode, and a data line connected to the source electrode on the gate electrode;

상기 기판의 전면에 보호막과 감광층을 적층한 후, 화소 영역에 대응하여 감광층 사이로 일부 보호막을 노출하고, 상기 게이트 배선 및 데이터 배선의 일 끝단을 노출하도록 보호막을 제거하는 제 3 마스크 공정 단계와;A third mask process step of laminating a protective film and a photosensitive layer on the entire surface of the substrate, exposing a portion of the protective film between the photosensitive layer corresponding to the pixel region, and removing the protective film to expose one end of the gate wiring and the data wiring; ;

상기 기판의 전면에 투명 전극층을 형성하는 단계와, 상기 투명 전극층 하부의 감광층을 제거하여 상기 막대 형상의 화소 전극과, 상기 게이트 배선의 일 끝단과 접촉하는 게이트 패드 단자전극과, 상기 데이터 배선의 일 끝단과 접촉하는 데이터 패드 단자전극을 형성하는 단계를 포함한다.Forming a transparent electrode layer on the entire surface of the substrate, removing the photosensitive layer under the transparent electrode layer, the rod-shaped pixel electrode, a gate pad terminal electrode contacting one end of the gate wiring, and the data wiring Forming a data pad terminal electrode in contact with one end.

상기 투명한 금속층은 인듐-틴-옥사이드(ITO)로 형성하고, 상기 다수의 불투명한 금속층은 몰리브덴(Mo), 알루미늄 합금(AlNd), 몰리브덴(Mo)을 적층하여 형성함을 특징으로 한다.The transparent metal layer is formed of indium tin oxide (ITO), and the plurality of opaque metal layers are formed by stacking molybdenum (Mo), aluminum alloy (AlNd), and molybdenum (Mo).

상기 제 2 마스크 공정 단계는 상기 게이트 배선 및 게이트 전극과 공통 전극및 공통 배선이 형성된 기판의 전면에 게이트 절연막과, 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 도전성 금속층을 적층하는 단계와;The second mask process may include: depositing a gate insulating film, a pure amorphous silicon layer, an impurity amorphous silicon layer, and a conductive metal layer on an entire surface of the substrate on which the gate wiring, the gate electrode, the common electrode, and the common wiring are formed;

상기 도전성 금속층의 상부에 감광층을 적층하는 단계와; 상기 감광층의 상부에 투과부와 차단부와 반투과부로 구성된 마스크를 위치시킨 후 노광공정을 진행하는 단계에 있어서, 상기 게이트 전극의 상부에는 반투과부를 중심으로 양측에 차단부가 위치하고, 상기 게이트 배선과 수직한 방향으로 차단부가 위치하도록 하여 노광공정을 진행하는 단계와; Stacking a photosensitive layer on top of the conductive metal layer; In the step of exposing the mask consisting of a transmissive portion, a blocking portion and a semi-transmissive portion on the photosensitive layer, the exposure process, the blocking portion is located on both sides of the semi-transmissive portion on the upper portion of the gate electrode, Performing an exposure process by placing the blocking unit in a vertical direction;

상기 노광공정 후, 현상공정을 진행하여 패턴된 감광층의 주변으로 노출된 도전성 금속층과 그 하부의 비정질 실리콘층과 불순물 비정질 실리콘층을 식각한 후, 상기 게이트 전극에 대응하는 상기 마스크의 반투과부에 대응하여 상부로부터 일부만 제거된 감광층을 완전히 제거하고, 하부의 노출된 도전성 금속층과 불순물 비정질 실리콘층을 제거하여, 상기 순수 비정질 실리콘층이 노출되는 단계와;After the exposure process, the development process is performed to etch the conductive metal layer exposed to the periphery of the patterned photosensitive layer, the amorphous silicon layer and the impurity amorphous silicon layer thereunder, and then to the transflective portion of the mask corresponding to the gate electrode. Correspondingly removing the photoresist layer partially removed from the upper part, and removing the exposed conductive metal layer and the impurity amorphous silicon layer at the bottom to expose the pure amorphous silicon layer;

상기 차단부에 대응하여 남겨진 감광층을 스트립 공정으로 제거하여, 상기 게이트 전극의 상부에 반도체층과 소스 및 드레인 전극과, 상기 소스 전극과 연결되고 일 끝단에 데이터 패드 전극을 포함하는 데이터 배선과, 상기 게이트 전극과 연결하여 일 방향으로 구성한 게이트 배선과 중첩한 아일랜드 형상의 금속층을 형성하는 단계를 포함한다.Removing the photoresist layer left corresponding to the blocking unit by a strip process, a data line including a semiconductor layer, a source and a drain electrode on the gate electrode, a data pad electrode connected to the source electrode and at one end thereof; And forming an island-shaped metal layer overlapping the gate wiring formed in one direction by connecting to the gate electrode.

상기 공통 배선의 일부를 제 1 스토리지 전극으로 하고, 상기 아일랜드 형상의 금속층을 제 2 스토리지 전극으로 한 보조 용량부(storage capacitor:Cst)를 형성하는 것을 특징으로 한다.A storage capacitor Cst is formed by using a part of the common wiring as a first storage electrode and using the island-shaped metal layer as a second storage electrode.

상기 제 3 마스크 공정 단계는 상기 소스 및 드레인 전극을 형성한 기판 상에 보호막과 감광층을 적층하는 단계와; 상기 드레인 전극의 일부와, 게이트 패드 전극의 일부와, 아일랜드 형상의 금속층의 일부와 데이터 패드 전극의 일부에 대응하여 투과부가, 상기 화소 영역에 대응하여 일정 간격을 두고 교대로 반투과부 및 차단부가, 그 외의 영역에 차단부가 대응되도록 마스크를 위치시키는 단계와;The third mask process may include stacking a protective film and a photosensitive layer on a substrate on which the source and drain electrodes are formed; Transmissive parts corresponding to a part of the drain electrode, a part of the gate pad electrode, a part of the island-shaped metal layer and a part of the data pad electrode, the transflective part and the blocking part alternately at regular intervals corresponding to the pixel area, Positioning the mask so that the blocking portion corresponds to the other area;

상기 마스크의 상부로 빛을 조사하는 노광 공정과, 현상 공정을 진행하는 단계와; 상기 현상 공정을 통해 상기 투과부에 대응한 보호막이 노출되며, 상기 화소 영역은 반투과부에 대응한 감광층의 일부만 제거되어 높이가 낮아진 상태가 되고, 상기 차단부를 구성한 영역의 감광층은 그대로 존재하게 되는 단계와;An exposure step of irradiating light onto the mask and a developing step; Through the developing process, a protective film corresponding to the transmissive part is exposed, and only a part of the photosensitive layer corresponding to the transflective part is removed so that the height is reduced, and the photosensitive layer of the region constituting the blocking part remains as it is. Steps;

상기 투과부에 대응하여 노출된 보호막을 식각한 후, 남겨진 감광층을 애슁하는 공정을 진행하여, 상기 화소 영역의 반투과부에 대응한 부분의 보호막이 노출되며, 상기 차단부를 구성한 부분의 감광층은 높이가 낮아진 상태가 되는 단계와;After etching the exposed protective film corresponding to the transmissive part, a process of ashing the remaining photosensitive layer is performed to expose the protective film of the portion corresponding to the transflective part of the pixel region, and the photosensitive layer of the part of the blocking part has a height. Is in a lowered state;

상기 다수의 노출된 영역과 접촉하며 단차진 감광층을 따라 투명한 도전성 물질을 증착하여 투명 전극층을 형성하고, 상기 투명 전극층 하부의 감광층을 리프트 오프 공정으로 제거하여, 다수의 화소 전극과, 게이트 패드 단자전극과 데이터 패드 단자전극을 형성하는 단계를 포함한다. Depositing a transparent conductive material along the stepped photosensitive layer in contact with the plurality of exposed regions to form a transparent electrode layer, and removing the photosensitive layer under the transparent electrode layer by a lift-off process to remove the plurality of pixel electrodes and gate pads. Forming a terminal electrode and a data pad terminal electrode.

상기 다수의 화소 전극은 드레인 전극과 연결한 인출부와, 상기 드레인 전극과 연결한 화소 전극에서 분리된 다수의 핑거 형상의 수직부와, 상기 다수의 수직부를 하나로 연결하는 수평부로 구성된 것을 특징으로 한다.The plurality of pixel electrodes may include an extraction part connected to a drain electrode, a plurality of finger-shaped vertical parts separated from the pixel electrode connected to the drain electrode, and a horizontal part connecting the plurality of vertical parts to one. .

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

본 발명에 따른 프린지 필드 스위칭(Fringe Field Switching : FFS) 모드 액정표시장치는 3 마스크 공정으로 제작하는 것이 가능한 것을 특징으로 한다. A fringe field switching (FFS) mode liquid crystal display device according to the present invention is characterized in that it can be manufactured in a three mask process.

도 4는 본 발명에 따른 FFS 모드 액정표시장치의 한 화소를 확대한 평면도이다. 4 is an enlarged plan view of one pixel of the FFS mode liquid crystal display according to the present invention.

도시한 바와 같이, 기판(100) 상에 일 방향으로 구성한 다수의 게이트 배선(51)과, 상기 게이트 배선(51)의 일 끝단에 구성한 게이트 패드 전극(82)과, As shown, a plurality of gate wirings 51 formed in one direction on the substrate 100, gate pad electrodes 82 configured at one end of the gate wiring 51,

상기 게이트 배선(51)과 교차하여 구성한 다수의 데이터 배선(52)과, 상기 데이터 배선(52)의 일 끝단에 구성한 데이터 패드 전극(86)과, A plurality of data lines 52 formed to cross the gate lines 51, a data pad electrode 86 formed at one end of the data lines 52, and

상기 게이트 배선(51)과 데이터 배선(52)의 교차 지점에 상기 게이트 배 선(51)에서 돌출 구성한 게이트 전극(58)과, 상기 게이트 전극(58) 상의 순수 비정질 실리콘층(66a)과 불술물 비정질 실리콘층(미도시)을 연속하여 적층한 반도체층(미도시)과, 상기 반도체층 상의 소스 및 드레인 전극(54,56)으로 이루어진 박막트랜지스터(T)와,A gate electrode 58 protruding from the gate wiring 51 at an intersection point of the gate wiring 51 and the data wiring 52, a pure amorphous silicon layer 66a on the gate electrode 58, and a non-defective material A semiconductor layer (not shown) in which an amorphous silicon layer (not shown) is successively stacked, a thin film transistor (T) including source and drain electrodes 54 and 56 on the semiconductor layer,

상기 게이트 배선(51)과 데이터 배선(52)이 교차하여 정의한 화소 영역(P)과, 상기 화소 영역(P)에 상기 게이트 배선(51)과 평행하게 이격하여 구성한 공통 배선(60)과, 상기 공통 배선(60) 상에 게이트 절연막(미도시)이 개재된 상태에서 상기 공통 배선(60)의 일부와 중첩된 영역에 구성한 아일랜드 형상의 금속층인 제 2 스토리지 전극(65)과, 상기 공통 배선(60)에 연결되며 상기 게이트 배선(51)과 데이터 배선(52), 그리고 박막트랜지스터(T)와 이격하여 구성한 플랫(flat) 형상의 공통 전극(80)과,  A pixel region P defined by the gate wiring 51 and the data wiring 52 intersecting with each other, a common wiring 60 formed in the pixel region P in parallel with the gate wiring 51, and the The second storage electrode 65 and the common wiring (which is an island-shaped metal layer formed in a region overlapping a portion of the common wiring 60 with a gate insulating film (not shown) interposed on the common wiring 60). A flat common electrode 80 connected to the gate line 51 and the data line 52 and spaced apart from the thin film transistor T;

상기 드레인 전극(56)의 일부와 연결한 제 1 인출 배선(71)과, 상기 제 1 인출배선(71)에서 돌출하여 연결한 수평부인 제 2 인출 배선(72)과, 상기 제 2 인출 배선(72)에서 분리하여 수직하게 다수의 핑거 형상으로 구성한 제 3 인출 배선(73)과, 상기 제 3 인출 배선(73)을 하나의 수평부로 연결하는 제 4 인출 배선(74)에 의해 다수의 화소 전극(71 내지 74)을 연결하여 구성한다. A first lead wire 71 connected to a part of the drain electrode 56, a second lead wire 72 that is a horizontal portion protruding from the first lead wire 71, and a second lead wire ( A plurality of pixel electrodes are formed by the third lead wires 73 separated from each other at 72 and configured to have a plurality of finger shapes vertically, and the fourth lead wires 74 connecting the third lead wires 73 to one horizontal portion. (71-74) is connected and comprised.

이때, 상기 제 2 스토리지 전극(65)은 상기 제 2 스토리지 전극(65) 상의 제 4 인출 배선(74)과 스토리지 콘택홀(CH3)에 의해 상기 화소 전극(71 내지 74)과 전기적으로 연결된다.In this case, the second storage electrode 65 is electrically connected to the pixel electrodes 71 to 74 by the fourth lead wire 74 and the storage contact hole CH3 on the second storage electrode 65.

전술한 구조에서 특징적인 것은 상기 공통 전극과, 공통 배선과, 게이트 배 선 및 게이트 전극을 제 1 마스크로 형성하고, 반도체층과 소스 및 드레인 전극과 데이터 배선을 제 2 마스크 공정으로 형성하고, 궁극적으로 화소 전극과, 콘택홀과, 게이트 패드 단자전극 및 데이터 패드 단자전극은 제 3 마스크 공정과 리프트 오프(lift-off) 공정을 통해 이루어지는 것을 특징으로 한다. Characteristic in the above structure is that the common electrode, the common wiring, the gate wiring and the gate electrode are formed by the first mask, the semiconductor layer, the source and drain electrodes and the data wiring are formed by the second mask process, and ultimately The pixel electrode, the contact hole, the gate pad terminal electrode, and the data pad terminal electrode are formed through a third mask process and a lift-off process.

이하, 공정도면을 참조하여, 본 발명에 따른 FFS 모드 액정표시장치의 제조방법을 상세히 설명한다.Hereinafter, a manufacturing method of the FFS mode liquid crystal display device according to the present invention will be described in detail with reference to the process drawings.

도 5a 내지 도 5l은 도 4의 Ⅲ-Ⅲ 선과 Ⅳ-Ⅳ 선을 따라 절단한 공정 단면도이고, 도 6a 내지 도 6l은 도 4의 Ⅴ-Ⅴ 선과 Ⅵ-Ⅵ 선을 따라 절단한 공정 단면도이다. 5A through 5L are cross-sectional views taken along lines III-III and IV-IV of FIG. 4, and FIGS. 6A through 6L are cross-sectional views taken along lines V-V and VI-VI of FIG. 4.

도 5a 내지 도 5e와 도 6a 내지 도 6e는 제 1 마스크 공정을 나타내기 위한 도면으로 이를 참조하여 설명하기로 한다. 5A to 5E and 6A to 6E are diagrams for describing a first mask process and will be described with reference to the drawings.

도 5a와 도 6a에 도시한 바와 같이, 기판(100) 상에 스위칭 영역(S), 게이트 패드 영역(GP), 화소 영역(P), 상기 화소 영역(P)에 포함된 스토리지 영역(SA), 데이터 영역(D)과 데이터 패드 영역(DP)을 정의하는 단계를 진행한다.5A and 6A, the switching area S, the gate pad area GP, the pixel area P, and the storage area SA included in the pixel area P are disposed on the substrate 100. Next, the data area D and the data pad area DP are defined.

이어, 상기 기판(100) 상에 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질 그룹 중 선택된 하나를 증착하여 투명한 금속층(A1)을 형성한 후, 연속하여 상기 투명한 금속층(A1) 상에 몰리브덴(Mo), 알루미늄 합금(AlNd)과 몰리브덴(Mo)을 연속하여 적층한 다수의 불투명한 금속층(A2)을 증착한다. Subsequently, one selected from the group of transparent conductive materials including indium tin oxide (ITO) or indium zinc oxide (IZO) is deposited on the substrate 100 to form a transparent metal layer A1, and then continuously As a result, a plurality of opaque metal layers A2 formed by successively stacking molybdenum (Mo), aluminum alloy (AlNd), and molybdenum (Mo) are deposited on the transparent metal layer A1.

이어, 도 5b와 도 6b에 도시한 바와 같이, 상기 투명한 금속층(A1)과 다수의 불투명한 금속층(A2)을 적층한 기판(100) 상에 감광성 물질(photoresist:PR)을 이용한 제 1 감광층(85)을 도포한 후, 하프톤(half tone) 마스크를 사용한 제 1 마스크(M) 공정을 진행한다. Subsequently, as illustrated in FIGS. 5B and 6B, a first photosensitive layer using a photoresist (PR) on a substrate 100 on which the transparent metal layer A1 and the plurality of opaque metal layers A2 are stacked. After 85 is applied, a first mask M process using a half tone mask is performed.

이때, 상기 하프톤 마스크(M)는 투과부(T1), 반투과부(T2)와 차단부(T3)로 구성한 마스크로, 상기 마스크(M)의 상부에서 빛을 조사하여 하부의 감광층을 노광 및 현상하게 되면, 상기 마스크(M)의 차단부(T3)에 대응하는 부분의 감광층은 그대로 존재하며, 반투과부(T2)에 대응하는 부분의 감광층은 표면으로부터 일부가 제거되어 높이가 낮아진 상태가 되고, 투과부(T1)에 대응하는 부분의 감광층은 완전히 제거된다.In this case, the halftone mask M is a mask composed of a transmissive part T1, a transflective part T2, and a blocking part T3, and exposes a lower photosensitive layer by irradiating light from the upper part of the mask M. When it is developed, the photosensitive layer of the portion corresponding to the blocking portion T3 of the mask M remains as it is, and the photosensitive layer of the portion corresponding to the transflective portion T2 is partially removed from the surface to have a low height. And the photosensitive layer of the part corresponding to the transmission part T1 is removed completely.

이때, 상기 차단부(T3)는 스위칭 영역(S), 게이트 패드 영역(GP)과 스토리지 영역(SA)에 대응하여 구성하고, 상기 반투과부(T2)는 화소 영역(P)에 대응하여 구성하며, 상기 투과부(T1)는 앞서 언급한 영역을 제외한 기판(100) 상의 전부분에 위치하도록 한다. In this case, the blocking part T3 is configured to correspond to the switching area S, the gate pad area GP, and the storage area SA, and the transflective part T2 is configured to correspond to the pixel area P. The transmissive part T1 is positioned at the entire portion of the substrate 100 except for the aforementioned region.

이때, 상기 스토리지 영역(SA)을 차단부(T3)로 구성하는 이유는 향후 형성될 공통 배선(도4의 60)의 일부를 제 1 스토리지 전극으로 사용하기 위함이다. In this case, the reason for configuring the storage area SA as the blocking part T3 is to use a part of the common wiring (60 of FIG. 4) to be formed as the first storage electrode.

전술한 바와 같이, 상기 하프톤 마스크(M)와 이격한 상부에서 빛을 조사하여 하부의 제 1 감광층(85)을 노광 및 현상하게 되면, 상기 차단부(T3)에 대응하여 원래의 높이로 구성된 제 1 감광층(85)이 남게 되고, 상기 반투과부(T2)에 대응하여 높이가 낮아진 제 1 감광층(85)이 남게 되며, 상기 투과부(T1)에 대응하는 부분의 제 1 감광층(85)은 완전히 제거된다. As described above, when the first photosensitive layer 85 is exposed and developed by irradiating light from the upper portion spaced apart from the halftone mask M, the lower first photosensitive layer 85 is exposed to the original height corresponding to the blocking portion T3. The configured first photosensitive layer 85 remains, and the first photosensitive layer 85 whose height is lowered corresponding to the transflective portion T2 remains, and the first photosensitive layer of the portion corresponding to the transmissive portion T1 ( 85 is completely removed.

이후, 도 5c와 도 6c에 도시한 바와 같이, 상기 스위칭 영역(S), 게이트 패드 영역(GP), 스토리지 영역(SA)과 화소 영역(P) 상에 남겨진 제 1 감광층(85)을 마스크로 이용하여 식각 공정을 진행한다. Subsequently, as shown in FIGS. 5C and 6C, the first photosensitive layer 85 remaining on the switching area S, the gate pad area GP, the storage area SA, and the pixel area P is masked. The etching process is performed by using.

이때, 상기 식각 공정은 습식식각(wet etching) 방식으로 진행된다.In this case, the etching process is performed by wet etching.

상기 습식식각은 불산(HF)이나 인산(PH3) 등을 소정의 화학약품과 섞어 사용하게 되며, 식각액은 식각될 층과 반응해서 물에 녹는 화합물을 형성한다.In the wet etching, hydrofluoric acid (HF), phosphoric acid (PH 3 ), or the like is mixed with a predetermined chemical, and the etching solution reacts with the layer to be etched to form a compound that is soluble in water.

절연물질인 산화실리콘(SiO2)을 예로 들면, 상기 산화실리콘(SiO2)의 경우 식각액 중 불산(HF)의 불소와 반응해서 식각액에 녹게된다. The insulating material is silicon oxide (SiO 2) as an example, it is melted and reacted to a fluoride etchant of hydrofluoric acid (HF) of the etchant for the silicon oxide (SiO 2).

상기 습식식각은 온도와 식각시간, 그리고 식각액의 조성비로 제어될 수 있다. 상기 습식식각 방식은 식각용액에 기판을 담그는 형식으로 식각을 행함으로 평면식각과 함께 측면식각을 동시에 행하게 된다. The wet etching may be controlled by the temperature, the etching time, and the composition ratio of the etchant. In the wet etching method, etching is performed by dipping a substrate in an etching solution to simultaneously perform side etching along with planar etching.

따라서, 패턴의 측면에 과도한 언더컷(under cut)이 발생하지 않도록 식각시간을 세밀하게 조절해야 한다. Therefore, the etching time must be finely adjusted so that excessive under cut does not occur on the side of the pattern.

앞선 공정을 통해, 상기 스위칭 영역(S), 게이트 패드 영역(GP), 스토리지 영역(SA)과 화소 영역(P) 상에 남겨진 제 1 감광층(85)을 제외한 부분의 투명한 금속층(A1)과 다수의 불투명한 금속층(A2)으로 적층한 금속층을 제거하게 된다. Through the above process, the transparent metal layer A1 of the portion except for the first photosensitive layer 85 left on the switching region S, the gate pad region GP, the storage region SA, and the pixel region P and The metal layer stacked with the plurality of opaque metal layers A2 is removed.

이어, 상기 스위칭 영역(S), 게이트 패드 영역(GP), 스토리지 영역(SA)과 화소 영역(P)에 대응하여 남겨진 제 1 감광층(85)을 애슁(ashing)하는 공정을 진행한다. Next, a process of ashing the first photosensitive layer 85 left corresponding to the switching area S, the gate pad area GP, the storage area SA, and the pixel area P is performed.

상기 공정의 결과, 도 5d와 도 6d에 도시한 바와 같이, 상기 스위칭 영역(S), 게이트 패드 영역(GP)과 스토리지 영역(SA)에서 제 1 감광층(85)은 높이가 낮아진 상태가 되며, 상기 화소 영역(P)은 상기 반투과부(T2)에 대응하여 높이가 낮아진 제 1 감광층(85)이 제거되며, 그 결과 상기 화소 영역(P)에 대응한 상부의 불투명한 금속층(A2)이 노출되게 된다.As a result of the process, as shown in FIGS. 5D and 6D, in the switching region S, the gate pad region GP, and the storage region SA, the first photosensitive layer 85 is in a lowered state. The first photosensitive layer 85 having a lower height corresponding to the transflective portion T2 is removed from the pixel region P. As a result, an upper opaque metal layer A2 corresponding to the pixel region P is removed. Will be exposed.

이후, 상기 스위칭 영역(S), 게이트 패드 영역(GP)과 스토리지 영역(SA)에서 높이가 낮아진 제 1 감광층(85)을 마스크로 이용하고, 상기 화소 영역(P)에 대응하여 노출된 금속층(A1,A2)을 습식식각 방식으로 식각한다. Thereafter, the first photosensitive layer 85 having a lower height is used as a mask in the switching area S, the gate pad area GP, and the storage area SA, and the metal layer exposed to the pixel area P is exposed. (A1, A2) is etched by wet etching.

이때, 상기 습식식각 공정을 진행하는 목적은, 화소 영역(P)에 대응하여 공통 전극(80)을 투명한 금속으로 이루어진 단일층(A1)으로 형성하기 위함이다.In this case, the purpose of the wet etching process is to form the common electrode 80 as a single layer A1 made of a transparent metal corresponding to the pixel region P.

따라서, 상기 식각 공정을 진행할 때, 상기 투명한 금속층(A1) 상부에 위치한 다수의 불투명한 금속층(A2)만을 제거하는 공정을 진행하게 되며, 그 결과 상기 스토리지 영역(SA)은 다수의 불투명한 금속층을 적층한 공통 배선(60)이 형성되고, 상기 화소 영역(P)은 상기 공통 배선(60)과 접촉하는 투명한 단일 금속층으로 공통 전극(80)이 형성된다.Therefore, when the etching process is performed, only a plurality of opaque metal layers A2 positioned on the transparent metal layer A1 are removed, and as a result, the storage area SA removes a plurality of opaque metal layers. The stacked common wiring 60 is formed, and the common region 80 is formed of a single transparent metal layer in contact with the common wiring 60.

이후, 상기 스위칭 영역(S), 게이트 패드 영역(GP)과 스토리지 영역(SA)에 위치한 높이가 낮아진 제 1 감광층(85)을 스트립(strip) 공정으로 제거한다.Subsequently, the first photosensitive layer 85 having a lower height disposed in the switching area S, the gate pad area GP, and the storage area SA is removed by a strip process.

상기 공정의 결과, 도 5e와 도 6e에 도시한 바와 같이, 상기 공통 전극(80)과 공통 배선(60)을 제외하고, 스위칭 영역(S)에 대응하여 게이트 전극(58)과, 상기 게이트 전극(58)과 연결하여 일 방향으로 형성한 게이트 배선(도4의 51)과, 상 기 게이트 배선의 일 끝단에 위치한 게이트 패드 전극(82)을 투명한 금속층(A1)과 다수의 불투명한 금속층(A2)을 적층한 구조로 형성한다.As a result of the above process, as shown in FIGS. 5E and 6E, except for the common electrode 80 and the common wiring 60, the gate electrode 58 and the gate electrode correspond to the switching region S. FIG. A gate wiring (51 in FIG. 4) formed in one direction by connecting to 58 and a gate pad electrode 82 positioned at one end of the gate wiring are provided with a transparent metal layer A1 and a plurality of opaque metal layers A2. ) Is formed into a laminated structure.

따라서, 본 발명에서는 상기 투명한 금속층(A1)과 다수의 불투명한 금속층(A2)을 연속해서 증착 및 패턴 함으로써, 종래에 비해 마스크 수를 감소시킬 수 있다. Therefore, in the present invention, by continuously depositing and patterning the transparent metal layer A1 and the plurality of opaque metal layers A2, the number of masks can be reduced as compared with the related art.

도 5f와 도 6f는 제 2 마스크 공정을 나타내기 위한 도면으로 이를 참조하여 설명하기로 한다. 5F and 6F are views for illustrating a second mask process and will be described with reference to the drawings.

도시한 바와 같이, 스위칭 영역(S), 게이트 패드 영역(GP), 스토리지 영역(SA)과 화소 영역(P) 각각에 대응하여 형성한 게이트 전극(58), 공통 배선(60), 공통 전극(80)과 게이트 패드 전극(82)을 형성한 기판(100) 전면에 질화실리콘(SiNx)과 산화실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 하나를 선택하거나 또는 그 이상의 물질을 증착하여 게이트 절연막(68)을 형성한다.As illustrated, the gate electrode 58, the common wiring 60, and the common electrode formed to correspond to each of the switching area S, the gate pad area GP, the storage area SA, and the pixel area P, respectively. 80 and an inorganic insulating material group including silicon nitride (SiNx) and silicon oxide (SiO 2 ) on the entire surface of the substrate 100 on which the gate pad electrode 82 is formed, or by depositing more materials An insulating film 68 is formed.

이후, 상기 게이트 절연막(68) 상에 순수 비정질 실리콘으로 이루어진 순수 비정질 실리콘층(66a)과 불순물 비정질 실리콘으로 이루어진 불순물 비정질 실리콘층(66b)을 적층하고, 연속하여 상기 비정질 실리콘층(66a)과 불순물 비정질 실리콘층(66b)으로 이루어진 반도체층(66) 상부에 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 등과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 소스 및 드레인 금속층(미도시)을 형성한다.Subsequently, a pure amorphous silicon layer 66a made of pure amorphous silicon and an impurity amorphous silicon layer 66b made of impurity amorphous silicon are stacked on the gate insulating layer 68, and the amorphous silicon layer 66a and impurities are successively stacked. One selected from a group of conductive metals such as aluminum (Al), aluminum alloy (AlNd), molybdenum (Mo), tungsten (W), chromium (Cr), or the like on the semiconductor layer 66 formed of the amorphous silicon layer 66b. The above materials are deposited to form source and drain metal layers (not shown).

이후, 상기 반도체층(66)과, 반도체층(66) 상부의 소스 및 드레인 금속층(미 도시) 상에 제 2 감광층(미도시)을 도포한 후, 하프톤 마스크를 사용한 제 2 마스크(미도시) 공정을 진행한다. Subsequently, a second photosensitive layer (not shown) is coated on the semiconductor layer 66 and the source and drain metal layers (not shown) on the semiconductor layer 66, and then a second mask (not shown) is used. (C) Proceed with the process.

이때, 스위칭 영역(S)에 대응하여 게이트 전극(58)의 상부에는 반투과부(T2)가 위치하고, 상기 반투과부(T2)를 중심으로 양측에 차단부(T3)가 위치하고, 상기 스토리지 영역(SA)과 데이터 영역(D)과 데이터 패드 영역(DP)에는 차단부(T3)를 위치시키며, 앞서 언급한 영역을 제외한 전부분은 투과부(T1)를 위치시킨다. In this case, the transflective portion T2 is positioned on the gate electrode 58 corresponding to the switching region S, and the blocking portion T3 is positioned at both sides of the transflective portion T2, and the storage region SA is disposed. ), The blocking portion T3 is positioned in the data region D and the data pad region DP, and the transmissive portion T1 is positioned in all portions except the aforementioned region.

전술한 바와 같이, 제 2 마스크(미도시) 공정을 통해, 상기 스위칭 영역(S)에 소스 및 드레인 전극(54,56)을 형성하며, 상기 소스 및 드레인 전극(54,56) 하부에 반도체층(66)을 형성하고, 상기 소스 및 드레인 전극(54,56) 사이에 위치한 상기 순수 비정질 실리콘층(66a)의 일부를 노출하여 형성하며, 상기 스토리지 영역(SA)에 대응하여 아일랜드 형상의 금속층으로 이루어진 제 2 스토리지 전극(65)과, 상기 데이터 영역(D)에 대응하여 데이터 배선(52)과, 상기 데이터 패드 영역(DP)에 대응하여 데이터 패드 전극(86)을 각각 형성한다.As described above, source and drain electrodes 54 and 56 are formed in the switching region S through a second mask (not shown) process, and a semiconductor layer is disposed below the source and drain electrodes 54 and 56. And a portion 66 of the pure amorphous silicon layer 66a positioned between the source and drain electrodes 54 and 56, and formed as an island-shaped metal layer corresponding to the storage area SA. The second storage electrode 65, the data line 52 corresponding to the data area D, and the data pad electrode 86 corresponding to the data pad area DP are formed.

이때, 상기 소스 및 드레인 전극(54, 56), 제 2 스토리지 전극(65), 데이터 배선(52)과 데이터 패드 전극(86) 하부에 위치한 순수 비정질 실리콘층(66a)이 상기 소스 및 드레인 전극(54, 56), 제 2 스토리지 전극(65), 데이터 배선(52)과 데이터 패드 전극(86) 외부로 돌출되어 형성된다. At this time, the source and drain electrodes 54 and 56, the second storage electrode 65, the data line 52, and the pure amorphous silicon layer 66a disposed under the data pad electrode 86 are formed of the source and drain electrodes ( 54 and 56, the second storage electrode 65, the data line 52, and the data pad electrode 86 protrude outwardly.

또한, 상기 제 2 스토리지 전극(65), 데이터 배선(52)과 데이터 패드 전극(86)은 별도의 공정으로 진행하는 것이 아니라, 상기 반도체층(66)과 반도체층(66) 상의 소스 및 드레인 금속층(미도시)을 패턴할 때 동시에 형성하게 된다. In addition, the second storage electrode 65, the data line 52, and the data pad electrode 86 do not proceed in separate processes, but the source and drain metal layers on the semiconductor layer 66 and the semiconductor layer 66. (Not shown) is formed at the same time when patterning.

즉, 상기 제 2 스토리지 전극(65)과 데이터 배선(52)과 데이터 패드 전극(86)은 반도체층(66)과 소스 및 드레인 금속층(미도시)을 적층한 삼중층으로 형성된다. That is, the second storage electrode 65, the data line 52, and the data pad electrode 86 are formed of a triple layer in which the semiconductor layer 66 and the source and drain metal layers (not shown) are stacked.

전술한 바와 같이, 상기 공통 배선(60)의 일부를 제 1 스토리지 전극으로 하고, 상기 아일랜드 형상의 금속층을 제 2 스토리지 전극(65)으로 한 보조용량부(storage capacitor, Cst)를 형성할 수 있다. As described above, a storage capacitor Cst having a portion of the common wiring 60 as the first storage electrode and the island-shaped metal layer as the second storage electrode 65 may be formed. .

따라서, 상기 스위칭 영역(S)에 게이트 전극(58)과 상기 게이트 전극(58) 상의 반도체층(66)과 상기 반도체층(66) 상의 소스 전극(54)과 상기 소스 전극(54)과 이격한 드레인 전극(56)으로 이루어진 박막트랜지스터(T)가 형성된다. Accordingly, the gate electrode 58 and the semiconductor layer 66 on the gate electrode 58 and the source electrode 54 and the source electrode 54 on the semiconductor layer 66 are spaced apart from each other in the switching region S. The thin film transistor T including the drain electrode 56 is formed.

또한, 상기 게이트 배선(도4의 51)과 교차하여 화소 영역(P)을 정의하는 데이터 배선(52)과, 상기 데이터 배선(52)의 일 끝단에 데이터 패드 전극(86)을 형성한다. A data line 52 defining a pixel region P intersecting the gate line 51 in FIG. 4 and a data pad electrode 86 are formed at one end of the data line 52.

도 5g 내지 도 5l과 도 6g 내지 도 6l은 제 3 마스크 공정을 나타내기 위한 도면으로 이를 참조하여 설명하기로 한다. 5G to 5L and 6G to 6L are drawings for illustrating a third mask process, which will be described with reference to the drawings.

도 5g와 도 6g에 도시한 바와 같이, 상기 박막트랜지스터(T), 데이터 배선(52), 제 2 스토리지 전극(65)과 데이터 패드 전극(86)을 형성한 기판(100) 전면에 질화실리콘(SiNx)과 산화실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 하나 또는 그 이상의 물질을 증착하여 보호막(69)을 형성한다.As shown in FIGS. 5G and 6G, silicon nitride (I) may be formed on the entire surface of the substrate 100 on which the thin film transistor T, the data line 52, the second storage electrode 65 and the data pad electrode 86 are formed. A protective film 69 is formed by depositing one or more materials of an inorganic insulating material group including SiNx) and silicon oxide (SiO 2 ).

이어, 상기 보호막(69) 상에 제 3 감광층(95)을 도포한 후, 하프톤(half tone) 마스크를 사용한 제 3 마스크(M) 공정을 진행한다.Subsequently, after the third photosensitive layer 95 is coated on the passivation layer 69, a third mask M process using a half tone mask is performed.

앞서 언급한 바와 같이, 상기 하프톤 마스크(M)는 투과부(T1)와 반투과부(T2)와 차단부(T3)로 구성되며, 상기 스위칭 영역(S)에 대응하여 드레인 전극(56)의 일부, 게이트 패드 영역(GP)에 대응하여 게이트 패드 전극(82)의 일부, 스토리지 영역(SA)에 대응하여 제 2 스토리지 전극(65)의 일부, 데이터 패드(DP) 영역에 대응하여 데이터 패드 전극(86)의 일부에 대응하여 상기 투과부(T1)를 위치시키고, 상기 스토리지 영역(SA)을 제외한 화소 영역(P)에 대응하여 일정 간격을 두고 반투과부(T2)와 차단부(T3)를 교대로 위치시키고, 앞서 언급한 영역을 제외한 전 부분은 차단부(T3)를 위치시킨다. As mentioned above, the halftone mask M includes a transmissive part T1, a transflective part T2, and a blocking part T3, and is a part of the drain electrode 56 corresponding to the switching area S. FIG. A portion of the gate pad electrode 82 corresponding to the gate pad area GP, a portion of the second storage electrode 65 corresponding to the storage area SA, and a data pad electrode corresponding to the data pad DP area The transmissive part T1 is positioned to correspond to a part of 86, and the transflective part T2 and the blocking part T3 are alternately disposed at regular intervals to correspond to the pixel area P excluding the storage area SA. Position, and the entire portion except the above-mentioned region positions the blocking portion T3.

다음으로, 상기 하프톤 마스크(M)의 상부로 빛을 조사하여 노광공정을 진행한 후, 연속하여 현상공정을 진행한다.Next, the light is irradiated to the upper portion of the halftone mask M to proceed the exposure process, and then the development process is continuously performed.

상기 공정의 결과, 도 5h와 도 6h에 도시한 바와 같이, 상기 투과부(T1)를 위치시킨 드레인 전극(56)의 일부, 게이트 패드 전극(82)의 일부, 제 2 스토리지 전극(65)의 일부와 데이터 패드 전극(86)의 일부에 대응하여 상기 제 3 감광층(95)이 제거되어 하부의 보호막(69)이 노출되고, 상기 화소 영역(P)에 일정한 간격을 두고 반투과부(T2)와 차단부(T3)를 교대로 위치시킨 부분에 대응하여 반투과부(T2)가 위치한 부분의 제 3 감광층(95)은 일부가 제거되고, 앞서 언급한 영역을 제외한 차단부(T3)가 위치한 부분의 제 3 감광층(95)은 그대로 존재한다. As a result of the above process, as shown in FIGS. 5H and 6H, a part of the drain electrode 56 in which the transmission part T1 is positioned, a part of the gate pad electrode 82, and a part of the second storage electrode 65 are located. The third photosensitive layer 95 is removed to correspond to a portion of the data pad electrode 86 to expose the lower passivation layer 69, and the transflective portion T2 is spaced apart from the pixel region P at regular intervals. The third photosensitive layer 95 of the portion where the transflective portion T2 is positioned corresponding to the portion in which the blocking portion T3 is alternately positioned is partially removed, and the portion where the blocking portion T3 is disposed except for the aforementioned region. The third photosensitive layer 95 is intact.

이어, 도 5i와 도 6i에 도시한 바와 같이, 상기 제 3 감광층(95)을 마스크(M)로 이용하여 노출된 보호막(69)을 건식식각 공정으로 식각한다. Subsequently, as shown in FIGS. 5I and 6I, the exposed protective film 69 is etched by a dry etching process using the third photosensitive layer 95 as a mask M. FIG.

상기 건식식각(dry etching)은 플라즈마 방전에 의해 챔버(chamber)에 주입된 가스가 이온(ion)이나 라디칼(radical) 그리고 전자(electron)들로 분리된다. 이때, 인가된 전기장(electric field)에 의해 충돌과 상호반응이 일어나면서 이온은 전기장에 의해, 라디칼은 확산에 의해 글라스 상의 박막과 반응하여, 물리적 충돌과 화학적 반응에 의한 동시작용으로 식각하게 된다.In the dry etching, a gas injected into a chamber by plasma discharge is separated into ions, radicals, and electrons. At this time, collisions and interactions are caused by an applied electric field, and ions react with the thin film on the glass by the electric field and radicals by diffusion, and are etched by simultaneous action by physical collision and chemical reaction.

예를 들면, 절연물질인 산화실리콘(SiO2)의 경우 식각 가스는 CF4가 주로 사용된다. 이 가스에 주어진 에너지는 불소가 산화실리콘(SiO2)과 반응하게 하여 불소, 실리콘, 산소를 포함하는 가스를 발생시키고, 이 가스는 진공에 의해 용기에서 제거된다.For example, in the case of an insulating material, silicon oxide (SiO 2 ), CF 4 is mainly used as an etching gas. The energy given to this gas is fluorine Reaction with silicon oxide (SiO 2 ) generates a gas containing fluorine, silicon, and oxygen, which is removed from the vessel by vacuum.

따라서, 상기 건식식각 공정을 통해, 스위칭 영역(S)에 드레인 전극(56)의 일부를 노출시키는 드레인 콘택홀(CH2)과, 화소 영역(P)에 포함된 스토리지 영역(SA)에 제 2 스토리지 전극(65)의 일부를 노출시키는 스토리지 콘택홀(CH3)과, 게이트 패드 영역(GP)에 게이트 패드 전극(82)의 일부를 노출시키는 게이트 패드 콘택홀(CH4)과, 데이터 패드 영역(DP)에 데이터 패드 전극(86)의 일부를 노출시키는 데이터 패드 콘택홀(CH5)을 형성한다.Therefore, through the dry etching process, the drain contact hole CH2 exposing a part of the drain electrode 56 in the switching region S and the second storage in the storage region SA included in the pixel region P. The storage contact hole CH3 exposing a part of the electrode 65, the gate pad contact hole CH4 exposing a part of the gate pad electrode 82 in the gate pad area GP, and the data pad area DP. A data pad contact hole CH5 is formed in the data pad electrode 86 to expose a portion of the data pad electrode 86.

이후, 도 5j와 도 6j에 도시한 바와 같이, 상기 기판(100) 상의 제 3 감광층(95)을 애슁(ashing)하는 공정을 진행하면, 상기 마스크(M)의 반투과부(T2)에 대응하여 남겨진 제 3 감광층(95)이 완전히 제거된다. 따라서 일정한 간격을 두고 보호막(CH6)이 노출된다. Subsequently, as shown in FIGS. 5J and 6J, when the process of ashing the third photosensitive layer 95 on the substrate 100 is performed, the semi-transmissive portion T2 of the mask M is corresponded. The remaining third photosensitive layer 95 is completely removed. Therefore, the protective film CH6 is exposed at regular intervals.

이때, 마스크(M)의 차단부(T3)에 대응하여 남겨진 제 3 감광층(95)은 높이가 낮아진 상태가 된다.At this time, the third photosensitive layer 95 left in correspondence with the blocking portion T3 of the mask M is in a state where the height is lowered.

이후, 도 5k와 도 6k에 도시한 바와 같이, 기판(100)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 하나를 선택하여 투명 전극층(105)을 형성한다. Thereafter, as shown in FIGS. 5K and 6K, one of the transparent conductive metal groups including indium tin oxide (ITO) and indium zinc oxide (IZO) on the front surface of the substrate 100 is selected to be transparent. The electrode layer 105 is formed.

이때, 상기 투명 전극층(105)은 상기 노출된 드레인 전극(56), 제 2 스토리지 전극(65), 게이트 패드 전극(82), 데이터 패드 전극(86)과 노출된 보호막(CH6)과 접촉하며 상기 제 3 감광층(95) 상부로 단차진 형상을 따라 기판(100) 전면에 형성된다.In this case, the transparent electrode layer 105 is in contact with the exposed drain electrode 56, the second storage electrode 65, the gate pad electrode 82, the data pad electrode 86, and the exposed protective film CH6. The third photosensitive layer 95 is formed on the entire surface of the substrate 100 along a stepped shape.

이어, 도 5l과 도 6l에 도시한 바와 같이, 상기 남겨진 제 3 감광층(95)을 제거하는 리프트 오프(lift-off) 공정을 진행한다. Subsequently, as shown in FIGS. 5L and 6L, a lift-off process of removing the remaining third photosensitive layer 95 is performed.

상기 리프트 오프 공정을 통해, 화소 영역(P)에 화소 전극(71 내지 74)과, 상기 게이트 패드 전극(82)과 접촉하는 게이트 패드 단자전극(84)과, 상기 데이터 패드 전극(86)과 접촉하는 데이터 패드 단자전극(88)을 형성한다.Through the lift-off process, the pixel electrodes 71 to 74 are in contact with the gate pad terminal electrode 84 and the data pad electrode 86 in contact with the gate pad electrode 82 in the pixel region P. FIG. The data pad terminal electrode 88 is formed.

이때, 상기 화소 전극(71 내지 74)은 상기 드레인 전극(56)과 연결한 제 1 인출 배선(71)과, 상기 제 1 인출 배선(71)에서 돌출하여 연결된 수평부인 제 2 인출 배선(72)과, 상기 제 2 인출 배선(72)에서 분리하여 수직하게 다수의 핑거 형상으로 형성한 제 3 인출 배선(73)과, 상기 제 3 인출 배선(73)을 하나의 수평부로 연결하는 제 4 인출 배선(74)으로 구성한다. In this case, the pixel electrodes 71 to 74 are first lead wires 71 connected to the drain electrode 56, and second lead wires 72 which are horizontal portions protruding from the first lead wires 71. And a third outgoing wire 73 separated from the second outgoing wire 72 to form a plurality of vertically vertical fingers, and a fourth outgoing wire for connecting the third outgoing wire 73 to one horizontal portion. It consists of 74.

또한, 상기 제 2 스토리지 전극(65)은 상기 제 2 스토리지 전극(65) 상의 제 4 인출 배선(74)과 스토리지 콘택홀(CH3)에 의해 화소 전극(71 내지 74)과 전기적으로 연결된다.In addition, the second storage electrode 65 is electrically connected to the pixel electrodes 71 to 74 by the fourth lead wire 74 and the storage contact hole CH3 on the second storage electrode 65.

전술한 공정을 통해, 본 발명에 따른 프린지 필드 스위칭 모드 액정표시장치의 제조방법은 3 마스크 공정으로 제작할 수 있다. Through the above-described process, the manufacturing method of the fringe field switching mode liquid crystal display device according to the present invention can be manufactured in a three mask process.

전술한 바와 같이, 본 발명에 따른 프린지 필드 스위칭 모드 액정표시장치는 투명한 금속층과 다수의 불투명한 금속층을 적층하여 게이트 전극과 공통 전극을 동일층에서 하프톤 마스크를 이용하여 형성하며, 소스 및 드레인 전극과 아일랜드 형상의 금속층과 게이트 전극과 데이터 패드 전극 상에 위치한 보호막의 일부를 노출시키지 않은 상태에서, 상기 보호막 상에 감광층을 도포하고, 하프톤 마스크를 이용하여 건식식각 공정을 통해 상기 보호막의 일부를 노출시킨 후, 투명한 금속층을 증착하고 이를 리프트 오프 공정을 통해 다수의 화소 전극, 게이트 패드 단자 전극과 데이터 패드 단자전극을 형성함으로써, 3 마스크 전개가 가능하게 되며 그에 따른 장비 초기 투자비 및 공정비용을 절감하는 효과가 있다. As described above, the fringe field switching mode liquid crystal display according to the present invention is formed by laminating a transparent metal layer and a plurality of opaque metal layers to form a gate electrode and a common electrode using a halftone mask on the same layer, and source and drain electrodes. And a portion of the passivation layer by applying a photoresist layer on the passivation layer, using a halftone mask and performing a dry etching process without exposing portions of the passivation layer on the island-shaped metal layer, the gate electrode, and the data pad electrode. After exposing the metal layer, the transparent metal layer is deposited and a plurality of pixel electrodes, gate pad terminal electrodes, and data pad terminal electrodes are formed through a lift-off process, thereby enabling the development of three masks. There is a saving effect.

Claims (8)

기판을 준비하는 단계와,Preparing a substrate; 상기 기판 상에 판 형상의 투명한 공통 전극과, 다층형태의 공통 배선과, 게이트 배선과 게이트 전극을 형성하는 제 1 마스크 공정 단계와;A first mask process step of forming a plate-shaped transparent common electrode, a multi-layered common wiring, a gate wiring and a gate electrode on the substrate; 상기 게이트 전극의 상부에 반도체층과, 소스 및 드레인 전극과, 상기 소스 전극과 연결되는 데이터 배선을 형성하는 제 2 마스크 공정 단계와;A second mask process step of forming a semiconductor layer, a source and a drain electrode, and a data line connected to the source electrode on the gate electrode; 상기 기판의 전면에 보호막과 감광층을 적층한 후, 화소 영역에 대응하여 감광층 사이로 일부 보호막을 노출하고, 상기 게이트 배선 및 데이터 배선의 일 끝단을 노출하도록 보호막을 제거하는 제 3 마스크 공정 단계와;A third mask process step of laminating a protective film and a photosensitive layer on the entire surface of the substrate, exposing a portion of the protective film between the photosensitive layer corresponding to the pixel region, and removing the protective film to expose one end of the gate wiring and the data wiring; ; 상기 기판의 전면에 투명 전극층을 형성하는 단계와, Forming a transparent electrode layer on the front surface of the substrate; 상기 투명 전극층 하부의 감광층을 제거하여 상기 막대 형상의 화소 전극과, 상기 게이트 배선의 일 끝단과 접촉하는 게이트 패드 단자전극과, 상기 데이터 배선의 일 끝단과 접촉하는 데이터 패드 단자전극을 형성하는 단계;Removing the photosensitive layer under the transparent electrode layer to form the rod-shaped pixel electrode, a gate pad terminal electrode in contact with one end of the gate wiring, and a data pad terminal electrode in contact with one end of the data wiring ; 를 포함하는 프린지 필드 스위칭 모드 액정표시장치 및 그 제조방법.Fringe field switching mode liquid crystal display device comprising a and a method of manufacturing the same. 제 1항에 있어서, The method of claim 1, 상기 투명한 금속층은 인듐-틴-옥사이드(ITO)로 형성하고, 상기 다수의 불투명한 금속층은 몰리브덴(Mo), 알루미늄 합금(AlNd), 몰리브덴(Mo)을 적층하여 형성 하는 프린지 필드 스위칭 모드 액정표시장치 및 그 제조방법. The transparent metal layer is formed of indium tin oxide (ITO), and the plurality of opaque metal layers are formed by stacking molybdenum (Mo), aluminum alloy (AlNd), and molybdenum (Mo). And a preparation method thereof. 제 1 항에 있어서,The method of claim 1, 상기 제 2 마스크 공정 단계는The second mask process step 상기 게이트 배선 및 게이트 전극과 공통 전극및 공통 배선이 형성된 기판의 전면에 게이트 절연막과, 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 도전성 금속층을 적층하는 단계와;Stacking a gate insulating film, a pure amorphous silicon layer, an impurity amorphous silicon layer, and a conductive metal layer on an entire surface of the substrate on which the gate wiring, the gate electrode, the common electrode, and the common wiring are formed; 상기 도전성 금속층의 상부에 감광층을 적층하는 단계와;Stacking a photosensitive layer on top of the conductive metal layer; 상기 감광층의 상부에 투과부와 차단부와 반투과부로 구성된 마스크를 위치시킨 후 노광공정을 진행하는 단계에 있어서, In the step of placing the mask consisting of a transmissive portion, a blocking portion and a semi-transmissive portion on the photosensitive layer and then performing an exposure process, 상기 게이트 전극의 상부에는 반투과부를 중심으로 양측에 차단부가 위치하고, 상기 게이트 배선과 수직한 방향으로 차단부가 위치하도록 하여 노광공정을 진행하는 단계와;Performing an exposure process by placing a blocking portion on both sides of the transflective portion at an upper portion of the gate electrode and placing the blocking portion in a direction perpendicular to the gate wiring; 상기 노광공정 후, 현상공정을 진행하여 패턴된 감광층의 주변으로 노출된 도전성 금속층과 그 하부의 비정질 실리콘층과 불순물 비정질 실리콘층을 식각한 후, 상기 게이트 전극에 대응하는 상기 마스크의 반투과부에 대응하여 상부로부터 일부만 제거된 감광층을 완전히 제거하고, 하부의 노출된 도전성 금속층과 불순물 비정질 실리콘층을 제거하여, 상기 순수 비정질 실리콘층이 노출되는 단계와;After the exposure process, the development process is performed to etch the conductive metal layer exposed to the periphery of the patterned photosensitive layer, the amorphous silicon layer and the impurity amorphous silicon layer thereunder, and then to the transflective portion of the mask corresponding to the gate electrode. Correspondingly removing the photoresist layer partially removed from the upper part, and removing the exposed conductive metal layer and the impurity amorphous silicon layer at the bottom to expose the pure amorphous silicon layer; 상기 차단부에 대응하여 남겨진 감광층을 스트립 공정으로 제거하여, 상기 게이트 전극의 상부에 반도체층과 소스 및 드레인 전극과, 상기 소스 전극과 연결되고 일 끝단에 데이터 패드 전극을 포함하는 데이터 배선과, 상기 게이트 전극과 연결하여 일 방향으로 구성한 게이트 배선과 중첩한 아일랜드 형상의 금속층을 형성하는 단계;Removing the photoresist layer left corresponding to the blocking unit by a strip process, a data line including a semiconductor layer, a source and a drain electrode on the gate electrode, a data pad electrode connected to the source electrode and at one end thereof; Forming an island-shaped metal layer overlapping the gate wiring formed in one direction by connecting to the gate electrode; 를 포함하는 프린지 필드 스위칭 모드 액정표시장치 및 그 제조방법.Fringe field switching mode liquid crystal display device comprising a and a method of manufacturing the same. 제 3 항에 있어서,The method of claim 3, wherein 상기 소스 및 드레인 전극과, 데이터 배선과 데이터 패드 전극 하부에 위치한 반도체층 중, 상기 순수 비정질 실리콘층이 외부로 돌출되어 형성되는 프린지 필드 스위칭 모드 액정표시장치 및 그 제조방법. A fringe field switching mode liquid crystal display device and a method of manufacturing the same, wherein the pure amorphous silicon layer is formed to protrude outward from the source and drain electrodes, and the semiconductor layer under the data line and the data pad electrode. 제 1 항 또는 3 항에 있어서, The method according to claim 1 or 3, 상기 공통 배선의 일부를 제 1 스토리지 전극으로 하고, 상기 아일랜드 형상의 금속층을 제 2 스토리지 전극으로 한 보조 용량부(storage capacitor:Cst)를 형성하는 프린지 필드 스위칭 모드 액정표시장치 및 그 제조방법.And a storage capacitor (Cst) having a portion of the common wiring as a first storage electrode and a storage capacitor (Cst) having the island-shaped metal layer as a second storage electrode. 제 1 항에 있어서,The method of claim 1, 상기 제 3 마스크 공정 단계는The third mask process step 상기 소스 및 드레인 전극을 형성한 기판 상에 보호막과 감광층을 적층하는 단계와;Stacking a protective film and a photosensitive layer on the substrate on which the source and drain electrodes are formed; 상기 드레인 전극의 일부와, 게이트 패드 전극의 일부와, 아일랜드 형상의 금속층의 일부와 데이터 패드 전극의 일부에 대응하여 투과부가, 상기 화소 영역에 대응하여 일정 간격을 두고 교대로 반투과부 및 차단부가, 그 외의 영역에 차단부가 대응되도록 마스크를 위치시키는 단계와;Transmissive parts corresponding to a part of the drain electrode, a part of the gate pad electrode, a part of the island-shaped metal layer and a part of the data pad electrode, the transflective part and the blocking part alternately at regular intervals corresponding to the pixel area, Positioning the mask so that the blocking portion corresponds to the other area; 상기 마스크의 상부로 빛을 조사하는 노광 공정과, 현상 공정을 진행하는 단계와;An exposure step of irradiating light onto the mask and a developing step; 상기 현상 공정을 통해 상기 투과부에 대응한 보호막이 노출되며, 상기 화소 영역은 반투과부에 대응한 감광층의 일부만 제거되어 높이가 낮아진 상태가 되고, 상기 차단부를 구성한 영역의 감광층은 그대로 존재하게 되는 단계와;Through the developing process, a protective film corresponding to the transmissive part is exposed, and only a part of the photosensitive layer corresponding to the transflective part is removed so that the height is reduced, and the photosensitive layer of the region constituting the blocking part remains as it is. Steps; 상기 투과부에 대응하여 노출된 보호막을 식각한 후, 남겨진 감광층을 애슁하는 공정을 진행하여, 상기 화소 영역의 반투과부에 대응한 부분의 보호막이 노출되며, 상기 차단부를 구성한 부분의 감광층은 높이가 낮아진 상태가 되는 단계와;After etching the exposed protective film corresponding to the transmissive part, a process of ashing the remaining photosensitive layer is performed to expose the protective film of the portion corresponding to the transflective part of the pixel region, and the photosensitive layer of the part of the blocking part has a height. Is in a lowered state; 상기 다수의 노출된 영역과 접촉하며 단차진 감광층을 따라 투명한 도전성 물질을 증착하여 투명 전극층을 형성하고, 상기 투명 전극층 하부의 감광층을 리프트 오프 공정으로 제거하여, 다수의 화소 전극과, 게이트 패드 단자전극과 데이터 패드 단자전극을 형성하는 단계;Depositing a transparent conductive material along the stepped photosensitive layer in contact with the plurality of exposed regions to form a transparent electrode layer, and removing the photosensitive layer under the transparent electrode layer by a lift-off process to remove the plurality of pixel electrodes and gate pads. Forming a terminal electrode and a data pad terminal electrode; 를 포함하는 프린지 필드 스위칭 모드 액정표시장치 및 그 제조방법.Fringe field switching mode liquid crystal display device comprising a and a method of manufacturing the same. 제 6 항에 있어서,The method of claim 6, 상기 보호막을 건식식각 방식으로 제거되는 것을 특징으로 하는 프린지 필드 스위칭 모드 액정표시장치 및 그 제조방법.And the protective film is removed by a dry etching method. 제 6 항에 있어서,The method of claim 6, 상기 다수의 화소 전극은 드레인 전극과 연결한 인출부와, 상기 드레인 전극과 연결한 화소 전극에서 분리된 다수의 핑거 형상의 수직부와, 상기 다수의 수직부를 하나로 연결하는 수평부로 구성된 것을 특징으로 하는 프린지 필드 스위칭 모드 액정표시장치 및 그 제조방법. The plurality of pixel electrodes may include an extraction part connected to a drain electrode, a plurality of finger-shaped vertical parts separated from the pixel electrode connected to the drain electrode, and a horizontal part connecting the plurality of vertical parts to one. Fringe field switching mode liquid crystal display device and a method of manufacturing the same.
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