KR20070109387A - Shift register of lcd and driving method of the same - Google Patents
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Abstract
Description
도 1은 일반적인 GIP 방식 액정표시장치의 구조를 개략적으로 도시한 블록도이다.1 is a block diagram schematically illustrating a structure of a general GIP type liquid crystal display device.
도 2a는 도 1의 게이트구동회로의 구조를 개략적으로 도시한 블록도이다.FIG. 2A is a block diagram schematically illustrating a structure of the gate driving circuit of FIG. 1.
도 2b는 도 2a의 게이트구동회로에서 사용되는 신호 중 일부 신호의 파형을 개략적으로 도시한 파형도이다.FIG. 2B is a waveform diagram schematically illustrating waveforms of some signals used in the gate driving circuit of FIG. 2A.
도 3a는 제1 종래기술인 4상의 클럭신호를 사용하는 액정표시장치의 쉬프트레지스터에서 한 스테이지회로를 도시한 회로도이다.FIG. 3A is a circuit diagram showing one stage circuit in a shift register of a liquid crystal display device using a four-phase clock signal of the first conventional art.
도 3b는 도 3a의 스테이지회로에 입출력되는 신호 중 중요 신호의 파형을 구체적으로 도시한 파형도이다.FIG. 3B is a waveform diagram specifically illustrating waveforms of important signals among signals input and output to the stage circuit of FIG. 3A.
도 4a는 제2 종래기술인 4상의 클럭신호를 사용하는 액정표시장치의 쉬프트 레지스터에서 한 스테이지회로를 도시한 회로도이다.Fig. 4A is a circuit diagram showing one stage circuit in the shift register of the liquid crystal display device using the four-phase clock signal of the second prior art.
도 4b는 도 4a의 스테이지회로에 입출력되는 신호 중 중요 신호의 파형을 구체적으로 도시한 파형도이다.FIG. 4B is a waveform diagram illustrating in detail the waveforms of the important signals among the signals input and output to the stage circuit of FIG. 4A.
도 5a는 본 발명의 제1 실시예에 의한 쉬프트레지스터의 한 스테이지 회로를 도시한 회로도이다.5A is a circuit diagram showing one stage circuit of the shift register according to the first embodiment of the present invention.
도 5b는 본 발명의 제1 실시예에 의한 쉬프트레지스터의 한 스테이지회로에 입출력되는 신호 중 중요 신호의 파형을 도시한 파형도이다.5B is a waveform diagram showing waveforms of important signals among signals inputted and outputted to one stage circuit of the shift register according to the first embodiment of the present invention.
도 5c는 게이트구동회로에서 사용되는 오버랩된 신호형태를 갖는 신호의 파형을 개략적으로 도시한 파형도이다.5C is a waveform diagram schematically illustrating a waveform of a signal having an overlapped signal form used in a gate driving circuit.
도 6은 도 5a의 스테이지 회로에서 풀-다운 구동부 제4 트랜지스터의 다른 연결 구조를 개략적으로 도시한 회로도이다.FIG. 6 is a circuit diagram schematically illustrating another connection structure of the pull-down driver fourth transistor in the stage circuit of FIG. 5A.
도 7a는 도 5a의 스테이지 회로에서 풀-업 구동부 제1 트랜지스터의 연결 구조를 개략적으로 도시한 회로도이다.FIG. 7A is a circuit diagram schematically illustrating a connection structure of a pull-up driver first transistor in the stage circuit of FIG. 5A.
도 7b는 도 5a의 스테이지 회로에서 풀-업 구동부의 제1 트랜지스터와 다른 연결 구조를 갖는 제T1-1 및 제T1-2 트랜지스터를 개략적으로 도시한 회로도이다.FIG. 7B is a circuit diagram schematically illustrating T1-1 and T1-2 transistors having a connection structure different from that of the first transistor of the pull-up driver in the stage circuit of FIG. 5A.
도 7c는 도 5a의 스테이지 회로에서 풀-업 구동부의 제1 트랜지스터와 또 다른 연결 구조를 갖는 제T1-1 및 제T1-2 트랜지스터를 개략적으로 도시한 회로도이다.FIG. 7C is a circuit diagram schematically illustrating T1-1 and T1-2 transistors having another connection structure with the first transistor of the pull-up driver in the stage circuit of FIG. 5A.
도 8은 본 발명의 제2 실시예에 의한 쉬프트레지스터의 한 스테이지 회로를 도시한 회로도이다.8 is a circuit diagram showing one stage circuit of a shift register according to a second embodiment of the present invention.
도 9는 본 발명의 제3 실시예에 의한 쉬프트레지스터의 한 스테이지 회로를 도시한 회로도이다.9 is a circuit diagram showing one stage circuit of the shift register according to the third embodiment of the present invention.
도 10은 본 발명의 제4 실시예에 의한 쉬프트레지스터의 한 스테이지 회로를 도시한 회로도이다.10 is a circuit diagram showing one stage circuit of a shift register according to a fourth embodiment of the present invention.
<도면의 주요부분에 대한 간단한 설명><Brief description of the main parts of the drawing>
VDD : 제1 전원전압 VSS : 제2 전원전압VDD: first power supply voltage VSS: second power supply voltage
CLK1 내지 CLK4 : 제1 및 제4 클럭신호CLK1 to CLK4: first and fourth clock signals
VstN : N번째 스테이지 회로의 개시신호VstN: Start signal of Nth stage circuit
VoutN : N번째 스테이지회로의 게이트구동신호VoutN: Gate driving signal of Nth stage circuit
101 : 풀-업 구동부 102 : 풀-다운 구동부101: pull-up drive unit 102: pull-down drive unit
104 : 보조 구동부 Q,Qb : Q-노드 및 Qb-노드 104: auxiliary drive unit Q, Qb: Q-node and Qb-node
T1 내지 T5 : 제1 내지 제5 트랜지스터T1 to T5: first to fifth transistors
본 발명의 액정표시장치의 쉬프트레지스터 및 이의 구동방법에 관한 것으로서, 보다 상세하게는 비정질 박막트랜지스터 구동에 따른 커플링 방지 및 박막트랜지스터의 열화 현상을 제거하고 안정된 출력을 제공하는 쉬프트 레지스터에 관한 것이다. The present invention relates to a shift register of a liquid crystal display device and a driving method thereof, and more particularly, to a shift resistor that prevents coupling due to driving an amorphous thin film transistor and removes deterioration of the thin film transistor and provides a stable output.
일반적으로 액정표시장치는 특정한 형태로 배열되어 있는 액정물질에 전계를 형성하여 이 액정물질의 배열을 변화시킴으로써 액정 패널상에서 액정 셀의 광 투과율을 조절하고, 이에 대응하는 화상을 표시하는 평판표시장치이다.In general, a liquid crystal display device is a flat panel display device that controls the light transmittance of a liquid crystal cell on a liquid crystal panel by forming an electric field in the liquid crystal materials arranged in a specific shape, thereby changing the arrangement of the liquid crystal material, and displays a corresponding image. .
이러한 액정표시장치는 외부 시스템에서 입력되는 RGB 데이터 및 각종 제어 신호를 적절한 전기적 신호로 변환하는 구동회로와 이를 통해 사용자에게 보여주는 액정패널을 포함하며, 일반적으로 상기 구동회로는 액정패널과 별도의 PCB 기판에 제작된다.Such a liquid crystal display device includes a driving circuit for converting RGB data and various control signals input from an external system into an appropriate electrical signal and a liquid crystal panel showing the user through the liquid crystal panel. In general, the driving circuit is a PCB substrate separate from the liquid crystal panel. Is produced on.
이러한 액정표시장치에 있어서, 최근에는 상기 구동회로를 액정패널내에 실장하여, 제조 원가를 절감하고 전력소모를 최소화하는 게이트 인 패널(Gate In Panel 이하, GIP)방식의 액정표시장치가 제안되었다. In such a liquid crystal display device, a liquid crystal display device having a gate in panel (GIP) method has recently been proposed in which the driving circuit is mounted in a liquid crystal panel to reduce manufacturing cost and minimize power consumption.
도 1은 종래의 GIP 방식 액정표시장치를 도시한 도면으로써, 도 1을 참조하면 액정패널(1)에는 다수개의 게이트라인(GL)과 데이터라인(DL)이 교차하여 배열되게 되고, 그 게이트라인(GL)과 데이터라인(DL)의 교차점에 화소가 위치하게 된다. 이러한 화소에는 스위칭 소자인 박막트랜지스터(Thin Film Transistor, 이하 TFT)와, 이 TFT에 연결된 화소전극이 구비되게 된다. 이때, 상기 TFT는 상기 게이트라인(GL)으로부터 신호를 입력받아 스위칭 동작을 하며, 상기 데이터라인(DL)과 화소전극을 전기적으로 연결한다.FIG. 1 is a view illustrating a conventional GIP type liquid crystal display. Referring to FIG. 1, a plurality of gate lines GL and data lines DL intersect and are arranged in the
게이트구동회로(2)는 게이트구동신호를 상기 게이트라인(GL)에 순차적으로 공급하여 액정패널(1) 상에 화소가 한 수평라인분씩 선택되도록 한다. 또한, 상기 데이터구동회로(3)는 게이트라인(GL)이 순차적으로 선택될 때마다, 상기 데이터라인(DL)에 RGB 데이터신호를 공급한다. 이에 따라 화소별로 공급되는 데이터신호에 따라 상기 화소전극과 공통전극 사이에 형성되는 전계에 의해 액정층의 광투과율을 조절함으로써 화상을 표시하게 된다.The
이러한 GIP 방식 액정표시장치의 게이트구동회로(2)는 화소의 TFT와 동일한 공정을 거쳐 액정패널(1)상에 구성되며, 데이터구동회로(3)는 액정패널상에 구성될 수도 있고, 그렇지 않을 수도 있다.The
도 2a는 GIP 방식 액정표시장치에서 게이트구동회로의 구성을 개략적으로 도시한 블록도로서, 도 2a를 참조하면 게이트구동회로(2)는 4개의 클럭신호를 입력받아 구동하는 N개의 스테이지 회로로 구성되는 쉬프트레지스터를 포함한다.FIG. 2A is a block diagram schematically illustrating the configuration of a gate driver circuit in a GIP type liquid crystal display. Referring to FIG. 2A, the
상기 스테이지 회로 중 제1 스테이지회로는 제1 클럭신호(CLK1)와 외부로부터 개시신호(VstN)를 입력받아 첫 번째 수평라인에 게이트구동신호(Vout1)를 출력하며, 이하 N번째 쉬프트레지스터는 N-1번째 쉬프트레지스터의 게이트구동신호{Vout(N-1)}를 개시신호(VstN)로써 입력받아, N번째 게이트구동신호(VoutN)를 출력하게 된다. 즉, 도 2b에 도시한 바와 같이 개시신호(VstN)가 입력되면, 제1 클럭신호(CLK1)부터 제4 클럭신호(CLK4)가 순차적으로 스윙하는 형태로 입력됨으로서, 한 수평라인분씩 순차적으로 게이트구동신호(VoutN)가 출력된다.Among the stage circuits, the first stage circuit receives the first clock signal CLK1 and the start signal VstN from the outside and outputs the gate driving signal Vout1 on the first horizontal line, and the Nth shift register is N−. The gate driving signal Vout (N-1) of the first shift register is input as the start signal VstN, and the Nth gate driving signal VoutN is output. That is, as shown in FIG. 2B, when the start signal VstN is input, the first clock signal CLK1 to the fourth clock signal CLK4 are input in the form of swinging sequentially. The drive signal VoutN is output.
도 3a는 도 제1 종래기술인 4상의 클럭신호를 사용하는 액정표시장치의 쉬프트레지스터에서 한 스테이지 회로를 도시한 회로도이고, 도 3b는 도 3a의 스테이지 회로에 입력되는 신호 중 일부 신호의 형태를 나타내는 파형도이다. FIG. 3A is a circuit diagram illustrating one stage circuit in a shift register of a liquid crystal display device using a four-phase clock signal of FIG. 1, and FIG. 3B is a diagram illustrating some signal types among signals input to the stage circuit of FIG. 3A. This is a waveform diagram.
도 3a를 참조하면, 쉬프트레지스터의 N번째 스테이지 회로는 제1 및 제2 트랜지스터(T1,T2)를 포함하는 풀-업 구동부(11)와, 제3 및 제4 트랜지스터(T3,T4)를 포함하는 풀-다운 구동부(12)로 구성되어 있으며, 제1 전원전압(VDD), 제2 전원전압(VSS), 제1 내지 제4 클럭신호(CLK1 내지 CLK4) 및 개시신호(VstN)를 입력받는 구조로 되어있다. Referring to FIG. 3A, the N-th stage circuit of the shift register includes a pull-up
상기 N번째 스테이지 회로의 구동을 설명하면, 먼저 풀-업 구동부(11) 제1 트랜지스터(T1)의 게이트에 하이(High)레벨의 개시신호(VstN)가 입력되고, 상기 제1 트랜지스터(T1)는 턴-온 되어 Q-노드(Q)에 연결되어 있는 캐패시터(C)가 충전된다. 이후 이 캐패시터(C)가 제2 트랜지스터(T2)의 게이트와 소스간 문턱전압 이상으로 충전되고, 제1 클럭신호(CLK1)가 하이(High)레벨이 되면 부트스트래핑(Bootstraping)현상이 발생하여, Q-노드(Q)는 40V 정도까지 전압을 충전하게 되어 확실한 하이(High)레벨이 된다. 이에 따라, 제2 트랜지스터(T2)는 턴-온 되고, 하이(High)레벨의 게이트구동신호(VoutN)를 발생하게 된다. 이때의 게이트구동신호(VoutN)는 차기단(N+1) 스테이지 회로의 개시신호{Vst(N+1)} 및 전단(N-1) 스테이지 회로의 풀-다운 구동부를 구동하기 위한 신호{Vout(N-1)}로써 입력되게 된다.Referring to the driving of the N-th stage circuit, a high level start signal VstN is first input to the gate of the first transistor T1 of the pull-up
이후, 풀-다운 구동부(12)의 제3 및 제4 트랜지스터(T3,T4)에 차기(N+1) 스테이지 회로로부터 게이트구동신호{Vout(N+1)}가 입력되면, 제3 트랜지스터(T3)는 턴-온 되어 Q-노드(Q)가 로우(Low)레벨로 방전되고, 이에 따라 상기 제2 트랜지스터(T2)는 턴-오프 된다. 또한, 제4 트랜지스터(T4)에 상기 게이트구동신호{Vout(N+1)}가 입력되면, 제4 트랜지스터(T4)는 턴-온 되어 게이트구동신호(VoutN)가 로우(Low)레벨이 되고, 이후 제4 트랜지스터(T4)가 턴-오프 되면 게이트구동신호(VoutN)단은 차기 프레임의 스캔시까지 계속 플로팅(Floating) 상태가 유지된다. 따라서, 이 게이트구동신호(VoutN)는 로우(Low)레벨이 유지된다.Subsequently, when the gate driving signal Vout (N + 1) is input to the third and fourth transistors T3 and T4 of the pull-
이러한 구성의 쉬프트 레지스터는, 도 3b에 도시한 바와 같이 상기 풀-업 구동부(11)에서 제2 트랜지스터(T2)의 게이트와 소스사이에 내부 커패시턴스등의 영 향으로 제1 클럭신호(CLK1)가 하이(High)레벨이 될 때 마다 커플링 잡음(Coupling noise)이 발생되었다. 이에 따라, 제1 클럭신호(CLK1)의 스윙으로 인하여 회로의 오작동 문제가 발생되었다.As shown in FIG. 3B, the shift register having the above-described configuration has the first clock signal CLK1 in the pull-up
도 4a는 상술한 커플링(Coupling)현상을 해결하기 위해 제안된 제2 종래기술인 4상의 클럭신호를 사용하는 액정표시장치의 쉬프트레지스터에서 한 스테이지 회로를 도시한 회로도 이고, 도4b 는 이 쉬프트레지스터에 입출력되는 신호 중 일부 신호의 파형을 도시한 파형도이다. FIG. 4A is a circuit diagram showing one stage circuit in a shift register of a liquid crystal display device using a second conventional four-phase clock signal proposed to solve the coupling phenomenon described above, and FIG. 4B is a diagram of the shift register. This is a waveform diagram showing waveforms of some signals among the signals inputted and outputted to the.
도 4a를 참조하면, 쉬프트레지스터의 N번째 스테이지 회로는 제1 및 제2 트랜지스터(T1,T2)를 포함하는 풀-업 구동부(21)와, 제3-1 및 제3-2 트랜지스터(T3-1 내지 T3-2)를 포함하는 제1 풀-다운 구동부(22)와, 제3-3 및 제3-4 트랜지스터(T3-3,T3-4)를 포함하는 제2 풀-다운 구동부(23)를 포함하고, 제1 및 제2 전원전압(VDD,VSS)과 클럭신호(CLK1 내지 CLK4)를 입력받는 구조는 상기 제1 종래기술과 동일하다.Referring to FIG. 4A, the N-th stage circuit of the shift register includes a pull-up
상기 다른 종래기술의 N번째 스테이지 회로의 동작을 설명하면, 먼저 다이오드(Diode)방식으로 구성되어 있는 풀-업 구동부(21)의 제1 트랜지스터(T1)에 개시신호(VstN)가 입력되면, 이 제1 트랜지스터(T1)는 턴-온 되어 Q-노드(Q)가 하이(High)레벨로 충전된다. 이에 따라 제1 캐패시터(C1)는 충전하게 되고, 제2 풀-다운 구동부(23)의 제3-4 트랜지스터(T3-4)에 의해 Qb-노드(Qb)는 로우(Low)레벨로 방전하게 된다. 상기 제1 캐패시터(C1)가 제3-2 트랜지스터(T3-2)의 게이트와 소스간 문턱전압 이상으로 충전되고, 이후 제1 클럭신호(CLK1)가 하이(High)레벨이 되 면 부트스트래핑(Bootstraping)현상이 발생되어 Q-노드(Q)는 40V 정도의 확실한 하이(High)레벨로 충전되게 된다. 이에 따라, 제2 트랜지스터(T2)는 턴-온 되고, 하이(High)레벨의 게이트구동신호(VoutN)를 발생하게 된다. 이때의 게이트구동신호(VoutN)는 차기단(N+1) 스테이지 회로의 개시신호{Vst(N+1)} 및 전단(N-1) 스테이지 회로의 제1 및 제2 풀-다운 구동부(22,23)를 구동하기 위한 구동신호{Vout(N-1)}로 입력된다.Referring to the operation of the N-th stage circuit of the other prior art, first, when the start signal VstN is input to the first transistor T1 of the pull-up
이에 따라, 제1 풀-다운 구동부(22)의 제2 트랜지스터(T2) 및 제2 풀-다운 구동부(23)의 제3-3 트랜지스터(T3-3)에 차기(N+1) 스테이지 회로로부터 게이트구동신호{Vout(N+1)}가 입력되어 Q-노드(Q)의 전압레벨은 로우(Low)레벨이 되고, 제2 캐패시터(C2)가 제3-2 트랜지스터(T3-2) 및 제4 트랜지스터(T4)의 게이트와 소스간 문턱전압 이상으로 충전되면 Qb-노드(Qb)가 하이(High)레벨까지 상승하게 된다. 이에 따라, 제1 풀-다운 구동부(22)의 제3-2 트랜지스터(T3-2) 및 제4 트랜지스터(T4)는 턴-온 되어, 제3 트랜지스터(T3-2)에 의해 Q-노드(Q)에 발생하는 커플링 잡음전압은 방전되고, 제4 트랜지스터(T4)는 로우(Low)레벨의 게이트구동신호(VoutN)를 발생하게 된다. 이후 이 게이트구동신호(VoutN)는 차기 프레임의 스캔시까지 계속 로우(Low)레벨의 전압상태가 유지된다.Accordingly, the second transistor T2 of the first pull-
이러한 구성의 쉬프트 레지스터는 도 4b에 도시한 바와 같이, -5v에서 20v 사이로 스윙하는 제1 클럭신호(CLK1)에 따라, 상기 풀-업 구동부(21) 제2 트랜지스터(T2)에 발생하는 커플링(Coupling)현상으로 인한 Q-노드(Q)의 잡음(Noise)전압이 제1 풀-다운 구동부(22)의 제3-2 트랜지스터(T3-2)에 의해 방지되었다.As shown in FIG. 4B, the shift register having such a configuration is coupled to the pull-up
그러나, 상기와 같은 방식으로 구동되는 쉬프트레지스터 회로는 TFT의 역할에 따라 서로 다른 바이어스 스트레스(Bias stress)를 받는데, 이러한 바이어스 스트레스는 문턱전압특성변화(Threshold voltage shift)를 일으키게 되어 회로 동작의 신뢰성을 저하시키게 된다.However, the shift register circuit driven in the above manner is subjected to different bias stresses depending on the role of the TFT, and this bias stress causes a threshold voltage shift, thereby improving reliability of circuit operation. Will be degraded.
특히, 도 4a에 도시된 스테이지 회로의 구성에서는 Qb-노드(Qb)에 의해 제1 풀-다운 구동부(22)의 제3-2 트랜지스터(T3-2) 및 제4 트랜지스터(T4)는 한 프레임 동작주기에서 출력이 발생되는 가장 심한 특성 변화를 일으키게 된다.In particular, in the configuration of the stage circuit shown in FIG. 4A, the third-2 transistor T3-2 and the fourth transistor T4 of the first pull-
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로써, 4상 이상의 클럭으로 동작하는 쉬프트 레지스터에서 커플링을 방지하고, 트랜지스터 열화에 의한 특성 변화를 개선한 액정표시장치의 쉬프트 레지스터를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a shift register of a liquid crystal display device which prevents coupling in a shift register that operates with a clock of at least four phases and improves characteristics change due to transistor degradation. Its purpose is.
상기와 같은 목적을 달성하기 위해 본 발명은, 제1 실시예로서,In order to achieve the above object, the present invention, as a first embodiment ,
제1 내지 제4 클럭신호단과, 제1 전원전압단 및 제2 전원전압단과, 전단 게이트구동신호가 입력되는 개시신호단의 출력신호에 대응하는 신호를 게이트구동신호단을 통해 발생하는 액정표시장치의 구동회로에 있어서, 상기 제1 전원전압단과 Q-노드 사이에 전기적으로 연결되고, 전단 스테이지의 게이트구동신호가 입력되는 개시신호에 턴-온 여부가 결정되는 제1 트랜지스터와, 상기 제1 클럭신호단과 본단 게이트구동신호단 사이에 전기적으로 연결되고, 상기 Q-노드의 출력에 턴-온 여부가 결정되는 제2 트랜지스터로 구성되는 풀-업 구동부와; 상기 Q-노드와 상기 제2 전원전압단 사이에 전기적으로 연결되고, 차기단 스테이지의 게이트구동신호에 턴-온 여부가 결정되는 제3 트랜지스터와, 상기 제2 전원전압단과 상기 본단 게이트구동신호단 사이에 전기적으로 연결되고, 상기 제2 클럭신호단의 출력에 턴-온 여부가 결정되는 제4 트랜지스터로 구성되는 풀-다운 구동부 및; 상기 Q-노드와 상기 본단 게이트구동신호단 사이에 전기적으로 연결되고, 상기 제1 클럭신호단의 출력에 턴-온 여부가 결정되는 제5 트랜지스터로 구성되는 보조 구동부를 포함하여 하나의 스테이지를 구성하는 것을 특징으로 하는 액정표시장치의 쉬프트레지스터를 제안한다.A liquid crystal display for generating a signal corresponding to an output signal of the first to fourth clock signal terminals, the first power voltage terminal and the second power voltage terminal, and the start signal terminal to which the front gate driving signal is input, through the gate driving signal terminal. The driving circuit of
본 발명의 제2 실시예로서,As a second embodiment of the present invention,
제1 내지 제4 클럭신호단과, 제1 전원전압단 및 제2 전원전압단과, 전단 게이트구동신호가 입력되는 개시신호단의 출력신호에 대응하는 신호를 게이트구동신호단을 통해 발생하는 액정표시장치의 구동회로에 있어서, 상기 제1 전원전압단과 Q-노드 사이에 전기적으로 연결되고, 전단 스테이지의 게이트구동신호가 입력되는 개시신호에 턴-온 여부가 결정되는 제1 트랜지스터와, 상기 제1 클럭신호단과 본단 게이트구동신호단 사이에 전기적으로 연결되고, 상기 Q-노드의 출력에 턴-온 여부가 결정되는 제2 트랜지스터로 구성된 풀-업 구동부와; 상기 Q-노드와 상기 제2 전원전압단 사이에 전기적으로 연결되고, 차기단 스테이지의 게이트구동신호에 턴-온 여부가 결정되는 제3-1 및 제3-2 트랜지스터와, 상기 제2 전원전압단과 상기 본단 게이트구동신호단 사이에 전기적으로 연결되고, 상기 제2 클럭신호단의 출력에 턴-온 여부가 결정되는 제4 트랜지스터로 구성되는 풀-다운 구동부 및; 상기 Q-노드와 상기 본단 게이트구동신호단 사이에 전기적으로 연결되고, 상기 제1 클럭신호단의 출력에 턴-온 여부가 결정되는 제5 트랜지스터로 구성되는 보조 구동부를 포함하여 하나의 스테이지를 구성하는 것을 특징으로 하는 액정표시장치의 쉬프트레지스터를 제안한다.A liquid crystal display for generating a signal corresponding to an output signal of the first to fourth clock signal terminals, the first power voltage terminal and the second power voltage terminal, and the start signal terminal to which the front gate driving signal is input, through the gate driving signal terminal. The driving circuit of
본 발명의 제3 실시예로서,As a third embodiment of the present invention,
제1 내지 제4 클럭신호단과, 제1 전원전압단 및 제2 전원전압단과, 전단 게이트구동신호가 입력되는 개시신호단의 출력신호에 대응하는 신호를 게이트구동신호단을 통해 발생하는 액정표시장치의 구동회로에 있어서, 상기 제1 전원전압단과 Q-노드 사이에 전기적으로 연결되고, 전단 스테이지의 게이트구동신호에 턴-온 여부가 결정되는 제1 트랜지스터와, 상기 제1 클럭신호단과 본단 게이트구동신호단 사이에 전기적으로 연결되고, 상기 Q-노드의 출력에 턴-온 여부가 결정되는 제2 트랜지스터로 구성된 풀-업 구동부와; 상기 Q-노드와 상기 제2 전원전압단 사이에 전기적으로 연결되고, 차기단 스테이지의 게이트구동신호에 턴-온 여부가 결정되는 제3-1 및 제3-2 트랜지스터와, 상기 제2 전원전압단과 상기 본단 게이트구동신호단 사이에 전기적으로 연결되고, 상기 제2 클럭신호단의 출력에 턴-온 여부가 결정되는 제4-1 트랜지스터와, 상기 제2 전원전압단과 상기 본단 게이트구동신호단 사이에 전기적으로 연결되고, 상기 전단 스테이지의 게이트구동신호에 턴-온 여부가 결 정되는 제4-2 트랜지스터로 구성되는 풀-다운 구동부 및; 상기 Q-노드와 상기 본단 게이트구동신호단 사이에 전기적으로 연결되고, 상기 제1 클럭신호단의 출력에 턴-온 여부가 결정되는 제5 트랜지스터로 구성되는 보조 구동부를 포함하여 하나의 스테이지를 구성하는 것을 특징으로 하는 액정표시장치의 쉬프트레지스터를 제안한다.A liquid crystal display for generating a signal corresponding to an output signal of the first to fourth clock signal terminals, the first power voltage terminal and the second power voltage terminal, and the start signal terminal to which the front gate driving signal is input, through the gate driving signal terminal. The driving circuit of
본 발명의 제4 실시예로서,As a fourth embodiment of the present invention,
제1 내지 제4 클럭신호단과, 제1 전원전압단 및 제2 전원전압단과, 전단 게이트구동신호가 입력되는 개시신호단의 출력신호에 대응하는 신호를 게이트구동신호단을 통해 발생하는 액정표시장치의 구동회로에 있어서, 상기 제1 전원전압단과 Q-노드 사이에 전기적으로 연결되고, 전단 스테이지의 게이트구동신호에 턴-온 여부가 결정되는 제1 트랜지스터와, 상기 제1 클럭신호단과 본단 게이트구동신호단 사이에 전기적으로 연결되고, 상기 Q-노드의 출력에 턴-온 여부가 결정되는 제2 트랜지스터로 구성된 풀-업 구동부와; 상기 Q-노드와 상기 제2 전원전압단 사이에 전기적으로 연결되고, 차기단 스테이지의 게이트구동신호에 턴-온 여부가 결정되는 제3-1 및 제3-2 트랜지스터와, 상기 제2 전원전압단과 상기 본단 게이트구동신호단 사이에 전기적으로 연결되고, Qb-노드의 출력에 턴-온 여부가 결정되는 제4-1 트랜지스터와, 상기 제1 전원전압단과 상기 Qb-노드 사이에 전기적으로 연결되고, 제2 클럭신호단의 출력에 턴-온 여부가 결정되는 제4-2 트랜지스터와, 상기 Qb-노드와 상기 제2 전원전압단 사이에 전기적으로 연결되고, 제4 클럭신호단의 출력에 턴-온 여부가 결정되는 제4-3 트랜지스터로 구성되는 풀-다운 구동부 및; 상기 Q-노드와 상기 본단 게이트구동신호단 사이에 전기적으로 연결되고, 상기 제1 클럭신호단의 출력에 턴-온 여부가 결정되는 제5 트랜지스터로 구성되는 보조 구동부를 포함하여 하나의 스테이지를 구성하는 것을 특징으로 하는 액정표시장치의 쉬프트레지스터를 제안한다.A liquid crystal display for generating a signal corresponding to an output signal of the first to fourth clock signal terminals, the first power voltage terminal and the second power voltage terminal, and the start signal terminal to which the front gate driving signal is input, through the gate driving signal terminal. The driving circuit of
여기서, 상기 제1 내지 제4 실시예의 공통되는 특징으로,Here, the common features of the first to fourth embodiments,
상기 제1 전원전압은 하이레벨의 전원전압이거나 상기 하이레벨의 전원전압이상의 전압레벨의 신호 및; 상기 제2 전원전압은 로우레벨의 접지전압이거나 상기 로우레벨의 접지전압이하의 전압레벨의 신호인 것을 특징으로 하는 액정표시장치의 쉬프트레지스터를 제안한다.The first power supply voltage is a high level power supply voltage or a signal having a voltage level equal to or higher than the high level power supply voltage; The second power supply voltage is a shift register of a liquid crystal display device, characterized in that a low level ground voltage or a signal of a voltage level below the low level ground voltage.
상기 각 트랜지스터는 N 타입의 비정질 실리콘 박막 트랜지스터인 것을 특징으로 하는 액정표시장치의 쉬프트레지스터를 제안한다.A shift register of a liquid crystal display device is characterized in that each transistor is an N type amorphous silicon thin film transistor.
상기 풀-업 구동부는 상기 개시신호단의 출력에 턴-온 여부가 결정되며 다이오드 방식으로 구성되는 제1-1 트랜지스터와; 상기 제1-1 트랜지스터와 상기 Q-노드(Q)를 전기적으로 연결하고, 상기 클럭신호단의 출력에 턴-온 여부가 결정되는 제1-2 트랜지스터를 상기 제1 트랜지스터와 대체하여 구성되는 것을 특징으로 하는 액정표시장치의 쉬프트레지스터를 제안한다.The pull-up driving unit may include: a 1-1 transistor configured to be turned on at an output of the start signal terminal and configured in a diode manner; The first-first transistor and the Q-node Q are electrically connected to each other, and the first-second transistor having a turn-on state determined at an output of the clock signal terminal is replaced with the first transistor. A shift register of a liquid crystal display device is proposed.
상기 풀-업 구동부는 상기 제1 전원전압단과 상기 Q-노드를 전기적으로 연결하고, 상기 개시신호단의 출력에 턴-온 여부가 결정되는 제1-1 트랜지스터와; 상기 제1 전원전압단과 상기 Q-노드를 전기적으로 연결하고, 상기 클럭신호단의 출력에 턴-온 여부가 결정되는 제1-2 트랜지스터와; 상기 제1-1 트랜지스터 및 상기 제1-2 트랜지스터는 병렬로 연결되고, 상기 제1 트랜지스터와 대체하여 구성되는 것을 특징으로 하는 액정표시장치의 쉬프트레지스터를 제안한다.The pull-up driving unit includes: a 1-1 transistor electrically connecting the first power voltage terminal and the Q-node and determining whether to turn on the output of the start signal terminal; A first-second transistor electrically connecting the first power voltage terminal to the Q-node and determining whether to turn on the output of the clock signal terminal; The shift register of the liquid crystal display device according to
또한, 상기 제2 내지 제4 실시예의 공통되는 특징으로,In addition, as a common feature of the second to fourth embodiments,
상기 제3-2 트랜지스터는 제2 내지 제4 클럭신호단의 출력신호에 의해 턴-온 여부가 결정되는 것을 특징으로 하는 액정표시장치의 쉬프트레지스터를 제안한다.The 3-2 transistor proposes a shift register of a liquid crystal display, characterized in that the turn-on is determined by an output signal of the second to fourth clock signal terminals.
또한, 상기 제1 내지 제2 실시예의 공통되는 특징으로, In addition, as a common feature of the first to second embodiments,
상기 제1 내지 상기 제4 클럭신호단의 출력이 서로 오버랩되는 형태일때, 상기 풀-다운 구동부의 제4 트랜지스터는 제3 클럭신호단의 출력에 의해 턴-온 여부가 결정되는 것을 특징으로 하는 액정표시장치의 쉬프트레지스터를 제안한다.When the outputs of the first to fourth clock signal stages overlap each other, the fourth transistor of the pull-down driving unit is determined to be turned on by the output of the third clock signal stage. A shift register of a display device is proposed.
또한, 상기 제3 실시예의 특징으로, Also, as a feature of the third embodiment,
상기 제1 내지 제4 클럭신호단의 출력이 서로 오버랩되는 형태일 때, 상기 풀-다운 구동부의 제4-1 트랜지스터는 제3 클럭신호단의 출력에 의해 턴-온 여부가 결정되고, 상기 제4-2 트랜지스터는 차기단 이후의 게이트구동신호단의 출력에 의해 턴-온 여부가 결정되는 것을 특징으로 하는 액정표시장치의 쉬프트레지스터를 제안한다.When the outputs of the first to fourth clock signal stages overlap each other, whether the 4-1 transistor of the pull-down driver is turned on by the output of the third clock signal stage, The 4-2 transistor proposes a shift register of a liquid crystal display device, characterized in that the transistor is turned on by the output of the gate driving signal terminal after the next stage.
또한, 상기 제4 실시예의 특징으로,Also, as a feature of the fourth embodiment,
상기 제1 내지 제4 클럭신호단의 출력이 서로 오버랩되는 형태일 때, 상기 풀-다운 구동부의 제4-2 트랜지스터는 제3 클럭신호단의 출력에 의해 턴-온 여부가 결정되고, 상기 제4-3 트랜지스터는 차기단 이후의 게이트구동신호단의 출력에 의해 턴-온 여부가 결정되는 것을 특징으로 하는 액정표시장치의 쉬프트레지스터를 제안한다.When the outputs of the first to fourth clock signal stages overlap each other, whether the 4-2 transistor of the pull-down driver is turned on by the output of the third clock signal stage, The 4-3 transistor proposes a shift register of a liquid crystal display device, characterized in that the transistor is turned on by the output of the gate driving signal terminal after the next stage.
하기의 설명에서는 풀-업 구동부의 제1 트랜지스터가 제1 클럭신호를 입력받아 구동하는 N번째 스테이지 회로의 예를 들어 설명한다. 따라서, 차기단 스테이지 회로의 제1 트랜지스터가 제2 클럭신호를 받아 구동하는 N+1번째 스테이지 회로일 경우에는 상기 N번째 스테이지 회로에서 제2 클럭신호를 받아 구동하는 트랜지스터들은 제3 클럭신호를 입력받는 구조가 된다.In the following description, an example of an N-th stage circuit in which a first transistor of a pull-up driver receives and drives a first clock signal will be described. Therefore, when the first transistor of the next stage stage circuit is an N + 1st stage circuit that receives and drives a second clock signal, the transistors that receive and drive the second clock signal in the Nth stage circuit input a third clock signal. It is a receiving structure.
또한, 첫 번째 스테이지 회로는 외부로부터 개시신호를 입력받아 구동하며, 나머지 스테이지 회로들은 전단 스테이지 회로의 게이트구동신호를 개시신호로써 입력받아 구동되게 된다.In addition, the first stage circuit receives and drives the start signal from the outside, and the remaining stage circuits are driven by receiving the gate drive signal of the front stage circuit as the start signal.
또한, 각 트랜지스터는 액정패널내에 실장되는 N 타입의 비정질 박막트랜지스터로 구현되게 된다. In addition, each transistor is implemented as an N type amorphous thin film transistor mounted in a liquid crystal panel.
제1 실시예First embodiment
이하, 도 5a를 참조하여 본 발명의 제1 실시예에 의한 액정표시장치 쉬프트레지스터의 구조를 설명하면 하기와 같다.Hereinafter, the structure of the shift register according to the first embodiment of the present invention will be described with reference to FIG. 5A.
구조의 특징을 살펴보면, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함하는 제1 풀-업 구동부(101)와, 제5 트랜지스터(T5)를 포함하는 보조 구동부(104)와, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함하는 풀-다운 구동부(102)로 구성된다. 여기서, 상기 풀-업 구동부(101)는 제1 트랜지스터(T1)가 개시신호(VstN)를 입력받아 제1 전원전압(VDD)으로 제2 트랜지스터(T2)를 턴-온 하여, 제1 클럭신호(CLK1)를 통해 하이(High)레벨의 게이트구동신호(VstN)를 발생하는 구조 이다. 또한, 상기 풀-다운 구동부(102)는 차기단(N+1) 스테이지로부터 게이트구동신호{Vst(N+1)}를 입력받아 상기 풀-업 구동부(101)의 제2 트랜지스터(T2)를 턴-오프하고, 제2 클럭신호(CLK2)를 입력받아 제4 트랜지스터(T4)를 턴-온 하여, 제2 전원전압(VSS)을 통해 로우(Low)레벨의 게이트구동신호(VoutN)를 발생하는 구조이고, 상기 보조 구동부(104)는 상기 제2 트랜지스터(T2)의 커플링을 방지하는 구조이다. Referring to the features of the structure, the first pull-up
여기서 상기의 개시신호(VstN) 및 클럭신호(CLK1 내지 CLK4)는 도 2b의 종래의 쉬프트 레지스터와 동일한 주기와 파형을 가진 신호이다.The start signal VstN and the clock signals CLK1 to CLK4 are signals having the same period and waveform as those of the conventional shift register of FIG. 2B.
이러한 구조의 특징을 가지는 본 발명의 제1 실시예에 따른 쉬프트레지스터의 동작을 살펴보면 하기와 같다.Looking at the operation of the shift register according to the first embodiment of the present invention having the characteristics of such a structure as follows.
먼저, 풀-업 구동부(101) 제1 트랜지스터(T1)의 게이트단자에 개시신호(VstN)가 입력되면, 상기 제1 트랜지스터(T1)는 턴-온 되어 제1 전원전압(VDD)이 Q-노드(Q)에 충전된다. 상기 Q-노드(Q)가 제2 트랜지스터(T2)의 게이트와 소스간 문턱전압 이상으로 충전되고, 제1 클럭신호(CLK1)가 하이(High)레벨이 되면 부트스트래핑 현상이 발생하여 제2 트랜지스터(T2) 및 제5 트랜지스터가 턴-온 된다. 이에 따라, 제2 트랜지스터(T2) 및 보조 구동부(104)의 제5 트랜지스터(T5)를 통해 하이(High)레벨의 게이트구동신호(VoutN)가 발생하게 된다. 즉, 상기 제5 트랜지스터(T5)도 제1 클럭신호(CLK1)에 의하여 턴-온 되고, 입력단자에 연결되어 있는 Q-노드(Q)도 현재 하이(High)레벨이므로, 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)는 모두 풀-업 소자로 구동된다.First, when the start signal VstN is input to the gate terminal of the first transistor T1 of the pull-up
상기 게이트구동신호(VoutN)는 차기(N+1)단 스테이지 회로의 개시신 호{Vst(N+1)} 및 전단(N-1) 스테이지 회로의 풀-다운 구동부(102)를 구동하기 위한 구동신호{Vout(N-1)}로 입력되게 된다.The gate driving signal VoutN is used to drive the start signal Vst (N + 1) of the next stage N + 1 stage circuit and the pull-down
이후, 풀-다운 구동부(102)의 제3 트랜지스터(T3)에 차기단(N+1)스테이지 회로로부터 풀-다운 구동신호{Vout(N+1)}가 입력되면 상기 제3 트랜지스터(T3)는 턴-온 되고, 이에 따라 제2 전원전압(VSS)레벨로 방전되는 Q-노드(Q)는 로우(Low)레벨이 되어 제2 트랜지스터(T2)는 턴-오프 되게 된다.Subsequently, when the pull-down driving signal Vout (N + 1) is input from the next stage N + 1 stage circuit to the third transistor T3 of the pull-down
또한, 제2 클럭신호(CLK2)가 하이(High)레벨이 되면, 제4 트랜지스터(T4)와 연결된 Qb-노드(Qb)가 하이(High)레벨까지 상승하게 되고, 이에 따라 풀-다운 구동부(102)의 제4 트랜지스터(T4)는 턴-온 되어, 로우(Low)레벨의 게이트구동신호(VoutN)를 발생하게 된다. 이후 게이트구동신호(VoutN)단은 차기 프레임의 스캔시까지 계속 플로팅(Floating)상태가 유지된다.In addition, when the second clock signal CLK2 becomes high, the Qb-node Qb connected to the fourth transistor T4 rises to a high level, and accordingly, the pull-down driver The fourth transistor T4 of 102 is turned on to generate a gate driving signal VoutN of a low level. After that, the gate driving signal VoutN is continuously maintained until the next frame is scanned.
여기서 상기 풀-업 구동부(101)의 제2 트랜지스터(T2)에는 제1 클럭신호(CLK1)의 스윙에 의한 커플링(Coupling)현상이 발생하고, 이로 인해 Q-노드(Q)에 잡음(Noise)전압이 충전된다. 이와 동시에, 상기 제2 트랜지스터(T)와 연결된 보조 구동부(104)의 제5 트랜지스터(T5)가 상기 제1 클럭신호(CLK1)에 의해 턴-온 되고, 상기 제5 트랜지스터(T5)에 의해 상기 Q-노드(Q)에 발생하는 커플링 잡음(Coupling Noise)전압은 방전된다. 이에 따라, Q-노드(Q)는 로우(Low)레벨로 유지가 되어 안정적인 상태가 된다.Herein, a coupling phenomenon occurs due to the swing of the first clock signal CLK1 in the second transistor T2 of the pull-up
도 5b를 참조하면, 개시신호(VstN)가 입력되면 Q-노드(Q)가 20V 정도까지 충전되고, 클럭신호(CLKN)가 하이(High)레벨이 되면, 부트스트래핑되어 Q-노드(Q)가 40V 정도로 충전된다. 이후 클럭신호(CLKN)가 -5V에서 20V사이의 전압레벨로 스윙하면 커플링으로 인한 잡음전압이 발생하지만, 상기 제5 트랜지스터(T5)에 의하여 방전되게 된다.Referring to FIG. 5B, when the start signal VstN is input, the Q-node Q is charged to about 20V, and when the clock signal CLKN becomes high, bootstrapping is performed to Q-node Q. Is charged to about 40V. When the clock signal CLKN swings at a voltage level between -5V and 20V, a noise voltage due to coupling is generated, but is discharged by the fifth transistor T5.
따라서, 본 발명의 제1 실시예에 의한 쉬프트 레지스터는 커플링으로 인한 회로의 오작동 및, 지속적인 바이어스 스트레스로 인한 트랜지스터의 열화가 방지된다.Accordingly, the shift register according to the first embodiment of the present invention is prevented from malfunctioning of the circuit due to coupling and deterioration of the transistor due to continuous bias stress.
상기의 실시예는 서로 오버랩되지 않는 단순한 형태의 구형파 클럭신호가 사용되는 경우만을 예시했으나, 클럭신호의 형태가 오버랩된 형태의 구형파 클럭신호가 사용되는 경우에 적용가능한 하기와 같은 구성의 풀-다운 구동부의 일부분을 제시한다.The above embodiment exemplifies only a case in which a square wave clock signal of a simple type that does not overlap with each other is used, but a pull-down having the following configuration applicable to a case where a square wave clock signal of a form in which the clock signal overlaps is used Present part of the drive.
보다 구체적으로, 쉬프트레지스터에서 도 5c와 같은 오버랩된 형태의 클럭신호(CLK1 내지 CLK4)가 사용될 경우, 상기 풀-다운 구동부의 제3 트랜지스터(T3)가 차기단(N+1) 스테이지로부터 개시신호{Vst(n+1)}를 입력받으면 풀-다운 구동부의 제3 트랜지스터는 오버랩된 만큼 딜레이되어 구동되어야 하고, 따라서, 도 6에 도시된 바와 같이, 오버랩된 형태의 클럭신호가 사용되는 쉬프트 레지스터에서는 풀-다운 구동부의 제4 트랜지스터(T4)는 제4 클럭신호(CLK3)를 입력받는 형태로 구성될 수 있다.More specifically, when the overlapped clock signals CLK1 to CLK4 of FIG. 5C are used in the shift register, the third transistor T3 of the pull-down driving unit starts from the next stage (N + 1) stage. Upon receiving {Vst (n + 1)}, the third transistor of the pull-down driving unit must be delayed and driven as much as overlapped. Therefore, as illustrated in FIG. 6, a shift register in which an overlapped clock signal is used is used. In FIG. 4, the fourth transistor T4 of the pull-down driver may be configured to receive the fourth clock signal CLK3.
또한, 상기의 실시예는 도 7a에 도시한 바와 같이, 풀-업 구동부(도 5a의 101)의 제1 트랜지스터(T1)는 개시신호(VstN)단과 게이트가 연결되고, 제1 전원전압(VDD)단과 소스가 연결되는 구성만을 예시 했으나, 풀-업 구동부는 보다 다양한 형태로 구성될 수 있다. 특히, 상기 실시예에서는 제어신호(VstN)의 제어를 받아 Q-노드를 충전하는 형태이나, 상기 제어신호와 동기되는 클럭신호(CLKN)의 제어를 받아 구동하는 풀-업 구동부의 실시예를 더 제시한다.In addition, as shown in FIG. 7A, the first transistor T1 of the pull-up driving unit 101 (in FIG. 5A) has a start signal VstN terminal connected to a gate, and a first power supply voltage VDD. Although only the configuration in which the stage and the source are connected, the pull-up driving unit may be configured in more various forms. In particular, in the above embodiment, the Q-node is charged under the control of the control signal VstN, but the pull-up driving unit under the control of the clock signal CLKN is synchronized with the control signal. present.
보다 구체적으로, 도 7b에 도시한 바와 같이, 제1-1 트랜지스터(T1-1)는 개시신호(VstN)단에 다이오드 방식으로 연결되고, 제1-2 트랜지스터(T1-2)는 상기 제1-1 트랜지스터(T1-2)의 출력을 입력받아 클럭신호(CLKN)단의 제어에 의해 신호를 출력하는 형태로 구성될 수 있다.More specifically, as shown in FIG. 7B, the first-first transistor T1-1 is diode-connected to the start signal VstN, and the first-second transistor T1-2 is connected to the first first transistor. It may be configured to receive the output of the -1 transistor (T1-2) to output a signal under the control of the clock signal (CLKN) stage.
또한, 도 7c에 도시한 바와 같이, 풀-업 구동부의 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)는 병렬로 연결되고, 제1 전원전압(VDD)을 입력받아 각각 개시신호단(VstN)과 클럭신호(CLKN)단의 제어에 의해 신호를 출력하는 형태로 구성될 수 있다.In addition, as shown in FIG. 7C, the first-first transistor T1-1 and the first-second transistor T1-2 of the pull-up driving unit are connected in parallel, and the first power supply voltage VDD is connected to each other. It may be configured to receive a signal and output a signal under the control of the start signal terminal VstN and the clock signal CLKN, respectively.
따라서, 상기 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)로 구성되는 풀-업 구동부는 개시신호(VstN)와 동기하는 클럭신호(CKLN)에 대응하여 Q-노드(Q)를 충전하게 된다.Accordingly, the pull-up driving unit including the first-first transistor T1-1 and the first-second transistor T1-2 corresponds to the clock signal CKLN in synchronization with the start signal VstN. The node Q will be charged.
제2 실시예Second embodiment
도 8은 본 발명의 제2 실시예에 의한 쉬프트 레지스터를 도시한 도면으로써, 특히 동작시에 Q-노드의 방전특성을 더욱 향상시킨 실시예이다. 이하, 도 8을 참조하여 본 발명의 제2 실시예의 구조를 살펴보면 하기와 같다.FIG. 8 is a diagram showing a shift register according to a second embodiment of the present invention, in which the discharge characteristics of the Q-node are further improved during operation. Hereinafter, a structure of a second embodiment of the present invention will be described with reference to FIG. 8.
구조의 특징을 살펴보면, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함 하는 제1 풀-업 구동부(111)와, 제5 트랜지스터(T5)를 포함하는 보조 구동부(114)와, 제3-1 트랜지스터(T3-1)와 제3-2 트랜지스터(T3-2) 및 제4 트랜지스터(T4)를 포함하는 풀-다운 구동부(112)로 구성된다. 여기서, 상기 풀-업 구동부(111)는 제1 트랜지스터(T1)가 개시신호(VstN)를 입력받아 제1 전원전압(VDD)으로 제2 트랜지스터(T2)를 턴-온 하여, 제1 클럭신호(CLK1)를 통해 하이(High)레벨의 게이트구동신호(VoutN)를 발생하는 구조이며, 상기 풀-다운 구동부(112)는 3개의 트랜지스터(T3-1,T3-2,T4)로 구성되어, 차기단(N+1) 스테이지로부터 게이트구동신호{Vout(N+1)} 및 제N+1 클럭신호{CLK(N+1)}를 입력받아 상기 풀-업 구동부(111)의 제2 트랜지스터(T2)를 턴-오프 하고, 제2 클럭신호(CLK2)를 입력받아 제4 트랜지스터(T4)를 턴-온 하여, 제2 전원전압(VSS)을 통해 로우(Low)레벨의 게이트구동신호(VoutN)를 발생하는 구조이고, 상기 보조 구동부(114)는 상기 제2 트랜지스터(T2)의 커플링 현상을 방지하는 구조이다.Looking at the characteristics of the structure, the first pull-up
여기서 상기의 개시신호(VstN) 및 클럭신호(CLK1 내지 CLK4)는 도 2b의 종래의 쉬프트레지스터와 동일한 주기와 파형을 가진 신호이다.The start signal VstN and the clock signals CLK1 to CLK4 are signals having the same period and waveform as those of the conventional shift register of FIG. 2B.
이러한 구조의 특징을 가지는 본 발명의 제2 실시예에 따른 쉬프트레지스터의 동작을 살펴보면 하기와 같다. Looking at the operation of the shift register according to the second embodiment of the present invention having the characteristics of such a structure as follows.
먼저, 풀-업 구동부(111)의 제1 트랜지스터(T1)에 개시신호(VstN)가 입력되면, 이 제1 트랜지스터(T1)는 턴-온 되어 제1 전원전압(VDD)이 Q-노드(Q)에 충전된다. 상기 Q-노드(Q)가 제2 트랜지스터(T2)의 게이트와 소스간 문턱전압 이상으로 충전되고, 제1 클럭신호(CLK1)가 하이(High)레벨이 되면 부트스트래핑 현상이 발생 하여 제2 트랜지스터(T2)가 턴-온 된다. 이후, 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)에 하이레벨(High)의 제1 클럭신호(CLK1)가 입력되면 제2 트랜지스터(T2)를 통해 게이트구동신호(VoutN)가 발생하게 된다. 이때, 상기 제5 트랜지스터(T5)도 제1 클럭신호(CLK1)에 의하여 턴-온 되고, Q-노드(Q)는 현재 하이(High)레벨이므로 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)는 모두 풀-업 소자로 구동한다. First, when the start signal VstN is input to the first transistor T1 of the pull-up
상기 게이트구동신호(VoutN)는 차기(N+1)단 스테이지 회로의 개시신호{Vst(N+1)} 및 전단(N-1) 스테이지 회로의 풀-다운 구동부(112)를 구동하기 위한 구동신호{Vout(N-1)}로 입력된다.The gate driving signal VoutN is a driving signal for driving the start signal Vst (N + 1) of the next stage N + 1 stage stage circuit and the pull-down
이후, 풀-다운 구동부(112)의 제3-1 트랜지스터(T3-1)에 차기(N+1)단 스테이지 회로로부터 풀-다운 구동신호{Vout(N+1)}가 입력되면 상기 제3-1 트랜지스터(T3-1)는 턴-온 되고, 이에 따라 제2 전원전압(VSS)레벨로 방전되는 Q-노드(Q)는 로우(Low)레벨이 되어 제2 트랜지스터(T2)는 턴-오프 되게 된다.Subsequently, when a pull-down driving signal Vout (N + 1) is input from the next N + 1 stage stage circuit to the 3-1 transistor T3-1 of the pull-down
이때, 상기 풀-다운 구동부(112)에 더 구비된 제3-2 트랜지스터(T3-2)는 차기단(N+1)스테이지 회로로부터 풀-다운 구동신호{Vout(N+1)} 또는 제N+1클럭신호{CLK(N+1)}를 입력받아, 상기 제3-1 트랜지스터(T3-1)와 동시에 Q-노드(Q)를 로우(Low)레벨로 방전시킨다. 이에 따라, Q-노드(Q)는 보다 안정적으로 방전되게 된다.At this time, the third-second transistor T3-2 further included in the pull-down
여기서, 도면에는 상기 제3-2 트랜지스터(T3-2)가 제N+1클럭신호{CLK(N+1)}을 입력받아 동시에 구동되는 것으로 도시되어 있으나, 상기 제N+1클럭신호{CLK(N+1)}는 풀-업 구동부(111)의 입력으로 사용되는 제1 클럭신호(CLK1) 이외 의 다른 클럭신호(CLK2 내지 CLK4) 및 차기단(N+1)스테이지의 게이트구동신호{Vout(N+1)}를 입력받을 수 있다.Here, although the third-second transistor T3-2 receives the N + 1 th clock signal CLK (N + 1) and is driven simultaneously, the N-2 th transistor T3-2 is driven. (N + 1)} is a clock signal CLK2 to CLK4 other than the first clock signal CLK1 used as the input of the pull-up
이후, 제2 클럭신호(CLK2)가 제4 트랜지스터(T4)에 입력되면 Qb-노드(Qb)의 전압레벨이 하이(High)레벨까지 상승하게 되고, 이후 풀-다운 구동부(112)의 제4 트랜지스터(T4)는 턴-온 되어, 로우(Low)레벨의 게이트구동신호(VoutN)를 발생하게 된다. 이후 게이트구동신호(VoutN)단은 차기 프레임의 스캔시까지 계속 플로팅(Floating)상태가 유지된다.Subsequently, when the second clock signal CLK2 is input to the fourth transistor T4, the voltage level of the Qb-node Qb rises to a high level, and thereafter, the fourth clock of the pull-down
여기서 상기 풀-업 구동부(111) 제2 트랜지스터(T2)에는 제1 클럭신호(CLK1)의 스윙에 의한 커플링(Coupling)현상이 발생하고, 이로 인해 Q-노드(Q)에 잡음(Noise)전압이 충전된다. 이와 동시에, 상기 제2 트랜지스터의 게이트단과 연결된 보조 구동부(114)의 제5 트랜지스터(T5)가 상기 제1 클럭신호(CLK1)에 의해 턴-온 되고 이에 따라, 상기 Q-노드(Q)에 충전되는 잡음(Noise)전압은 방전되게 된다.In this case, coupling occurs due to the swing of the first clock signal CLK1 in the second transistor T2 of the pull-up
또한, 클럭신호(CLKN)의 형태가 오버랩된 형태의 구형파 클럭신호가 사용되는 경우에는 상기 풀-다운 구동부(112)의 구성은 도 6과 같이, 상기 제4 트랜지스터(T4)의 게이트가 제3 클럭신호(CLK3)를 입력받는 형태로 구성될 수 있다.In addition, when the square wave clock signal having the overlapping shape of the clock signal CLKN is used, the pull-down
또한, 상기 풀-업 구동부(111)의 제1 트랜지스터(T1)는 보다 안정된 Q-노드의 충전을 위해서 도 7b에 도시한 바와 같이, 다이오드 방식의 제1-1 트랜지스터(T1-1) 및 상기 제1-1 트랜지스터(T1-1)의 출력을 제어하는 제1-2 트랜지스터(T1-2)로 대체되어 구성될 수 있다.In addition, as shown in FIG. 7B, the first transistor T1 of the pull-up
또한 상기 풀-업 구동부(111)의 제1 트랜지스터(T1)는 도 7c에 도시한 바와 같이, 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)가 병렬로 연결되어 각각 개시신호(VstN)단 및 클럭신호(CLKN)단의 출력되는 신호에 대응하여 제1 전원전압(VDD)를 출력하는 형태로 대체되어 구성될 수 있다.In addition, as illustrated in FIG. 7C, the first transistor T1 of the pull-up
제3 실시예Third embodiment
도 9는 본 발명의 제3 실시예에 의한 쉬프트레지스터를 도시한 도면으로써, Qb-노드(Qb)의 방전특성을 더욱 향상시킨 실시예이다. 이하, 도 9를 참조하여 본 발명의 제3 실시예의 구조를 살펴보면 하기와 같다.9 is a diagram illustrating a shift register according to a third embodiment of the present invention, in which the discharge characteristics of the Qb-node Qb are further improved. Hereinafter, a structure of a third embodiment of the present invention will be described with reference to FIG. 9.
구조의 특징을 살펴보면, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함하는 풀-업 구동부(121)와, 제5 트랜지스터(T5)를 포함하는 보조 구동부(124)와, 제3-1 트랜지스터(T3-1)와, 제3-2 트랜지스터(T3-2)와, 제4-1 트랜지스터(T4-1)와, 제4-2 트랜지스터(T4-2)를 포함하는 풀-다운 구동부(122)로 구성된다. 여기서, 상기 풀-업 구동부(121)는 제1 트랜지스터(T1)가 개시신호(VstN)를 입력받아 제1 전원전압(VDD)으로 제2 트랜지스터(T2)를 턴-온 시켜, 제1 클럭신호(CLK1)를 통해 하이(High)레벨의 게이트구동신호(VoutN)를 발생하는 구조이며, 상기 풀-다운 구동부(122)는 4개의 트랜지스터(T3-1,T3-2,T4-1,T4-2)로 구성되어, 차기단(N+1) 스테이지로부터 게이트구동신호{Vout(N+1)}를 입력받아 상기 풀-업 구동부(121)의 제2 트랜지스터(T2)를 턴-오프 하고, 제2 클럭신호(CLK2)를 입력받아 제4-1 트랜지스터(T4-1)를 턴-온 하여, 제2 전원전압(VSS)단을 통해 로우(Low)레벨의 게이트구동신호(VoutN)를 발생하는 구조이고, 상기 보조 구동부(124)는 상기 제5 트랜지스 터(T5)의 커플링을 방지하는 구조이다.Referring to the characteristics of the structure, the pull-up
여기서 상기의 개시신호(VstN) 및 클럭신호(CLK1 내지 CLK4)는 도 2b의 종래의 쉬프트레지스터와 동일한 주기와 파형을 가진 신호이다.The start signal VstN and the clock signals CLK1 to CLK4 are signals having the same period and waveform as those of the conventional shift register of FIG. 2B.
이러한 구조의 특징을 가지는 본 발명의 제3 실시예에 따른 쉬프트레지스터의 동작을 살펴보면 하기와 같다. Looking at the operation of the shift register according to the third embodiment of the present invention having the feature of such a structure as follows.
먼저, 풀-업 구동부(121) 제1 트랜지스터(T1)에 개시신호(VstN)가 입력되면, 이 제1 트랜지스터(T1)는 턴-온 되어 제1 전원전압(VDD)이 Q-노드(Q)에 충전된다. 상기 Q-노드(Q)가 제2 트랜지스터(T2)의 게이트와 소스간 문턱전압 이상으로 충전되고, 제1 클럭신호(CLK1)가 하이(High)레벨이 되면 부트스트래핑 현상이 발생하여 제2 트랜지스터(T2)가 턴-온 된다. 이후 제2 트랜지스터(T2) 및 보조 구동부(124)의 제5 트랜지스터(T5)에 제1 클럭신호(CLK1)가 입력되면, 제2 트랜지스터(T2)를 통해 하이(High)레벨의 게이트구동신호(VoutN)가 발생하게 된다. 이때, 상기 제5 트랜지스터(T5)도 제1 클럭신호(CLK1)에 의하여 턴-온 되며, 상기 제5 트랜지스터(T5)에 연결되어 있는 Q-노드(Q)도 현재 하이(High)레벨이므로, 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)는 모두 풀-업 소자로 구동한다. First, when the start signal VstN is input to the first transistor T1 of the pull-up
상기 게이트구동신호(VoutN)는 차기단(N+1) 스테이지 회로의 개시신호{Vst(N+1)} 및 전단(N-1) 스테이지 회로의 풀-다운 구동부(122)를 구동하기 위한 구동신호{Vout(N-1)}로 입력된다.The gate driving signal VoutN is used to drive the start signal Vst (N + 1) of the next stage N + 1 stage circuit and the pull-down
이후, 풀-다운 구동부(122)의 제3-1 트랜지스터(T3-1)에 차기단(N+1) 스테이지 회로로부터 풀-다운 구동신호{Vout(N+1)}가 입력되면 상기 제3-1 트랜지스 터(T3-1)는 턴-온 되고, 이에 따라 제2 전원전압(VSS)레벨로 방전되는 Q-노드(Q)는 로우(Low)레벨이 되어 제2 트랜지스터(T2)는 턴-오프 되게 된다.Subsequently, when the pull-down driving signal Vout (N + 1) is input from the next stage N + 1 stage circuit to the 3-1 transistor T3-1 of the pull-down
이때, 상기 풀-다운 구동부(122)에 더 구비된 제3-2 트랜지스터(T3-2)는 차기단(N+1) 스테이지 회로로부터 풀-다운 구동신호{Vout(N+1)} 또는 제N+1클럭신호{CLK(N+1)}를 입력받아, 상기 제3-1 트랜지스터(T3-1)와 동시에 Q-노드(Q)를 로우(Low)레벨로 방전시킨다. 이에 따라, Q-노드(Q)는 보다 안정적으로 방전되게 된다.In this case, the third-second transistor T3-2 further provided in the pull-down
여기서, 도면에는 상기 제3-2 트랜지스터(T3-2)가 제N+1클럭신호{CLK(N+1)}을 입력받아 구동되는 것으로 도시되어 있으나, 상기 제N+1클럭신호{CLK(N+1)}는 풀-업 구동부(121)의 입력으로 사용되는 제1 클럭신호(CLK1) 이외의 다른 클럭신호(CLK2 내지 CLK4) 및 차기단(N+1) 스테이지의 게이트구동신호{Vout(N+1)}를 입력받을 수 있다.Here, although the third-second transistor T3-2 is driven by receiving an N + 1 th clock signal CLK (N + 1), the N-2 th transistor T3-2 is driven. N + 1)} is another clock signal CLK2 to CLK4 other than the first clock signal CLK1 used as the input of the pull-up
이후, 제2 클럭신호(CLK2)가 제4-1 트랜지스터(T4-1)에 입력되고, 상기 차기단(N+1) 스테이지의 게이트구동신호{Vout(N+1)}가 제4-2 트랜지스터(T4-2)에 입력되면, 풀-다운 구동부(112)의 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)는 턴-온 되어, 로우(Low)레벨의 게이트구동신호(VoutN)를 발생하게 된다. 이후 게이트구동신호(VoutN)단은 차기 프레임의 스캔시까지 계속 플로팅(Floating)상태가 유지된다.Thereafter, the second clock signal CLK2 is input to the 4-1 transistor T4-1, and the gate driving signal Vout (N + 1) of the next stage N + 1 stage is 4-2. When input to the transistor T4-2, the fourth-first transistor T4-1 and the fourth-second transistor T4-2 of the pull-down
여기서 상기 풀-업 구동부(121)의 제2 트랜지스터(T2)에는 제1 클럭신호(CLK1)의 스윙에 의한 커플링(Coupling)현상이 발생하고, 이로 인해 Q-노드(Q)에 잡음(Noise)전압이 충전된다. 이와 동시에, 상기 제2 트랜지스터의 게이트단과 연결된 보조 구동부(124)의 제5 트랜지스터(T5)가 상기 제1 클럭신호(CLK1)에 의해 턴-온 되고 이에 따라, 상기 Q-노드(Q)에 충전되는 잡음(Noise)전압은 방전되게 된다.In this case, a coupling phenomenon occurs due to the swing of the first clock signal CLK1 in the second transistor T2 of the pull-up
또한, 클럭신호(CLKN)의 형태가 오버랩된 형태의 구형파 클럭신호가 사용되는 경우에는 상기 풀-다운 구동부(122)의 구성은 도 6과 같이, 상기 제4-1 트랜지스터(T4-1)의 게이트가 제3 클럭신호(CLK3)를 입력받는 형태로 구성될 수 있다. 이에 따라, 제4-1 트랜지스터(T4-1)와 동기되어 동작하는 상기 제4-2 트랜지스터(T4-2)는 차기단(N+2) 스테이지의 게이트구동신호{Vout(N+2)}를 입력받는 형태로 구성될 수 있다.In addition, when a square wave clock signal having an overlapping shape of the clock signal CLKN is used, the pull-down
또한, 상기 풀-업 구동부(121)의 제1 트랜지스터(T1)는 보다 안정된 Q-노드의 충전을 위해서 도 7b에 도시한 바와 같이, 다이오드 방식의 제1-1 트랜지스터(T1-1) 및 상기 제1-1 트랜지스터의 출력을 제어하는 제1-2 트랜지스터(T1-2)로 대체되어 구성될 수 있다.In addition, as shown in FIG. 7B, the first transistor T1 of the pull-up
또한 상기 풀-업 구동부(121)의 제1 트랜지스터(T1)는 도 7c에 도시한 바와 같이, 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)가 병렬로 연결되어 각각 개시신호(VstN)단 및 클럭신호(CLKN)단의 출력되는 신호에 대응하여 제1 전원전압(VDD)을 출력하는 형태로 대체되어 구성될 수 있다.In addition, as illustrated in FIG. 7C, the first transistor T1 of the pull-up
제4 4th 실시예Example
도 10은 본 발명의 제4 실시예에 의한 쉬프트레지스터를 도시한 도면으로써, 상기 제1 및 제2 실시예의 제4 트랜지스터의 크기를 감소시킨 예이다. 이하, 도 10을 참조하여 본 발명의 제4 실시예의 구조를 살펴보면 하기와 같다.FIG. 10 is a diagram illustrating a shift register according to a fourth embodiment of the present invention, in which the sizes of the fourth transistors of the first and second embodiments are reduced. Hereinafter, a structure of a fourth embodiment of the present invention will be described with reference to FIG. 10.
구조의 특징을 살펴보면, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함하는 풀-업 구동부(131)와, 제5 트랜지스터(T5)를 포함하는 보조 구동부(134)와, 제3 트랜지스터(T3)와, 제4-1 내지 제4-3 트랜지스터(T4-1 내지 T4-3)를 포함하는 풀-다운 구동부(132)로 구성된다. 여기서, 상기 풀-업 구동부(131)는 제1 트랜지스터(T1)가 개시신호(VstN)를 입력받아 제1 전원전압(VDD)으로 제2 트랜지스터(T2)를 턴-온 시켜, 제1 클럭신호(CLK1)를 통해 하이(High)레벨의 게이트구동신호(VoutN)를 발생하는 구조이며, 상기 풀-다운 구동부(132)는 4개의 트랜지스터(T3,T4-1,T4-2,T4-3)로 구성되어, 차기단(N+1) 스테이지로부터 게이트구동신호{Vout(N+1)}를 입력받아 상기 풀-업 구동부(131)의 제2 트랜지스터(T2)를 턴-오프 하고, 제2 클럭신호(CLK2) 및 제3 클럭신호(CLK3)를 입력받아 제4-1 트랜지스터(T4-1)를 턴-온 하여, 제2 전원전압(VSS)을 통해 로우(Low)레벨의 게이트구동신호(VoutN)를 발생하는 구조이고, 상기 보조 구동부(134)는 상기 제5 트랜지스터(T5)의 커플링을 방지하는 구조이다.Referring to the characteristics of the structure, the pull-up
특히, 상술한 제1 및 제2 실시예에서 풀-다운 구동부의 제4 트랜지스터(도 5a 및 도 8의 T4)는 제2 전원전압(VSS)단과 본단 게이트구동신호(VoutN)단을 전기적으로 연결하며, 회로의 특성상 그 크기가 상당히 크다. 이에 따라 전체 스테이지 회로에는 동일한 클럭신호에 다수개의 TFT가 연결되어 상당히 큰 캐패시터 로드로 작용하게 되는데, 하기의 제4 실시예에서는 상기 제4-2 트랜지스터(T4-2)와 제4-3 트랜지스터(T4-3)가 제4-1 트랜지스터(T4-1)의 동작을 조절하여, 상기 제4-1 트랜지스터(T4-1)의 크기가 감소되어도 구동에 필요한 출력신호의 마진을 확보 할 수 있도록 구성된다. 즉, 제4-1 트랜지스터(T4-1)의 크기를 작게 구성하면, 그만큼 턴-온 기간이 증가되어야 하고 이를 위해, 제4 실시예에서는 상기 제4-1 트랜지스터(T4-1)를 제어하는 별도의 트랜지스터를 더 구비하여 제4-1 트랜지스터(T4-1)의 턴-온 기간을 보다 많이 확보하는 구조이다.In particular, in the above-described first and second embodiments, the fourth transistor (T4 of FIGS. 5A and 8) of the pull-down driving unit electrically connects the second power supply voltage VSS terminal and the main gate driving signal VoutN terminal. The size of the circuit is quite large. Accordingly, a plurality of TFTs are connected to the same clock signal in the entire stage circuit to act as a large capacitor load. In the fourth embodiment, the fourth-second transistor T4-2 and the fourth-3 transistor ( T4-3 controls the operation of the 4-1 transistor T4-1 so that the margin of the output signal required for driving is secured even if the size of the 4-1 transistor T4-1 is reduced. do. That is, when the size of the 4-1 transistor T4-1 is configured to be small, the turn-on period should be increased accordingly. For this purpose, in the fourth embodiment, the 4-1 transistor T4-1 is controlled. A separate transistor is further provided to secure more turn-on periods of the 4-1 transistor T4-1.
또한, 여기서 상기의 개시신호(VstN) 및 클럭신호(CLK1 내지 CLK4)는 도 2b의 종래의 쉬프트레지스터와 동일한 주기와 파형을 가진 신호이다.Here, the start signal VstN and the clock signals CLK1 to CLK4 are signals having the same period and waveform as those of the conventional shift register of FIG. 2B.
이러한 구조의 특징을 가지는 본 발명의 제4 실시예에 따른 쉬프트레지스터의 동작을 살펴보면 하기와 같다. Looking at the operation of the shift register according to the fourth embodiment of the present invention having the characteristics of such a structure as follows.
먼저, 풀-업 구동부(131)의 제1 트랜지스터(T1)에 개시신호(VstN)가 입력되면, 이 제1 트랜지스터(T1)는 턴-온 되어 제1 전원전압(VDD)이 Q-노드(Q)에 충전된다. 상기 Q-노드(Q)가 제2 트랜지스터(T2)의 게이트와 소스간 문턱전압 이상으로 충전되고, 제1 클럭신호(CLK1)가 하이(High)레벨이 되면 부트스트래핑 현상이 발생하여 제2 트랜지스터(T2)가 턴-온 된다. 이후 제2 트랜지스터(T2) 및 보조 구동부(134)의 제5 트랜지스터(T5)에 제1 클럭신호(CLK1)가 입력되면 제2 트랜지스터(T2)를 통해 하이(High)레벨의 게이트구동신호(VoutN)가 발생하게 된다. 이때, 상기 제5 트랜지스터(T5)도 제1 클럭신호(CLK1)에 의하여 턴-온 되며, 상기 제5 트 랜지스터(T5)에 연결되어 있는 Q-노드(Q)도 현재 하이(High)레벨이므로, 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)는 모두 풀-업 소자로 구동한다. First, when the start signal VstN is input to the first transistor T1 of the pull-up
상기 게이트구동신호(VoutN)는 차기단(N+1) 스테이지 회로의 개시신호{Vst(N+1)} 및 전단(N-1) 스테이지 회로의 풀-다운 구동부(132)를 구동하기 위한 구동신호{Vout(N-1)}로 입력된다.The gate driving signal VoutN is used to drive the start signal Vst (N + 1) of the next stage N + 1 stage circuit and the pull-down
이후, 풀-다운 구동부(132)의 제3 트랜지스터(T3)에 차기단(N+1) 스테이지 회로로부터 게이트구동신호{Vout(N+1)}가 입력되면 상기 제3 트랜지스터(T3)는 턴-온 되고, 제2 전원전압(VSS)을 통해 Q-노드(Q)는 로우(Low)레벨 되어 제2 트랜지스터(T2)를 턴-오프 시킨다.Subsequently, when the gate driving signal Vout (N + 1) is input from the next stage N + 1 stage circuit to the third transistor T3 of the pull-down
그리고, 제2 클럭신호(CLK2)가 하이(High)레벨이 되면 제4-2 트랜지스터(T4-2)는 턴-온 되어 Qb-노드(Qb)의 전압레벨이 하이(High)레벨까지 상승하게 되고, 이에 따라 풀-다운 구동부(132)의 제4-1 트랜지스터(T4-1)는 턴-온 되어 로우(Low)레벨의 게이트구동신호(VoutN)를 발생하게 된다. When the second clock signal CLK2 reaches the high level, the 4-2 transistor T4-2 is turned on so that the voltage level of the Qb-node Qb rises to the high level. Accordingly, the fourth-first transistor T4-1 of the pull-down
또한, 상기 제2 클럭신호(CLK2)가 로우(Low)레벨이 되어 제4-2 트랜지스터(T4-2)는 턴-오프 되고, 제4 클럭신호(CLK4)가 하이(High)레벨이 되어 제4-3 트랜지스터(T4-3)는 턴-온 되어 Qb-노드(Qb)의 전압레벨이 로우(Low)레벨까지 방전되게 되고, 상기 제4-1 트랜지스터(T4-1)가 턴-오프 된다. 이에 따라, 게이트구동신호(VoutN)는 차기 프레임의 스캔시까지 계속 플로팅(Floating)상태가 유지된다.In addition, the second clock signal CLK2 is at a low level, and the fourth-second transistor T4-2 is turned off, and the fourth clock signal CLK4 is at a high level. The 4-3 transistor T4-3 is turned on to discharge the voltage level of the Qb-node Qb to a low level, and the 4-1 transistor T4-1 is turned off. . Accordingly, the gate driving signal VoutN is kept in a floating state until the next frame is scanned.
여기서, 상기 제4-2 및 제4-3 트랜지스터(T4-2, T4-3)는 상기 제4-1 트랜지스터(T4-1)의 크기에 따라 적당한 클럭신호를 입력받아 구동될 수 있으며, 도 10에 서는 제2 클럭신호(CLK2) 및 제4 클럭신호(CLK4)를 입력받는 경우의 예를 들어 설명하였으나, 상기 제4-2 및 제4-3 트랜지스터(T4-2, T4-3)는 제4-1 트랜지스터(T4-1)의 크기에 따라 적절한 위상차를 갖는 클럭신호들을 추가로 구비하여, 이 클럭신호들을 입력받아 제어 할 수 있다.Here, the 4-2 and 4-3 transistors T4-2 and T4-3 may be driven by receiving an appropriate clock signal according to the size of the 4-1 transistor T4-1. In FIG. 10, an example in which the second clock signal CLK2 and the fourth clock signal CLK4 are input is described. However, the fourth and fourth transistors T4-2 and T4-3 are described. According to the size of the 4-1 transistor T4-1, additionally provided clock signals having an appropriate phase difference, the clock signals can be received and controlled.
여기서 상기 풀-업 구동부(131)의 제2 트랜지스터(T2)에는 제1 클럭신호(CLK1)의 스윙에 의한 커플링(Coupling)현상이 발생하고, 이로 인해 Q-노드(Q)에 잡음(Noise)전압이 충전된다. 이와 동시에, 상기 제2 트랜지스터(T2)의 게이트에 연결된 보조 구동부(134)의 제5 트랜지스터(T5)가 상기 제1 클럭신호(CLK1)에 의해 턴-온 되고 이에 따라, 상기 Q-노드(Q)에 충전되는 잡음(Noise)전압은 방전되게 된다.In this case, coupling occurs due to the swing of the first clock signal CLK1 in the second transistor T2 of the pull-up
또한, 클럭신호(CLKN)의 형태가 오버랩된 형태의 구형파 클럭신호가 사용되는 경우에는 상기 풀-다운 구동부(132)의 구성은 상기 제4-2 트랜지스터(T4-2)가 제3 클럭신호(CLK3)를 입력받는 형태로 구성될 수 있다. 이에 따라, 상기 제4-2 트랜지스터(T4-2)는 차기단(N+1) 스테이지에서 사용되는 클럭신호를 입력받거나, 적절한 위상차를 갖는 클럭신호를 추가로 구비하여, 이 클럭신호를 입력받는 형태로 구성될 수 있다.In addition, when a square wave clock signal having an overlapping shape of the clock signal CLKN is used, the pull-down
또한, 상기 풀-업 구동부(131)의 제1 트랜지스터(T1)는 보다 안정된 Q-노드의 충전을 위해서 도 7b에 도시한 바와 같이, 다이오드 방식의 제1-1 트랜지스터(T1-1) 및 상기 제1-1 트랜지스터의 출력을 제어하는 제1-2 트랜지스터(T1-2)로 대체되어 구성될 수 있다.In addition, as shown in FIG. 7B, the first transistor T1 of the pull-up
또한 상기 풀-업 구동부(131)의 제1 트랜지스터(T1)는 도 7c에 도시한 바와 같이, 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)가 병렬로 연결되어 각각 개시신호(VstN)단 및 클럭신호(CLKN)단의 출력되는 신호에 대응하여 제1 전원전압(VDD)을 출력하는 형태로 대체되어 구성될 수 있다.In addition, as illustrated in FIG. 7C, the first transistor T1 of the pull-up
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art various modifications and variations of the present invention without departing from the spirit and scope of the present invention described in the claims below I can understand that you can.
따라서, 본 발명의 실시예에 의한 액정표시장치의 쉬프트 레지스터는, 액정패널내에 실장되는 게이트구동을 위한 박막트랜지스터의 커플링 현상과, 풀-다운 구동을 위한 트랜지스터의 지속적인 바이어스 전압으로 인한 열화를 방지하는 이점이 있다.Therefore, the shift register of the liquid crystal display according to the embodiment of the present invention prevents the coupling phenomenon of the thin film transistor for gate driving mounted in the liquid crystal panel and the deterioration due to the continuous bias voltage of the transistor for pull-down driving. This has the advantage.
즉, 커플링 현상을 방지하는 보조 구동부를 더 구비하여 회로의 오작동을 방지하며, 풀-다운 구동을 위한 트랜지스터를 더 구비하여, 보다 안정적인 회로의 정상동작을 보장하고 회로의 수명을 연장하는 효과가 있다.That is, by further comprising an auxiliary driver to prevent the coupling phenomenon to prevent the malfunction of the circuit, and further includes a transistor for the pull-down drive, to ensure the normal operation of the circuit more stable and has the effect of extending the life of the circuit have.
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