KR101314088B1

KR101314088B1 - Shift Register and Liquid Crystal Display Using The Same

Info

Publication number: KR101314088B1
Application number: KR1020060052948A
Authority: KR
Inventors: 김빈; 장용호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2005-06-28
Filing date: 2006-06-13
Publication date: 2013-10-02
Also published as: KR20070000984A

Abstract

본 발명은 클럭 신호의 지연을 줄여 게이트 출력 파형을 안정화할 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것이다.The present invention relates to a shift register capable of stabilizing a gate output waveform by reducing a delay of a clock signal and a liquid crystal display using the same.

이 액정표시장치는 다수의 게이트 라인들과 다수의 데이터 라인들이 교차되고 다수의 액정셀들이 배치되는 어레이 영역을 가지는 액정표시패널과; 제1 스타트 펄스, 제1 고전위 구동전압, 제1 저전위 구동전압 및 다수의 클럭 신호를 포함한 제1 구동 신호군이 공급되는 제1 쉬프트 레지스터와, 제2 스타트 펄스, 제2 고전위 구동전압, 제2 저전위 구동전압 및 다수의 클럭 신호를 포함한 제2 구동 신호군이 공급되는 제2 쉬프트 레지스터를 이용하여 상기 게이트 라인들에 스캔펄스들을 순차적으로 공급하는 게이트 구동회로와; 상기 데이터 라인들에 데이터를 공급하기 위한 데이터 구동회로를 구비하고; 상기 제1 및 제2 쉬프트 레지스터는 기판의 적어도 일측에 배치된다.The liquid crystal display device comprises: a liquid crystal display panel having an array region in which a plurality of gate lines and a plurality of data lines intersect and a plurality of liquid crystal cells are disposed; A first shift register supplied with a first driving signal group including a first start pulse, a first high potential driving voltage, a first low potential driving voltage, and a plurality of clock signals, and a second start pulse and a second high potential driving voltage A gate driving circuit sequentially supplying scan pulses to the gate lines using a second shift register supplied with a second driving signal group including a second low potential driving voltage and a plurality of clock signals; A data driver circuit for supplying data to the data lines; The first and second shift registers are disposed on at least one side of the substrate.

Description

쉬프트 레지스터와 이를 이용한 액정표시장치{Shift Register and Liquid Crystal Display Using The Same}Shift Register and Liquid Crystal Display Using The Same}

도 1은 종래의 액정표시장치를 나타내는 도면.1 is a view showing a conventional liquid crystal display device.

도 2는 도 1에 도시된 게이트 구동회로의 구성을 나타내는 도면.FIG. 2 is a diagram showing the configuration of the gate driving circuit shown in FIG. 1; FIG.

도 3은 1024×768 해상도의 액정표시패널에 적용된 게이트 구동회로의 출력 파형을 나타내는 도면.3 is a view showing an output waveform of a gate driving circuit applied to a liquid crystal display panel having a resolution of 1024x768.

도 4는 14.1" 1024×768 해상도를 가지는 액정표시패널에서 제1 스테이지와 제768 스테이지의 클럭 파형을 측정한 도면.4 is a diagram illustrating clock waveforms of a first stage and a 768th stage in a liquid crystal display panel having a 14.1 ″ 1024 × 768 resolution;

도 5는 본 발명에 따른 액정표시장치의 제1 실시 예를 나타내는 도면.5 is a view showing a first embodiment of a liquid crystal display device according to the present invention;

도 6은 도 5에 도시된 스테이지의 제1 실시 예를 나타내는 회로도.FIG. 6 is a circuit diagram illustrating a first embodiment of the stage illustrated in FIG. 5.

도 7은 도 6 및 도 8에 도시된 회로의 구동 파형도.7 is a drive waveform diagram of the circuit shown in FIGS. 6 and 8;

도 8은 도 5에 도시된 스테이지의 제2 실시 예를 나타내는 회로도.FIG. 8 is a circuit diagram illustrating a second embodiment of the stage illustrated in FIG. 5.

도 9는 도 5에 도시된 스테이지의 제3 실시 예를 나타내는 회로도.FIG. 9 is a circuit diagram illustrating a third embodiment of the stage illustrated in FIG. 5.

도 10은 도 9에 도시된 회로의 구동 파형도.FIG. 10 is a drive waveform diagram of the circuit shown in FIG. 9; FIG.

도 11 및 도 12는 도 5에 도시된 스테이지의 제4 실시 예를 나타내는 회로도.11 and 12 are circuit diagrams illustrating a fourth embodiment of the stage illustrated in FIG. 5.

도 13은 본 발명에 따른 액정표시장치의 제2 실시 예를 나타내는 도면.13 is a view showing a second embodiment of a liquid crystal display according to the present invention;

도 14 내지 도 16은 도 13의 구동 신호 배선 방법을 나타내는 도면.14 to 16 are diagrams showing the driving signal wiring method of FIG.

도 17은 도 13에 도시된 구동 신호의 제1 공급 방법을 나타내는 파형도.FIG. 17 is a waveform diagram showing a first supply method of a drive signal shown in FIG. 13; FIG.

도 18은 도 13에 도시된 구동 신호의 제2 공급 방법을 나타내는 파형도.FIG. 18 is a waveform diagram showing a second supply method of the drive signal shown in FIG. 13; FIG.

도 19는 도 18에 따른 유효 충전 시간을 나타내는 도면.19 shows the effective charging time according to FIG. 18.

도 20은 도 13에 도시된 구동 신호의 제3 공급 방법을 나타내는 파형도.20 is a waveform diagram showing a third supply method of the drive signal shown in FIG. 13;

도 21은 게이트 출력을 통해 쉬프트 레지스터를 리셋하는 방법을 나타내는 도면.21 illustrates a method of resetting a shift register through a gate output.

도 22는 도 13에 도시된 스테이지의 제1 실시 예를 나타내는 회로도.FIG. 22 is a circuit diagram showing a first embodiment of the stage shown in FIG.

도 23은 도 22, 도 24, 도 25 및 도 26에 도시된 회로의 구동 파형도.FIG. 23 is a drive waveform diagram of the circuit shown in FIGS. 22, 24, 25, and 26;

도 24는 도 13에 도시된 스테이지의 제2 실시 예를 나타내는 회로도.FIG. 24 is a circuit diagram illustrating a second embodiment of the stage illustrated in FIG. 13.

도 25는 도 13에 도시된 스테이지의 제3 실시 예를 나타내는 회로도.FIG. 25 is a circuit diagram illustrating a third embodiment of the stage illustrated in FIG. 13.

도 26은 도 13에 도시된 스테이지의 제4 실시 예를 나타내는 회로도.FIG. 26 is a circuit diagram illustrating a fourth embodiment of the stage illustrated in FIG. 13.

도 27은 본 발명에 따른 액정표시장치의 제3 실시 예를 나타내는 도면.27 is a view showing a third embodiment of a liquid crystal display according to the present invention.

도 28은 도 27에 도시된 구동 신호의 제1 공급 방법을 나타내는 파형도.FIG. 28 is a waveform diagram showing a first supply method of the drive signal shown in FIG. 27; FIG.

도 29은 도 27에 도시된 구동 신호의 제2 공급 방법을 나타내는 파형도.FIG. 29 is a waveform diagram showing a second supply method of the drive signal shown in FIG. 27; FIG.

도 30은 도 27에 도시된 구동 신호의 제3 공급 방법을 나타내는 파형도.30 is a waveform diagram showing a third supply method of the drive signal shown in FIG. 27;

<도면의 주요 부분에 대한 설명>DESCRIPTION OF THE EMBODIMENTS

11 : 데이터 구동회로 12 : 게이트 구동회로11 data driving circuit 12 gate driving circuit

13, 50, 110, 120, 210 : 액정표시패널 55, 129 : 어레이 영역13, 50, 110, 120, 210: liquid crystal display panels 55, 129: array area

123, 133, 143 : 실링재123, 133, 143: sealing material

본 발명은 액정표시장치에 관한 것으로, 특히 클럭 신호의 지연을 줄여 게이트 출력 파형을 안정화할 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a shift register capable of stabilizing a gate output waveform by reducing a delay of a clock signal and a liquid crystal display device using the same.

액정표시장치는 사무기기의 표시소자부터 컴퓨터의 모니터, 나아가 최근의 공정기술과 구동기술의 발전에 힘입어 대화면의 텔레비전(Television)에 이르기까지 광범위하게 이용되고 있는 평판 표시장치이다. 이러한 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과, 액정표시패널을 구동하기 위한 구동 회로를 구비한다.Liquid crystal displays are widely used in display devices of office equipment, monitors of computers, and even large-screen televisions with the recent development of process and driving technologies. Such a liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display device includes a liquid crystal display panel in which liquid crystal cells are arranged in a matrix, and a driving circuit for driving the liquid crystal display panel.

도 1을 참조하면, 종래의 일반적인 액정표시장치는 m×n개의 액정셀들(Clc)이 매트릭스 타입으로 배열되고 m개의 데이터 라인들(D1 내지 Dm)과 n개의 게이트 라인들(G1 내지 Gn)이 교차되며 그 교차부에 박막 트랜지스터(TFT)가 접속된 액정표시패널(13)과, 액정표시패널(13)의 데이터 라인들(D1 내지 Dm)에 데이터를 공급하는 데이터 구동회로(11)와, 게이트 라인들(G1 내지 Gn)에 스캔 펄스를 공급하는 게이트 구동회로(12)를 구비한다.Referring to FIG. 1, in the conventional LCD, m × n liquid crystal cells Clc are arranged in a matrix type, m data lines D1 to Dm and n gate lines G1 to Gn. Intersect with the liquid crystal display panel 13 to which the thin film transistor TFT is connected, and the data driver circuit 11 for supplying data to the data lines D1 to Dm of the liquid crystal display panel 13. And a gate driving circuit 12 supplying a scan pulse to the gate lines G1 to Gn.

액정표시패널(13)은 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판과 컬러 필터 어레이가 형성된 컬러 필터 기판이 액정 층을 사이에 두고 합착 되어 형성된다. 이 액정표시패널(13)의 박막 트랜지스터 기판에 형성된 데이터 라인들(D1 내지 Dm)과 게이트 라인들(G1 내지 Gn)은 상호 직교 된다. 데이터 라인들(D1 내지 Dm)과 게이트 라인들(G1 내지 Gn)의 교차부에 접속된 박막 트랜지스터(TFT)는 게이트 라인(G1 내지 Gn)의 스캔 펄스에 응답하여 데이터 라인(D1 내지 Dn)을 통해 공급된 데이터 전압을 액정셀(Clc)의 화소 전극에 공급하게 된다. 컬러 필터 기판에는 블랙 매트릭스, 컬러 필터 및 공통 전극 등이 형성된다. 이에 따라, 액정셀(Clc)은 화소 전극에 공급된 데이터 전압과, 공통 전극에 공급된 공통 전압과의 전위차에 의해 유전 이방성을 갖는 액정이 회전하여 광 투과율을 조절하게 된다. 그리고 액정표시패널(13)의 박막트랜지스터 기판과 컬러 필터 기판상에는 광축이 직교하는 편광판이 부착되고, 액정 층과 접하는 내측면 상에는 액정의 프리틸트각을 결정하는 배향막이 더 형성된다. 또한, 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 더 형성된다. 스토리지 캐패시터(Cst)는 화소 전극과 전단 게이트 라인 사이에 형성되거나, 화소 전극과 도시하지 않은 공통 라인 사이에 형성되어 액정셀(Clc)에 충전된 데이터 전압을 일정하게 유지시킨다.The liquid crystal display panel 13 is formed by bonding a thin film transistor substrate on which a thin film transistor array is formed and a color filter substrate on which a color filter array is formed, with the liquid crystal layer interposed therebetween. The data lines D1 to Dm and the gate lines G1 to Gn formed on the thin film transistor substrate of the liquid crystal display panel 13 are perpendicular to each other. The thin film transistor TFT connected to the intersection of the data lines D1 to Dm and the gate lines G1 to Gn may connect the data lines D1 to Dn in response to a scan pulse of the gate lines G1 to Gn. The supplied data voltage is supplied to the pixel electrode of the liquid crystal cell Clc. A black matrix, a color filter, a common electrode, and the like are formed on the color filter substrate. Accordingly, in the liquid crystal cell Clc, the liquid crystal having dielectric anisotropy is rotated to adjust the light transmittance by a potential difference between the data voltage supplied to the pixel electrode and the common voltage supplied to the common electrode. On the thin film transistor substrate and the color filter substrate of the liquid crystal display panel 13, a polarizing plate having an optical axis orthogonal to each other is attached, and an alignment layer for determining the pretilt angle of the liquid crystal is further formed on the inner side of the liquid crystal layer. In addition, a storage capacitor Cst is further formed in each of the liquid crystal cells Clc. The storage capacitor Cst is formed between the pixel electrode and the front gate line, or is formed between the pixel electrode and a common line (not shown) to keep the data voltage charged in the liquid crystal cell Clc constant.

데이터 구동회로(11)는 입력된 디지털 비디오 데이터를 감마 전압을 이용하여 아날로그 데이터 전압으로 변환하고 데이터 라인들(D1 내지 Dm)에 공급한다.The data driving circuit 11 converts the input digital video data into an analog data voltage using a gamma voltage and supplies it to the data lines D1 to Dm.

게이트 구동회로(12)는 스캔 펄스를 게이트 라인들(G1 내지 Gn)에 순차적으 로 공급하여 데이터가 공급될 액정셀(Clc)의 수평 라인을 선택한다.The gate driving circuit 12 sequentially supplies scan pulses to the gate lines G1 to Gn to select a horizontal line of the liquid crystal cell Clc to which data is to be supplied.

구체적으로, 게이트 구동회로(12)는 도 2에 도시된 바와 같이 게이트 라인들(G1 내지 Gn)에 순차적으로 스캔 펄스를 공급하기 위하여 스타트 펄스(Vst) 입력 라인에 종속적으로 접속된 제1 내지 제n 스테이지 및 더미 스테이지를 구비하는 쉬프트 레지스터를 포함한다. 도 2에 도시된 제1 내지 제n 스테이지 및 더미 스테이지에는 고전위 및 저전위 구동전압(Vdd, Vss)과 함께 클럭 신호(CLK)가 공통으로 공급되고, 스타트 펄스(Vst) 또는 이전 단 및 다음 단 스테이지의 출력 신호가 공급된다. 제1 내지 제n-1 스테이지의 출력 신호는 다음 단 스테이지의 출력 신호로 인하여 리셋되고, 제n 스테이지의 리셋을 위하여 더미 스테이지를 구비한다. 제1 스테이지는 스타트 펄스(Vst)와 클럭 신호(CLK)에 응답하여 첫 번째 게이트 라인(G1)으로 스캔 펄스를 출력한다. 그리고, 제2 내지 제n 스테이지는 이전 단 스테이지의 출력 신호와 클럭 신호(CLK)에 응답하여 제2 내지 제n 게이트 라인(G2 내지 Gn) 각각에 스캔 펄스를 순차적으로 출력한다. 다시 말하여, 제1 내지 제n 스테이지 및 더미 스테이지는 동일한 회로 구성을 가지며, 클럭 신호(CLK)로는 위상이 서로 다른 적어도 2개의 클럭 신호가 공급된다.Specifically, as shown in FIG. 2, the gate driving circuit 12 is first to first connected to the start pulse Vst input line in order to sequentially supply scan pulses to the gate lines G1 to Gn. and a shift register having n stages and a dummy stage. The clock signals CLK are commonly supplied to the first to nth stages and the dummy stages shown in FIG. 2 together with the high potential and low potential driving voltages Vdd and Vss, and the start pulse Vst or the previous stage and the next stage. However, the output signal of the stage is supplied. The output signal of the first to n-th stages is reset due to the output signal of the next stage, and includes a dummy stage for resetting the n-th stage. The first stage outputs a scan pulse to the first gate line G1 in response to the start pulse Vst and the clock signal CLK. The second to nth stages sequentially output scan pulses to the second to nth gate lines G2 to Gn in response to the output signal and the clock signal CLK of the previous stage. In other words, the first to nth stages and the dummy stage have the same circuit configuration, and at least two clock signals having different phases are supplied to the clock signal CLK.

이러한 구성을 갖는 게이트 구동회로를 아모퍼스-실리콘 박막 트랜지스터를 이용하여 구현하는 경우, 낮은 전계 효과 이동도로 인하여 출력 파형의 늘어짐, 즉 라이징 타임(Rising Time)과 폴링 타임(Falling Time)의 증가가 발생한다. 이러한 출력 파형의 늘어짐은 해상도의 증가로 인한 로드의 증가에 따라 더욱 심해진다. When a gate driving circuit having such a structure is implemented using an amorphous-silicon thin film transistor, a low field effect mobility causes an increase in the output waveform, that is, an increase in rising time and falling time. do. This sag of the output waveform becomes more severe as the load increases due to the increase in resolution.

도 3은 1024×768 해상도의 패널에 적용된 비정질 실리콘 트랜지스터를 이용 한 게이트 구동회로의 출력 파형을 나타낸다. 도 3을 참조하면, 클럭 신호 파형(51) 자체도 정상적인 클럭 파형을 보여주지 못하고 있을 뿐만 아니라 게이트 출력 파형(52)에도 충전 불량이 발생함을 알 수 있다. 이와 같은 경우에는 픽셀의 충전을 위한 유효 충전 시간이 매우 적다. 또한, 다른 스테이지의 게이트 출력 파형과 오버랩(Overlap)됨으로써 데이터가 섞이는 등 패널 구동시 화면 불량이 발생한다. 향후 노트북, 모니터 뿐만아니라 텔레비전용 대면적 액정표시장치를 제작함에 있어서 이러한 현상은 더욱 심해질 수밖에 없다.3 illustrates an output waveform of a gate driving circuit using an amorphous silicon transistor applied to a panel having a resolution of 1024x768. Referring to FIG. 3, it can be seen that the clock signal waveform 51 itself does not show the normal clock waveform but also the charging failure occurs in the gate output waveform 52. In such a case, the effective charging time for charging the pixel is very small. In addition, screen defects occur when the panel is driven, such as data being mixed by overlapping the gate output waveform of another stage. In the future, this phenomenon will inevitably become worse in manufacturing large area liquid crystal display devices for televisions as well as laptops and monitors.

도 4는 14.1" 1024×768 해상도를 가지는 패널에서 제1 스테이지와 제768 스테이지의 클럭 파형을 측정한 것이다. 도 4을 참조하면, 마지막 단인 제768 스테이지의 클럭 파형(62)이 시작 단인 제1 스테이지의 클럭 파형(61)에 비해 심하게 늘어짐이 발생한 것을 알 수 있다. 이로 인해, 각 스테이지의 출력버퍼 사이즈를 크게 하여 전계 효과 이동도를 높인다 하더라도 클럭 파형 이상의 게이트 출력 파형을 구현하는 것에는 한계가 있다.4 is a diagram illustrating clock waveforms of a first stage and a 768 stage in a panel having a resolution of 14.1 "1024 x 768. Referring to FIG. 4, a clock waveform 62 of a last stage 768 stage is a first stage. It can be seen that the drooping occurred more severely than the clock waveform 61 of the stage, and therefore, even if the output buffer size of each stage is increased to increase the field effect mobility, the gate output waveform beyond the clock waveform is limited. have.

따라서, 본 발명의 목적은 클럭 신호의 지연을 줄여 게이트 출력 파형을 안정화할 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a shift register capable of stabilizing a gate output waveform by reducing a delay of a clock signal and a liquid crystal display using the same.

상기 목적을 달성하기 위하여, 본 발명에 따른 쉬프트 레지스터는 제1 스타 트 펄스, 제1 고전위 구동전압, 제1 저전위 구동전압 및 다수의 클럭 신호를 포함한 제1 구동 신호군이 공급되는 제1 쉬프트 레지스터와; 제2 스타트 펄스, 제2 고전위 구동전압, 제2 저전위 구동전압 및 다수의 클럭 신호를 포함한 제2 구동 신호군이 공급되는 제2 쉬프트 레지스터를 구비하고; 상기 제1 및 제2 쉬프트 레지스터는 기판의 적어도 일측에 배치된다.In order to achieve the above object, the shift register according to the present invention includes a first driving signal group including a first start pulse, a first high potential driving voltage, a first low potential driving voltage, and a plurality of clock signals. A shift register; A second shift register supplied with a second drive signal group including a second start pulse, a second high potential drive voltage, a second low potential drive voltage, and a plurality of clock signals; The first and second shift registers are disposed on at least one side of the substrate.

상기 제1 저전위 구동전압과 상기 제2 저전위 구동전압은 동일한 전압으로 상기 제1 및 제2 쉬프트 레지스터에 공통 공급되고; 상기 제1 고전위 구동전압과 상기 제2 고전위 구동전압은 동일한 전압으로 상기 제1 및 제2 쉬프트 레지스터에 분리 공급되고; 상기 제1 스타트 펄스와 상기 제2 스타트 펄스는 소정의 시간차를 두고 상기 제1 및 제2 쉬프트 레지스터에 분리 공급된다.The first low potential driving voltage and the second low potential driving voltage are commonly supplied to the first and second shift registers at the same voltage; The first high potential driving voltage and the second high potential driving voltage are separately supplied to the first and second shift registers at the same voltage; The first start pulse and the second start pulse are separately supplied to the first and second shift registers with a predetermined time difference.

상기 기판 상의 일측에 형성되어 상기 제1 구동 신호군이 공급되는 제1 신호배선군과; 상기 기판 상의 일측에 형성되어 상기 제2 구동 신호군이 공급되는 제2 신호배선군과; 상기 제1 신호배선군과 상기 제1 쉬프트 레지스터 사이에 접속되어 상기 제1 쉬프트 레지스터에 상기 제1 구동 신호군을 공급하는 제3 신호배선군과; 상기 제2 신호배선군과 상기 제2 쉬프트 레지스터 사이에 접속되어 상기 제2 쉬프트 레지스터에 상기 제2 구동 신호군을 공급하는 제4 신호배선군을 더 구비한다.A first signal wiring group formed on one side of the substrate and supplied with the first driving signal group; A second signal wiring group formed on one side of the substrate and supplied with the second driving signal group; A third signal wiring group connected between the first signal wiring group and the first shift register to supply the first driving signal group to the first shift register; And a fourth signal wiring group connected between the second signal wiring group and the second shift register to supply the second driving signal group to the second shift register.

상기 제1 및 제2 신호배선군은 스트라이프 형태로 상기 기판 상에 형성된다.The first and second signal wiring groups are formed on the substrate in a stripe form.

상기 제2 신호배선군은 일부분이 상기 기판의 가장자리 근방에 배치되고 나머지 부분이 상기 제2 쉬프트 레지스터 근방에 배치되는 지그재그 형태로 상기 기판 상에 형성된다.The second signal wiring group is formed on the substrate in a zigzag form with a portion disposed near the edge of the substrate and the remaining portion disposed near the second shift register.

상기 제1 신호배선군의 길이와 상기 제2 신호배선군의 길이는 다르다.The length of the first signal wiring group is different from the length of the second signal wiring group.

상기 제2 신호배선군은 "U"자 형태로 상기 기판 상에 형성된다.The second signal wiring group is formed on the substrate in a "U" shape.

상기 클럭 신호는 순차적으로 공급되는 클럭 신호가 서로 오버랩되게 공급된다.The clock signals are supplied such that sequentially supplied clock signals overlap each other.

상기 제1 및 제2 구동 신호는 신호를 공급받는 쉬프트 레지스터가 구동하지 않는 기간에는 오프된다.The first and second driving signals are turned off during the period when the shift register receiving the signal is not driven.

상기 제1 및 제2 구동 신호는 신호를 공급받는 쉬프트 레지스터가 구동하지 않는 기간에는 로우 전압을 유지한다.The first and second driving signals maintain a low voltage in a period when the shift register receiving the signal is not driven.

상기 제1 및 제2 쉬프트 레지스터는 데이터 기간 동안 출력 신호를 순차적으로 쉬프트시키기 위한 다수의 스테이지를 구비한다.The first and second shift registers have a plurality of stages for sequentially shifting the output signal during the data period.

상기 제1 저전위 구동전압과 상기 제2 저전위 구동전압은 동일한 전압으로 상기 제1 및 제2 쉬프트 레지스터에 공통 공급되고; 상기 제1 고전위 구동전압과 상기 제2 고전위 구동전압은 동일한 전압으로 상기 제1 및 제2 쉬프트 레지스터에 분리 공급되고; 상기 제2 스타트 펄스는 상기 제1 쉬프트 레지스터에 위치한 스테이지 중 마지막 스테이지의 출력 신호이다.The first low potential driving voltage and the second low potential driving voltage are commonly supplied to the first and second shift registers at the same voltage; The first high potential driving voltage and the second high potential driving voltage are separately supplied to the first and second shift registers at the same voltage; The second start pulse is an output signal of the last stage among stages located in the first shift register.

상기 제1 저전위 구동전압과 상기 제2 저전위 구동전압은 동일한 전압으로 상기 제1 및 제2 쉬프트 레지스터에 공통 공급되고; 상기 제1 고전위 구동전압과 상기 제2 고전위 구동전압은 동일한 전압으로 상기 제1 및 제2 쉬프트 레지스터에 분리 공급되고; 상기 제1 스타트 펄스와 상기 제2 스타트 펄스는 동일한 전압으로 상기 제1 및 제2 쉬프트 레지스터에 공통 공급된다.The first low potential driving voltage and the second low potential driving voltage are commonly supplied to the first and second shift registers at the same voltage; The first high potential driving voltage and the second high potential driving voltage are separately supplied to the first and second shift registers at the same voltage; The first start pulse and the second start pulse are commonly supplied to the first and second shift registers at the same voltage.

상기 스테이지는 출력단자에 출력 신호를 공급하는 출력 버퍼와; 상기 출력 버퍼를 제어하는 제어부를 구비한다.The stage includes an output buffer for supplying an output signal to the output terminal; And a control unit for controlling the output buffer.

상기 출력 버퍼는 Q 노드에 의해 제어되어 클럭 신호에 따라 상기 출력단자에 하이 전압과 로우 전압 중 어느 하나를 공급하는 풀-업 트랜지스터와; QB 노드에 의해 제어되어 상기 출력단자에 저전위 구동전압을 공급하는 풀-다운 트랜지스터를 구비한다.A pull-up transistor controlled by a Q node to supply one of a high voltage and a low voltage to the output terminal according to a clock signal; And a pull-down transistor controlled by a QB node to supply a low potential driving voltage to the output terminal.

상기 제어부는 제1 스타트 펄스 혹은 이전 스테이지 출력 신호를 공급받아 턴-온되어 Q 노드에 하이 전압을 공급함으로써 상기 풀-업 트랜지스터를 턴-온시켜 제1 클럭 신호를 상기 출력단자에 공급시키는 제1 트랜지스터와; 제2 클럭 신호의 하이 전압을 공급받아 턴-온됨으로써 QB 노드에 제1 고전위 구동전압 혹은 제2 고전위 구동전압을 공급하는 제4 트랜지스터와; 상기 QB 노드의 하이 전압을 통해 턴-온됨으로써 상기 Q 노드를 방전시키는 제3 트랜지스터와; 다음 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 Q 노드를 방전시키는 제3a 트랜지스터와; 상기 제1 스타트 펄스 혹은 이전 스테이지 출력 신호를 공급받아 턴-온됨으로써 QB 노드를 방전시키는 제5 트랜지스터와; 상기 Q 노드의 하이 전압을 통해 턴-온됨으로써 상기 QB 노드를 방전시키는 제5a 트랜지스터를 구비한다.The control unit receives a first start pulse or a previous stage output signal and is turned on to supply a high voltage to a Q node to turn on the pull-up transistor to supply a first clock signal to the output terminal. A transistor; A fourth transistor configured to receive the high voltage of the second clock signal and to be turned on to supply the first high potential driving voltage or the second high potential driving voltage to the QB node; A third transistor configured to discharge the Q node by being turned on through a high voltage of the QB node; A third a transistor configured to receive the next stage output signal and be turned on to discharge the Q node; A fifth transistor configured to discharge the QB node by being turned on by receiving the first start pulse or the previous stage output signal; And a fifth a transistor configured to discharge the QB node by being turned on through the high voltage of the Q node.

상기 스테이지들 중 상기 제2 쉬프트 레지스터에 위치한 첫 번째 스테이지는 상기 제1 스타트 펄스의 하이 전압을 통해 턴-온됨으로써 상기 QB 노드를 방전시키는 제5b 트랜지스터를 더 구비한다.The first stage located in the second shift register of the stages further includes a fifth b transistor for discharging the QB node by being turned on through the high voltage of the first start pulse.

상기 스테이지 중 상기 제1 및 제2 쉬프트 레지스터에 위치한 첫 번째 스테이지들을 제외한 나머지 스테이지들은 상기 제1 스타트 펄스의 하이 전압을 통해 턴-온됨으로써 상기 QB 노드를 충방전시키는 제4a 트랜지스터를 더 구비한다.The remaining stages except for the first stages located in the first and second shift registers further include a fourth transistor A that charges and discharges the QB node by being turned on through the high voltage of the first start pulse.

상기 제4a 트랜지스터는 상기 제1 고전위 구동전압 혹은 상기 제2 고전위 구동전압을 공급받아 상기 QB 노드를 충방전시킨다.The fourth a transistor receives the first high potential driving voltage or the second high potential driving voltage to charge and discharge the QB node.

상기 제1 및 제2 고전위 구동전압은 하이 전압과 로우 전압을 포함하는 교류 전압이다.The first and second high potential driving voltages are AC voltages including a high voltage and a low voltage.

상기 제4a 트랜지스터는 상기 제1 및 제2 고전위 구동전압의 하이 전압을 통해 상기 QB 노드를 충전시키고, 상기 제1 및 제2 고전위 구동전압의 로우 전압을 통해 상기 QB 노드를 방전시킨다.The fourth a transistor charges the QB node through high voltages of the first and second high potential driving voltages and discharges the QB node through low voltages of the first and second high potential driving voltages.

상기 제1 고전위 구동전압은 상기 제1 쉬프트 레지스터가 구동할 때는 상기 하이 전압을 출력하고, 상기 제1 쉬프트 레지스터가 구동하지 않을 때는 상기 로우 전압을 출력한다.The first high potential driving voltage outputs the high voltage when the first shift register is driven, and outputs the low voltage when the first shift resistor is not driven.

상기 제2 고전위 구동전압은 상기 제2 쉬프트 레지스터가 구동할 때는 상기 하이 전압을 출력하고, 상기 제2 쉬프트 레지스터가 구동하지 않을 때는 상기 로우 전압을 출력한다.The second high potential driving voltage outputs the high voltage when the second shift register is driven, and outputs the low voltage when the second shift resistor is not driven.

본 발명에 따른 쉬프트 레지스터는 제1 스타트 펄스, 제1 고전위 구동전압, 제1 저전위 구동전압 및 다수의 클럭 신호를 포함한 제1 구동 신호군이 공급되는 제1 쉬프트 레지스터와; 제2 스타트 펄스, 제2 고전위 구동전압, 제2 저전위 구동전압 및 다수의 클럭 신호를 포함한 제2 구동 신호군이 공급되는 제2 쉬프트 레지 스터와; 제3 스타트 펄스, 제3 고전위 구동전압, 제3 저전위 구동전압 및 다수의 클럭 신호를 포함한 제3 구동 신호군이 공급되는 제3 쉬프트 레지스터와; 제4 스타트 펄스, 제4 고전위 구동전압, 제4 저전위 구동전압 및 다수의 클럭 신호를 포함한 제4 구동 신호군이 공급되는 제4 쉬프트 레지스터를 구비하고; 상기 제1 및 제3 쉬프트 레지스터는 기판의 일측에 배치되고 상기 제2 및 제4 쉬프트 레지스터는 상기 기판의 타측에 배치된다.The shift register according to the present invention includes a first shift register supplied with a first driving signal group including a first start pulse, a first high potential driving voltage, a first low potential driving voltage, and a plurality of clock signals; A second shift register supplied with a second driving signal group including a second start pulse, a second high potential driving voltage, a second low potential driving voltage, and a plurality of clock signals; A third shift register supplied with a third driving signal group including a third start pulse, a third high potential driving voltage, a third low potential driving voltage, and a plurality of clock signals; A fourth shift register supplied with a fourth driving signal group including a fourth start pulse, a fourth high potential driving voltage, a fourth low potential driving voltage, and a plurality of clock signals; The first and third shift registers are disposed on one side of the substrate, and the second and fourth shift registers are disposed on the other side of the substrate.

상기 제1 내지 제4 저전위 구동전압은 동일한 전압으로 상기 제1 내지 제4 쉬프트 레지스터에 공통 공급되고; 상기 제1 고전위 구동전압과 상기 제2 고전위 구동전압은 동일한 전압으로 상기 제1 및 제2 쉬프트 레지스터에 공통 공급되고 상기 제3 고전위 구동전압과 상기 제4 고전위 구동전압은 동일한 전압으로 상기 제3 및 제4 쉬프트 레지스터에 공통 공급되고; 상기 제1 및 제2 스타트 펄스들은 동시에 발생되고 상기 제3 및 제4 스타트 펄스들은 동시에 발생되며 상기 제1 및 제2 스타트 펄스들과 소정의 시간차를 두고 발생된다.The first to fourth low potential driving voltages are commonly supplied to the first to fourth shift registers at the same voltage; The first high potential driving voltage and the second high potential driving voltage are commonly supplied to the first and second shift registers at the same voltage, and the third high potential driving voltage and the fourth high potential driving voltage are the same voltage. Common supply to the third and fourth shift registers; The first and second start pulses are simultaneously generated, and the third and fourth start pulses are simultaneously generated, and are generated with a predetermined time difference from the first and second start pulses.

본 발명에 따른 쉬프트 레지스터는 데이터 기간 동안 출력 신호를 순차적으로 쉬프트시키기 위한 다수의 스테이지를 더 구비한다.The shift register according to the present invention further includes a plurality of stages for sequentially shifting the output signal during the data period.

상기 출력 버퍼는 Q 노드에 의해 제어되어 클럭 신호에 따라 상기 출력단자에 하이 전압과 로우 전압 중 어느 하나를 공급하는 풀-업 트랜지스터와; QB 노드에 의해 제어되어 상기 출력단자에 저전위 구동전압을 공급하는 풀-다운 트랜지스 터를 구비한다.A pull-up transistor controlled by a Q node to supply one of a high voltage and a low voltage to the output terminal according to a clock signal; It is controlled by a QB node and has a pull-down transistor for supplying a low potential driving voltage to the output terminal.

상기 제어부는 스타트 펄스 혹은 이전 스테이지 출력 신호를 공급받아 턴-온되어 Q 노드에 하이 전압을 공급함으로써 상기 풀-업 트랜지스터를 턴-온시켜 제1 클럭 신호를 상기 출력단자에 공급시키는 제1 트랜지스터와; 제2 클럭 신호의 하이 전압을 공급받아 턴-온됨으로써 QB 노드에 고전위 구동전압을 공급하는 제4 트랜지스터와; 상기 QB 노드의 하이 전압을 통해 턴-온됨으로써 상기 Q 노드를 방전시키는 제3 트랜지스터와; 다음 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 Q 노드를 방전시키는 제3a 트랜지스터와; 상기 스타트 펄스 혹은 이전 스테이지 출력 신호를 공급받아 턴-온됨으로써 QB 노드를 방전시키는 제5 트랜지스터와; 상기 Q 노드의 하이 전압을 통해 턴-온됨으로써 상기 QB 노드를 방전시키는 제5a 트랜지스터와; 리셋신호를 공급받아 턴-온됨으로써 상기 QB 노드를 방전시키는 제5i 트랜지스터를 구비한다.The control unit includes a first transistor receiving a start pulse or a previous stage output signal and being turned on to supply a high voltage to a Q node to turn on the pull-up transistor to supply a first clock signal to the output terminal; ; A fourth transistor configured to receive the high voltage of the second clock signal and to be turned on to supply a high potential driving voltage to the QB node; A third transistor configured to discharge the Q node by being turned on through a high voltage of the QB node; A third a transistor configured to receive the next stage output signal and be turned on to discharge the Q node; A fifth transistor configured to discharge the QB node by being turned on by receiving the start pulse or the previous stage output signal; A fifth a transistor configured to discharge the QB node by being turned on through a high voltage of the Q node; And a fifth i transistor for discharging the QB node by being turned on by receiving a reset signal.

상기 제어부는 스타트 펄스 혹은 이전 스테이지 출력 신호를 공급받아 턴-온되어 Q 노드에 하이 전압을 공급함으로써 상기 풀-업 트랜지스터를 턴-온시켜 제1 클럭 신호를 상기 출력단자에 공급시키는 제1 트랜지스터와; 고전위 구동전압을 공급받아 턴-온됨으로써 QB 노드에 고전위 구동전압을 공급하는 제4 트랜지스터와; 상기 QB 노드의 하이 전압을 통해 턴-온됨으로써 상기 Q 노드를 방전시키는 제3 트랜지스터와; 다음 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 Q 노드를 방전시키는 제3a 트랜지스터와; 상기 스타트 펄스 혹은 이전 스테이지 출력 신호를 공급받아 턴-온됨으로써 QB 노드를 방전시키는 제5 트랜지스터와; 상기 Q 노드의 하이 전압을 통해 턴-온됨으로써 상기 QB 노드를 방전시키는 제5a 트랜지스터와; 리셋신호를 공급받아 턴-온됨으로써 상기 QB 노드를 방전시키는 제5i 트랜지스터를 구비한다.The control unit includes a first transistor receiving a start pulse or a previous stage output signal and being turned on to supply a high voltage to a Q node to turn on the pull-up transistor to supply a first clock signal to the output terminal; ; A fourth transistor configured to receive the high potential driving voltage and to be turned on to supply the high potential driving voltage to the QB node; A third transistor configured to discharge the Q node by being turned on through a high voltage of the QB node; A third a transistor configured to receive the next stage output signal and be turned on to discharge the Q node; A fifth transistor configured to discharge the QB node by being turned on by receiving the start pulse or the previous stage output signal; A fifth a transistor configured to discharge the QB node by being turned on through a high voltage of the Q node; And a fifth i transistor for discharging the QB node by being turned on by receiving a reset signal.

상기 제어부는 스타트 펄스 혹은 이전 스테이지 출력 신호를 공급받아 턴-온되어 Q 노드에 하이 전압을 공급함으로써 상기 풀-업 트랜지스터를 턴-온시켜 제1 클럭 신호를 상기 출력단자에 공급시키는 제1 트랜지스터와; 고전위 구동전압을 공급받아 턴-온됨으로써 QB 노드에 고전위 구동전압을 공급하는 제4 트랜지스터와; 상기 QB 노드의 하이 전압을 통해 턴-온됨으로써 상기 Q 노드를 방전시키는 제3 트랜지스터와; 다음 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 Q 노드를 방전시키는 제3a 트랜지스터와; 상기 다음 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 제4 트랜지스터가 턴-온되는 것을 방지하는 제4a 트랜지스터와; 상기 스타트 펄스 혹은 이전 스테이지 출력 신호를 공급받아 턴-온됨으로써 QB 노드를 방전시키는 제5 트랜지스터와; 상기 Q 노드의 하이 전압을 통해 턴-온됨으로써 상기 QB 노드를 방전시키는 제5a 트랜지스터와; 리셋신호를 공급받아 턴-온됨으로써 상기 QB 노드를 방전시키는 제5i 트랜지스터를 구비한다.The control unit includes a first transistor receiving a start pulse or a previous stage output signal and being turned on to supply a high voltage to a Q node to turn on the pull-up transistor to supply a first clock signal to the output terminal; ; A fourth transistor configured to receive the high potential driving voltage and to be turned on to supply the high potential driving voltage to the QB node; A third transistor configured to discharge the Q node by being turned on through a high voltage of the QB node; A third a transistor configured to receive the next stage output signal and be turned on to discharge the Q node; A fourth a transistor configured to receive the next stage output signal and to be turned on to prevent the fourth transistor from being turned on; A fifth transistor configured to discharge the QB node by being turned on by receiving the start pulse or the previous stage output signal; A fifth a transistor configured to discharge the QB node by being turned on through a high voltage of the Q node; And a fifth i transistor for discharging the QB node by being turned on by receiving a reset signal.

상기 제어부는 스타트 펄스 혹은 이전 스테이지 출력 신호를 공급받아 턴-온되어 Q 노드에 하이 전압을 공급함으로써 상기 풀-업 트랜지스터를 턴-온시켜 제1 클럭 신호를 상기 출력단자에 공급시키는 제1 트랜지스터와; 고전위 구동전압을 공급받아 턴-온됨으로써 T4 노드에 하이 전압을 공급하는 제4a 트랜지스터와; 상기 T4 노드의 하이 전압으로 턴-온되어 QB 노드에 고전위 구동전압을 공급하는 제4 트 랜지스터와; 리셋신호를 공급받아 턴-온됨으로써 상기 T4 노드를 방전시키는 제4b 트랜지스터와; Q 노드의 하이 전압으로 턴-온되어 상기 T4 노드를 방전시키는 제4c 트랜지스터와; 상기 스타트 펄스 혹은 이전 스테이지 출력 신호를 공급받아 턴-온되어 상기 T4 노드를 방전시키는 제4d 트랜지스터와; 상기 QB 노드의 하이 전압을 통해 턴-온됨으로써 상기 Q 노드를 방전시키는 제3 트랜지스터와; 다음 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 Q 노드를 방전시키는 제3a 트랜지스터와; 상기 스타트 펄스 혹은 이전 스테이지 출력 신호를 공급받아 턴-온됨으로써 QB 노드를 방전시키는 제5 트랜지스터와; 상기 Q 노드의 하이 전압을 통해 턴-온됨으로써 상기 QB 노드를 방전시키는 제5a 트랜지스터와; 리셋신호를 공급받아 턴-온됨으로써 상기 QB 노드를 방전시키는 제5i 트랜지스터를 구비한다.The control unit includes a first transistor receiving a start pulse or a previous stage output signal and being turned on to supply a high voltage to a Q node to turn on the pull-up transistor to supply a first clock signal to the output terminal; ; A fourth a transistor supplying a high voltage to the T4 node by being turned on by receiving a high potential driving voltage; A fourth transistor turned on to a high voltage of the T4 node to supply a high potential driving voltage to a QB node; A fourth b transistor configured to discharge the T4 node by being turned on by receiving a reset signal; A fourth c transistor turned on to a high voltage of a Q node to discharge the T4 node; A 4d transistor receiving the start pulse or the previous stage output signal and being turned on to discharge the T4 node; A third transistor configured to discharge the Q node by being turned on through a high voltage of the QB node; A third a transistor configured to receive the next stage output signal and be turned on to discharge the Q node; A fifth transistor configured to discharge the QB node by being turned on by receiving the start pulse or the previous stage output signal; A fifth a transistor configured to discharge the QB node by being turned on through a high voltage of the Q node; And a fifth i transistor for discharging the QB node by being turned on by receiving a reset signal.

상기 리셋신호는 현재 구동되는 쉬프트 레지스터와 동일한 측면에 위치하여 차후 구동되는 쉬프트 레지스터의 고전위 구동전압과 첫 스테이지 출력 신호 중 적어도 어느 하나를 이용한다.The reset signal is positioned on the same side as the shift register currently driven to use at least one of a high potential driving voltage and a first stage output signal of the shift register to be driven later.

본 발명에 따른 쉬프트 레지스터는 상기 기판 상의 일측에 형성되어 상기 제1 구동 신호군이 공급되는 제1 신호배선군과; 상기 기판 상의 일측에 형성되어 상기 제3 구동 신호군이 공급되는 제2 신호배선군과; 상기 제1 신호배선과 상기 제1 쉬프트 레지스터 사이에 접속되어 상기 제1 쉬프트 레지스터에 상기 제1 구동 신호군을 공급하는 제3 신호배선군과; 상기 제2 신호배선과 상기 제3 쉬프트 레지스터 사이에 접속되어 상기 제3 쉬프트 레지스터에 상기 제3 구동 신호군을 공급하는 제4 신호배선군과; 상기 기판 상의 타측에 형성되어 상기 제2 구동 신호군이 공급되 는 제5 신호배선군과; 상기 기판 상의 타측에 형성되어 상기 제4 구동 신호군이 공급되는 제6 신호배선군과; 상기 제5 신호배선과 상기 제2 쉬프트 레지스터 사이에 접속되어 상기 제2 쉬프트 레지스터에 상기 제2 구동 신호군을 공급하는 제7 신호배선군과; 상기 제6 신호배선과 상기 제4 쉬프트 레지스터 사이에 접속되어 상기 제4 쉬프트 레지스터에 상기 제4 구동 신호군을 공급하는 제8 신호배선군을 더 구비한다.The shift register according to the present invention comprises: a first signal wiring group formed on one side of the substrate and supplied with the first driving signal group; A second signal wiring group formed on one side of the substrate and supplied with the third driving signal group; A third signal wiring group connected between the first signal wiring and the first shift register to supply the first driving signal group to the first shift register; A fourth signal wiring group connected between the second signal wiring and the third shift register to supply the third driving signal group to the third shift register; A fifth signal wiring group formed on the other side of the substrate and supplied with the second driving signal group; A sixth signal wiring group formed on the other side of the substrate and supplied with the fourth driving signal group; A seventh signal wiring group connected between the fifth signal wiring and the second shift register to supply the second driving signal group to the second shift register; And an eighth signal wiring group connected between the sixth signal wiring and the fourth shift register to supply the fourth driving signal group to the fourth shift register.

상기 제1, 제2, 제5, 제6 신호배선군은 스트라이프 형태로 상기 기판 상에 형성된다.The first, second, fifth, and sixth signal wire groups are formed on the substrate in a stripe form.

상기 제2 신호배선군은 일부분이 상기 기판의 가장자리 근방에 배치되고 나머지 부분이 상기 제3 쉬프트 레지스터 근방에 배치되는 지그재그 형태로 상기 기판 상에 형성되고; 상기 제6 신호배선군은 일부분이 상기 기판의 가장자리 근방에 배치되고 나머지 부분이 상기 제4 쉬프트 레지스터 근방에 배치되는 지그재그 형태로 상기 기판 상에 형성된다.The second signal wiring group is formed on the substrate in a zigzag form with a portion disposed near the edge of the substrate and the remaining portion disposed near the third shift register; The sixth signal wiring group is formed on the substrate in a zigzag form with a portion disposed near the edge of the substrate and the remaining portion disposed near the fourth shift register.

상기 제1 신호배선군의 길이와 상기 제2 신호배선군의 길이는 다르고, 상기 제5 신호배선군의 길이와 상기 제6 신호배선군의 길이는 다르다.The length of the first signal wiring group and the length of the second signal wiring group are different, and the length of the fifth signal wiring group and the length of the sixth signal wiring group are different.

상기 제2 및 제6 신호배선군은 "U"자 형태로 상기 기판 상에 형성된다.The second and sixth signal wire groups are formed on the substrate in a "U" shape.

상기 제1 내지 제4 구동 신호는 신호를 공급받는 쉬프트 레지스터가 구동하지 않는 기간에는 오프된다.The first to fourth driving signals are turned off during the period when the shift register receiving the signal is not driven.

상기 제1 내지 제4 구동 신호는 신호를 공급받는 쉬프트 레지스터가 구동하지 않는 기간에는 로우 전압을 유지한다.The first to fourth driving signals maintain a low voltage in a period when the shift register receiving the signal is not driven.

본 발명에 따른 액정표시장치는 다수의 게이트 라인들과 다수의 데이터 라인들이 교차되고 다수의 액정셀들이 배치되는 어레이 영역을 가지는 액정표시패널과; 제1 스타트 펄스, 제1 고전위 구동전압, 제1 저전위 구동전압 및 다수의 클럭 신호를 포함한 제1 구동 신호군이 공급되는 제1 쉬프트 레지스터와, 제2 스타트 펄스, 제2 고전위 구동전압, 제2 저전위 구동전압 및 다수의 클럭 신호를 포함한 제2 구동 신호군이 공급되는 제2 쉬프트 레지스터를 이용하여 상기 게이트 라인들에 스캔펄스들을 순차적으로 공급하는 게이트 구동회로와; 상기 데이터 라인들에 데이터를 공급하기 위한 데이터 구동회로를 구비하고; 상기 제1 및 제2 쉬프트 레지스터는 기판의 적어도 일측에 배치된다.A liquid crystal display device according to the present invention comprises: a liquid crystal display panel having an array region in which a plurality of gate lines and a plurality of data lines intersect and a plurality of liquid crystal cells are disposed; A first shift register supplied with a first driving signal group including a first start pulse, a first high potential driving voltage, a first low potential driving voltage, and a plurality of clock signals, and a second start pulse and a second high potential driving voltage A gate driving circuit sequentially supplying scan pulses to the gate lines using a second shift register supplied with a second driving signal group including a second low potential driving voltage and a plurality of clock signals; A data driver circuit for supplying data to the data lines; The first and second shift registers are disposed on at least one side of the substrate.

상기 기판 상의 일측에 형성되어 상기 제1 구동 신호군이 공급되는 제1 신호배선군과; 상기 기판 상의 일측에 형성되어 상기 제2 구동 신호군이 공급되는 제2 신호배선군과; 상기 제1 신호배선과 상기 제1 쉬프트 레지스터 사이에 접속되어 상기 제1 쉬프트 레지스터에 상기 제1 구동 신호군을 공급하는 제3 신호배선군과; 상기 제2 신호배선과 상기 제2 쉬프트 레지스터 사이에 접속되어 상기 제2 쉬프트 레지스터에 상기 제2 구동 신호군을 공급하는 제4 신호배선군을 더 구비한다.A first signal wiring group formed on one side of the substrate and supplied with the first driving signal group; A second signal wiring group formed on one side of the substrate and supplied with the second driving signal group; A third signal wiring group connected between the first signal wiring and the first shift register to supply the first driving signal group to the first shift register; And a fourth signal wiring group connected between the second signal wiring and the second shift register to supply the second driving signal group to the second shift register.

상기 제2 신호배선군은 일부분이 상기 기판의 가장자리 근방에 배치되고 나머지 부분이 상기 제2 쉬프트 레지스터 근방에 배치되는 지그재그 형태로 상기 기판 상에 형성된다. The second signal wiring group is formed on the substrate in a zigzag form with a portion disposed near the edge of the substrate and the remaining portion disposed near the second shift register.

상기 제2 신호배선군의 일부는 상기 액정표시패널의 실링재와 중첩된다.A part of the second signal wiring group overlaps the sealing member of the liquid crystal display panel.

상기 제2 신호배선은 "U"자 형태로 상기 기판 상에 형성된다.The second signal line is formed on the substrate in a "U" shape.

본 발명에 따른 액정표시장치는 다수의 게이트 라인들과 다수의 데이터 라인들이 교차되고 다수의 액정셀들이 배치되는 어레이 영역을 가지는 액정표시패널과; 제1 스타트 펄스, 제1 고전위 구동전압, 제1 저전위 구동전압 및 다수의 클럭 신호를 포함한 제1 구동 신호군이 공급되는 제1 쉬프트 레지스터와, 제2 스타트 펄스, 제2 고전위 구동전압, 제2 저전위 구동전압 및 다수의 클럭 신호를 포함한 제2 구동 신호군이 공급되는 제2 쉬프트 레지스터와, 제3 스타트 펄스, 제3 고전위 구동전압, 제3 저전위 구동전압 및 다수의 클럭 신호를 포함한 제3 구동 신호군이 공급되는 제3 쉬프트 레지스터와, 제4 스타트 펄스, 제4 고전위 구동전압, 제4 저전위 구동전압 및 다수의 클럭 신호를 포함한 제4 구동 신호군이 공급되는 제4 쉬프트 레지스터를 이용하여 상기 게이트 라인들에 스캔펄스들을 순차적으로 공급하는 게이트 구동회로와; 상기 데이터 라인들에 데이터를 공급하기 위한 데이터 구동회로를 구비하고; 상기 제1 및 제3 쉬프트 레지스터는 기판의 일측에 배치되고 상기 제2 및 제4 쉬프트 레지스터는 기판의 타측에 배치된다.A liquid crystal display device according to the present invention comprises: a liquid crystal display panel having an array region in which a plurality of gate lines and a plurality of data lines intersect and a plurality of liquid crystal cells are disposed; A first shift register supplied with a first driving signal group including a first start pulse, a first high potential driving voltage, a first low potential driving voltage, and a plurality of clock signals, and a second start pulse and a second high potential driving voltage A second shift register supplied with a second driving signal group including a second low potential driving voltage and a plurality of clock signals, a third start pulse, a third high potential driving voltage, a third low potential driving voltage, and a plurality of clocks; A third shift register supplied with a third drive signal group including a signal; and a fourth drive signal group including a fourth start pulse, a fourth high potential drive voltage, a fourth low potential drive voltage, and a plurality of clock signals. A gate driving circuit sequentially supplying scan pulses to the gate lines using a fourth shift register; A data driver circuit for supplying data to the data lines; The first and third shift registers are disposed on one side of the substrate, and the second and fourth shift registers are disposed on the other side of the substrate.

상기 기판 상의 일측에 형성되어 상기 제1 구동 신호군이 공급되는 제1 신호배선군과; 상기 기판 상의 일측에 형성되어 상기 제3 구동 신호군이 공급되는 제2 신호배선군과; 상기 제1 신호배선과 상기 제1 쉬프트 레지스터 사이에 접속되어 상기 제1 쉬프트 레지스터에 상기 제1 구동 신호군을 공급하는 제3 신호배선군과; 상기 제2 신호배선과 상기 제3 쉬프트 레지스터 사이에 접속되어 상기 제3 쉬프트 레지스터에 상기 제3 구동 신호군을 공급하는 제4 신호배선군과; 상기 기판 상의 타측에 형성되어 상기 제2 구동 신호군이 공급되는 제5 신호배선군과; 상기 기판 상의 타측에 형성되어 상기 제4 구동 신호군이 공급되는 제6 신호배선군과; 상기 제5 신호배선과 상기 제2 쉬프트 레지스터 사이에 접속되어 상기 제2 쉬프트 레지스터에 상기 제2 구동 신호군을 공급하는 제7 신호배선군과; 상기 제6 신호배선과 상기 제4 쉬프트 레지스터 사이에 접속되어 상기 제4 쉬프트 레지스터에 상기 제4 구동 신호군을 공급하는 제8 신호배선군을 더 구비한다.A first signal wiring group formed on one side of the substrate and supplied with the first driving signal group; A second signal wiring group formed on one side of the substrate and supplied with the third driving signal group; A third signal wiring group connected between the first signal wiring and the first shift register to supply the first driving signal group to the first shift register; A fourth signal wiring group connected between the second signal wiring and the third shift register to supply the third driving signal group to the third shift register; A fifth signal wiring group formed on the other side of the substrate and supplied with the second driving signal group; A sixth signal wiring group formed on the other side of the substrate and supplied with the fourth driving signal group; A seventh signal wiring group connected between the fifth signal wiring and the second shift register to supply the second driving signal group to the second shift register; And an eighth signal wiring group connected between the sixth signal wiring and the fourth shift register to supply the fourth driving signal group to the fourth shift register.

상기 제2 및 제6 신호배선군의 일부는 상기 액정표시패널의 실링재와 중첩된다.Part of the second and sixth signal wiring groups overlap with the sealing material of the liquid crystal display panel.

상기 게이트 라인은 오드/이븐으로 분리되어, 제1 및 제3 쉬프트 레지스터는 오드 게이트 라인을 구동하고, 제2 및 제4 쉬프트 레지스터는 이븐 게이트 라인을 구동한다.The gate line is divided into odd / even, so that the first and third shift registers drive the odd gate line, and the second and fourth shift registers drive the even gate line.

상기 제1 및 제3 쉬프트 레지스터는 동일한 게이트 라인을 동시 구동하고, 상기 제2 및 제4 쉬프트 레지스터는 동일한 게이트 라인을 동시 구동한다.The first and third shift registers simultaneously drive the same gate line, and the second and fourth shift registers simultaneously drive the same gate line.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예를 도 5 내지 도 30을 참조하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 5 to 30.

도 5는 본 발명에 따른 액정표시장치의 제1 실시 예를 나타내는 도면이다.5 is a view showing a first embodiment of a liquid crystal display according to the present invention.

도 5를 참조하면, 본 발명에 따른 액정표시장치는 액정표시패널(50) 내의 어레이 영역(55) 일측에 n개의 스테이지를 구비하고 제1 및 제2 구동 신호(51, 52)를 공급받는다. n개의 스테이지는 제1 쉬프트 레지스터(53)과 제2 쉬프트 레지스터(54)로 2분할되어 제1 쉬프트 레지스터(53)는 제1 구동 신호(51)를 공급받고, 제2 쉬프트 레지스터(54)는 제2 구동 신호(52)를 공급받는다. 제1 쉬프트 레지스터(53)는 제1 내지 제n/2 스테이지를 포함하고, 제2 쉬프트 레지스터(54)는 제(n/2)+1 내지 제n 스테이지 및 더미 스테이지를 포함한다. 따라서, 본 발명에 따른 액정표시장치의 제1 실시 예는 각 스테이지에 발생하는 클럭 지연을 1/2로 줄일 수 있다.Referring to FIG. 5, the liquid crystal display according to the present invention includes n stages on one side of the array region 55 in the liquid crystal display panel 50 and receives first and second driving signals 51 and 52. The n stages are divided into a first shift register 53 and a second shift register 54 so that the first shift register 53 is supplied with the first driving signal 51, and the second shift register 54 is The second driving signal 52 is supplied. The first shift register 53 includes first to nth stages, and the second shift register 54 includes (n / 2) + 1th to nth stages and a dummy stage. Therefore, the first embodiment of the liquid crystal display according to the present invention can reduce the clock delay occurring in each stage by 1/2.

또한, 이와 같은 방법으로 n개의 스테이지를 다수개로 분할 구동함으로써 분할 구동하는 만큼의 클럭 지연 개선 효과를 가질 수 있다. 예를 들어, 스테이지들을 3 분할할 경우에는 1/3의 클럭 지연 개선 효과를, 4분할할 경우에는 1/4의 클럭 지연 개선 효과를 가질 수 있다.In addition, by dividing and driving the n stages in plural in such a manner, it is possible to have an effect of improving clock delay as much as dividing driving. For example, when the stages are divided into three, the clock delay improvement may be improved by 1/3. In the fourth division, the clock delay may be improved by 1/4.

도 5의 각 스테이지는 도 6, 도 8 및 도 9와 같은 회로 구성을 가질 수 있다.Each stage of FIG. 5 may have a circuit configuration as shown in FIGS. 6, 8, and 9.

도 6, 도 8 및 도 9는 도 5에 도시된 제1 스테이지의 회로 구성을 나타내는 도면이다.6, 8 and 9 are diagrams showing a circuit configuration of the first stage shown in FIG.

제1 스테이지의 제1 실시 예를 나타내는 도 6을 참조하면, 제1 스테이지는 Q 노드의 제어에 의해 제1 클럭 신호(C1A)를 첫 번째 게이트 라인(GL1)으로 출력하는 풀-업 트랜지스터(T6)와 QB 노드의 제어에 의해 저전위 구동전압(Vss1)을 첫 번째 게이트 라인(GL1)으로 출력하는 풀-다운 트랜지스터(T7)로 구성된 출력 버퍼와, Q 노드와 QB 노드를 제어하는 제1 내지 제5a 트랜지스터(T1 내지 T5a)로 구성된 제어부를 구비한다. 이러한 제1 스테이지에는 고전위 구동전압 및 저전위 구동전압(Vdd1, Vss1)과 스타트 펄스(Vst1)가 공급되고, 도 7에 도시된 바와 같이 위상이 서로 다른 제1A 및 제2A 클럭 신호(C1A, C2A)가 공급된다. 이하, 제1 스테이지의 동작 과정을 도 7에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.Referring to FIG. 6, which illustrates a first embodiment of the first stage, the first stage pull-up transistor T6 outputting the first clock signal C1A to the first gate line GL1 under the control of a Q node. ) And an output buffer consisting of a pull-down transistor T7 for outputting the low potential driving voltage Vss1 to the first gate line GL1 under the control of the QB node, and the first to second controlling Q and QB nodes. And a control unit consisting of the fifth transistors T1 to T5a. The first stage is supplied with the high potential driving voltage, the low potential driving voltages Vdd1 and Vss1 and the start pulse Vst1, and the first and second A clock signals C1A and 2A having different phases as shown in FIG. C2A) is supplied. Hereinafter, an operation process of the first stage will be described in detail with reference to the driving waveform shown in FIG. 7.

도 7을 참조하면, A 기간에서 스타트 펄스(Vst1)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1A 클럭 신호(C1A)의 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급된다. 이때, 스타트 펄스(Vst1)의 하이 전압에 따라 턴-온된 제5 트랜지스터(T5)와 Q 노드의 하이 전압에 따라 턴-온된 제5a 트랜지스터(T5a)에 의해 QB 노드는 로우 전압 상태가 되어 제3 및 풀-다운 트랜지스터(T3, T7)가 턴-오프된다.Referring to FIG. 7, in the period A, the first transistor T1 is turned on by the high voltage of the start pulse Vst1 to precharge the high voltage to the Q node. The pull-up transistor T6 is turned on by the high voltage pre-charged to the Q node so that the low voltage of the first A clock signal C1A is supplied to the first gate line GL1 as the output signal Vg_out1. . At this time, the QB node is turned into a low voltage state by the fifth transistor T5 turned on according to the high voltage of the start pulse Vst1 and the fifth a transistor T5a turned on according to the high voltage of the Q node. And the pull-down transistors T3 and T7 are turned off.

B 기간에서 스타트 펄스(Vst1)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1A 클럭 신호(C1A)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1A 클럭 신호(C1A)의 하이 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 빠르게 공급된다. 한편, Q 노드에 의해 턴-온된 제5a 트랜지스터(T5a)를 통해 방전된 QB 노드는 로우 전압 상태를 유지한다.Since the first transistor T1 is turned off by the low voltage of the start pulse Vst1 in the B period, the Q node is floated to a high voltage state, and the pull-up transistor T6 remains turned on. At this time, due to the high voltage of the first A clock signal C1A, the Q node is bootstrapping due to the parasitic capacitance formed by the overlap of the gate electrode and the drain electrode of the pull-up transistor T6, and is higher than the A period. Charged to voltage. Accordingly, the pull-up transistor T6 is reliably turned on so that the high voltage of the first A clock signal C1A is quickly supplied to the first gate line GL1 as the output signal Vg_out1. Meanwhile, the QB node discharged through the 5a transistor T5a turned on by the Q node maintains a low voltage state.

C 기간에서는 다음 스테이지 게이트 출력 신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되고, 제2A 클럭 신호(C2A)의 하이 전압에 의해 턴-온된 제4 트랜지스터(T4)를 통해 고전위 구동전압(Vdd1)이 공급되어 QB 노드는 하이 전압 상태가 되고 제3 및 풀-다운 트랜지스터(T3, T7)를 턴-온시킨다. 턴-온된 제3 및 제3a 트랜지스터에 의해 Q 노드는 빠르게 방전되고, 턴-온된 풀-다운 트랜지스터(T7)에 의해 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급된다.In the C period, the third transistor T3a is turned on by the high voltage of the next stage gate output signal Vg_out2 and the fourth transistor T4 turned on by the high voltage of the second A clock signal C2A. The high potential driving voltage Vdd1 is supplied to turn the QB node into a high voltage state and turn on the third and pull-down transistors T3 and T7. The Q node is quickly discharged by the turned-on third and third a transistors, and a low voltage is supplied to the first gate line GL1 as the output signal Vg_out1 by the turned-on pull-down transistor T7.

D 기간에서는 C 기간에서 하이 전압 상태로 플로팅된 QB 노드가 플로팅 상태를 유지하여 제3 및 풀-다운 트랜지스터(T3 및 T7)를 턴-온시킨다. 이로 인해 Q 노드는 방전되어 로우 전압 상태를 유지하고 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급된다. 다음 프레임에서 스타트 펄스(Vst1)가 공급될 때까지 출력 신호(Vg_out1)는 D 기간의 로우 전압 상태를 유지한다.In the D period, the QB node floated to the high voltage state in the C period maintains the floating state to turn on the third and pull-down transistors T3 and T7. As a result, the Q node is discharged to maintain the low voltage state, and the low voltage is supplied to the first gate line GL1 as the output signal Vg_out1. The output signal Vg_out1 maintains the low voltage state of the D period until the start pulse Vst1 is supplied in the next frame.

제1 스테이지의 제2 실시 예를 나타내는 도 8을 참조하면, 제1 스테이지는 도 6의 회로 구성에 제8 내지 제11 트랜지스터(T8 내지 T11)를 더 구비하고, 구동 파형은 도 7과 같다.Referring to FIG. 8, which shows a second embodiment of the first stage, the first stage further includes eighth to eleventh transistors T8 to T11 in the circuit configuration of FIG. 6, and a driving waveform is shown in FIG. 7.

제8 트랜지스터(T8)는 제1A 클럭 신호(C1A)를 통해 턴-온되어 제1A 클럭 신호(C1A)의 하이 전압으로 제11 트랜지스터(T11)가 턴-온될 수 있도록 한다. 제11 트랜지스터(T11)은 제8 트랜지스터(T8)에 의해 턴-온되어 Q 노드를 방전시킨다. 제9 트랜지스터(T9)는 출력 신호(Vg_out1)의 하이 전압으로 턴-온되어 제8 트랜지스터(T8)를 통해 제11 트랜지스터(T11)가 턴-온되는 것을 차단한다. 제10 트랜지스터(T10)는 제2A 클럭 신호(C2A)를 공급받아 턴-온됨으로써 제11 트랜지스터(T11)가 턴-온되는 것을 차단한다. 즉, 제8 내지 제11 트랜지스터(T8 내지 T11)는 1 프레임 기간에서 하이 전압이 출력된 이후에 제1A 클럭 신호(C1A)가 하이 전압으로 공급될 때마다 Q 노드를 방전시키는 역할을 한다.The eighth transistor T8 is turned on through the first A clock signal C1A to enable the eleventh transistor T11 to be turned on with the high voltage of the first A clock signal C1A. The eleventh transistor T11 is turned on by the eighth transistor T8 to discharge the Q node. The ninth transistor T9 is turned on at the high voltage of the output signal Vg_out1 to block the eleventh transistor T11 from being turned on through the eighth transistor T8. The tenth transistor T10 is turned on by receiving the second A clock signal C2A to block the eleventh transistor T11 from being turned on. That is, the eighth to eleventh transistors T8 to T11 discharge the Q node whenever the first A clock signal C1A is supplied with the high voltage after the high voltage is output in one frame period.

제1 스테이지의 제3 실시 예를 나타내는 도 9를 참조하면, 제1 스테이지는 Q 노드의 제어에 의해 제1 클럭 신호(C1A)를 첫 번째 게이트 라인(GL1)으로 출력하는 풀-업 트랜지스터(T6)와 QB 노드의 제어에 의해 저전위 구동전압(Vss1)을 첫 번째 게이트 라인(GL1)으로 출력하는 풀-다운 트랜지스터(T7)로 구성된 출력 버퍼와, Q 노드와 QB 노드를 제어하는 제1 내지 제5i 트랜지스터(T1 내지 T5i)로 구성된 제어부를 구비한다. 이러한 제1 스테이지에는 고전위 구동전압 및 저전위 구동전압(Vdd1, Vss1)과 스타트 펄스(Vst1)가 공급되고, 도 10에 도시된 바와 같이 위상이 서로 다른 제1, 제2 및 제4 클럭 신호(C1A, C2A, C4A)가 공급된다. 이하, 제1 스테이지의 동작 과정을 도 10에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.Referring to FIG. 9, which illustrates a third embodiment of the first stage, the first stage pull-up transistor T6 outputting the first clock signal C1A to the first gate line GL1 under the control of a Q node. ) And an output buffer consisting of a pull-down transistor T7 for outputting the low potential driving voltage Vss1 to the first gate line GL1 under the control of the QB node, and the first to second controlling Q and QB nodes. The control unit includes fifth control transistors T1 to T5i. The first stage is supplied with the high potential driving voltage, the low potential driving voltages Vdd1 and Vss1 and the start pulse Vst1, and the first, second and fourth clock signals having different phases as shown in FIG. 10. (C1A, C2A, C4A) are supplied. Hereinafter, an operation process of the first stage will be described in detail with reference to the driving waveform shown in FIG. 10.

도 10을 참조하면, T1 기간에서 스타트 펄스(Vst1)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭 신호(C1A) 의 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급된다. 이때, 스타트 펄스(Vst1)의 하이 전압에 따라 턴-온된 제5 트랜지스터(T5a)와 Q 노드의 하이 전압에 따라 턴-온된 제5a 트랜지스터(T5, T5a)에 의해 QB 노드는 로우 전압 상태가 되어 제3 및 풀-다운 트랜지스터(T3, T7)가 턴-오프된다. 한편, 제4 클럭 신호(C4A)에 의해 제4a 트랜지스터(T4a)가 턴-온되지만, 스타트 펄스(Vst1)에 의해 턴-온된 제4c 트랜지스터(T4c)로부터 저전위 구동전압(Vss1)의 로우 전압이 공급되어 제4 트랜지스터(T4)가 턴-오프됨으로써 QB 노드의 충전 경로가 차단된다.Referring to FIG. 10, the first transistor T1 is turned on by the high voltage of the start pulse Vst1 in the T1 period so that the high voltage is pre-charged to the Q node. The pull-up transistor T6 is turned on by the high voltage pre-charged to the Q node so that the low voltage of the first clock signal C1A is supplied to the first gate line GL1 as the output signal Vg_out1. . At this time, the QB node is in a low voltage state by the fifth transistor T5a turned on according to the high voltage of the start pulse Vst1 and the fifth a transistors T5 and T5a turned on according to the high voltage of the Q node. The third and pull-down transistors T3 and T7 are turned off. On the other hand, although the fourth transistor T4a is turned on by the fourth clock signal C4A, the low voltage of the low potential driving voltage Vss1 from the fourth c transistor T4c turned on by the start pulse Vst1. The fourth transistor T4 is turned off so that the charging path of the QB node is blocked.

T2 기간에서 스타트 펄스(Vst1)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(C1A)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 T1 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭 신호(C1A)의 하이 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 빠르게 공급된다. 한편, Q 노드에 의해 턴-온된 제5a 트랜지스터(T5a)를 통해 방전된 QB 노드는 로우 전압 상태를 유지한다.In the T2 period, since the first transistor T1 is turned off by the low voltage of the start pulse Vst1, the Q node is floated to a high voltage state, and the pull-up transistor T6 remains turned on. At this time, due to the high voltage of the first clock signal C1A, the Q node is bootstrapping due to the parasitic capacitance formed by the overlap of the gate electrode and the drain electrode of the pull-up transistor T6, and is higher than the T1 period. Charged to voltage. Accordingly, the pull-up transistor T6 is reliably turned on so that the high voltage of the first clock signal C1A is quickly supplied to the first gate line GL1 as the output signal Vg_out1. Meanwhile, the QB node discharged through the 5a transistor T5a turned on by the Q node maintains a low voltage state.

T3 기간에서는 다음 스테이지 게이트 출력 신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되고, 제2 클럭 신호(C2A)의 하이 전압에 의해 제4b 및 제5i 트랜지스터(T4b, T5i)가 턴-온된다. 턴-온된 제3a 트랜지스터(T3a)를 통해 Q 노드에 저전위 구동전압(Vss1)의 로우 전압이 공급되어 풀-업 트랜지스 터(T6)가 턴-오프되고, 턴-온된 제5i 트랜지스터(T5i)를 통해 QB 노드에 저전위 구동전압(Vss1)의 로우 전압이 공급되어 로우 전압 상태를 유지한다. 이때, 턴-온된 제4b 트랜지스터(T4b)를 통해 제4 트랜지스터(T4)가 턴-오프 상태를 유지하면서 QB 노드로 하이 전압이 공급되는 것을 확실하게 차단한다. 한편, T3 기간이 시작되면서 Q 노드가 완전하게 방전되어 풀-업 트랜지스터(T6)가 확실히 턴-오프되기 전에 로우 전압으로 반전된 제1 클럭 신호(C1A)에 의해 T2 기간에서 하이 상태를 유지하던 출력 신호(Vg_out1)가 방전된다. 이로 인해, Q 노드와 QB 노드에 의해 풀-업 및 풀-다운 트랜지스터(T6, T7)가 턴-오프 상태이지만, 출력 신호(Vg_out1)는 로우 전압 상태를 유지하게 된다.In the T3 period, the third a transistor T3a is turned on by the high voltage of the next stage gate output signal Vg_out2, and the fourth and fifth i transistors T4b and T5i are turned on by the high voltage of the second clock signal C2A. ) Is turned on. The low voltage of the low potential driving voltage Vss1 is supplied to the Q node through the turned-on third a transistor T3a, so that the pull-up transistor T6 is turned off and the turned-on fifth i transistor T5i is turned on. The low voltage of the low potential driving voltage (Vss1) is supplied to the QB node through) to maintain the low voltage state. At this time, the fourth transistor T4 is reliably blocked from being supplied with the high voltage to the QB node while the fourth transistor T4 is turned off through the turned-on fourth b transistor T4b. On the other hand, while the Q node is completely discharged at the beginning of the T3 period and the pull-up transistor T6 is definitely turned off, the high state is maintained in the T2 period by the first clock signal C1A inverted to a low voltage. The output signal Vg_out1 is discharged. As a result, the pull-up and pull-down transistors T6 and T7 are turned off by the Q node and the QB node, but the output signal Vg_out1 is kept at the low voltage state.

T4 기간에서는 모든 트랜지스터가 턴-오프됨으로써 Q 노드, QB 노드 및 출력 신호(Vg_out1)가 로우 전압 상태로 플로팅된다.In the T4 period, all the transistors are turned off so that the Q node, the QB node, and the output signal Vg_out1 are floated to a low voltage state.

T5 기간에서는 제4 클럭 신호(C4A)가 하이 전압으로 반전되어 제4a 및 제4 트랜지스터(T4a, T4)가 턴-온됨에 따라 QB 노드에 하이 전압이 공급되고, QB 노드에 의해 제3, 풀-다운 트랜지스터(T3, T7)가 턴-온된다. 이때, 제3 트랜지스터(T3)을 통해 Q 노드에 저전위 구동전압(Vss1)이 공급되어 Q 노드는 로우 전압 상태를 유지하고, 풀-다운 트랜지스터(T7)를 통해 저전위 구동전압(Vss1)의 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급된다.In the T5 period, the fourth clock signal C4A is inverted to a high voltage so that the high voltage is supplied to the QB node as the fourth and fourth transistors T4a and T4 are turned on. The down transistors T3 and T7 are turned on. At this time, the low potential driving voltage Vss1 is supplied to the Q node through the third transistor T3 so that the Q node maintains a low voltage state, and the low potential driving voltage Vss1 is applied through the pull-down transistor T7. The low voltage is supplied to the first gate line GL1 as the output signal Vg_out1.

T6 기간에서 제4 클럭 신호(C4A)가 로우 전압으로 다시 반전되지만, QB 노드의 방전 경로가 모두 차단 상태를 유지하여 QB 노드는 계속 하이 전압 상태로 플로팅된다. QB 노드의 하이 전압에 의해 제3, 풀-다운 트랜지스터(T3, T7)가 턴-온되 고, T5 기간에서 상술한 바와 같이 Q 노드와 출력 신호(Vg_out1)는 로우 상태를 유지한다.In the T6 period, the fourth clock signal C4A is inverted back to a low voltage, but the discharge paths of the QB node are all kept in a blocked state, so that the QB node continues to float to the high voltage state. The third pull-down transistors T3 and T7 are turned on by the high voltage of the QB node, and the Q node and the output signal Vg_out1 remain low as described above in the T5 period.

T7 기간에서는 제2 클럭 신호(C2A)가 하이 전압으로 반전되어 제4b 및 제5i 트랜지스터(T4b, T5i)가 턴-온된다. 제4b 트랜지스터(T4b)에 의해 제4 트랜지스터(T4)는 턴-오프 상태를 확실하게 유지하여 QB 노드로 하이 전압이 공급되는 것을 차단한다. 제5i 트랜지스터(T5i)는 QB 노드에 저전위 구동전압(Vss1)를 공급함으로써 QB 노드가 로우 전압 상태를 유지하도록 한다. 한편, Q 노드는 T6 기간의 로우 전압 상태로 플로팅된다. Q 노드와 QB 노드가 모두 로우 전압 상태를 유지함에 따라 풀-업 및 풀-다운 트랜지스터가 모두 턴-오프되어 출력 신호(Vg_out1)도 로우 전압 상태로 플로팅된다.In the T7 period, the second clock signal C2A is inverted to a high voltage to turn on the fourth and fifth i transistors T4b and T5i. The fourth transistor T4 is reliably maintained in the turn-off state by the fourth b transistor T4b to prevent the high voltage from being supplied to the QB node. The fifth i transistor T5i supplies the low potential driving voltage Vss1 to the QB node so that the QB node maintains a low voltage state. On the other hand, the Q node is floated to the low voltage state of the T6 period. As both the Q node and the QB node maintain a low voltage state, both the pull-up and pull-down transistors are turned off and the output signal Vg_out1 also floats to the low voltage state.

T8 기간에는 모든 트랜지스터가 턴-오프되어 Q 노드, QB 노드, 출력 신호(Vg_out1)가 T4 기간과 같은 로우 상태를 유지한다. 제1 스테이지는 T8 기간 이후부터 해당 프레임이 종료되는 시점까지 T4 기간부터 T7 기간의 상태를 반복하여 유지한다.In the T8 period, all transistors are turned off so that the Q node, the QB node, and the output signal Vg_out1 remain low as in the T4 period. The first stage repeatedly maintains the state of the period T4 to the period T7 until the time when the corresponding frame ends after the period T8.

이와 같이, 도 9에 따른 게이트 구동회로는 하나의 QB 노드를 이용하여 하이 전압의 신호가 출력되는 클럭 타이밍에서만 QB 노드를 하이 전압 상태로 유지함으로써 두 개의 QB 노드를 이용하여 프레임마다 교번 구동 하는 방식과 같은 효과를 가지면서도 회로 면적을 크게 줄일 수 있다.As described above, the gate driving circuit of FIG. 9 alternately drives each frame by using two QB nodes by maintaining the QB node in a high voltage state only at a clock timing at which a high voltage signal is output using one QB node. The circuit area can be greatly reduced while having the same effect.

상기 도 6, 도 8 및 도 9에 도시된 회로는 도 5에 도시된 제1 쉬프트 레지스터(53) 및 제2 쉬프트 레지스터(54)에 관계없이 제1 스테이지뿐만 아니라 제1 스테 이지를 제외한 나머지 스테이지의 회로로 사용된다. 이때, 제1 쉬프트 레지스터(53)의 나머지 스테이지들에는 각 스테이지의 위치에 따라 제1 구동 신호(51)의 클럭 신호들 중 적어도 두 개의 클럭 신호가 공급된다. 마찬가지로 제2 쉬프트 레지스터(34)의 스테이지들에는 각 스테이지의 위치에 따라 제2 구동 신호(52)의 클럭 신호들 중 적어도 두 개의 클럭 신호가 공급된다. 또한, 도 5에 도시된 제2 쉬프트 레지스터(54)의 첫 스테이지, 즉 제(n/2)+1 스테이지에는 제2 구동 신호(52)의 스타트 펄스(Vst2)가 공급되고, 제1 스테이지와 제(n/2)+1 스테이지를 제외한 나머지 스테이지들은 도 6, 도 8 및 도 9에 도시된 스타트 펄스(Vst1) 대신, 이전 단 스테이지의 출력 신호를 공급받는다.6, 8, and 9 show the remaining stages except the first stage as well as the first stage, regardless of the first shift register 53 and the second shift register 54 shown in FIG. Used as a circuit of In this case, at least two clock signals of the clock signals of the first driving signal 51 are supplied to the remaining stages of the first shift register 53 according to the position of each stage. Similarly, at least two clock signals of the clock signals of the second driving signal 52 are supplied to the stages of the second shift register 34 according to the position of each stage. In addition, a start pulse Vst2 of the second driving signal 52 is supplied to the first stage of the second shift register 54 illustrated in FIG. 5, that is, the (n / 2) +1 stage, and the first stage The remaining stages except for the (n / 2) +1 stage receive the output signal of the previous stage instead of the start pulse Vst1 shown in FIGS. 6, 8, and 9.

도 11 및 도 12는 도 5의 스테이지를 구성하는 회로의 제4 실시 예를 나타내는 도면이다. 제4 실시 예에서, 제1 스테이지의 회로 구성은 도 6과 동일하고, 제(n/2)+1 스테이지는 도 11의 회로 구성을 가지며, 제1 스테이지와 제(n/2)+1 스테이지를 제외한 나머지 스테이지는 도 12의 회로 구성을 가진다.11 and 12 are diagrams illustrating a fourth embodiment of a circuit configuring the stage of FIG. 5. In the fourth embodiment, the circuit configuration of the first stage is the same as that of FIG. 6, and the (n / 2) +1 stage has the circuit configuration of FIG. 11, and the first stage and the (n / 2) +1 stage The remaining stages except for have the circuit configuration of FIG.

도 11의 회로도는 도 6의 회로도에서 제5b 트랜지스터(T5b)를 더 구비하고, 도 12의 회로도는 도 6의 회로도에서 제4a 트랜지스터(T4a)를 더 구비하며, 제1 구동 신호(51)의 스타트 펄스(Vst1) 및 제1B 내지 제4B 클럭 신호(C1B 내지 C4B)는 도 7에 도시된 스타트 펄스(Vst1) 및 제1A 내지 제4A 클럭 신호(C1A 내지 C4B)와 동일한 타이밍의 파형을 가진다.The circuit diagram of FIG. 11 further includes a fifth b transistor T5b in the circuit diagram of FIG. 6, the circuit diagram of FIG. 12 further includes a fourth a transistor T4a in the circuit diagram of FIG. 6, and the first driving signal 51 of FIG. The start pulse Vst1 and the first to fourth B clock signals C1B to C4B have the same timing waveforms as the start pulse Vst1 and the first to fourth A clock signals C1A to C4B shown in FIG. 7.

또한, 도 5의 스테이지를 구성하는 회로의 제4 실시 예에서는 도 11에 도시된 바와 같이 제n/2 스테이지의 출력 신호가 제2 구동 신호(52)의 제2 스타트 펄 스(Vst2)로 사용되거나, 제1 구동 신호(51)의 제1 스타트 펄스(Vst1)가 제2 스타트 펄스(Vst2)로 사용될 수 있다.In addition, in the fourth embodiment of the circuit constituting the stage of FIG. 5, as illustrated in FIG. 11, the output signal of the n / 2 stage is used as the second start pulse Vst2 of the second driving signal 52. Alternatively, the first start pulse Vst1 of the first driving signal 51 may be used as the second start pulse Vst2.

제1 스타트 펄스(Vst1)를 제2 스타트 펄스(Vst2)로 사용하는 경우, 제1 스타트 펄스(Vst1)는 한 프레임 동안 두번의 하이 전압 타임을 가지게 된다. 다시 말해, 제1 스타트 펄스(Vst1)는 제1 쉬프트 레지스터(53)가 구동되기 시작할 때와 제2 쉬프트 레지스터(52)가 구동되기 시작할 때 하이 전압을 가지게 된다.When the first start pulse Vst1 is used as the second start pulse Vst2, the first start pulse Vst1 has two high voltage times during one frame. In other words, the first start pulse Vst1 has a high voltage when the first shift register 53 starts to be driven and when the second shift register 52 starts to be driven.

이때, 제1 구동 신호(51)의 제1 고전위 구동전압(Vdd1)과 제2 구동 신호(52)의 제2 고전위 구동전압(Vdd2)은 하이 전압과 로우 전압을 포함하는 교류 전압으로써, 제1 쉬프트 레지스터(53)가 구동되는 동안에는 제1 고전위 구동전압(Vdd1)은 하이 전압을 출력하고, 제2 고전위 구동전압(Vdd2)은 로우 전압을 출력한다. 마찬가지로, 제2 쉬프트 레지스터(54)가 구동되는 동안에는 제1 고전위 구동전압(Vdd1)은 로우 전압을 출력하고, 제2 고전위 구동전압(Vdd2)은 하이 전압을 출력한다.At this time, the first high potential driving voltage Vdd1 of the first driving signal 51 and the second high potential driving voltage Vdd2 of the second driving signal 52 are AC voltages including a high voltage and a low voltage. While the first shift register 53 is driven, the first high potential drive voltage Vdd1 outputs a high voltage, and the second high potential drive voltage Vdd2 outputs a low voltage. Similarly, while the second shift register 54 is driven, the first high potential drive voltage Vdd1 outputs a low voltage, and the second high potential drive voltage Vdd2 outputs a high voltage.

이로 인해, 제1 스타트 펄스(Vst1)의 첫번째 하이 전압 타임에는 제1 쉬프트 레지스터(53)의 첫 스테이지, 즉 도 6에 도시된 제1 스테이지의 제1 트랜지스터(T1)가 턴-온되어 하이 전압의 제1 고전위 구동전압(Vdd1)이 공급됨으로써 제1 스테이지의 Q 노드가 충전되어 제1 쉬프트 레지스터(53)의 구동이 시작된다. 아울러, 제2 쉬프트 레지스터(53)의 첫 스테이지, 즉 도 11에 도시된 제(n/2)+1 스테이지의 제1 트랜지스터(T1)도 턴-온되지만, 제2 고전위 구동전압(Vdd2)은 로우 전압을 공급하는 상태로 Q 노드를 방전시켜 제2 쉬프트 레지스터(54)의 출력 발생을 억제한다.As a result, the first transistor T1 of the first stage of the first shift register 53, that is, the first stage illustrated in FIG. 6 is turned on at the first high voltage time of the first start pulse Vst1. When the first high potential driving voltage Vdd1 is supplied, the Q node of the first stage is charged to start driving of the first shift register 53. In addition, although the first transistor T1 of the first stage of the second shift register 53, that is, the (n / 2) +1 stage shown in FIG. 11 is also turned on, the second high potential driving voltage Vdd2 is also turned on. Discharges the Q node in a state of supplying a low voltage, thereby suppressing the output of the second shift register 54.

마찬가지로, 제1 스타트 펄스(Vst2)의 두번째 하이 전압 타임에는 제2 쉬프트 레지스터(54)의 첫 스테이지, 즉 도 11에 도시된 제(n/2)+1 스테이지의 제1 트랜지스터(T1)가 턴-온되어 하이 전압의 제2 고전위 구동전압(Vdd2)이 공급됨으로써 제(n/2)+1 스테이지의 Q 노드가 충전되어 제2 쉬프트 레지스터(54)의 구동이 시작된다. 아울러, 제1 쉬프트 레지스터(53)의 첫 스테이지, 즉 도 6에 도시된 제1 스테이지의 제1 트랜지스터(T1)도 턴-온되지만, 제1 고전위 구동전압(Vdd1)은 로우 전압을 공급하는 상태로 Q 노드를 방전시켜 제1 쉬프트 레지스터(53)의 출력 발생을 억제하게 된다.Similarly, at the second high voltage time of the first start pulse Vst2, the first transistor T1 of the first stage of the second shift register 54, that is, the (n / 2) +1 stage shown in FIG. 11 is turned on. When the second high potential drive voltage Vdd2 is turned on and supplied with a high voltage, the Q node of the (n / 2) + 1th stage is charged and driving of the second shift register 54 is started. In addition, although the first transistor T1 of the first stage of the first shift register 53, that is, the first stage illustrated in FIG. 6 is also turned on, the first high potential driving voltage Vdd1 supplies a low voltage. The Q node is discharged in the state to suppress the output of the first shift register 53.

도 11에서 제5b 트랜지스터(T5b)는 제1 구동 신호(51)의 스타트 펄스(Vst1), 즉 제1 스타트 펄스(Vst1)를 공급받아 턴-온되어 QB 노드를 방전시킨다. 이로 인해, 제(n/2)+1 스테이지는, 제1 스타트 펄스(Vst1)가 하이 전압을 가짐으로써 제1 스테이지의 구동이 시작되는 때, 즉 도 5에 도시된 제1 쉬프트 레지스터(53)가 구동되기 시작할 때, 하이 전압 상태를 유지하고 있던 QB 노드를 방전시키는 제5b 트랜지스터(T5b)가 턴-온된다. 따라서, 제1 쉬프트 레지스터(53)가 구동되는 동안 제2 쉬프트 레지스터(54)의 구동이 중단되어 오동작이 방지된다.In FIG. 11, the fifth b transistor T5b receives the start pulse Vst1 of the first driving signal 51, that is, the first start pulse Vst1, and is turned on to discharge the QB node. Thus, the (n / 2) + 1th stage is driven when the driving of the first stage is started by the first start pulse Vst1 having a high voltage, that is, the first shift register 53 shown in FIG. When is started to drive, the fifth-b transistor T5b for discharging the QB node that was maintaining the high voltage state is turned on. Accordingly, the driving of the second shift register 54 is stopped while the first shift register 53 is driven, thereby preventing malfunction.

도 12는 제1 스테이지와 제(n/2)+1 스테이지를 제외한 스테이지들 중, 특히 제k 스테이지를 나타내는 회로도로써, k는 4m+1(m은 임의의 자연수)을 나타낸다. 제(n/2)+1 스테이지를 제외한 스테이지들 중, 제k 스테이지 이외의 스테이지들은 제k-1 스테이지 출력 신호(Vg_outk-1), 제k+1 스테이지 출력 신호(Vg_outk+1) 대신 이전 단 스테이지의 출력 신호, 다음 단 스테이지의 출력 신호를 사용하는 것을 제 외하고는 동일한 회로 구성을 가지고, 적어도 두 개의 클럭 신호를 공급받는다.FIG. 12 is a circuit diagram illustrating a k-th stage among the stages except the first stage and the (n / 2) + 1th stage, where k represents 4m + 1 (m is any natural number). Among the stages other than the (n / 2) + 1th stage, the stages other than the kth stage are the previous stages instead of the k-1st stage output signal Vg_outk-1 and the k + 1st stage output signal Vg_outk + 1. Except for using the output signal of the stage and the output signal of the next stage, it has the same circuit configuration and is supplied with at least two clock signals.

도 12에서 제4a 트랜지스터(T4a)는 제1 스타트 펄스(Vst1)를 공급받아 턴-온되어, 제1 및 제2 고전위 구동전압(Vdd1, Vdd2)이 하이 전압일 때는 QB 노드를 하이 전압으로 충전시키고, 로우 전압일 때는 QB 노드를 방전시킨다. 이는 상술한 바와 같이 제1 고전위 구동전압(Vdd1)은 제1 쉬프트 레지스터(53)가 구동 중일 때는 하이 전압을 공급하고, 제1 쉬프트 레지스터(53)가 구동하지 않을 때는 로우 전압을 공급하며, 제2 고전위 구동전압(Vdd2)은 제2 쉬프트 레지스터(54)가 구동 중일 때는 하이 전압을 공급하고, 제2 쉬프트 레지스터(54)가 구동하지 않을 때는 로우 전압을 공급하기 때문이다. 즉, 제1 및 제2 고전위 구동전압(Vdd1, Vdd2)은 하이 전압과 로우 전압을 교류 출력하므로 제4a 트랜지스터(T4a)의 QB 노드 충방전이 가능하다. 이로 인해, 제1 스테이지와 제(n/2)+1 스테이지를 제외한 나머지 스테이지들은 해당 쉬프트 레지스터가 동작 중일 때는 QB 노드가 방전되기 전까지 QB 노드를 확실히 충전시켜주고, 해당 쉬프트 레지스터가 동작 중이지 않을 때는 QB 노드를 방전시켜줌으로써 QB 노드의 오동작을 방지한다.In FIG. 12, the fourth transistor T4a is turned on when the first start pulse Vst1 is supplied, and the QB node is turned into a high voltage when the first and second high potential driving voltages Vdd1 and Vdd2 are high. Charge and discharge the QB node at low voltage. As described above, the first high potential driving voltage Vdd1 supplies a high voltage when the first shift register 53 is being driven and a low voltage when the first shift resistor 53 is not driven. This is because the second high potential driving voltage Vdd2 supplies a high voltage when the second shift register 54 is driving and a low voltage when the second shift register 54 is not driving. That is, since the first and second high potential driving voltages Vdd1 and Vdd2 alternately output a high voltage and a low voltage, the QB node of the fourth transistor T4a may be charged and discharged. As a result, the remaining stages except the first stage and the (n / 2) +1 stage ensure that the QB node is fully charged until the QB node is discharged when the shift register is in operation, and that the shift register is not in operation. In this case, the QB node is discharged to prevent malfunction of the QB node.

상기 도 6, 도 8, 도 9, 도 11 및 도 12의 회로도에서는 클럭 신호가 4상으로 되어있지만, 실제로 클럭수는 2상 및 3상 등을 다양하게 적용할 수 있다. 또한 본 발명에 따른 액정표시장치의 제1 실시 예에서는 제1 구동 신호(51)의 고전위 구동전압(Vdd1)과 제2 구동 신호(52)의 고전위 구동전압(Vdd2)을 발생하는 전압원을 공통으로 사용할 수 있다. 뿐만 아니라, 본 발명의 제1 실시 예에서는 제1 구동 신호(51)의 저전위 구동전압(Vss1)과 제2 구동 신호(52)의 저전위 구동전압(Vss2) 를 공동으로 사용할 수 있고, 제2 쉬프트 레지스터(54)의 첫 스테이지는 제2 구동 신호(52)의 스타트 펄스(Vst2)로써 제1 쉬프트 레지스터(53)의 마지막 스테이지 출력 신호를 사용할 수 있다. 즉, 제1 및 제2 쉬프트 레지스터들(53, 54)은 하나의 스타트 펄스를 사용할 수 있다.In the circuit diagrams of Figs. 6, 8, 9, 11, and 12, the clock signal has four phases, but in fact, the number of clocks can be variously applied in two phases and three phases. Further, in the first embodiment of the liquid crystal display according to the present invention, a voltage source for generating the high potential driving voltage Vdd1 of the first driving signal 51 and the high potential driving voltage Vdd2 of the second driving signal 52 is described. Can be used in common. In addition, in the first embodiment of the present invention, the low potential driving voltage Vss1 of the first driving signal 51 and the low potential driving voltage Vss2 of the second driving signal 52 may be used in common. The first stage of the two shift register 54 may use the last stage output signal of the first shift register 53 as the start pulse Vst2 of the second drive signal 52. That is, the first and second shift registers 53 and 54 may use one start pulse.

도 13은 본 발명에 따른 액정표시장치의 제2 실시 예를 나타내는 도면이다.13 is a view showing a second embodiment of a liquid crystal display according to the present invention.

도 13을 참조하면, 본 발명에 따른 액정표시장치는 양방향으로 내장된 쉬프트 레지스터가 게이트 라인들을 오드와 이븐으로 각각 분리하여 독립 구동함에 있어서, 일측의 쉬프트 레지스터와 타측의 쉬프트 레지스터를 각각 2분할하여 구동한다. 즉, 제1 및 제3 쉬프트 레지스터(L1, L2)는 제1 및 제3 구동 신호(111, 113)를 공급받고, 제2 및 제4 쉬프트 레지스터(R1, R2)는 제2 및 제4 구동 신호(112, 114)를 공급받는다. 도 11에서는 4상 클럭을 도시하였으나, 2상 및 3상을 비롯하여 클럭 신호에 관계없이 적용할 수 있고, 게이트 라인들을 오드와 이븐으로 한 라인씩 분리하였으나, 각각 일정한 개수의 게이트 라인들을 번갈아가며 양방향으로 분리하여 구동할 수 있다. 또한, 도 13에서는 양방향의 쉬프트 레지스터를 각각 2분할하여 구동하는 방식을 설명하고 있으나 패널의 크기, 해상도 및 구동 조건 등에 따라 다수개로 분할할 수 있다.Referring to FIG. 13, in the liquid crystal display according to the present invention, when a shift register built in both directions separates the gate lines into an odd and an even driving, the shift register on one side and the shift register on the other side are divided into two. Drive. That is, the first and third shift registers L1 and L2 are supplied with the first and third driving signals 111 and 113, and the second and fourth shift registers R1 and R2 are driven by the second and fourth driving. Signals 112 and 114 are supplied. In FIG. 11, the four-phase clock is illustrated, but two-phase and three-phase clocks may be applied regardless of a clock signal, and gate lines are divided into odd and even lines, but each of the gate lines is alternately bidirectional. It can be driven separately. In addition, in FIG. 13, a bidirectional shift register is divided into two driving units. However, the bidirectional shift register may be divided into a plurality of panels according to the size, resolution, and driving conditions of the panel.

도 13의 구동 신호 배선 방법에는 도 14 내지 도 16이 있다.The driving signal wiring method of FIG. 13 includes FIGS. 14 to 16.

도 14 내지 도 16은 도 13의 제1 및 제3 쉬프트 레지스터(L1, L2)의 구동 신호 배선을 나타내는 도면이다. 제2 및 제4 쉬프트 레지스터(R1, R2)는 제1 및 제3 쉬프트 레지스터(L1, L2)와 구동 신호 배선의 위치만 다르고 기본 배선 구조는 동 일하다.14 to 16 illustrate driving signal wirings of the first and third shift registers L1 and L2 of FIG. 13. The second and fourth shift registers R1 and R2 differ only in the positions of the first and third shift registers L1 and L2 from the driving signal wires, and have the same basic wiring structure.

도 14를 참조하면, 제1 및 제3 쉬프트 레지스터(L1, L2)는 액정표시패널(120) 내의 어레이 영역(129) 일측에 내장된다. 제1 구동 신호(121)와 제3 구동 신호(122)는 실링재(123)가 차지하는 공간의 외부에 배선된다. 제1 구동 신호(121)는 신호를 공급하는 제1 쉬프트 레지스터(L1) 구간뿐만 아니라 제3 쉬프트 레지스터(L2)의 전 구간에 걸쳐 배선되고, 제3 구동 신호(122)는 제1 구동 신호(121)에 오버랩되어 제3 쉬프트 레지스터(L2)에 신호를 공급한다. 하지만, 도 14와 같은 방법으로는 쉬프트 레지스터를 분할 구동함에 따라 구동 신호의 배선이 많아짐으로 인해 레이아웃 공간이 커질 수밖에 없다. 물론, 모니터 및 텔레비전 등 대형 패널에 적용할 시에는 패널 외곽부의 비표시 영역 면적이 충분하여 큰 문제가 되지 않지만, 레이아웃 공간에 문제가 발생할 때에는 도 15 및 도 16과 같은 방법을 이용하여 레이아웃 공간을 절약할 수 있다.Referring to FIG. 14, the first and third shift registers L1 and L2 are embedded in one side of the array region 129 in the liquid crystal display panel 120. The first driving signal 121 and the third driving signal 122 are wired outside the space occupied by the sealing material 123. The first driving signal 121 is wired not only in the first shift register L1 period for supplying the signal but also in the entire period of the third shift register L2, and the third driving signal 122 is connected to the first driving signal ( Overlap 121 to supply a signal to the third shift register (L2). However, according to the method of FIG. 14, the layout space is inevitably increased due to the increase in the wiring of the driving signal as the shift register is dividedly driven. Of course, when applied to large panels such as monitors and televisions, the area of the non-display area of the panel is not sufficient because the area of the outside of the panel is not a big problem. You can save.

도 15는 구동 신호 배선의 일부를 실링재 하부에 오버랩시키는 것을 나타내는 도면이다.It is a figure which shows a part of drive signal wiring overlapping a sealing material lower part.

도 14에서는 실링재(123)가 차지하는 공간 외부에 신호를 배선했기 때문에 신호 배선 수가 늘어날수록 더 많은 공간을 필요로 하게 된다. 하지만, 도 13에서는 제1 구동 신호(131)를 제1 쉬프트 레지스터(L1)의 영역에만 배선하고, 제3 구동 신호(132)의 일부 배선은 실링재(133) 하면에 오버랩시킴으로써 신호 배선 증가에 의한 레이아웃 공간 문제를 해결할 수 있다. 일반적으로 실링재에는 유리 섬유가 혼합되는데, 이는 신호 배선과 쉬프트 레지스터를 연결하는 ITO(Indium-Tin Oxide) 를 쉽게 파괴하므로 신호 배선은 실링재와의 오버랩을 피하여 구성한다. 하지만, 도 15와 같이 신호 배선과 쉬프트 레지스터의 연결부가 존재하지 않는 부분을 실링재와 오버랩시킴으로써 상기와 같은 문제는 발생하지 않게 된다.In FIG. 14, since the signal is wired outside the space occupied by the sealing material 123, more space is required as the number of signal wires increases. However, in FIG. 13, the first driving signal 131 is wired only to the region of the first shift register L1, and some wirings of the third driving signal 132 overlap the lower surface of the sealing material 133, thereby increasing the signal wiring. This can solve the layout space problem. In general, the glass material is mixed with the sealing material, which easily breaks the indium-tin oxide (ITO) connecting the signal wiring and the shift resistor, so the signal wiring is constructed to avoid overlap with the sealing material. However, as shown in FIG. 15, the above problem does not occur by overlapping the portion where the connection between the signal wiring and the shift register does not exist with the sealing material.

도 16은 도 15에서 제3 구동 신호의 배선 방향에 변형을 준 도면이다.FIG. 16 is a diagram in which the wiring direction of the third driving signal is modified in FIG. 15.

도 15와 같은 방법에서는, 제1 쉬프트 레지스터(L1)의 첫 스테이지에 공급되는 구동 신호에 비해 제1 쉬프트 레지스터(L1)의 마지막 스테이지에 공급되는 구동 신호에는 두 스테이지의 간격만큼 로드가 발생할 수 있다. 하지만, 제3 쉬프트 레지스터(L2)의 첫 스테이지의 구동 신호들에는 제1 쉬프트 레지스터(L1)의 마지막 스테이지로 공급되는 구동 신호들에 발생하는 로드가 발생하지 않는다. 따라서, 제1 쉬프트 레지스터(L1)의 마지막 스테이지를 비롯한 하부 스테이지와 제3 쉬프트 레지스터(L2)의 첫 스테이지를 비롯한 상부 스테이지에 발생하는 구동 신호의 로드 차이로 인하여 게이트 출력에도 차이가 발생함으로써 표시 영상에 차이가 생길 수 있다. 이와 같은 문제를 해결하기 위하여 도 16에서는 제3 구동 신호(142)의 공급 방향을 하부에서 상부로 하여 배선한다. 이에 따라 제3 쉬프트 레지스터(L2)의 첫 스테이지의 구동 신호에도 제1 쉬프트 레지스터(L1)의 마지막 스테이지에 발생하는 것만큼의 로드가 발생하여 제1 쉬프트 레지스터(L1)와 제3 쉬프트 레지스터(L2) 사이에 발생하는 영상 편차를 줄일 수 있다.In the method as illustrated in FIG. 15, the driving signal supplied to the last stage of the first shift register L1 may be loaded by an interval of two stages compared to the driving signal supplied to the first stage of the first shift register L1. . However, loads generated on the driving signals supplied to the last stage of the first shift register L1 are not generated in the driving signals of the first stage of the third shift register L2. Therefore, a difference occurs in the gate output due to the load difference between the lower stage including the last stage of the first shift register L1 and the upper stage including the first stage of the third shift register L2 and the display image. Can make a difference. In order to solve such a problem, in FIG. 16, the supply direction of the third driving signal 142 is wired from the bottom to the top. As a result, a load is generated in the driving signal of the first stage of the third shift register L2 as much as that generated in the last stage of the first shift register L1, so that the first shift register L1 and the third shift register L2 ) Can reduce the image deviation that occurs.

도 13의 구동 신호 공급 방법에는 도 17, 도 18 및 도 19가 있다.The driving signal supply method of FIG. 13 includes FIGS. 17, 18, and 19.

도 17은 일측의 쉬프트 레지스터 개수만큼 한 프레임 기간을 분할하여 구동 신호를 공급하는 타이밍 다이어그램을 나타낸다. 도 13은 일측의 쉬프트 레지스터 를 2분할하였으므로, 한 프레임 기간을 2분할하여 구동 신호를 공급한다.FIG. 17 is a timing diagram for dividing one frame period by the number of shift registers on one side to supply driving signals. In Fig. 13, the shift register on one side is divided into two, so that one frame period is divided into two to supply a drive signal.

도 17을 참조하면, 한 프레임이 시작하고 처음 1/2 프레임 기간 동안 제1 및 제2 쉬프트 레지스터(L1, R1)의 구동 신호, 즉 제1 및 제2 구동 신호(111, 112)가 공급된다. 그 동안 제3 및 제4 구동 신호들(113, 114)은 오프 상태를 유지한다. 나머지 1/2 프레임 기간 동안 제3 및 제4 쉬프트 레지스터(L2, R2)에 제3 및 제4 구동 신호(113, 114)가 공급되고, 제1 및 제2 구동 신호들(111, 112)은 오프 상태가 된다.Referring to FIG. 17, a drive signal of the first and second shift registers L1 and R1, that is, the first and second drive signals 111 and 112 is supplied during the first half frame period after one frame starts. . In the meantime, the third and fourth driving signals 113 and 114 remain off. The third and fourth driving signals 113 and 114 are supplied to the third and fourth shift registers L2 and R2 for the remaining 1/2 frame period, and the first and second driving signals 111 and 112 are It turns off.

도 18은 클럭 신호를 오버랩시켜 공급하는 타이밍 다이어그램을 나타낸다.18 shows a timing diagram for overlapping and supplying clock signals.

액정표시패널이 고정세되고 대형화됨에 따라 신호의 충전 시간이 부족하여 충전 불량 등의 문제가 발생할 수 있다. 도 18은 이러한 문제점을 해결하기 위하여 클럭 신호를 오버랩시켜 공급함으로써 구동 신호의 유효 충전 시간을 늘리는 방법이다.As the liquid crystal display panel becomes higher and larger in size, the charging time of the signal may be insufficient, resulting in a problem such as a charging failure. 18 is a method of increasing an effective charging time of a driving signal by overlapping and supplying clock signals in order to solve this problem.

도 18을 참조하면, 제1 구동 신호(111)의 클럭 신호(CLKA, CLKB)와 제2 구동 신호(112)의 클럭 신호(CLKC, CLKD)가 오버랩되고, 제3 구동 신호(113)의 클럭 신호(CLKA', CLKB')와 제4 구동 신호(114)의 클럭 신호(CLKC', CLKD')가 오버랩되게 공급되는 것을 알 수 있다.Referring to FIG. 18, the clock signals CLKA and CLKB of the first driving signal 111 and the clock signals CLKC and CLKD of the second driving signal 112 overlap and the clock of the third driving signal 113 is overlapped. It can be seen that the signals CLKA 'and CLKB' and the clock signals CLKC 'and CLKD' of the fourth driving signal 114 are supplied to overlap each other.

도 19는 도 18에 따른 충전 효과를 나타내는 도면이다. 19 is a view showing the charging effect according to FIG.

도 19의 도면 부호 171은 오버랩시키지 않고 공급하는 클럭 신호를 나타내고, 도면 부호 172 및 173은 오버랩시켜서 공급하는 클럭 신호들을 나타낸다. 도면의 A 부분은 클럭 신호를 오버랩시키지 않을 때의 유효 충전 시간을 나타내고, 도면의 B 부분은 클럭 신호를 오버랩시켰을 때의 유효 충전 시간을 나타낸다. A와 B를 비교하면, B의 유효 충전 시간이 더 큰 것을 알 수 있다.Reference numeral 171 of FIG. 19 denotes clock signals to be supplied without overlapping, and reference numerals 172 and 173 denote clock signals to be supplied by overlapping. Part A of the figure shows the effective charging time when the clock signals do not overlap, and part B of the figure shows the effective charging time when the clock signals overlap. Comparing A and B, it can be seen that the effective charging time of B is larger.

도 20은 구동되지 않는 쉬프트 레지스터의 구동 신호들을 오프시키지 않고, 로우 전압 상태를 유지하도록 하는 방법을 나타내는 도면이다.20 is a diagram illustrating a method of maintaining a low voltage state without turning off driving signals of an undriven shift register.

도 20의 구동 신호 공급 방법은 기본적으로 도 17과 같으나, 도 17에서 제1 및 제2 구동 신호(111, 112)가 공급되는 동안 제3 및 제4 구동 신호(113, 114)가 오프되고, 제3 및 제4 구동 신호(113, 114)가 공급되는 동안 제1 및 제2 구동 신호(111, 112)가 오프되었던 것과는 달리, 도 20에서는 상기에서 오프되었던 구동 신호들이 로우 전압 상태를 유지할 수 있도록 한다. 도 20의 방법에서도 도 18과 마찬가지로 클럭 신호들을 오버랩시켜 공급할 수 있다.The driving signal supply method of FIG. 20 is basically the same as that of FIG. 17, but the third and fourth driving signals 113 and 114 are turned off while the first and second driving signals 111 and 112 are supplied in FIG. 17. Unlike the first and second driving signals 111 and 112 that are turned off while the third and fourth driving signals 113 and 114 are supplied, the driving signals that are turned off in FIG. 20 may maintain a low voltage state. Make sure In the method of FIG. 20, the clock signals may be overlapped and supplied as in FIG. 18.

도 13에서는 제1 및 제2 쉬프트 레지스터(L1, R1)와 제3 및 제4 쉬프트 레지스터(L2, R2)가 차례대로 게이트 라인들을 번갈아가며 구동하기 때문에, 동작이 끝난 쉬프트 레지스터 블럭은 별도의 리셋 신호로 리셋을 해줄 필요가 있다. 이때 리셋 신호로 고전위 구동전압(Vdd)과 게이트 출력 신호(Vg_out)를 사용할 수 있다. 자세히 말하면, 제1 쉬프트 레지스터(L1)의 스테이지들과 제3 쉬프트 레지스터(L2)의 스테이지들의 고전위 구동전압(Vdd)과 게이트 출력 신호(Vg_out)가 서로의 리셋 신호로 사용되고, 제2 쉬프트 레지스터(R2)의 스테이지들과 제4 쉬프트 레지스터(R4)의 스테이지들의 고전위 구동전압(Vdd)과 게이트 출력 신호(Vg_out)가 서로의 리셋 신호로 사용된다. 즉, 같은 측에 위치한 쉬프트 레지스터 블럭들에서, 구동 중인 쉬프트 레지스터는 다음 번에 구동되는 쉬프트 레지스터의 고전위 구동전 압(Vdd)와 게이트 출력 신호(Vg_out)에 의해 리셋된다.In FIG. 13, since the first and second shift registers L1 and R1 and the third and fourth shift registers L2 and R2 are driven alternately with gate lines, the shift register block after the operation is reset separately. You need to reset the signal. In this case, the high potential driving voltage Vdd and the gate output signal Vg_out may be used as the reset signal. In detail, the high-potential driving voltage Vdd and the gate output signal Vg_out of the stages of the first shift register L1 and the stages of the third shift register L2 are used as reset signals, and the second shift register The high potential driving voltage Vdd and the gate output signal Vg_out of the stages of R2 and the stages of the fourth shift register R4 are used as reset signals of each other. That is, in the shift register blocks located on the same side, the driving shift register is reset by the high potential drive voltage Vdd and the gate output signal Vg_out of the next shift register.

고전위 구동전압(Vdd)를 통해 리셋하는 방법은 도 17, 도 18 및 도 20의 타이밍 다이어그램을 통해 설명할 수 있다. 제1 쉬프트 레지스터(L1)의 동작이 완료되면, 제3 쉬프트 레지스터(L2)의 Vdd3을 이용하여 리셋되고, 제2 쉬프트 레지스터(R1)의 동작이 완료되면, 제4 쉬프트 레지스터(R2)의 Vdd4를 이용하여 리셋된다. 마찬가지로, 제3 쉬프트 레지스터(L2)의 동작이 완료되면, 제1 쉬프트 레지스터(L1)의 Vdd1을 이용하여 리셋되고, 제4 쉬프트 레지스터(R2)의 동작이 완료되면, 제2 쉬프트 레지스터(R1)의 Vdd2를 이용하여 리셋된다.The method of resetting through the high potential driving voltage Vdd may be described through the timing diagrams of FIGS. 17, 18, and 20. When the operation of the first shift register L1 is completed, it is reset using Vdd3 of the third shift register L2. When the operation of the second shift register R1 is completed, Vdd4 of the fourth shift register R2 is completed. Is reset using. Similarly, when the operation of the third shift register L2 is completed, it is reset using Vdd1 of the first shift register L1, and when the operation of the fourth shift register R2 is completed, the second shift register R1 is completed. Is reset using Vdd2.

도 21은 게이트 출력 신호(Vg_out)을 통해 리셋하는 방법을 나타내는 도면이다. 제1 쉬프트 레지스터(L1)의 동작이 완료되면, 제3 쉬프트 레지스터(L2)의 Vout3을 이용하여 리셋되고, 제2 쉬프트 레지스터(R1)의 동작이 완료되면, 제4 쉬프트 레지스터(R2)의 Vout4를 이용하여 리셋된다. 마찬가지로, 제3 쉬프트 레지스터(L2)의 동작이 완료되면, 제1 쉬프트 레지스터(L1)의 Vout1을 이용하여 리셋되고, 제4 쉬프트 레지스터(R2)의 동작이 완료되면, 제2 쉬프트 레지스터(R1)의 Vout2를 이용하여 리셋된다.FIG. 21 is a diagram illustrating a method of resetting through a gate output signal Vg_out. When the operation of the first shift register L1 is completed, it is reset using Vout3 of the third shift register L2. When the operation of the second shift register R1 is completed, Vout4 of the fourth shift register R2 is completed. Is reset using. Similarly, when the operation of the third shift register L2 is completed, it is reset using Vout1 of the first shift register L1, and when the operation of the fourth shift register R2 is completed, the second shift register R1 is completed. Is reset using Vout2.

이와 같은 리셋 방법들을 이용하여, 도 13의 쉬프트 레지스터에 포함된 스테이지를 구성하는 회로에는 도 22, 도 24, 도 25 및 도 26이 있다.22, 24, 25, and 26 are circuits constituting the stage included in the shift register of FIG. 13 using such reset methods.

도 22, 도 24, 도 25 및 도 26은 제1 쉬프트 레지스터(L1)의 제1 스테이지를 나타내는 도면이다.22, 24, 25 and 26 are diagrams showing a first stage of the first shift register L1.

도 22를 참조하면, 제1 스테이지는 Q 노드의 제어에 의해 제1 클럭 신 호(CLK1)를 첫 번째 게이트 라인(GL1)으로 출력하는 풀-업 트랜지스터(T6)와 QB 노드의 제어에 의해 저전위 구동전압(Vss1)을 첫 번째 게이트 라인(GL1)으로 출력하는 풀-다운 트랜지스터(T7)로 구성된 출력 버퍼와, Q 노드와 QB 노드를 제어하는 제1 내지 제5i 트랜지스터(T1 내지 T5i)로 구성된 제어부를 구비한다. 이러한 제1 스테이지에는 제1 고전위 구동전압 및 제1 저전위 구동전압(Vdd1, Vss1)과 제1 스타트 펄스(Vst1)가 공급되고, 도 23에 도시된 바와 같은 제1 및 제2 클럭 신호(CLK1, CLK2)가 공급된다. 이하, 제1 스테이지의 동작 과정을 도 23에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.Referring to FIG. 22, the first stage is controlled by the pull-up transistor T6 and the QB node that output the first clock signal CLK1 to the first gate line GL1 under the control of the Q node. To an output buffer consisting of a pull-down transistor T7 for outputting the potential driving voltage Vss1 to the first gate line GL1, and to the first to fifth i transistors T1 to T5i controlling the Q node and the QB node. It is provided with the configured control part. The first stage is supplied with the first high potential driving voltage, the first low potential driving voltages Vdd1 and Vss1 and the first start pulse Vst1, and the first and second clock signals as shown in FIG. CLK1, CLK2) are supplied. Hereinafter, an operation process of the first stage will be described in detail with reference to the driving waveform shown in FIG. 23.

도 23을 참조하면, 1H 기간에서 제1 스타트 펄스(Vst1)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급된다. 이때, 제1 스타트 펄스(Vst1)의 하이 전압에 따라 턴-온된 제5 트랜지스터(T5)와 Q 노드의 하이 전압에 따라 턴-온된 제5a 트랜지스터(T5a)에 의해 QB 노드는 로우 전압 상태가 되어 제3 및 풀-다운 트랜지스터(T3, T7)가 턴-오프된다.Referring to FIG. 23, the first transistor T1 is turned on by the high voltage of the first start pulse Vst1 in the 1H period so that the high voltage is pre-charged to the Q node. The pull-up transistor T6 is turned on by the high voltage pre-charged to the Q node, and the low voltage of the first clock signal CLK1 is supplied to the first gate line GL1 as the output signal Vg_out1. . At this time, the QB node is in a low voltage state by the fifth transistor T5 turned on according to the high voltage of the first start pulse Vst1 and the fifth a transistor T5a turned on according to the high voltage of the Q node. The third and pull-down transistors T3 and T7 are turned off.

2H 기간에서 제1 스타트 펄스(Vst1)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 1H 기간보다 더 높은 전압으 로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 빠르게 공급된다. 한편, Q 노드에 의해 턴-온된 제5a 트랜지스터(T5a)를 통해 방전된 QB 노드는 로우 전압 상태를 유지한다.In the 2H period, since the first transistor T1 is turned off by the low voltage of the first start pulse Vst1, the Q node floats to a high voltage state, and the pull-up transistor T6 remains turned on. do. At this time, due to the high voltage of the first clock signal CLK1, the Q node is bootstrapping due to the parasitic capacitance formed by the overlapping of the gate electrode and the drain electrode of the pull-up transistor T6, and is higher than the 1H period. It is charged with voltage. Accordingly, the pull-up transistor T6 is reliably turned on so that the high voltage of the first clock signal CLK1 is quickly supplied to the first gate line GL1 as the output signal Vg_out1. Meanwhile, the QB node discharged through the 5a transistor T5a turned on by the Q node maintains a low voltage state.

3H 기간에서는 다음 스테이지 게이트 출력 신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되고, 제2 클럭 신호(CLK2)의 하이 전압에 의해 턴-온된 제4 트랜지스터(T4)를 통해 제1 고전위 구동전압(Vdd1)이 공급되어 QB 노드는 하이 전압 상태가 되고 제3 및 풀-다운 트랜지스터(T3, T7)를 턴-온시킨다. 턴-온된 제3 및 제3a 트랜지스터에 의해 Q 노드는 빠르게 방전되고, 턴-온된 풀-다운 트랜지스터(T7)에 의해 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급된다.In the 3H period, the third transistor T3a is turned on by the high voltage of the next stage gate output signal Vg_out2 and the fourth transistor T4 turned on by the high voltage of the second clock signal CLK2. The first high potential driving voltage Vdd1 is supplied to turn the QB node into a high voltage state and turn on the third and pull-down transistors T3 and T7. The Q node is quickly discharged by the turned-on third and third a transistors, and a low voltage is supplied to the first gate line GL1 as the output signal Vg_out1 by the turned-on pull-down transistor T7.

4H 기간에서는 3H 기간에서 하이 전압 상태로 플로팅된 QB 노드가 플로팅 상태를 유지하여 제3 및 풀-다운 트랜지스터(T3 및 T7)를 턴-온시킨다. 이로 인해 Q 노드는 방전되어 로우 전압 상태를 유지하고 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급된다. 다음 프레임에서 제1 스타트 펄스(Vst1)가 공급될 때까지 출력 신호(Vg_out1)는 4H 기간의 로우 전압 상태를 유지하거나 구동 신호의 오프로 인해 오프 상태를 유지한다.In the 4H period, the QB node floating to the high voltage state in the 3H period maintains the floating state to turn on the third and pull-down transistors T3 and T7. As a result, the Q node is discharged to maintain the low voltage state, and the low voltage is supplied to the first gate line GL1 as the output signal Vg_out1. The output signal Vg_out1 maintains the low voltage state of the 4H period or the off state due to the drive signal being turned off until the first start pulse Vst1 is supplied in the next frame.

도 22의 제5i 트랜지스터(T5i)는 제3 쉬프트 레지스터(L2)의 제3 고전위 구동전압(Vdd3)이나 제3 출력 신호(Vout3)를 통해 턴-온되어 QB 노드를 방전시킨다. 본 발명에 따라 분할되어 구동되는 쉬프트 레지스터들은 한 프레임 기간 동안 분할 된 기간만 구동되고, 나머지 기간에는 상술한 바와 같이 로우 전압을 유지하거나 오프된다. 하지만, 도 22의 QB와 같은 경우에는, 한 프레임에서 1H 및 2H 기간을 제외하고 나머지 기간동안 하이 전압을 유지하므로 이를 방전시켜줄 필요가 있다. 즉, 구동되지 않는 쉬프트 레지스터는 리셋을 시켜야한다. 이를 위해, 제1 쉬프트 레지스터의 구동이 끝난 후에 제3 쉬프트 레지스터가 구동을 시작하면서 발생하는 제3 고전위 구동전압(Vdd3)이나 제3 출력 신호(Vout3)로 QB 노드를 방전시킨다. 제3 출력 신호(Vout3)로는 제3 쉬프트 레지스터의 첫 스테이지의 출력 신호를 이용할 수 있다. 이와 같이, 제3 쉬프트 레지스터의 제3 고전위 구동전압(Vdd3)과 제3 출력 신호(Vout3)가 발생하면, 제1 쉬프트 레지스터의 모든 스테이지에 상기 신호들이 공급됨으로써 제1 쉬프트 레지스터가 리셋된다.The fifth i transistor T5i of FIG. 22 is turned on through the third high potential driving voltage Vdd3 or the third output signal Vout3 of the third shift register L2 to discharge the QB node. The shift registers which are divided and driven according to the present invention are driven only during the divided period for one frame period, and the low voltage is maintained or turned off as described above in the remaining period. However, in the case of QB of FIG. 22, since a high voltage is maintained for the remaining period except for the 1H and 2H periods in one frame, it is necessary to discharge it. That is, a shift register that is not driven must be reset. To this end, the QB node is discharged by the third high potential driving voltage Vdd3 or the third output signal Vout3 generated when the third shift register starts driving after the driving of the first shift register is finished. As the third output signal Vout3, an output signal of the first stage of the third shift register may be used. As such, when the third high potential driving voltage Vdd3 and the third output signal Vout3 of the third shift register are generated, the first shift register is reset by supplying the signals to all stages of the first shift register.

도 22와 같은 회로를 본 발명의 제2 실시 예와 같은 분할 구동에 적용할 때에는 DC 타입의 회로로 AC 타입의 회로 효과를 구현할 수 있어 내장 회로의 수명이 크게 향상된다.When the circuit shown in FIG. 22 is applied to the division driving as in the second embodiment of the present invention, the circuit effect of the AC type can be realized by the DC type circuit, and the life of the embedded circuit is greatly improved.

도 24의 회로에서는, 제4 트랜지스터가 도 22의 회로에서 제2 클럭 신호로 인해 턴-온되었던 것과는 달리, 제1 고전위 구동전압(Vdd1)로 인해 턴-온되며, 나머지 회로 구성과 구동 파형은 도 22 및 도 23과 같다.In the circuit of FIG. 24, the fourth transistor is turned on due to the first high potential drive voltage Vdd1, unlike the fourth transistor is turned on due to the second clock signal in the circuit of FIG. 22, and the remaining circuit configuration and driving waveforms. Is the same as FIG. 22 and FIG.

도 25의 회로에서는, 도 24의 회로에서 제4a 트랜지스터(T4a)가 추가로 구비되고 나머지 회로 구성과 구동 파형은 같다. 제4a 트랜지스터(T4a)는 제3a 트랜지스터(T3a)와 같이 다음 스테이지의 출력(Vg_out2)으로 인해 턴-온되어, 제4 트랜지스터(T4)가 QB 노드를 충전시킬 때 제4 트랜지스터(T4)와 함께 QB 노드를 제1 고전 위 구동전압으로 빠르게 충전시킨다.In the circuit of FIG. 25, the fourth a transistor T4a is further provided in the circuit of FIG. 24, and the rest of the circuit configuration and the driving waveform are the same. The fourth a transistor T4a is turned on due to the output Vg_out2 of the next stage like the third a transistor T3a, so that the fourth transistor T4 is together with the fourth transistor T4 when the fourth transistor T4 charges the QB node. The QB node is quickly charged to the first high potential driving voltage.

도 26의 회로에서는, 도 25의 회로와 제4a 트랜지스터(T4a)의 구성이 다르고, 제4b 내지 제4d 트랜지스터(T4b 내지 T4d)가 추가로 구비되며 나머지 회로 구성과 구동 파형은 같다. 제4a 트랜지스터(T4a)는 제1 고전위 구동전압(Vdd1)를 통해 턴-온되어 제4 트랜지스터(T4)를 턴-온시킨다. 제4b 트랜지스터(T4b)는 제5i 트랜지스터(T5i)와 함께 제3 쉬프트 레지스터(L2)의 제3 고전위 구동전압(Vdd3)이나 출력 신호(Vout3)에 의해 턴-온되어, 제4 트랜지스터(T4)의 게이트 단자에 연결된 노드를 방전시킴으로써 제4 트랜지스터(T4)의 턴-온을 방지하여 QB 노드가 충전되는 것을 차단한다. 제4c 및 제4d 트랜지스터(T4c, T4d)는 각각 Q 노드와 제1 스타트 펄스(Vst1)에 의해 턴-온되어 제4b 트랜지스터(T4b)와 같은 역할을 한다.In the circuit of FIG. 26, the configuration of the circuit of FIG. 25 and the fourth transistor T4a are different, and the fourth circuits 4b to 4d (T4b to T4d) are further provided, and the remaining circuit configuration and the driving waveform are the same. The fourth a transistor T4a is turned on through the first high potential driving voltage Vdd1 to turn on the fourth transistor T4. The fourth b transistor T4b is turned on by the third high potential driving voltage Vdd3 of the third shift register L2 or the output signal Vout3 together with the fifth i transistor T5i, and thus the fourth transistor T4. The QB node is prevented from being charged by preventing the turn-on of the fourth transistor T4 by discharging the node connected to the gate terminal of the circuit. The 4c and 4d transistors T4c and T4d are turned on by the Q node and the first start pulse Vst1, respectively, and serve as the fourth b transistor T4b.

상기 도 13의 제2 실시 예에 있어서, 제1 및 제2 쉬프트 레지스터(L1, R1)의 스타트 펄스, 고전위 구동전압, 저전위 구동전압, 즉 Vst1과 Vst2, Vdd1과 Vdd2, Vss1과 Vss2는 서로 공유할 수 있다. 마찬가지로, 제3 및 제4 쉬프트 레지스터(L2, R2)의 스타트 펄스, 고전위 구동전압, 저전위 구동전압, 즉 Vst3과 Vst4, Vdd3과 Vdd4, Vss3과 Vss4도 서로 공유할 수 있다. 다시 말하면, 양방향에서 서로 대향되도록 배치된 쉬프트 레지스터들의 스타트 펄스, 고전위 구동전압 및 저전위 구동전압의 신호 배선을 서로 공유함으로써 신호 배선에 따른 공간을 절약할 수 있다.In the second embodiment of FIG. 13, start pulses, high potential drive voltages, and low potential drive voltages of the first and second shift registers L1 and R1, that is, Vst1 and Vst2, Vdd1 and Vdd2, and Vss1 and Vss2 are You can share with each other. Similarly, the start pulses, the high potential driving voltages, and the low potential driving voltages of the third and fourth shift registers L2 and R2, that is, Vst3 and Vst4, Vdd3 and Vdd4, and Vss3 and Vss4 may be shared with each other. In other words, by sharing the signal wires of the start pulses, the high potential drive voltage, and the low potential drive voltage of the shift registers disposed to face each other in both directions, it is possible to save space according to the signal wires.

본 발명에 따른 액정표시장치의 제2 실시 예에서는 제1 실시 예를 통해 설명한 스테이지의 회로를 적용할 수 있다.In the second embodiment of the liquid crystal display according to the present invention, the circuit of the stage described through the first embodiment may be applied.

도 27은 본 발명에 따른 액정표시장치의 제3 실시 예를 나타내는 도면이다.27 is a view showing a third embodiment of a liquid crystal display according to the present invention.

도 27을 참조하면, 본 발명에 따른 액정표시장치는 내장된 쉬프트 레지스터를 양방향에서 동시 구동하여 한 게이트 라인의 양쪽으로 동시에 출력 신호를 공급함에 있어서, 일측의 쉬프트 레지스터와 타측의 쉬프트 레지스터를 각각 4분할하여 구동한다. 즉, 제1, 제3, 제5 및 제7 쉬프트 레지스터(L1 내지 L4)는 제1, 제3, 제5 및 제7 구동 신호(211, 213, 215, 217)를 공급받고, 제2, 제4, 제6 및 제8 쉬프트 레지스터(R1 내지 R4)는 제2, 제4, 제6 및 제8 구동 신호(212, 214, 216, 218)를 공급받는다. 도 27에서는 4상 클럭을 도시하였으나, 2상 및 3상을 비롯하여 클럭 신호에 관계없이 적용할 수 있다. 또한, 도 27에서는 양방향의 쉬프트 레지스터를 각각 4분할하여 구동하는 방식을 설명하고 있으나 패널의 크기, 해상도 및 구동 조건 등에 따라 다수개로 분할할 수 있다.Referring to FIG. 27, the liquid crystal display according to the present invention simultaneously drives the built-in shift register in both directions to simultaneously supply output signals to both sides of one gate line. Drive by dividing. That is, the first, third, fifth and seventh shift registers L1 to L4 are supplied with the first, third, fifth and seventh driving signals 211, 213, 215, and 217, and the second, The fourth, sixth, and eighth shift registers R1 to R4 are supplied with the second, fourth, sixth, and eighth driving signals 212, 214, 216, and 218. Although a four-phase clock is illustrated in FIG. 27, two-phase and three-phase clocks may be applied regardless of a clock signal. In addition, FIG. 27 illustrates a method of driving the bidirectional shift registers by dividing the bidirectional shift registers into four parts, but may be divided into a plurality of parts according to the size, resolution, and driving conditions of the panel.

도 27에 따른 제3 실시 예는, 구동 신호를 배선하는 방법에 있어서 제2 실시 예와 마찬가지로 도 14 내지 도 16과 같은 방법을 적용할 수 있고, 구동 신호를 공급하는 방법에 있어서는 도 28 내지 도 30을 적용할 수 있다. 제2 실시 예에서는 양측의 쉬프트 레지스터들이 각각 다른 게이트 라인을 구동하였기 때문에, 각 쉬프트 레지스터들이 쉬프트된 구동 신호를 공급받았지만, 제3 실시 예에서는 양측의 대향되는 쉬프트 레지스터들이 같은 게이트 라인를 구동하기 때문에, 대향되는 쉬프트 레지스터들에 공급되는 구동 신호가 일치한다. 또한, 제2 실시 예에서 설명한 바와 같은 리셋 방법으로 도 22, 도 24, 도 25 및 도 26과 같은 회로구성을 적용할 수 있고, 본 발명에 따른 액정표시장치의 제1 및 제2 실시 예를 통해 설명한 스테이지의 회로를 적용할 수 있다.In the third embodiment according to FIG. 27, the same method as in FIG. 14 to FIG. 16 may be applied to the method for wiring the drive signal, and FIGS. 28 to 16 in the method for supplying the drive signal. 30 can be applied. In the second embodiment, since the shift registers on both sides drive different gate lines, the shift registers are supplied with the shifted driving signals. In the third embodiment, since the opposing shift registers on both sides drive the same gate line, The drive signal supplied to the opposing shift registers coincides. In addition, the circuit configuration shown in FIGS. 22, 24, 25, and 26 may be applied to the reset method described in the second embodiment, and the first and second embodiments of the liquid crystal display according to the present invention may be applied. The circuit of the stage described through this can be applied.

도 28은 일측의 쉬프트 레지스터 개수만큼 한 프레임 기간을 분할하여 구동 신호를 공급하는 타이밍 다이어그램을 나타낸다. 도 28의 방법은 제2 실시 예의 도 17에서 설명한 바와 동일하다.FIG. 28 is a timing diagram for dividing one frame period by the number of shift registers on one side to supply driving signals. The method of FIG. 28 is the same as that described in FIG. 17 of the second embodiment.

도 29는 클럭 신호를 오버랩시켜 공급하는 타이밍 다이어그램을 나타낸다. 도 29의 방법은 제2 실시 예의 도 18에서 설명한 바와 동일하다.29 shows a timing diagram for overlapping and supplying clock signals. The method of FIG. 29 is the same as that described with reference to FIG. 18 of the second embodiment.

도 30은 구동되지 않는 쉬프트 레지스터의 구동 신호들을 오프시키지 않고, 로우 전압 상태를 유지하도록 하는 방법을 나타낸다. 도 30의 방법은 제2 실시 예의 도 20에서 설명한 바와 동일하다.30 illustrates a method of maintaining a low voltage state without turning off drive signals of an undriven shift register. The method of FIG. 30 is the same as that described in FIG. 20 of the second embodiment.

상기 도 27의 제3 실시 예에 있어서, 양방향에서 같은 게이트 라인에 게이트 펄스를 공급하는 쉬프트 레지스터의 스타트 펄스, 고전위 구동전압 및 저전위 구동전압의 신호 배선을 서로 공유함으로써 신호 배선에 따른 공간을 절약할 수 있다. 예를 들어, 제1 및 제2 쉬프트 레지스터의 스타트 펄스, 고전위 구동전압, 저전위 구동전압, 즉 Vst1과 Vst2, Vdd1과 Vdd2, Vss1과 Vss2는 서로 공유할 수 있다.In the third embodiment of FIG. 27, a space corresponding to the signal wiring is shared by sharing the signal wiring of the start pulse, the high potential driving voltage, and the low potential driving voltage of the shift register for supplying the gate pulse to the same gate line in both directions. You can save. For example, the start pulses, the high potential driving voltages, and the low potential driving voltages of the first and second shift registers, that is, Vst1 and Vst2, Vdd1 and Vdd2, and Vss1 and Vss2 may be shared with each other.

이와 같이, 본 발명에 따른 액정표시장치는 쉬프트 레지스터를 분할 구동함으로써 공급되는 클럭 신호의 로드를 줄여 게이트 출력 신호의 파형을 개선할 수 있다.As described above, the liquid crystal display according to the present invention can improve the waveform of the gate output signal by reducing the load of the clock signal supplied by dividing the shift register.

상술한 바와 같이, 본 발명에 따른 쉬프트 레지스터와 이를 이용한 액정표시 장치는 쉬프트 레지스터를 다수개의 블럭으로 분할하고 분할된 쉬프트 레지스터들에 각각의 클럭 신호를 공급함으로써 클럭 신호의 지연을 줄여 게이트 출력 파형의 지연을 줄이고, 그 결과 표시품질을 향상시킬 수 있다.As described above, the shift register and the liquid crystal display using the same according to the present invention divide the shift register into a plurality of blocks and supply the respective clock signals to the divided shift registers, thereby reducing the delay of the clock signal, The delay can be reduced, and as a result, the display quality can be improved.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

Claims

제1 스타트 펄스, 제1 고전위 구동전압, 제1 저전위 구동전압 및 다수의 클럭 신호를 포함한 제1 구동 신호군이 공급되는 제1 쉬프트 레지스터와; A first shift register supplied with a first driving signal group including a first start pulse, a first high potential driving voltage, a first low potential driving voltage, and a plurality of clock signals;

제2 스타트 펄스, 제2 고전위 구동전압, 제2 저전위 구동전압 및 다수의 클럭 신호를 포함한 제2 구동 신호군이 공급되는 제2 쉬프트 레지스터를 구비하고;A second shift register supplied with a second drive signal group including a second start pulse, a second high potential drive voltage, a second low potential drive voltage, and a plurality of clock signals;

상기 제1 및 제2 쉬프트 레지스터는 기판의 적어도 일측에 배치되며;The first and second shift registers are disposed on at least one side of the substrate;

상기 제1 스타트 펄스와 상기 제2 스타트 펄스는 시간차를 두고 상기 제1 및 제2 쉬프트 레지스터에 분리 공급되는 것을 특징으로 하는 쉬프트 레지스터.And the first start pulse and the second start pulse are separately supplied to the first and second shift registers at a time difference.

제1 항에 있어서, The method according to claim 1,

상기 제1 저전위 구동전압과 상기 제2 저전위 구동전압은 동일한 전압으로 상기 제1 및 제2 쉬프트 레지스터에 공통 공급되고; The first low potential driving voltage and the second low potential driving voltage are commonly supplied to the first and second shift registers at the same voltage;

상기 제1 고전위 구동전압과 상기 제2 고전위 구동전압은 동일한 전압으로 상기 제1 및 제2 쉬프트 레지스터에 분리 공급되는 것을 특징으로 하는 쉬프트 레지스터.And the first high potential driving voltage and the second high potential driving voltage are separately supplied to the first and second shift registers at the same voltage.

제1 항에 있어서, The method according to claim 1,

상기 기판 상의 일측에 형성되어 상기 제1 구동 신호군이 공급되는 제1 신호 배선군과; A first signal wire group formed on one side of the substrate and supplied with the first drive signal group;

상기 기판 상의 일측에 형성되어 상기 제2 구동 신호군이 공급되는 제2 신호배선군과; A second signal wiring group formed on one side of the substrate and supplied with the second driving signal group;

상기 제1 신호배선군과 상기 제1 쉬프트 레지스터 사이에 접속되어 상기 제1 쉬프트 레지스터에 상기 제1 구동 신호군을 공급하는 제3 신호배선군과; A third signal wiring group connected between the first signal wiring group and the first shift register to supply the first driving signal group to the first shift register;

상기 제2 신호배선군과 상기 제2 쉬프트 레지스터 사이에 접속되어 상기 제2 쉬프트 레지스터에 상기 제2 구동 신호군을 공급하는 제4 신호배선군을 더 구비하는 것을 특징으로 하는 쉬프트 레지스터. And a fourth signal wiring group connected between the second signal wiring group and the second shift register to supply the second driving signal group to the second shift register.

제3 항에 있어서, The method of claim 3,

상기 제1 및 제2 신호배선군은 스트라이프 형태로 상기 기판 상에 형성되는 것을 특징으로 하는 쉬프트 레지스터. And the first and second signal wiring groups are formed on the substrate in a stripe form.

제3 항에 있어서, The method of claim 3,

상기 제2 신호배선군은 일부분이 상기 기판의 가장자리에 배치되고 나머지 부분이 상기 제2 쉬프트 레지스터 일측에 배치되는 지그재그 형태로 상기 기판 상에 형성되는 것을 특징으로 하는 쉬프트 레지스터. The second signal wiring group is shift register, characterized in that formed on the substrate in a zigzag form a portion is disposed on the edge of the substrate and the remaining portion is disposed on one side of the second shift register.

제5 항에 있어서, 6. The method of claim 5,

상기 제1 신호배선군의 길이와 상기 제2 신호배선군의 길이는 다른 것을 특 징으로 하는 쉬프트 레지스터. And a length of the first signal wiring group and a length of the second signal wiring group are different.

제3 항에 있어서, The method of claim 3,

상기 제2 신호배선군은 "U"자 형태로 상기 기판 상에 형성되는 것을 특징으로 하는 쉬프트 레지스터. And the second signal wiring group is formed on the substrate in a “U” shape.

제7 항에 있어서, 8. The method of claim 7,

상기 제1 신호배선군의 길이와 상기 제2 신호배선군의 길이는 다른 것을 특징으로 하는 쉬프트 레지스터. And a length of the first signal wire group and a length of the second signal wire group is different.

제3 항에 있어서,The method of claim 3,

상기 클럭 신호는 순차적으로 공급되는 클럭 신호가 서로 오버랩되게 공급되는 것을 특징으로 하는 쉬프트 레지스터.And the clock signal is supplied such that clock signals sequentially supplied are overlapped with each other.

제3 항에 있어서,The method of claim 3,

상기 제1 및 제2 구동 신호는 신호를 공급받는 쉬프트 레지스터가 구동하지 않는 기간에는 오프되는 것을 특징으로 하는 쉬프트 레지스터.And the first and second driving signals are turned off in a period when the shift register receiving the signal is not driven.

제3 항에 있어서,The method of claim 3,

상기 제1 및 제2 구동 신호는 신호를 공급받는 쉬프트 레지스터가 구동하지 않는 기간에는 로우 전압을 유지하는 것을 특징으로 하는 쉬프트 레지스터.And the first and second driving signals maintain a low voltage during a period in which the shift register receiving the signal is not driven.

제1 항에 있어서,The method according to claim 1,

상기 제1 및 제2 쉬프트 레지스터는, The first and second shift registers,

데이터 기간 동안 출력 신호를 순차적으로 쉬프트시키기 위한 다수의 스테이지를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a plurality of stages for sequentially shifting the output signal during the data period.

제1 항에 있어서, The method according to claim 1,

상기 제1 고전위 구동전압과 상기 제2 고전위 구동전압은 동일한 전압으로 상기 제1 및 제2 쉬프트 레지스터에 분리 공급되고; The first high potential driving voltage and the second high potential driving voltage are separately supplied to the first and second shift registers at the same voltage;

상기 제2 스타트 펄스는 상기 제1 쉬프트 레지스터에 위치한 스테이지 중 마지막 스테이지의 출력 신호인 것을 특징으로 하는 쉬프트 레지스터.And the second start pulse is an output signal of a last stage among stages located in the first shift register.

상기 제1 및 제2 쉬프트 레지스터는 기판의 적어도 일측에 배치되고;The first and second shift registers are disposed on at least one side of the substrate;

상기 제1 스타트 펄스와 상기 제2 스타트 펄스는 동일한 전압으로 상기 제1 및 제2 쉬프트 레지스터에 공통 공급되고,The first start pulse and the second start pulse are commonly supplied to the first and second shift registers at the same voltage;

제13 항 또는 제14 항에 있어서,The method according to claim 13 or 14,

상기 스테이지는,The stage,

출력단자에 출력 신호를 공급하는 출력 버퍼와;An output buffer for supplying an output signal to the output terminal;

상기 출력 버퍼를 제어하는 제어부를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a control unit for controlling the output buffer.

제15 항에 있어서,The method of claim 15,

상기 출력 버퍼는,The output buffer,

Q 노드에 의해 제어되어 클럭 신호에 따라 상기 출력단자에 하이 전압과 로우 전압 중 어느 하나를 공급하는 풀-업 트랜지스터와;A pull-up transistor controlled by a Q node to supply one of a high voltage and a low voltage to the output terminal according to a clock signal;

QB 노드에 의해 제어되어 상기 출력단자에 저전위 구동전압을 공급하는 풀-다운 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a pull-down transistor controlled by a QB node to supply a low potential driving voltage to the output terminal.

제16 항에 있어서,17. The method of claim 16,

상기 제어부는,The control unit,

제1 스타트 펄스 혹은 이전 스테이지 출력 신호를 공급받아 턴-온되어 Q 노드에 하이 전압을 공급함으로써 상기 풀-업 트랜지스터를 턴-온시켜 제1 클럭 신호 를 상기 출력단자에 공급시키는 제1 트랜지스터와;A first transistor supplied with a first start pulse or a previous stage output signal and turned on to supply a high voltage to a Q node to turn on the pull-up transistor to supply a first clock signal to the output terminal;

제2 클럭 신호의 하이 전압을 공급받아 턴-온됨으로써 QB 노드에 제1 고전위 구동전압 혹은 제2 고전위 구동전압을 공급하는 제4 트랜지스터와;A fourth transistor configured to receive the high voltage of the second clock signal and turn on to supply the first high potential driving voltage or the second high potential driving voltage to the QB node;

상기 QB 노드의 하이 전압을 통해 턴-온됨으로써 상기 Q 노드를 방전시키는 제3 트랜지스터와;A third transistor configured to discharge the Q node by being turned on through a high voltage of the QB node;

다음 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 Q 노드를 방전시키는 제3a 트랜지스터와;A third a transistor configured to receive the next stage output signal and be turned on to discharge the Q node;

상기 제1 스타트 펄스 혹은 이전 스테이지 출력 신호를 공급받아 턴-온됨으로써 QB 노드를 방전시키는 제5 트랜지스터와;A fifth transistor configured to discharge the QB node by being turned on by receiving the first start pulse or the previous stage output signal;

상기 Q 노드의 하이 전압을 통해 턴-온됨으로써 상기 QB 노드를 방전시키는 제5a 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a fifth a transistor configured to discharge the QB node by being turned on through the high voltage of the Q node.

제17 항에 있어서,18. The method of claim 17,

상기 스테이지들 중 상기 제2 쉬프트 레지스터에 위치한 첫 번째 스테이지는,The first stage located in the second shift register of the stages is

상기 제1 스타트 펄스의 하이 전압을 통해 턴-온됨으로써 상기 QB 노드를 방전시키는 제5b 트랜지스터를 더 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a fifth b transistor configured to discharge the QB node by being turned on through the high voltage of the first start pulse.

제18 항에 있어서,19. The method of claim 18,

상기 스테이지 중 상기 제1 및 제2 쉬프트 레지스터에 위치한 첫 번째 스테 이지들을 제외한 나머지 스테이지들은,The remaining stages except for the first stages located in the first and second shift registers are:

상기 제1 스타트 펄스의 하이 전압을 통해 턴-온됨으로써 상기 QB 노드를 충방전시키는 제4a 트랜지스터를 더 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a fourth a transistor for charging and discharging the QB node by being turned on through the high voltage of the first start pulse.

제19 항에 있어서,20. The method of claim 19,

상기 제4a 트랜지스터는,The fourth a transistor,

상기 제1 고전위 구동전압 혹은 상기 제2 고전위 구동전압을 공급받아 상기 QB 노드를 충방전시키는 것을 특징으로 하는 쉬프트 레지스터.And the QB node is charged and discharged by receiving the first high potential driving voltage or the second high potential driving voltage.

제20 항에 있어서,The method of claim 20,

상기 제1 및 제2 고전위 구동전압은,The first and second high potential driving voltage is,

하이 전압과 로우 전압을 포함하는 교류 전압인 것을 특징으로 하는 쉬프트 레지스터.A shift register comprising an alternating voltage comprising a high voltage and a low voltage.

제21 항에 있어서,22. The method of claim 21,

상기 제4a 트랜지스터는,The fourth a transistor,

상기 제1 및 제2 고전위 구동전압의 하이 전압을 통해 상기 QB 노드를 충전시키고,Charges the QB node through high voltages of the first and second high potential driving voltages;

상기 제1 및 제2 고전위 구동전압의 로우 전압을 통해 상기 QB 노드를 방전시키는 것을 특징으로 하는 쉬프트 레지스터.And discharging the QB node through the low voltages of the first and second high potential driving voltages.

제22 항에 있어서,23. The method of claim 22,

상기 제1 고전위 구동전압은,The first high potential driving voltage is,

상기 제1 쉬프트 레지스터가 구동할 때는 상기 하이 전압을 출력하고,Outputs the high voltage when the first shift register is driven;

상기 제1 쉬프트 레지스터가 구동하지 않을 때는 상기 로우 전압을 출력하는 것을 특징으로 하는 쉬프트 레지스터.And outputting the low voltage when the first shift register is not driven.

제23 항에 있어서,The method of claim 23, wherein

상기 제2 고전위 구동전압은,The second high potential driving voltage is,

상기 제2 쉬프트 레지스터가 구동할 때는 상기 하이 전압을 출력하고,Outputs the high voltage when the second shift register is driven;

상기 제2 쉬프트 레지스터가 구동하지 않을 때는 상기 로우 전압을 출력하는 것을 특징으로 하는 쉬프트 레지스터.And outputting the low voltage when the second shift register is not driven.

제2 스타트 펄스, 제2 고전위 구동전압, 제2 저전위 구동전압 및 다수의 클럭 신호를 포함한 제2 구동 신호군이 공급되는 제2 쉬프트 레지스터와; A second shift register supplied with a second driving signal group including a second start pulse, a second high potential driving voltage, a second low potential driving voltage, and a plurality of clock signals;

제3 스타트 펄스, 제3 고전위 구동전압, 제3 저전위 구동전압 및 다수의 클럭 신호를 포함한 제3 구동 신호군이 공급되는 제3 쉬프트 레지스터와; A third shift register supplied with a third driving signal group including a third start pulse, a third high potential driving voltage, a third low potential driving voltage, and a plurality of clock signals;

제4 스타트 펄스, 제4 고전위 구동전압, 제4 저전위 구동전압 및 다수의 클럭 신호를 포함한 제4 구동 신호군이 공급되는 제4 쉬프트 레지스터를 구비하고;A fourth shift register supplied with a fourth driving signal group including a fourth start pulse, a fourth high potential driving voltage, a fourth low potential driving voltage, and a plurality of clock signals;

상기 제1 및 제3 쉬프트 레지스터는 기판의 일측에 배치되고 상기 제2 및 제4 쉬프트 레지스터는 상기 기판의 타측에 배치되며;The first and third shift registers are disposed on one side of the substrate and the second and fourth shift registers are disposed on the other side of the substrate;

상기 제1 및 제2 스타트 펄스들은 동시에 발생되고 상기 제3 및 제4 스타트 펄스들은 동시에 발생되며 상기 제1 및 제2 스타트 펄스들과 시간차를 두고 발생되는 것을 특징으로 하는 쉬프트 레지스터.And the first and second start pulses are generated at the same time and the third and fourth start pulses are generated at the same time and are generated at a time difference from the first and second start pulses.

제25 항에 있어서, 26. The method of claim 25,

상기 제1 내지 제4 저전위 구동전압은 동일한 전압으로 상기 제1 내지 제4 쉬프트 레지스터에 공통 공급되고; The first to fourth low potential driving voltages are commonly supplied to the first to fourth shift registers at the same voltage;

상기 제1 고전위 구동전압과 상기 제2 고전위 구동전압은 동일한 전압으로 상기 제1 및 제2 쉬프트 레지스터에 공통 공급되고 상기 제3 고전위 구동전압과 상기 제4 고전위 구동전압은 동일한 전압으로 상기 제3 및 제4 쉬프트 레지스터에 공통 공급되는 것을 특징으로 하는 쉬프트 레지스터.The first high potential driving voltage and the second high potential driving voltage are commonly supplied to the first and second shift registers at the same voltage, and the third high potential driving voltage and the fourth high potential driving voltage are the same voltage. The shift register, characterized in that commonly supplied to the third and fourth shift register.

제26 항에 있어서,The method of claim 26,

데이터 기간 동안 출력 신호를 순차적으로 쉬프트시키기 위한 다수의 스테이지를 더 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a plurality of stages for sequentially shifting the output signal during the data period.

제27 항에 있어서,The method of claim 27,

상기 스테이지는,The stage,

제28 항에 있어서,The method of claim 28,

상기 출력 버퍼는,The output buffer,

제29 항에 있어서,The method of claim 29,

상기 제어부는,The control unit,

스타트 펄스 혹은 이전 스테이지 출력 신호를 공급받아 턴-온되어 Q 노드에 하이 전압을 공급함으로써 상기 풀-업 트랜지스터를 턴-온시켜 제1 클럭 신호를 상기 출력단자에 공급시키는 제1 트랜지스터와;A first transistor supplied with a start pulse or a previous stage output signal and turned on to supply a high voltage to a Q node to turn on the pull-up transistor to supply a first clock signal to the output terminal;

제2 클럭 신호의 하이 전압을 공급받아 턴-온됨으로써 QB 노드에 고전위 구동전압을 공급하는 제4 트랜지스터와;A fourth transistor configured to receive the high voltage of the second clock signal and to be turned on to supply a high potential driving voltage to the QB node;

상기 스타트 펄스 혹은 이전 스테이지 출력 신호를 공급받아 턴-온됨으로써 QB 노드를 방전시키는 제5 트랜지스터와;A fifth transistor configured to discharge the QB node by being turned on by receiving the start pulse or the previous stage output signal;

상기 Q 노드의 하이 전압을 통해 턴-온됨으로써 상기 QB 노드를 방전시키는 제5a 트랜지스터와;A fifth a transistor configured to discharge the QB node by being turned on through a high voltage of the Q node;

리셋신호를 공급받아 턴-온됨으로써 상기 QB 노드를 방전시키는 제5i 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a fifth i transistor configured to receive a reset signal and turn-on to discharge the QB node.

제29 항에 있어서,The method of claim 29,

상기 제어부는,The control unit,

고전위 구동전압을 공급받아 턴-온됨으로써 QB 노드에 고전위 구동전압을 공급하는 제4 트랜지스터와;A fourth transistor configured to receive the high potential driving voltage and to be turned on to supply the high potential driving voltage to the QB node;

제29 항에 있어서,The method of claim 29,

상기 제어부는,The control unit,

상기 다음 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 제4 트랜지스터가 턴-온되는 것을 방지하는 제4a 트랜지스터와;A fourth a transistor configured to receive the next stage output signal and to be turned on to prevent the fourth transistor from being turned on;

제29 항에 있어서,The method of claim 29,

상기 제어부는,The control unit,

고전위 구동전압을 공급받아 턴-온됨으로써 T4 노드에 하이 전압을 공급하는 제4a 트랜지스터와;A fourth a transistor supplying a high voltage to the T4 node by being turned on by receiving a high potential driving voltage;

상기 T4 노드의 하이 전압으로 턴-온되어 QB 노드에 고전위 구동전압을 공급하는 제4 트랜지스터와;A fourth transistor turned on to a high voltage of the T4 node to supply a high potential driving voltage to a QB node;

리셋신호를 공급받아 턴-온됨으로써 상기 T4 노드를 방전시키는 제4b 트랜지스터와;A fourth b transistor configured to discharge the T4 node by being turned on by receiving a reset signal;

Q 노드의 하이 전압으로 턴-온되어 상기 T4 노드를 방전시키는 제4c 트랜지스터와;A fourth c transistor turned on to a high voltage of a Q node to discharge the T4 node;

상기 스타트 펄스 혹은 이전 스테이지 출력 신호를 공급받아 턴-온되어 상기 T4 노드를 방전시키는 제4d 트랜지스터와;A 4d transistor receiving the start pulse or the previous stage output signal and being turned on to discharge the T4 node;

제30 항에 있어서,The method of claim 30,

상기 리셋신호는 현재 구동되는 쉬프트 레지스터와 동일한 측면에 위치하여 차후 구동되는 쉬프트 레지스터의 고전위 구동전압과 첫 스테이지 출력 신호 중 적어도 어느 하나를 이용하는 것을 특징으로 하는 쉬프트 레지스터.And the reset signal is positioned on the same side as the currently driven shift register and uses at least one of a high potential driving voltage and a first stage output signal of a subsequently driven shift register.

제25 항에 있어서, 26. The method of claim 25,

상기 기판 상의 일측에 형성되어 상기 제1 구동 신호군이 공급되는 제1 신호배선군과; A first signal wiring group formed on one side of the substrate and supplied with the first driving signal group;

상기 기판 상의 일측에 형성되어 상기 제3 구동 신호군이 공급되는 제2 신호배선군과; A second signal wiring group formed on one side of the substrate and supplied with the third driving signal group;

상기 제1 신호배선과 상기 제1 쉬프트 레지스터 사이에 접속되어 상기 제1 쉬프트 레지스터에 상기 제1 구동 신호군을 공급하는 제3 신호배선군과; A third signal wiring group connected between the first signal wiring and the first shift register to supply the first driving signal group to the first shift register;

상기 제2 신호배선과 상기 제3 쉬프트 레지스터 사이에 접속되어 상기 제3 쉬프트 레지스터에 상기 제3 구동 신호군을 공급하는 제4 신호배선군과;A fourth signal wiring group connected between the second signal wiring and the third shift register to supply the third driving signal group to the third shift register;

상기 기판 상의 타측에 형성되어 상기 제2 구동 신호군이 공급되는 제5 신호배선군과; A fifth signal wiring group formed on the other side of the substrate and supplied with the second driving signal group;

상기 기판 상의 타측에 형성되어 상기 제4 구동 신호군이 공급되는 제6 신호배선군과; A sixth signal wiring group formed on the other side of the substrate and supplied with the fourth driving signal group;

상기 제5 신호배선과 상기 제2 쉬프트 레지스터 사이에 접속되어 상기 제2 쉬프트 레지스터에 상기 제2 구동 신호군을 공급하는 제7 신호배선군과; A seventh signal wiring group connected between the fifth signal wiring and the second shift register to supply the second driving signal group to the second shift register;

상기 제6 신호배선과 상기 제4 쉬프트 레지스터 사이에 접속되어 상기 제4 쉬프트 레지스터에 상기 제4 구동 신호군을 공급하는 제8 신호배선군을 더 구비하는 것을 특징으로 하는 쉬프트 레지스터. And an eighth signal wiring group connected between the sixth signal wiring and the fourth shift register to supply the fourth driving signal group to the fourth shift register.

제35 항에 있어서, 36. The method of claim 35 wherein

상기 제1, 제2, 제5, 제6 신호배선군은 스트라이프 형태로 상기 기판 상에 형성되는 것을 특징으로 하는 쉬프트 레지스터. The first, second, fifth, and sixth signal wiring group is formed on the substrate in the form of a stripe shift register.

제35 항에 있어서, 36. The method of claim 35 wherein

상기 제2 신호배선군은 일부분이 상기 기판의 가장자리에 배치되고 나머지 부분이 상기 제3 쉬프트 레지스터 일측에 배치되는 지그재그 형태로 상기 기판 상에 형성되고;The second signal wiring group is formed on the substrate in a zigzag form with a portion disposed on an edge of the substrate and a remaining portion disposed on one side of the third shift register;

상기 제6 신호배선군은 일부분이 상기 기판의 가장자리에 배치되고 나머지 부분이 상기 제4 쉬프트 레지스터 일측에 배치되는 지그재그 형태로 상기 기판 상에 형성되는 것을 특징으로 하는 쉬프트 레지스터.The sixth signal wiring group is shift register, characterized in that formed on the substrate in a zigzag form a portion is disposed on the edge of the substrate and the remaining portion is disposed on one side of the fourth shift register.

제37 항에 있어서, The method of claim 37,

상기 제1 신호배선군의 길이와 상기 제2 신호배선군의 길이는 다르고, 상기 제5 신호배선군의 길이와 상기 제6 신호배선군의 길이는 다른 것을 특징으로 하는 쉬프트 레지스터. And a length of the first signal wiring group and a length of the second signal wiring group are different, and a length of the fifth signal wiring group and a length of the sixth signal wiring group are different.

제35 항에 있어서, 36. The method of claim 35 wherein

상기 제2 및 제6 신호배선군은 "U"자 형태로 상기 기판 상에 형성되는 것을 특징으로 하는 쉬프트 레지스터. And the second and sixth signal wiring group are formed on the substrate in a "U" shape.

제39 항에 있어서, 40. The method of claim 39,

상기 제1 신호배선군의 길이와 상기 제2 신호배선군의 길이는 다르고, 상기 제5 신호배선군의 길이와 상기 제6 신호배선군의 길이는 다른 것을 특징으로 하는 쉬프트 레지스터.And a length of the first signal wiring group and a length of the second signal wiring group are different, and a length of the fifth signal wiring group and a length of the sixth signal wiring group are different.

제35 항에 있어서,36. The method of claim 35 wherein

상기 제1 내지 제4 구동 신호는 신호를 공급받는 쉬프트 레지스터가 구동하지 않는 기간에는 오프되는 것을 특징으로 하는 쉬프트 레지스터.And the first to fourth driving signals are turned off during the period when the shift register receiving the signal is not driven.

제35 항에 있어서,36. The method of claim 35 wherein

상기 제1 내지 제4 구동 신호는 신호를 공급받는 쉬프트 레지스터가 구동하지 않는 기간에는 로우 전압을 유지하는 것을 특징으로 하는 쉬프트 레지스터.And the first to fourth driving signals maintain a low voltage during a period in which the shift register receiving the signal is not driven.

다수의 게이트 라인들과 다수의 데이터 라인들이 교차되고 다수의 액정셀들이 배치되는 어레이 영역을 가지는 액정표시패널과;A liquid crystal display panel having an array region in which a plurality of gate lines and a plurality of data lines intersect and a plurality of liquid crystal cells are disposed;

제1 스타트 펄스, 제1 고전위 구동전압, 제1 저전위 구동전압 및 다수의 클럭 신호를 포함한 제1 구동 신호군이 공급되는 제1 쉬프트 레지스터와, 제2 스타트 펄스, 제2 고전위 구동전압, 제2 저전위 구동전압 및 다수의 클럭 신호를 포함한 제2 구동 신호군이 공급되는 제2 쉬프트 레지스터를 이용하여 상기 게이트 라인들에 스캔펄스들을 순차적으로 공급하는 게이트 구동회로와;A first shift register supplied with a first driving signal group including a first start pulse, a first high potential driving voltage, a first low potential driving voltage, and a plurality of clock signals, and a second start pulse and a second high potential driving voltage A gate driving circuit sequentially supplying scan pulses to the gate lines using a second shift register supplied with a second driving signal group including a second low potential driving voltage and a plurality of clock signals;

상기 데이터 라인들에 데이터를 공급하기 위한 데이터 구동회로를 구비하고; A data driver circuit for supplying data to the data lines;

상기 제1 및 제2 쉬프트 레지스터는 기판의 적어도 일측에 배치되며,The first and second shift registers are disposed on at least one side of the substrate,

상기 제1 스타트 펄스와 상기 제2 스타트 펄스는 시간차를 두고 상기 제1 및 제2 쉬프트 레지스터에 분리 공급되는 것을 특징으로 하는 액정표시장치.And the first start pulse and the second start pulse are separately supplied to the first and second shift registers at a time difference.

제44 항에 있어서, 45. The method of claim 44,

상기 제1 저전위 구동전압과 상기 제2 저전위 구동전압은 동일한 전압으로 상기 제1 및 제2 쉬프트 레지스터에 공통 공급되며; The first low potential driving voltage and the second low potential driving voltage are commonly supplied to the first and second shift registers at the same voltage;

상기 제1 고전위 구동전압과 상기 제2 고전위 구동전압은 동일한 전압으로 상기 제1 및 제2 쉬프트 레지스터에 분리 공급되는 것을 특징으로 하는 액정표시장치.And the first high potential driving voltage and the second high potential driving voltage are separately supplied to the first and second shift registers at the same voltage.

제44 항에 있어서, 45. The method of claim 44,

상기 제2 스타트 펄스는 상기 제1 쉬프트 레지스터에 위치한 스테이지 중 마지막 스테이지의 출력 신호인 것을 특징으로 하는 액정표시장치.And the second start pulse is an output signal of a last stage among stages located in the first shift register.

상기 제1 스타트 펄스와 상기 제2 스타트 펄스는 동일한 전압으로 상기 제1 및 제2 쉬프트 레지스터에 공통 공급되는 것을 특징으로 하는 액정표시장치.And the first start pulse and the second start pulse are commonly supplied to the first and second shift registers at the same voltage.

제44 항에 있어서, 45. The method of claim 44,

상기 제2 신호배선과 상기 제2 쉬프트 레지스터 사이에 접속되어 상기 제2 쉬프트 레지스터에 상기 제2 구동 신호군을 공급하는 제4 신호배선군을 더 구비하는 것을 특징으로 하는 액정표시장치.And a fourth signal wiring group connected between the second signal wiring and the second shift register to supply the second driving signal group to the second shift register.

제48 항에 있어서, 49. The method of claim 48 wherein

상기 제1 및 제2 신호배선군은 스트라이프 형태로 상기 기판 상에 형성되는 것을 특징으로 하는 액정표시장치.And the first and second signal wiring groups are formed on the substrate in a stripe form.

제48 항에 있어서, 49. The method of claim 48 wherein

상기 제2 신호배선군은 일부분이 상기 기판의 가장자리에 배치되고 나머지 부분이 상기 제2 쉬프트 레지스터 일측에 배치되는 지그재그 형태로 상기 기판 상에 형성되는 것을 특징으로 하는 액정표시장치.And wherein the second signal wiring group is formed on the substrate in a zigzag form with a portion disposed at an edge of the substrate and a remaining portion disposed on one side of the second shift register.

제50 항에 있어서, 51. The method of claim 50,

상기 제1 신호배선군의 길이와 상기 제2 신호배선군의 길이는 다른 것을 특징으로 하는 액정표시장치. The length of the first signal wiring group and the length of the second signal wiring group are different.

제51 항에 있어서, The method of claim 51, wherein

상기 제2 신호배선군의 일부는 상기 액정표시패널의 실링재와 중첩되는 것을 특징으로 하는 액정표시장치.And a part of the second signal wiring group overlaps the sealing material of the liquid crystal display panel.

제48 항에 있어서, 49. The method of claim 48 wherein

상기 제2 신호배선은 "U"자 형태로 상기 기판 상에 형성되는 것을 특징으로 하는 액정표시장치.And the second signal line is formed on the substrate in a “U” shape.

제53 항에 있어서, The method of claim 53,

상기 제1 신호배선군의 길이와 상기 제2 신호배선군의 길이는 다른 것을 특징으로 하는 액정표시장치.The length of the first signal wiring group and the length of the second signal wiring group are different.

제54 항에 있어서, 55. The method of claim 54,

제1 스타트 펄스, 제1 고전위 구동전압, 제1 저전위 구동전압 및 다수의 클럭 신호를 포함한 제1 구동 신호군이 공급되는 제1 쉬프트 레지스터와, 제2 스타트 펄스, 제2 고전위 구동전압, 제2 저전위 구동전압 및 다수의 클럭 신호를 포함한 제2 구동 신호군이 공급되는 제2 쉬프트 레지스터와, 제3 스타트 펄스, 제3 고전위 구동전압, 제3 저전위 구동전압 및 다수의 클럭 신호를 포함한 제3 구동 신호군이 공급되는 제3 쉬프트 레지스터와, 제4 스타트 펄스, 제4 고전위 구동전압, 제4 저전위 구동전압 및 다수의 클럭 신호를 포함한 제4 구동 신호군이 공급되는 제4 쉬프트 레지스터를 이용하여 상기 게이트 라인들에 스캔펄스들을 순차적으로 공급하는 게이트 구동회로와;A first shift register supplied with a first driving signal group including a first start pulse, a first high potential driving voltage, a first low potential driving voltage, and a plurality of clock signals, and a second start pulse and a second high potential driving voltage A second shift register supplied with a second driving signal group including a second low potential driving voltage and a plurality of clock signals, a third start pulse, a third high potential driving voltage, a third low potential driving voltage, and a plurality of clocks; A third shift register supplied with a third drive signal group including a signal; and a fourth drive signal group including a fourth start pulse, a fourth high potential drive voltage, a fourth low potential drive voltage, and a plurality of clock signals. A gate driving circuit sequentially supplying scan pulses to the gate lines using a fourth shift register;

상기 제1 및 제3 쉬프트 레지스터는 기판의 일측에 배치되고 상기 제2 및 제4 쉬프트 레지스터는 기판의 타측에 배치되며;The first and third shift registers are disposed on one side of the substrate and the second and fourth shift registers are disposed on the other side of the substrate;

상기 제1 및 제2 스타트 펄스들은 동시에 발생되고 상기 제3 및 제4 스타트 펄스들은 동시에 발생되며 상기 제1 및 제2 스타트 펄스들과 시간차를 두고 발생되는 것을 특징으로 하는 액정표시장치.And the first and second start pulses are generated at the same time, and the third and fourth start pulses are generated at the same time and are generated with a time difference from the first and second start pulses.

제56 항에 있어서, The method of claim 56, wherein

상기 제1 고전위 구동전압과 상기 제2 고전위 구동전압은 동일한 전압으로 상기 제1 및 제2 쉬프트 레지스터에 공통 공급되고 상기 제3 고전위 구동전압과 상기 제4 고전위 구동전압은 동일한 전압으로 상기 제3 및 제4 쉬프트 레지스터에 공통 공급되는 것을 특징으로 하는 액정표시장치.The first high potential driving voltage and the second high potential driving voltage are commonly supplied to the first and second shift registers at the same voltage, and the third high potential driving voltage and the fourth high potential driving voltage are the same voltage. And a common supply to the third and fourth shift registers.

제56 항에 있어서, The method of claim 56, wherein

상기 제6 신호배선과 상기 제4 쉬프트 레지스터 사이에 접속되어 상기 제4 쉬프트 레지스터에 상기 제4 구동 신호군을 공급하는 제8 신호배선군을 더 구비하는 것을 특징으로 하는 액정표시장치. And an eighth signal wiring group connected between the sixth signal wiring and the fourth shift register to supply the fourth driving signal group to the fourth shift register.

제58 항에 있어서, The method of claim 58,

상기 제1, 제2, 제5, 제6 신호배선군은 스트라이프 형태로 상기 기판 상에 형성되는 것을 특징으로 하는 액정표시장치.And the first, second, fifth, and sixth signal wiring groups are formed on the substrate in a stripe form.

제58 항에 있어서, The method of claim 58,

상기 제6 신호배선군은 일부분이 상기 기판의 가장자리에 배치되고 나머지 부분이 상기 제4 쉬프트 레지스터 일측에 배치되는 지그재그 형태로 상기 기판 상에 형성되는 것을 특징으로 하는 액정표시장치.And the sixth signal wiring group is formed on the substrate in a zigzag form with a portion disposed on an edge of the substrate and a remaining portion disposed on one side of the fourth shift register.

제60 항에 있어서, 61. The method of claim 60,

상기 제1 신호배선군의 길이와 상기 제2 신호배선군의 길이는 다르고, 상기 제5 신호배선군의 길이와 상기 제6 신호배선군의 길이는 다른 것을 특징으로 하는 액정표시장치. The length of the first signal wiring group and the length of the second signal wiring group are different, the length of the fifth signal wiring group and the length of the sixth signal wiring group is different.

제61 항에 있어서, 62. The method of claim 61,

상기 제2 및 제6 신호배선군의 일부는 상기 액정표시패널의 실링재와 중첩되는 것을 특징으로 하는 액정표시장치.Part of the second and sixth signal wiring group overlaps with a sealing material of the liquid crystal display panel.

제58 항에 있어서, The method of claim 58,

상기 제2 및 제6 신호배선군은 "U"자 형태로 상기 기판 상에 형성되는 것을 특징으로 하는 액정표시장치.And the second and sixth signal wiring groups are formed on the substrate in a “U” shape.

제63 항에 있어서, The method of claim 63, wherein

상기 제1 신호배선군의 길이와 상기 제2 신호배선군의 길이는 다르고, 상기 제5 신호배선군의 길이와 상기 제6 신호배선군의 길이는 다른 것을 특징으로 하는 액정표시장치.The length of the first signal wiring group and the length of the second signal wiring group are different, the length of the fifth signal wiring group and the length of the sixth signal wiring group is different.

제64 항에 있어서, 65. The method of claim 64,

제56 항에 있어서,The method of claim 56, wherein

상기 게이트 라인은 홀수 번째 게이트 라인과 짝수 번째 게이트 라인으로 분리되어, 제1 및 제3 쉬프트 레지스터는 홀수 번째 게이트 라인을 구동하고, 제2 및 제4 쉬프트 레지스터는 짝수 번째 게이트 라인을 구동하는 것을 특징으로 하는 액정표시장치.The gate line is divided into an odd-numbered gate line and an even-numbered gate line, so that the first and third shift registers drive the odd-numbered gate line, and the second and fourth shift registers drive the even-numbered gate line. A liquid crystal display device.

제56 항에 있어서,The method of claim 56, wherein

상기 제1 및 제3 쉬프트 레지스터는 동일한 게이트 라인을 동시 구동하고, 상기 제2 및 제4 쉬프트 레지스터는 동일한 게이트 라인을 동시 구동하는 것을 특징으로 하는 액정표시장치.And the first and third shift registers simultaneously drive the same gate line, and the second and fourth shift registers simultaneously drive the same gate line.

제31 항에 있어서,32. The method of claim 31,

제32 항에 있어서,33. The method of claim 32,

제33 항에 있어서,The method of claim 33, wherein