KR20070101910A - 반도체 메모리 장치 - Google Patents

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본 발명은 반도체 메모리 장치의 소정 공정 단계 이전에 검출된 제 1 페일 비트 어드레스(fail bit address)에 대한 정보를 기억하는 리던던시 퓨즈부와; 상기 공정단계 이후에 검출된 제 2 페일 비트 어드레스를 기억하는 비휘발성메모리와; 소정 테스트 모드 신호에 응답하여 상기 제 2 페일 비트 어드레스를 상기 비휘발성 메모리에 기억시키고, 리드 제어신호에 응답하여 상기 비휘발성 메모리에 기억된 제 2 페일 비트 어드레스를 출력시키도록 제어하는 제 1 제어부와; 외부 입력 어드레스를 받아, 상기 입력 어드레스가 상기 제 1 페일 비트 어드레스 또는 상기 제 2 페일 비트 어드레스와 동일한지 여부를 검출하여 검출신호를 출력하는 리던던시 제어부와; 상기 검출신호를 입력받아, 상기 검출결과 상기 입력 어드레스가 상기 제 1 페일 비트 어드레스 또는 상기 제 2 페일 비트 어드레스와 동일하지 않은 경우에는 정규(normal) 메모리 셀에 액세스하도록 제어하고, 동일한 경우에는 리던던시 메모리 셀에 액세스하도록 제어하는 제 2 제어부를 포함하여 구성되는 반도체 메모리 장치에 관한 것이다.
리던던시, 반도체 메모리 장치

Description

반도체 메모리 장치{Semiconductor Memory Device}
도 1은 종래 반도체 메모리 장치의 구성을 도시한 것이다.
도 2는 본 발명에 의한 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 것이다.
도 3은 본 실시예에 따른 반도체 메모리 장치에 포함된 플래쉬 메모리와 플래쉬 제어부를 도시한 상세도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 패키지 공정 단계 이전에 검출된 페일 비트뿐만 아니라 패키지 공정 단계 이후에 생성되거나 검출된 페일 비트에 대해서도 리던던시 메모리 셀로의 리페어(repair)가 가능한 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 여러 요인으로 인하여 메모리 셀 어레 이(cell array)의 워드라인(wordline)이나 비트라인(bitline)에 연결되어 있는 셀이 페일(fail)되어 데이터를 리드(read)하거나 라이트(write)할 수 없을 때, 그에 관련된 워드라인이나 비트라인의 모든 셀들을 여분으로 만들어 놓은 리던던시 워드라인이나 비트라인의 셀들로 대치시키는 리던던시 스킴을 포함하고 있다.
도 1은 상기와 같은 리던던시 스킴을 포함하고 있는 종래의 반도체 메모리 장치의 구성을 도시한 것으로서, 이를 참조하여 종래 반도체 메모리 장치의 동작을 설명한다.
우선, 도 1에서 뱅크 제어부(110)는 뱅크 어드레스(BANK ADDRESS)와 명령(COMMAND)을 입력받아 각 뱅크의 동작을 제어한다. 리드 또는 라이트 동작시 어드레스 래치부(120)는 뱅크 제어부(110)의 제어를 받아 외부 입력 어드레스(ADDRESS)를 소정 구간동안 래치하여 출력한다. 그리고, 리던던시 제어부(140)는 상기 어드레스 래치부(120)로부터 어드레스를 입력받아서, 상기 어드레스가 리던던시 퓨즈부(130)에 기억되어 있는 페일 비트 어드레스(fail bit address)와 일치하는지 여부를 검출하여 그 검출신호를 출력한다. 여기서, 리던던시 퓨즈부(130)는 반도체 메모리 장치의 패키지 공정 단계 이전에 검출된 페일 비트 어드레스에 대한 정보를 기억하고 있다.
이어서, 블럭제어부(150)는 어드레스 래치부(120)로부터의 어드레스와 상기 리던던시 제어부(140)로부터 출력되는 검출신호를 입력받아, 상기 검출신호에 따라 메모리 셀로의 액세스를 제어한다. 즉, 블럭 제어부(150)는 상기 검출결과 상기 어드레스(ADDRESS)가 상기 페일 비트 어드레스와 동일하지 않은 경우에는 상기 어드 레스(ADDRESS)에 대응하는 정규(normal) 메모리 셀 어레이(160)의 각 셀에 액세스하도록 제어하고, 만약 동일한 경우에는 페일 비트 어드레스를 대체하도록 설치된 리던던시 메모리 셀 어레이(170)의 각 셀에 액세스하도록 제어한다. 이렇게 함으로써, 반도체 메모리 장치는 소정 메모리 셀에 페일이 발생한다 하더라도 정상적인 데이터 입출력 동작을 할 수 있게 된다.
그런데, 상기와 같은 종래의 반도체 메모리 장치에서는 반도체 장치의 패키지 공정 단계 이후에 메모리에 페일이 발생할 경우에는 이를 적절히 리페어(repair)하지 못하는 문제점이 있었다. 즉, 종래의 반도체 메모리 장치는 상기에서 설명한 바와 같이 페일 비트 어드레스에 관한 정보를 기억하는 리던던시 퓨즈부(130)를 포함하고 있었다. 그러나, 이러한 리던던시 퓨즈부(130)에는 반도체 메모리 장치의 패키지 공정 이전 단계에서는 페일 비트 어드레스를 기억시킬 수 있으나, 패키지가 완료된 이후에는 기억시킬 수가 없는 문제점이 있었다.
이에 따라, 만약 패키지 완료 이후에 메모리 셀에 페일이 발생하는 경우에는 상기 손상된 메모리 셀을 리던던시 메모리 셀로 대체하지 못함으로 말미암아 상기 손상을 리페어하지 못하는 문제점이 있었다. 그리고, 이는 패키지 공정 이후에 발생된 한 두개의 페일 비트 때문에 전체 공정을 완료한 제품을 불량으로 처리되게 하여 제품의 수율을 떨어뜨리는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 장치의 패키 지 공정 단계 이전에 검출된 페일 비트뿐만 아니라 패키지 공정 단계 이후에 생성되거나 검출된 페일 비트에 대해서도 리던던시 메모리 셀로의 리페어가 가능한 반도체 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 메모리 장치의 소정 공정 단계 이전에 검출된 제 1 페일 비트 어드레스(fail bit address)에 대한 정보를 기억하는 리던던시 퓨즈부와; 상기 공정단계 이후에 검출된 제 2 페일 비트 어드레스를 기억하는 비휘발성메모리와; 소정 테스트 모드 신호에 응답하여 상기 제 2 페일 비트 어드레스를 상기 비휘발성 메모리에 기억시키고, 리드 제어신호에 응답하여 상기 비휘발성 메모리에 기억된 제 2 페일 비트 어드레스를 출력시키도록 제어하는 제 1 제어부와; 외부 입력 어드레스를 받아, 상기 입력 어드레스가 상기 제 1 페일 비트 어드레스 또는 상기 제 2 페일 비트 어드레스와 동일한지 여부를 검출하여 검출신호를 출력하는 리던던시 제어부와; 상기 검출신호를 입력받아, 상기 검출결과 상기 입력 어드레스가 상기 제 1 페일 비트 어드레스 또는 상기 제 2 페일 비트 어드레스와 동일하지 않은 경우에는 정규(normal) 메모리 셀에 액세스하도록 제어하고, 동일한 경우에는 리던던시 메모리 셀에 액세스하도록 제어하는 제 2 제어부를 포함하여 구성되는 반도체 메모리 장치를 제공한다.
본 발명에서, 상기 리드 제어신호에 따라 상기 비휘발성 메모리로부터 출력된 제 2 페일 비트 어드레스를 소정 구간 래치시켜 상기 리던던시 제어부에 공급하 는 제 1 어드레스 래치부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 입력 어드레스를 소정 구간 래치시켜 상기 리던던시 제어부에 공급하는 제 2 어드레스 래치부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 비휘발성메모리와 제 1 제어부는 복수의 메모리 뱅크가 공유하도록 설치되는 것이 바람직하다.
본 발명에서, 상기 비휘발성메모리와 제 1 제어부는 메모리 뱅크 별로 구비되는 것이 바람직하다.
본 발명에서, 상기 비휘발성 메모리는 플래시 메모리인 것이 바람직하다.
본 발명에서, 상기 공정단계는 반도체 메모리 장치의 패키지 공정단계인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명에 의한 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 것이고, 도 3은 본 실시예에 따른 반도체 메모리 장치에 포함된 플래쉬 메모리와 플래쉬 제어부를 도시한 것으로서, 이를 참조하여 본 실시예에 따른 반도체 메모리 장치를 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 반도체 메모리 장치의 패키지 공정 단계 이전에 검출된 제 1 페일 비트 어드레스에 대한 정보를 기억하는 리던던시 퓨즈부(260)와; 상기 패키지 공정단계 이후에 검출된 제 2 페일 비트 어드레스를 기억하는 비휘발성메모리인 플래쉬 메모리(210)와; 소정 테스트 모드 신호(TMFLASH)에 응답하여 상기 제 2 페일 비트 어드레스를 상기 플래쉬 메모리(210)에 기억시키고, 리드 제어신호(RDFLASH)에 응답하여 상기 플래쉬 메모리(210)에 기억된 제 2 페일 비트 어드레스(f_address)를 출력시키도록 제어하는 플래쉬 제어부(220)와; 외부 입력 어드레스(ADDRESS)를 받아, 상기 입력 어드레스(ADDRESS)가 상기 제 1 페일 비트 어드레스 또는 상기 제 2 페일 비트 어드레스(f_address)와 동일한지 여부를 검출하여 검출신호(f_det)를 출력하는 리던던시 제어부(270)와; 상기 검출신호(f_det)를 입력받아, 상기 검출결과 상기 어드레스(ADDRESS)가 상기 제 1 페일 비트 어드레스 또는 상기 제 2 페일 비트 어드레스(f_address)와 동일하지 않은 경우에는 정규 메모리 셀에 액세스하도록 제어하고, 동일한 경우에는 리던던시 메모리 셀에 액세스하도록 제어하는 블럭 제어부(280)를 포함하여 구성된다.
이와 같이 구성된 본 실시예의 동작을 도 1 및 도 2를 참조하여 구체적으로 설명한다.
우선, 도 2에서 뱅크 제어부(230)는 뱅크 어드레스(BANK ADDRESS)와 명령(COMMAND)을 입력받아 각 뱅크의 동작을 제어한다. 리드 또는 라이트 동작시 어드레스 래치부(240)는 뱅크 제어부(230)의 제어를 받아 외부 입력 어드레 스(ADDRESS)를 소정 구간동안 래치하여 출력한다.
그리고, 비휘발성 메모리인 플래쉬 메모리(210)는 플래쉬 제어부(220)의 제어를 받아 패키지 공정단계 이후에 검출된 페일 비트 어드레스를 기억한다. 즉, 도 3에서 테스트 모드 신호(TMFLASH)가 인에이블되면, 플래쉬 제어부(220)는 이에 응답하여 페일 비트 어드레스를 플래쉬 메모리(210)에 기억시킨다. 여기서, 플래쉬 메모리(210)에 기억되는 페일 비트 어드레스는 반도체 메모리 장치의 패키지 공정단계 이후에 소정의 테스트 모드를 통하여 검출된 페일 비트의 어드레스로서, 소정의 테스트 모드에서 패키지의 어드레스 핀을 통하여 입력된다. 패키지 단계 이후에 발생되거나 검출되는 페일 비트(fail bit)의 수는 그다지 많지 않기 때문에, 플래쉬 메모리(210)는 하나 또는 수 개의 페일 비트 어드레스를 기억할 수 있을 정도의 용량을 가지면 충분하다. 그리고, 플래쉬 메모리(210)에 접근할 때에는 플래쉬 메모리 셀의 어드레스를 따로 구분하여 접근하지 않고 한 번의 리드/라이트 동작에 의해 모든 플래쉬 메모리 셀의 데이터에 접근할 수 있도록 함으로써, 각 플래쉬 메모리 셀들의 어드레스에 관련된 제어신호 및 관련 제어회로가 필요하지 않도록 구성할 수 있다.
다음으로, 도 3에서 플래쉬 제어부(220)는 리드 제어신호(RDFLASH)가 인에이블되어 입력되면, 이에 응답하여 플래쉬 메모리(210)에 기억되어 있는 제 2 페일 비트 어드레스(f_address)를 읽어내어 출력한다. 즉, 플래쉬 제어부(220)는 반도체 메모리칩이 동작을 시작하여 리드 또는 라이트 등의 동작이 수행될 때 플래쉬 메모리(210)에 기억되어 있는 제 2 페일 비트 어드레스(f_address)를 읽어내어 어드레 스 래치부(250)로 출력한다.
어드레스 래치부(250)는 리드 제어신호(RDFLASH)에 따라 플래쉬 메모리(210)로부터 출력된 제 2 페일 비트 어드레스(f_address)를 소정 구간 래치시켜 리던던시 제어부(270)에 공급한다.
이어서, 리던던시 제어부(270)는 어드레스 래치부(240)에 의해 래치된 어드레스(ADDRESS)를 입력받아, 어드레스(ADDRESS)가 상기 제 1 페일 비트 어드레스 또는 상기 제 2 페일 비트 어드레스(f_address)와 동일한지 여부를 검출하여 검출신호(f_det)를 출력한다. 여기서, 리던던시 퓨즈부(260)는 반도체 메모리 장치의 패키지 공정 단계 이전에 검출된 제 1 페일 비트 어드레스에 대한 정보를 기억하고 있다. 즉, 리던던시 제어부(270)는 어드레스 래치부(240)에 의해 래치된 어드레스(ADDRESS)가 리던던시 퓨즈부(260)에 기억된 제 1 페일 비트 어드레스 또는 어드레스 래치부(250)에 의해 래치된 제 2 페일 비트 어드레스(f_address)와 동일한지 여부를 검출하여, 만약 동일한 경우에는 검출신호(f_det)를 인에이블시켜 출력하고 동일하지 않은 경우에는 검출신호(f_det)를 디스에이블시켜 출력한다.
다음으로, 블럭제어부(280)는 어드레스 래치부(240)로부터의 어드레스(ADDRESS)와 상기 리던던시 제어부(270)로부터 출력되는 검출신호(f_det)를 입력받아, 상기 검출신호(f_det)에 따라 메모리 셀로의 액세스를 제어한다. 즉, 블럭 제어부(280)는 상기 검출결과 어드레스(ADDRESS)가 상기 제 1 페일 비트 어드레스나 제 2 페일 비트 어드레스(f_address)와 동일하지 않은 경우에는 상기 어드레스(ADDRESS)에 대응하는 정규 메모리 셀 어레이(290)의 각 셀에 액세스하도록 제어 하고, 만약 동일한 경우에는 상기 제 1 페일 비트 어드레스 또는 제 2 페일 비트 어드레스(f_address)의 해당 손상 셀을 대체하도록 설치된 리던던시 메모리 셀 어레이(300)의 각 셀에 액세스하도록 제어한다. 이렇게 함으로써, 반도체 메모리 장치는 소정 메모리 셀에 페일이 발생한다 하더라도 정상적인 데이터 입출력 동작을 할 수 있게 된다.
결과적으로, 본 실시예에 따른 반도체 메모리 장치에서는 반도체 장치의 패키지 공정 단계 이전뿐만 아니라 패키지 공정 이후 단계에서 메모리에 페일이 발생할 경우에도 이를 적절히 리페어(repair)할 수 있다. 즉, 본 실시예에 따른 반도체 메모리 장치는 패키지 이전 단계에서 발생된 페일 비트 어드레스에 관한 정보를 기억하는 리던던시 퓨즈부(260)를 포함할 뿐만 아니라 패키지 이후 단계에서 발생된 페일 비트 어드레스에 관한 정보를 기억하는 플래쉬 메모리(210)도 포함함으로써, 패키지 완료 이후에 메모리 셀에 페일이 발생하는 경우에도 상기 손상된 메모리 셀을 리던던시 메모리 셀로 대체할 수 있고, 이에 따라 반도체 메모리 장치의 전체적인 수율을 향상시킬 수 있으며 제품 등급 분류시 고성능 제품의 비율을 높일 수 있다.
본 실시예에서는 패키지 공정 단계 이후에 검출된 페일 비트 어드레스를 비휘발성 메모리인 플래쉬 메모리에 기억시키도록 하고 있으나 실시예에 따라서는 다른 공정 단계를 기준으로 하여 그 이후에 발생된 페일 비트 어드레스를 기억시키도록 할 수도 있다. 또한, 상기 플래쉬 메모리 대신에 다른 어떠한 종류의 비휘발성 메모리라도 사용 가능하다.
한편, 상기 실시예에서는 복수의 메모리 뱅크(Bank0~Bank3)가 상기 플래쉬 메모리(210)와 플래쉬 제어부(220)를 공유하도록 설치되어 있으나, 실시예에 따라서는 상기 플래쉬 메모리(210)와 플래쉬 제어부(220)가 메모리 뱅크 별로 별도로 구비되도록 할 수도 있다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 반도체 메모리 장치의 패키지 공정 단계 이전에 검출된 페일 비트뿐만 아니라 패키지 공정 단계 이후에 생성되거나 검출된 페일 비트에 대해서도 리던던시 메모리 셀로의 리페어가 가능하도록 함으로써, 반도체 메모리 장치의 전체적인 수율을 향상시킬 수 있고 제품 등급 분류시 고성능 제품의 비율을 높일 수 있는 이점이 있다.

Claims (7)

  1. 반도체 메모리 장치의 소정 공정 단계 이전에 검출된 제 1 페일 비트 어드레스(fail bit address)에 대한 정보를 기억하는 리던던시 퓨즈부와;
    상기 공정단계 이후에 검출된 제 2 페일 비트 어드레스를 기억하는 비휘발성메모리와;
    소정 테스트 모드 신호에 응답하여 상기 제 2 페일 비트 어드레스를 상기 비휘발성 메모리에 기억시키고, 리드 제어신호에 응답하여 상기 비휘발성 메모리에 기억된 제 2 페일 비트 어드레스를 출력시키도록 제어하는 제 1 제어부와;
    외부 입력 어드레스를 받아, 상기 입력 어드레스가 상기 제 1 페일 비트 어드레스 또는 상기 제 2 페일 비트 어드레스와 동일한지 여부를 검출하여 검출신호를 출력하는 리던던시 제어부와;
    상기 검출신호를 입력받아, 상기 검출결과 상기 입력 어드레스가 상기 제 1 페일 비트 어드레스 또는 상기 제 2 페일 비트 어드레스와 동일하지 않은 경우에는 정규(normal) 메모리 셀에 액세스하도록 제어하고, 동일한 경우에는 리던던시 메모리 셀에 액세스하도록 제어하는 제 2 제어부를 포함하여 구성되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 리드 제어신호에 따라 상기 비휘발성 메모리로부터 출력된 제 2 페일 비트 어드레스를 소정 구간 래치시켜 상기 리던던시 제어부에 공급하는 제 1 어드레스 래치부를 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 입력 어드레스를 소정 구간 래치시켜 상기 리던던시 제어부에 공급하는 제 2 어드레스 래치부를 더 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 비휘발성메모리와 제 1 제어부는 복수의 메모리 뱅크가 공유하도록 설치되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 비휘발성메모리와 제 1 제어부는 메모리 뱅크 별로 구비된 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 비휘발성 메모리는 플래시 메모리인 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 공정단계는 반도체 메모리 장치의 패키지 공정단계인 반도체 메모리 장치.
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