KR20070097809A - Method for forming recess gate and test pattern for recess channel length evaluation thereof - Google Patents

Method for forming recess gate and test pattern for recess channel length evaluation thereof Download PDF

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Abstract

A method for forming a recess gate and a method of forming a test pattern for measuring a length of a recess channel thereby are provided to monitor a processing state of a recess gate by effectively predicting the length of the recess channel. A semiconductor substrate(21) having an isolation layer(22) is provided to define an active region. A source/drain ion implantation process is performed to implant source/drain ions into a surface of the active region including the isolation layer. A channel ion implantation process is performed to implant channel ions into a lower part of a channel expectation region in the inside of the active region including the implanted source/drain ions. A groove is formed by etching a recess gate region of the active region including the implanted channel ions. The channel ion implantation process is performed under the same condition as the condition of the source/drain ion implantation process.

Description

리세스 게이트 형성방법 및 이에 따른 리세스 채널 길이 측정용 테스트 패턴 형성방법{METHOD FOR FORMING RECESS GATE AND TEST PATTERN FOR RECESS CHANNEL LENGTH EVALUATION THEREOF}A method of forming a recess gate and a method of forming a test pattern for measuring a recess channel length according to the present invention {METHOD FOR FORMING RECESS GATE AND TEST PATTERN FOR RECESS CHANNEL LENGTH EVALUATION THEREOF}

도 1은 벌브 타입 홈이 형성된 반도체 소자의 단면도.1 is a cross-sectional view of a semiconductor device in which a bulb type groove is formed.

도 2a 내지 도 2b는 본 발명의 실시예에 따른 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도.2A through 2B are cross-sectional views illustrating processes of forming a recess gate according to an exemplary embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 리세스 채널 길이 측정용 테스트 패턴 형성방법을 설명하기 위한 평면도.3 is a plan view illustrating a test pattern forming method for measuring a recess channel length according to an exemplary embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 반도체 기판 22 : 소자분리막21 semiconductor substrate 22 device isolation film

23 : 소오스/드레인 이온주입층 24 : 채널 이온주입층23 source / drain ion implantation layer 24 channel ion implantation layer

25 : 벌브 타입 홈25: bulb type groove

본 발명은 반도체 소자의 특성 평가에 관한 것으로, 특히, 리세스 게이트가 형성되는 기판에서의 리세스 채널 길이를 측정하기 위한 테스트 패턴 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to evaluation of characteristics of semiconductor devices, and more particularly, to a test pattern forming method for measuring a recess channel length in a substrate on which a recess gate is formed.

반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)가 감소하게 되면서 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는, 이른바 단채널효과(Short Channel Effect)가 발생하게 되었다.As the integration of semiconductor devices proceeds, so-called short channel effects, such as the threshold voltage (Vt), decrease rapidly as the channel length of the transistor decreases.

이에, 90nm급 이하 소자의 제조시 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법이 제안된 바 있다. 또한, 70nm급 이하 소자의 제조시 유효 채널 길이(Effective Channel Length)를 더욱 증가시키기 위해 리세스 게이트 형성영역에 벌브 타입(Bulb Type)의 홈을 형성하는 방법에 대한 연구가 진행되고 있다.Therefore, a method of implementing a MOSFET device having various types of recess channels capable of securing an effective channel length in manufacturing a device having a class of 90 nm or less has been proposed. Further, in order to further increase the effective channel length in manufacturing a device of 70 nm or less, researches have been made on a method of forming a bulb type groove in the recess gate formation region.

한편, 기존의 플래너 타입(Planer Type) 홈의 적용시 리세스 채널의 길이에 따라 트랜지스터의 전기적 특성 변화가 일어났지만, 상기 벌브 타입의 리세스 채널을 갖는 반도체 소자 제조시에는, 보다 많은 변수로 인하여 트랜지스터의 전기적 특성 변화가 일어나는 바, 도 1에 도시된 바와 같이, 벌브 타입 홈의 깊이(A), 벌브의 크기(B), 리세스 게이트 노출 영역의 크기(C) 변화에 따라 트랜지스터의 전기적 특성이 변하게 된다.On the other hand, when the planar type groove is applied, a change in the electrical characteristics of the transistor occurs depending on the length of the recess channel, but when manufacturing a semiconductor device having the bulb type recess channel, due to more variables As shown in FIG. 1, the electrical characteristics of the transistor are changed according to the depth (A) of the bulb type groove, the size (B) of the bulb, and the size (C) of the recess gate exposed region. Will change.

여기서, 미설명된 도면부호 11은 반도체 기판을, 12는 소자분리막을, 13은 벌브 타입의 홈을 각각 나타낸다.Here, reference numeral 11 denotes a semiconductor substrate, 12 denotes an isolation layer, and 13 denotes a bulb type groove.

따라서, 반도체 소자의 특성 및 신뢰성을 확보하기 위해서는 트랜지스터의 전기적 특성에 영향을 주는 상기 변수들의 데이타 정확도가 매우 중요하다. 그러나, 상기 데이타는 기판 내의 일부분에 국한된 결과로서 정확한 분석이 어려우므 로, 상기 데이타의 모니터링(Monitoring)을 위한 테스트 패턴(Test Pattern)을 스크라이브 레인(Scribe Lane) 영역에 추가로 형성해야 한다.Therefore, in order to secure the characteristics and reliability of the semiconductor device, the data accuracy of the variables affecting the electrical characteristics of the transistor is very important. However, since the data is difficult to accurately analyze as a result of being limited to a part of the substrate, a test pattern for monitoring the data should be additionally formed in the scribe lane area.

예컨데, 리세스 채널의 길이를 전기적으로 모니터링하기 위해 게이트 면저항(Sheet Resistance)을 측정할 수 있는 테스트 패턴을 형성하며, 상기 테스트 패턴의 적용시 캐패시턴스(Capacitance)의 크기에 따른 리세스 채널의 길이 변화를 예측할 수 있다.For example, in order to electrically monitor the length of the recess channel, a test pattern capable of measuring gate sheet resistance is formed, and when the test pattern is applied, a change in length of the recess channel according to the magnitude of capacitance is applied. Can be predicted.

그러나, 상기 테스트 패턴을 이용하는 경우, 벌브 타입 홈의 깊이, 벌브의 크기, 리세스 게이트 노출 영역의 크기가 리세스 채널의 길이에 동시에 영향을 주기 때문에, 상기 테스트 패턴의 적용시 얻어지는 결과 데이타가 어느 변수로 인한 결과인지 파악하는 것이 어렵다는 문제점이 있다.However, in the case of using the test pattern, since the depth of the bulb type groove, the size of the bulb, and the size of the recess gate exposed area simultaneously affect the length of the recess channel, the result data obtained when the test pattern is applied is There is a problem that it is difficult to determine whether the result is a variable.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 게이트 노출 영역의 길이를 독립적으로 모니터링하여 리세스 채널 길이를 측정할 수 있는 리세스 게이트 형성방법 및 이에 따른 리세스 채널 길이 측정용 테스트 패턴 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and the recess gate forming method and the recess channel length according to the length of the gate exposure area can be independently monitored to measure the recess channel length. Its purpose is to provide a test pattern formation method for measurement.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 리세스 게이트가 형성되는 반도체 기판에서의 리세스 채널 길이를 측정하기 위한 리세스 채널 길이 측정용 테스트 패턴 형성방법에 있어서, 액티브 영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 소자분리막을 포함하는 기판 액티브 영역의 표면 내에 소오스/드레인 이온주입을 수행하는 단계; 상기 소오스/드레인 이온주입이 수행된 액티브 영역 내부의 채널 예정 영역의 아랫부분에 채널 이온주입을 수행하는 단계; 및 상기 채널 이온주입이 수행된 기판 액티브 영역의 리세스 게이트 형성영역을 식각해서 홈을 형성하는 단계;를 포함하는 리세스 채널 길이 측정용 테스트 패턴 형성방법을 제공한다.In order to achieve the above object, the present invention provides a device for defining an active region in a method of forming a test pattern for measuring a recess channel length for measuring a recess channel length in a semiconductor substrate on which a recess gate is formed. Providing a semiconductor substrate having a separator; Performing source / drain ion implantation into a surface of a substrate active region including the device isolation film; Performing channel ion implantation in a lower portion of the channel predetermined region in the active region in which the source / drain ion implantation is performed; And etching the recess gate forming region of the substrate active region where the channel ion implantation has been performed to form a groove.

여기서, 상기 채널 이온주입은 소오스/드레인 이온주입과 동일한 조건으로 수행한다.Here, the channel ion implantation is performed under the same conditions as the source / drain ion implantation.

상기 홈은 벌브 타입으로 형성한다.The groove is formed in a bulb type.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 리세스 게이트용 홈을 형성하기 전에 기판 액티브 영역 내에 소오스/드레인 이온주입을 수행하고, 채널 예정 영역 아랫부분에 채널 이온주입을 수행한다. 그런 다음, 상기 소오스/드레인 이온주입 및 채널 이온주입된 기판의 게이트 형성 영역 부분을 식각하여 홈을 형성하고 나서, 상기 홈 상에 게이트를 형성한다.First, the technical principle of the present invention will be briefly described. According to the present invention, source / drain ion implantation is performed in the active region of the substrate and channel ion implantation is performed below the channel predetermined region before the recess gate is formed. . A portion of the gate forming region of the source / drain ion implanted and channel ion implanted substrate is then etched to form a groove, and then a gate is formed on the groove.

이렇게 하면, 리세스 채널의 노출영역 크기에 따라 면저항이 변하는 원리를 이용함으로써 홈의 깊이 및 크기와 무관한 리세스 채널의 길이를 독립적으로 모니터링할 수 있다.In this way, by using the principle that the sheet resistance varies depending on the size of the exposed region of the recess channel, the length of the recess channel independent of the depth and size of the groove can be independently monitored.

자세하게, 도 2a 내지 도 2c는 본 발명의 실시예에 따른 리세스 게이트 형성 방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.In detail, FIGS. 2A to 2C are cross-sectional views illustrating processes for forming a recess gate according to an exemplary embodiment of the present invention.

도 2a를 참조하면, 액티브 영역을 한정하는 소자분리막(22)이 구비된 반도체 기판(21) 액티브 영역의 표면 내에 소오스/드레인 이온주입을 수행한다. 이어서, 상기 소오스/드레인 이온주입층(23)이 형성된 기판(21) 액티브 영역 내부의 채널 예정 영역의 아랫부분에 채널 이온주입을 수행한다. 이때, 채널 이온주입은 상기 소오스/드레인 이온주입과 동일한 조건으로 수행된다.Referring to FIG. 2A, source / drain ion implantation is performed on a surface of an active region of a semiconductor substrate 21 having an isolation layer 22 defining an active region. Subsequently, channel ion implantation is performed on the lower portion of the channel predetermined region in the active region of the substrate 21 on which the source / drain ion implantation layer 23 is formed. In this case, channel ion implantation is performed under the same conditions as the source / drain ion implantation.

여기서, 본 발명은 기판 내에 리세스 게이트용 홈이 형성되기 전에, 상기 소오스/드레인 이온주입층(23)을 형성한다. 이에 따라, 리세스 채널 길이를 측정하기 위한 테스트 패턴을 이용하는 경우, 리세스 게이트 노출 영역의 크기만을 전기적으로 모니터링하는 것이 가능하여 리세스 게이트의 전기적 특성을 예측하기 위한 모니터링시 상기 게이트의 노출 영역의 크기에만 영향을 받을 뿐, 홈의 깊이 및 크기와는 무관한 데이타를 얻을 수 있다.Here, the source / drain ion implantation layer 23 is formed before the recess gate groove is formed in the substrate. Accordingly, when using the test pattern for measuring the recess channel length, it is possible to electrically monitor only the size of the recess gate exposed region, so that the monitoring of the exposed region of the gate during the monitoring to predict the electrical characteristics of the recess gate is possible. Only the size is affected, and data can be obtained regardless of the depth and size of the groove.

도 2b를 참조하면, 상기 소오스/드레인 및 채널 이온주입이 수행된 기판(21) 액티브 영역의 리세스 게이트 형성영역 부분을 식각해서 벌브 타입의 홈(25)을 형성한다. 여기서, 상기 벌브 타입의 홈(25)은 소오스/드레인 이온주입층(23)보다 하부에 형성되므로, 리세스 게이트의 노출 영역 크기(C´)에 따른 면저항의 측정시 홈(25)의 깊이(A´)와 벌브의 크기(B´)는 영향을 주지 않는다.Referring to FIG. 2B, a bulb type groove 25 is formed by etching a portion of the recess gate forming region of the active region of the substrate 21 on which the source / drain and channel ion implantation is performed. Here, since the bulb type groove 25 is formed below the source / drain ion implantation layer 23, the depth of the groove 25 when measuring the sheet resistance according to the exposed area size C ′ of the recess gate ( A´) and bulb size (B´) have no effect.

따라서, 상기 소오스/드레인 이온주입층(23)을 형성하고 나서, 벌브 타입의 홈(25)을 형성함으로써 면저항의 측정시 홈의 깊이(A´), 벌브의 크기(B´)와 무관한 데이터를 얻을 수 있다. 즉, 게이트 노출 영역의 크기(C´)를 독립적으로 모니 터링할 수 있으며, 이를 통해, 리세스 채널 길이를 예측할 수 있다.Therefore, after the source / drain ion implantation layer 23 is formed, the bulb type grooves 25 are formed so that data of the groove depth A ′ and the bulb size B ′ may not be measured when measuring sheet resistance. Can be obtained. That is, the size C ′ of the gate exposure region may be independently monitored, and thus, the recess channel length may be estimated.

도 3은 본 발명의 실시예에 따른 리세스 게이트 형성방법과 동일한 공정으로 리세스 채널 길이를 측정하기 위한 리세스 채널 길이 측정용 테스트 패턴 형성방법을 설명하기 위한 평면도로서, 도시된 바와 같이, 소자분리막(32)에 의해 한정된 액티브 영역(31) 에 소오스/드레인 이온주입과 채널 이온주입을 수행하고 벌브 타입의 리세스 채널을 가진 리세스 게이트(33)을 형성한다. 그런 다음, 상기 게이트의 양단 끝에 비트라인 콘택(35)을 포함함 비트라인(34)을 형성한다.3 is a plan view illustrating a method of forming a test channel for measuring a recess channel length for measuring a recess channel length in the same process as a method of forming a recess gate according to an exemplary embodiment of the present invention. Source / drain ion implantation and channel ion implantation are performed in the active region 31 defined by the separator 32, and a recess gate 33 having a bulb type recess channel is formed. A bit line 34 is then formed, including bit line contacts 35 at both ends of the gate.

여기서, 상기 게이트(33) 양단 끝에 형성된 비트라인 콘택(35)을 포함한 비트라인(34)에 전압을 가하여 본 발명의 실시예에 따른 리세스 채널 길이에 따른 면저항 변화 모니터링을 수행한다. 따라서, 상기와 같은 데이타를 이용함으로써 리세스 게이트가 형성된 반도체 소자의 제조시 소자의 전기적 특성을 효과적으로 분석할 수 있다.In this case, the surface resistance change monitoring according to the recess channel length is performed by applying a voltage to the bit line 34 including the bit line contact 35 formed at both ends of the gate 33. Therefore, by using the above data, it is possible to effectively analyze the electrical characteristics of the device in the manufacture of the semiconductor device having the recess gate.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 리세스 게이트가 형성되는 트랜지스터의 제작시, 기판 내에 소오스/드레인 이온주입을 수행한 다음, 리세스 채널을 갖는 게이트를 형성함으로써 테스트 패턴을 사용하는 리세스 채널 길이 특정시 리세스 채널의 노출 영역 크기에 따른 게이트 면저항을 모니터링할 수 있다. 따라서, 리세스 채널 길이를 효과적으로 예측하여 리세스 게이트의 공정 진행 상태를 파악할 수 있으며, 반도체 소자의 특성 및 신뢰성을 확보할 수 있다.As described above, the present invention provides a recess channel length specification using a test pattern by performing a source / drain ion implantation in a substrate and then forming a gate having a recess channel when fabricating a transistor in which a recess gate is formed. The gate sheet resistance can be monitored according to the size of the exposed region of the recess channel. Therefore, the process channel of the recess gate can be identified by effectively predicting the recess channel length, and the characteristics and reliability of the semiconductor device can be secured.

Claims (3)

리세스 게이트가 형성되는 반도체 기판에서의 리세스 채널 길이를 측정하기 위한 리세스 채널 길이 측정용 테스트 패턴 형성방법에 있어서,A method of forming a test pattern for measuring a recess channel length for measuring a recess channel length in a semiconductor substrate on which a recess gate is formed, 액티브 영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having an isolation layer defining an active region; 상기 소자분리막을 포함하는 기판 액티브 영역의 표면 내에 소오스/드레인 이온주입을 수행하는 단계;Performing source / drain ion implantation into a surface of a substrate active region including the device isolation film; 상기 소오스/드레인 이온주입이 수행된 액티브 영역 내부의 채널 예정 영역의 아랫부분에 채널 이온주입을 수행하는 단계; 및Performing channel ion implantation in a lower portion of the channel predetermined region in the active region in which the source / drain ion implantation is performed; And 상기 채널 이온주입이 수행된 기판 액티브 영역의 리세스 게이트 형성영역을 식각해서 홈을 형성하는 단계;Etching the recess gate forming region of the substrate active region where the channel ion implantation is performed to form a groove; 를 포함하는 것을 특징으로 하는 리세스 채널 길이 측정용 테스트 패턴 형성방법.Recess channel length measurement test pattern formation method comprising a. 제 1 항에 있어서, 상기 채널 이온주입은 소오스/드레인 이온주입과 동일한 조건으로 수행하는 것을 특징으로 하는 리세스 채널 길이 측정용 테스트 패턴 형성방법.The method of claim 1, wherein the channel ion implantation is performed under the same conditions as the source / drain ion implantation. 제 1 항에 있어서, 상기 홈은 벌브 타입으로 형성하는 것을 특징으로 하는 리세스 채널 길이 측정용 테스트 패턴 형성방법.The test pattern forming method of claim 1, wherein the groove is formed in a bulb type.
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