KR20070090811A - 자기-정렬된 처리를 이용하여 제조된 상 변화 메모리 - Google Patents

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KR20070090811A
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Abstract

메모리는 어레이를 제공하는 로우들 및 컬럼들에 있는 트랜지스터들, 상기 어레이에 걸쳐 컬럼들에 있는 제 1 도전 라인들, 상기 어레이에 걸쳐 로우들에 있는 유전 물질에 의해 캡슐화된 제 2 도전 라인들을 포함한다, 각각의 제 2 도전 라인은 각각의 로우에서 상기 트랜지스터들의 소스-드레인 경로의 한쪽에 커플링된다. 상기 메모리는 상기 제 2 도전 라인들 사이에 있고, 상기 제 1 도전 라인들과 접촉하며, 상기 제 1 도전 라인들에 대해 자기-정렬된 상 변화 요소들을 포함한다. 각각의 상 변화 요소는 트랜지스터의 소스-드레인 경로의 다른 한쪽에 커플링된다.

Description

자기-정렬된 처리를 이용하여 제조된 상 변화 메모리{PHASE CHANGE MEMORY FABRICATED USING SELF-ALIGNED PROCESSING}
첨부한 도면들은 본 발명의 더 많은 이해를 제공하기 위해 포함되며 본 명세서의 일부분에 통합되고 그 일부분을 구성한다. 본 도면들은 본 발명의 실시예들을 예시하며, 도면설명과 함께 본 발명의 원리를 설명하는 역할을 한다. 본 발명의 다른 실시예들 및 본 발명의 의도된 다수의 장점들은 다음의 상세한 설명을 참조함으로써 더 쉽게 이해될 것이다. 본 도면들의 요소들은 서로에 대해 축척대로 되어 있지는 않다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다.
도 1은 상 변화 메모리 셀들의 어레이의 일 실시예를 예시하는 도면;
도 2a는 상 변화 메모리 셀들의 어레이의 일 실시예의 단면도;
도 2b는 도 2a에 예시된 상 변화 메모리 셀들의 어레이의 수직 단면도;
도 2c는 도 2a에 예시된 상 변화 메모리 셀들의 어레이의 평면도;
도 3a는 사전처리된 웨이퍼의 일 실시예의 단면도;
도 3b는 도 3a에 예시된 사전처리된 웨이퍼의 수직 단면도;
도 3c는 도 3a에 예시된 사전처리된 웨이퍼의 평면도;
도 4는 사전처리된 웨이퍼, 도전 물질 층 및 제 1 유전 물질 층의 일 실시예의 단면도;
도 5는 에칭 후의 사전처리된 웨이퍼, 접지 라인들 및 제 1 유전 물질 층의 일 실시예의 단면도;
도 6은 사전처리된 웨이퍼, 접지 라인들, 제 1 유전 물질 층 및 제 2 유전 물질 층의 일 실시예의 단면도;
도 7은 에칭 후의 사전처리된 웨이퍼, 접지 라인들, 제 1 유전 물질 층 및 측벽 스페이서(sidewall spacer)의 일 실시예의 단면도;
도 8a는 사전처리된 웨이퍼, 캡슐화된(encapsulated) 접지 라인들, 상 변화 물질 층 및 전극 물질 층의 일 실시예의 단면도;
도 8b는 도 8a에 예시된 웨이퍼의 수직 단면도;
도 9a는 에칭 후의 사전처리된 웨이퍼, 캡슐화된 접지 라인들, 상 변화 물질 층 및 비트 라인들의 일 실시예의 단면도;
도 9b는 도 9a에 예시된 웨이퍼의 수직 단면도;
도 9c는 도 9a에 예시된 웨이퍼의 평면도;
도 10a는 사전처리된 웨이퍼의 일 실시예의 단면도;
도 10b는 도 10a에 예시된 사전처리된 웨이퍼의 수직 단면도;
도 10c는 도 10a에 예시된 사전처리된 웨이퍼의 평면도;
도 11은 사전처리된 웨이퍼, 도전 물질 층 및 제 1 유전 물질 층의 일 실시예의 단면도;
도 12는 에칭 후의 사전처리된 웨이퍼, 접지 라인들 및 제 1 유전 물질 층의 일 실시예의 단면도;
도 13은 사전처리된 웨이퍼, 접지 라인들, 제 1 유전 물질 층 및 제 2 유전 물질 층의 일 실시예의 단면도;
도 14는 에칭 후의 사전처리된 웨이퍼, 접지 라인들, 제 1 유전 물질 층 및 측벽 스페이서들의 일 실시예의 단면도;
도 15a는 사전처리된 웨이퍼, 캡슐화된 접지 라인들 및 유전 물질 층의 일 실시예의 단면도;
도 15b는 도 15a에 예시된 웨이퍼의 수직 단면도;
도 16a는 사전처리된 웨이퍼, 캡슐화된 접지 라인들, 유전 물질 층 및 상 변화 물질 층의 일 실시예의 단면도;
도 16b는 도 16a에 예시된 웨이퍼의 수직 단면도;
도 17a는 사전처리된 웨이퍼, 캡슐화된 접지 라인들, 상 변화 물질 층 및 비트 라인들의 일 실시예의 단면도;
도 17b는 도 17a에 예시된 웨이퍼의 수직 단면도;
도 17c는 도 17a에 예시된 웨이퍼의 평면도를 예시한다.
본 출원서는 본 출원서와 동일한 날짜에 함께 출원되고 본 명세서에서 인용 참조되는 "PHASE CHANGE MEMORY FABRICATED USING SELF-ALIGNED PROCESSING"이라는 제목의 미국 특허 출원 일련번호 ##/###,###, 대리인 사건 번호(Attorney Docket Number) I331.296.101, 및 "PHASE CHANGE MEMORY FABRICATED USING SELF-ALIGNED PROCESSING"이라는 제목의 미국 특허 출원 일련번호 ##/###,###, 대리인 사건 번호 I331.297.101에 관한 것이다.
비-휘발성 메모리의 일 형태는 저항성 메모리이다. 저항성 메모리는 1 이상의 데이터 비트를 저장하기 위해 메모리 요소의 저항값을 이용한다. 예를 들어, 높은 저항값을 갖도록 프로그램된 메모리 요소는 로직(logic) "1" 데이터 비트 값을 나타낼 수 있으며, 낮은 저항값을 갖도록 프로그램된 메모리 요소는 로직 "0" 데이터 비트 값을 나타낼 수 있다. 메모리 요소의 저항값은 메모리 요소에 전압 펄스 또는 전류 펄스를 인가함으로써 전기적으로 스위칭된다. 저항성 메모리의 일 형태는 상 변화 메모리이다. 상 변화 메모리는 저항성 메모리 요소용 상 변화 물질을 이용한다.
상 변화 메모리는 2 이상의 상이한 상태를 나타내는 상 변화 물질에 기초한다. 상 변화 물질은 데이터 비트들을 저장하기 위해 메모리 셀 내에 저장될 수 있다. 상 변화 물질의 상태는 비정질(amorphous) 및 결정질(crystalline) 상태라고도 언급될 수 있다. 일반적으로는 비정질 상태가 결정질 상태보다 더 높은 저항률(resistivity)을 나타내기 때문에, 상기의 상태들은 구별될 수 있다. 일반적으로, 비정질 상태는 더 무질서한(disordered) 원자 구조를 수반하는 한편, 결정질 상태는 더 질서있는 격자(ordered lattice)를 수반한다. 몇몇 상 변화 물질은 1 이상의 결정질 상태, 예를 들어 면심입방(face-centered cubic: FCC) 상태 및 육방밀집(hexagonal closest packing: HCP) 상태를 나타낸다. 이들 두 결정질 상태는 상 이한 저항률을 가지며, 데이터 비트들을 저장하는데 사용될 수 있다.
상 변화 물질의 상 변화는 가역적으로(reversibly) 유도될 수 있다. 이러한 방식으로 메모리는 온도 변화에 응답하여 비정질 상태로부터 결정질 상태로, 또한 결정질 상태로부터 비정질 상태로 변화될 수 있다. 상 변화 물질에 대한 온도 변화는 다양한 방식으로 달성될 수 있다. 예를 들면, 상 변화 물질로 레이저가 지향될 수 있거나, 상 변화 물질을 통해 전류가 구동될 수 있거나, 상 변화 물질에 인접한 저항성 히터를 통해 전류가 공급될 수 있다. 이러한 방법들 중 어느 방법으로도, 상 변화 물질의 제어가능한 가열은 상 변화 물질 내에서의 제어가능한 상 변화를 유도한다.
상 변화 물질로 만들어진 복수의 메모리 셀을 갖는 메모리 어레이를 포함하는 상 변화 메모리는 상 변화 물질의 메모리 상태들을 이용하여 데이터를 저장하도록 프로그램될 수 있다. 이러한 상 변화 메모리 디바이스에서 데이터를 판독하고 기록하는 한가지 방법은 상 변화 물질에 인가되는 전류 및/또는 전압 펄스를 제어하는 것이다. 전류 및/또는 전압의 레벨은 일반적으로 각각의 메모리 셀 내의 상 변화 물질 내에 유도된 온도에 대응한다.
데이터 저장 어플리케이션들에서는 물리적인 메모리 셀 크기를 감소시키는 것이 숙원이다. 물리적인 메모리 셀 크기를 감소시키면, 메모리의 저장 밀도가 증가되고 메모리의 비용이 감소된다. 물리적인 메모리 셀 크기를 감소시키기 위해, 메모리 셀 레이아웃은 리소그래피와 우호적이어야 한다. 또한, 메모리 셀 내의 활성 물질과 금속 간의 계면 저항은 작은 영역들에 대해 전체 저항에 상당히 기여하 며, 계면 영역들은 양호하게 제어되어야 한다. 마지막으로, 메모리 셀 레이아웃은 CMP(chemical mechanical planarization) 공정 윈도우를 개선하여 더 큰 수율을 가능하게 하도록 기계적인 안정성을 가져야 한다.
이러한 이유들과 또 다른 이유들로 본 발명이 요구된다.
본 발명의 일 실시예는 메모리를 제공한다. 상기 메모리는 어레이를 제공하는 로우(row)들 및 컬럼(column)들에 있는 트랜지스터들, 상기 어레이에 걸쳐 컬럼들에 있는 제 1 도전 라인들; 상기 어레이에 걸쳐 로우들에 있는 유전 물질에 의해 캡슐화된(encapsulated) 제 2 도전 라인들을 포함한다, 각각의 제 2 도전 라인은 각각의 로우에서 상기 트랜지스터들의 소스-드레인 경로의 한쪽에 커플링된다. 상기 메모리는 상기 제 2 도전 라인들 사이에 있고, 상기 제 1 도전 라인들과 접촉하며, 상기 제 1 도전 라인들에 대해 자기-정렬된 상 변화 요소들을 포함한다. 각각의 상 변화 요소는 트랜지스터의 소스-드레인 경로의 다른 한쪽에 커플링된다.
다음의 상세한 설명에서는 본 명세서의 일부분을 형성하며, 본 발명이 실행될 수 있는 특정 실시예들이 예시의 방식으로 도시된 첨부한 도면들을 참조한다. 이와 관련하여, "최상부(top)", "저부(bottom)", "전방(front)", "후방(back)", "선두(leading)", "후미(trailing)" 등과 같은 방향성 있는 용어는 설명되는 도면(들)의 방위를 참조하여 사용된다. 본 발명의 실시예들의 구성요소들은 다수의 상이한 방위들로 위치될 수 있으므로, 상기 방향성 있는 용어는 예시의 목적으로 사 용되며 제한하려는 것이 아니다. 다른 실시예들이 사용될 수 있으며, 본 발명의 범위를 벗어나지 않고 구조적 또는 논리적 변형들이 행해질 수 있음을 이해하여야 한다. 그러므로, 다음의 상세한 설명은 제한하려는 취지가 아니며, 본 발명의 범위는 첨부된 청구항들에 의해 한정된다.
도 1은 상 변화 메모리 셀들(100)의 어레이의 일 실시예를 예시하는 도면이다. 메모리 어레이(100)는 결정적인(critical) 리소그래피 단계들을 최소화하기 위해 자기-정렬된 처리와 라인 리소그래피를 이용하여 제조된다. 또한, 금속과 활성 물질 간의 계면 저항은 오버레이에 민감하지 않으며(overlay-insensitive), 계면 영역들을 최대화함으로써 기생 저항(parasitic resistance)들이 최소화된다. 메모리 어레이(100)는 고립되고 작은 어떠한 패턴들도 갖지 않으므로, CMP(chemical mechanical planarization) 공정 윈도우가 개선되고 기계적 안정성이 개선된다.
메모리 어레이(100)는 복수의 상 변화 메모리 셀들(104a 내지 104d)(집합적으로 상 변화 메모리 셀들(104)이라고 함), 복수의 비트 라인들(BL)(112a 및 112b)(집합적으로 비트 라인들(112)이라고 함), 복수의 워드 라인들(WL)(110a 및 110b)(집합적으로 워드 라인들(110)이라고 함), 및 복수의 접지 라인들(GL)(114a 및 114b)(집합적으로 접지 라인들(114)이라고 함)을 포함한다.
본 명세서에서 사용되는 바와 같은 "전기적으로 커플링된"이라는 용어는 요소들이 서로 직접적으로 커플링되어야만 한다는 것을 의미하는 것은 아니며, "전기적으로 커플링된" 요소들 사이에 개재 요소(intervening element)들이 제공될 수 있다.
각각의 상 변화 메모리 셀(104)은 워드 라인(110), 비트 라인(112) 및 접지 라인(114)에 전기적으로 커플링된다. 예를 들어, 상 변화 메모리 셀(104a)은 비트 라인(112a), 워드 라인(110a) 및 접지 라인(114a)에 전기적으로 커플링되고, 상 변화 메모리 셀(104b)은 비트 라인(112a), 워드 라인(110b) 및 접지 라인(114b)에 전기적으로 커플링된다. 상 변화 메모리 셀(104c)은 비트 라인(112b), 워드 라인(110a) 및 접지 라인(114a)에 전기적으로 커플링되며, 상 변화 메모리 셀(104d)은 비트 라인(112b), 워드 라인(110b) 및 접지 라인(114b)에 전기적으로 커플링된다.
각각의 상 변화 메모리 셀(104)은 상 변화 요소(106) 및 트랜지스터(108)를 포함한다. 예시된 실시예에서 트랜지스터(108)는 전계 효과 트랜지스터(FET)이며, 다른 실시예들에서 트랜지스터(108)는 바이폴라 트랜지스터 또는 3D 트랜지스터 구조체와 같은 다른 적합한 디바이스들일 수 있다. 상 변화 메모리 셀(104a)은 상 변화 요소(106a) 및 트랜지스터(108a)를 포함한다. 상 변화 요소(106a)의 한쪽은 비트 라인(112a)에 전기적으로 커플링되고, 상 변화 요소(106a)의 다른 한쪽은 트랜지스터(108a)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108a)의 소스-드레인 경로의 다른 한쪽은 접지 라인(114a)에 전기적으로 커플링된다. 트랜지스터(108a)의 게이트는 워드 라인(110a)에 전기적으로 커플링된다. 상 변화 메모리 셀(104b)은 상 변화 요소(106b) 및 트랜지스터(108b)를 포함한다. 상 변화 요소(106b)의 한쪽은 비트 라인(112a)에 전기적으로 커플링되고, 상 변화 요소(106b)의 다른 한쪽은 트랜지스터(108b)의 소스-드레인 경로의 한쪽에 전기적으 로 커플링된다. 트랜지스터(108b)의 소스-드레인 경로의 다른 한쪽은 접지 라인(114b)에 전기적으로 커플링된다. 트랜지스터(108b)의 게이트는 워드 라인(110b)에 전기적으로 커플링된다.
상 변화 메모리 셀(104c)은 상 변화 요소(106c) 및 트랜지스터(108c)를 포함한다. 상 변화 요소(106c)의 한쪽은 비트 라인(112b)에 전기적으로 커플링되고, 상 변화 요소(106c)의 다른 한쪽은 트랜지스터(108c)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108c)의 소스-드레인 경로의 다른 한쪽은 접지 라인(114a)에 전기적으로 커플링된다. 트랜지스터(108c)의 게이트는 워드 라인(110a)에 전기적으로 커플링된다. 상 변화 메모리 셀(104d)은 상 변화 요소(106d) 및 트랜지스터(108d)를 포함한다. 상 변화 요소(106d)의 한쪽은 비트 라인(112b)에 전기적으로 커플링되고, 상 변화 요소(106d)의 다른 한쪽은 트랜지스터(108d)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108d)의 소스-드레인 경로의 다른 한쪽은 접지 라인(114b)에 전기적으로 커플링된다. 트랜지스터(108d)의 게이트는 워드 라인(110b)에 전기적으로 커플링된다.
또 다른 실시예에서, 각각의 상 변화 요소(106)는 접지 라인(114)에 전기적으로 커플링되고, 각각의 트랜지스터(108)는 비트 라인(112)에 전기적으로 커플링된다. 예를 들어, 상 변화 메모리 셀(104a)의 경우, 상 변화 요소(106a)의 한쪽은 접지 라인(114a)에 전기적으로 커플링된다. 상 변화 요소(106a)의 다른 한쪽은 트랜지스터(108a)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108a)의 소스-드레인 경로의 다른 한쪽은 비트 라인(112a)에 전기적으로 커플링 된다. 일반적으로, 접지 라인들(114)은 비트 라인들(112)보다 낮은 전위를 갖는다.
각각의 상 변화 요소(106)는 본 발명에 따른 다양한 물질들로 구성될 수 있는 상 변화 물질을 포함한다. 일반적으로, 이러한 물질로는 주기율표의 VI 족으로부터 1 이상의 원소들을 포함하는 칼코게나이드 합금(chalcogenide alloy)이 유용하다. 일 실시예에서 상 변화 요소(106)의 상 변화 물질은 GeSbTe, SbTe, GeTe 또는 AgInSbTe와 같은 칼코게나이드 화합물 물질로 구성된다. 또 다른 실시예에서 상 변화 물질은 GeSb, GaSb, InSb 또는 GeGaInSb와 같이 칼코겐이 없을 수 있다. 다른 실시예들에서 상 변화 물질은 원소들 Ge, Sb, Te, Ga, As, In, Se 및 S 중 1 이상을 포함하는 여하한의 적합한 물질로 구성될 수 있다.
상 변화 메모리 셀(104a)의 설정 동작(set operation) 시, 설정 전류 또는 전압 펄스는 선택적으로 인에이블되며, 비트 라인(112a)을 통해 상 변화 요소(106a)로 보내짐에 따라, 트랜지스터(108a)를 활성화하기 위해 선택된 워드 라인(110a)을 이용하여 상 변화 요소(106a)를 그 결정화 온도 이상으로(그러나 통상적으로는 용융 온도 이하로) 가열한다. 이러한 방식으로 상 변화 요소(106a)는 이러한 설정 동작 시 그 결정질 상태에 도달한다. 상 변화 메모리 셀(104a)의 재설정 동작(reset operation) 시, 재설정 전류 또는 전압 펄스는 비트 라인(112a)에 선택적으로 인에이블되고 상 변화 물질 요소(106a)에 보내진다. 재설정 전류 또는 전압은 상 변화 요소(106a)를 그 용융 온도 이상으로 신속히 가열시킨다. 전류 또는 전압 펄스가 턴 오프(turn off) 된 후, 상 변화 요소(106a)는 신속히 퀀칭 냉각(quench cool)되어 비정질 상태가 된다. 메모리 어레이(100) 내의 상 변화 메모 리 셀들(104b 내지 104d) 및 여타의 상 변화 메모리 셀들(104)은 유사한 전류 또는 전압 펄스를 사용하여 상 변화 메모리 셀(104a)과 유사하게 설정 및 재설정된다.
도 2a는 상 변화 메모리 셀들(200)의 어레이의 일 실시예의 단면도를 예시한다. 도 2b는 도 2a에 예시된 상 변화 메모리 셀들(200)의 어레이의 수직 단면도를 예시한다. 도 2c는 도 2a에 예시된 상 변화 메모리 셀들(200)의 어레이의 평면도를 예시한다. 일 실시예에서, 상 변화 메모리 셀들(100)의 어레이는 상 변화 메모리 셀들(200)의 어레이와 유사하다. 상 변화 메모리 셀들(200)의 어레이는 기판(212), 트랜지스터(108), 워드 라인들(110), 제 1 콘택들(206), 제 2 콘택들(208), 접지 라인들(114), 유전 물질(210, 216 및 230), STI(shallow trench isolation: 214), ILD(inter level dielectric: 215), 상 변화 물질(107), 및 비트 라인들(112)을 포함한다. 금속 와이어링(metal wiring: 도시되지 않음)은 비트 라인 레벨을 추구한다.
상 변화 물질(107) 내의 저장 위치들(105)을 선택하는 트랜지스터들(108)은 기판(212)에서 로우들 및 컬럼들에 형성된다. 트랜지스터들(108)의 게이트들은 워드 라인들(110)에 전기적으로 커플링된다. 트랜지스터들(108) 및 워드 라인들(110) 위에 유전 물질(210)이 증착된다. 제 1 콘택들(206)은 각각의 트랜지스터(108)의 소스-드레인 경로의 한쪽을 접지 라인(114)에 전기적으로 커플링한다. 제 2 콘택들(208)은 각각의 트랜지스터(108)의 소스-드레인 경로의 다른 한쪽을, 상 변화 물질(107)의 일부분인 저장 위치(105)에 전기적으로 커플링한다. 상 변화 물질(107)의 각각의 라인은 비트 라인(112)에 전기적으로 커플링된다. 비트 라인들(112)은 워드 라인들(110) 및 접지 라인들(114)에 대해 수직이다. 유전 물질(230)은 제 1 콘택들(206) 위의 접지 라인들(114)을 절연시킨다. 유전 물질(216)은 비트 라인들(112) 및 상 변화 물질(107)의 라인들을 인접한 비트 라인들(112) 및 상 변화 물질(107)의 라인들로부터 절연시킨다. STI(214)는 트랜지스터들(108)을 인접한 트랜지스터들(108)로부터 절연시키고, ILD(215)는 제 2 콘택들(208)을 인접한 제 2 콘택들(208)로부터 절연시킨다.
저장 위치들(105)을 포함하는 상 변화 물질(107)의 라인들은 비트 라인들(112)에 대해 자기-정렬된다. 자기-정렬은 상 변화 메모리 셀들(200)의 어레이의 제조 시에 결정적인 리소그래피 단계들을 최소화한다. 또한, 자기-정렬을 이용하면, 제 2 콘택들(208)과 상 변화 물질(107) 간의 계면 저항, 및 상 변화 물질(107)과 비트 라인들(112) 간의 계면 저항이 오버레이에 민감하지 않으며, 기생 저항들이 최소화된다.
일 실시예에서, 상 변화 메모리 셀들(200)의 어레이는 듀얼(dual) 게이트 메모리 셀의 경우 8 F2(여기서, "F"는 최소 피처 크기임)로 축척될 수(scalable) 있거나, 싱글(single) 게이트 메모리 셀들의 경우 6 F2로 축척될 수 있다. 싱글 게이트 메모리 셀들에 대한 실시예에서는 매 2 개의 인접한 메모리 셀들 사이의 트랜지스터(108)의 활성 게이트가 격리 게이트(isolation gate)로 교체되고(즉, 트랜지스터는 스위치로서 사용되지 않으며; 사실상 항상 턴 오프(turn off)됨), 인접한 메모리 셀들을 분리시키기 위해 격리 게이트 위에는 더미 접지 라인(dummy ground line)이 형성된다. 상 변화 메모리 셀들(200)의 어레이를 제조하는 방법의 제 1 실시예는 다음의 도 3a 내지 도 9c를 참조하여 설명되고 예시된다. 상 변화 메모리 셀들(200)의 어레이를 제조하는 방법의 제 2 실시예는 다음의 도 10a 내지 도 17c를 참조하여 설명되고 예시된다.
도 3a는 사전처리된 웨이퍼(218)의 일 실시예의 단면도를 예시한다. 도 3b는 도 3a에 예시된 사전처리된 웨이퍼(218)의 수직 단면도를 예시한다. 도 3c는 도 3a에 예시된 사전처리된 웨이퍼(218)의 평면도를 예시한다. 사전처리된 웨이퍼(218)는 기판(212), 트랜지스터들(108), 워드 라인들(110), 제 1 콘택들(206), 제 2 콘택들(208), STI(214), ILD(215) 및 유전 물질(210)을 포함한다.
트랜지스터들(108)은 기판(212)에서 로우들 및 컬럼들에 형성된다. 트랜지스터들(108)의 게이트들은 워드 라인들(110)에 전기적으로 커플링된다. 트랜지스터들(108) 및 워드 라인들(110) 위에 유전 물질(210)이 증착된다. 제 1 콘택들(206)은 각각의 트랜지스터(108)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 제 2 콘택들(208)은 각각의 트랜지스터(108)의 소스-드레인 경로의 다른 한쪽에 전기적으로 커플링된다. STI(214)는 트랜지스터들(108)을 인접한 트랜지스터들(108)로부터 절연시키며, ILD(215)는 제 2 콘택들(208)을 인접한 제 2 콘택들(208)로부터 절연시킨다.
제 1 콘택들(206) 및 제 2 콘택들(208)은 콘택 플러그들, 예컨대 W 플러그들, Cu 플러그들, 또는 여타의 적합한 도전 물질 플러그들이다. 워드 라인들(110) 은 도핑된 폴리-Si, W, TiN, NiSi, CoSi, TiSi, WSix, 또는 다른 적합한 물질로 구성된다. 유전 물질(210)은 SiN, 또는 제 1 콘택들(206) 및 제 2 콘택들(208)에 대해 무경계 콘택 형성 공정(borderless contact formation process)을 가능하게 하는 다른 적합한 물질로 구성된다. STI(214) 및 ILD(215)는 SiO2, FSG(fluorinated silica glass), BPSG(boro-phosphorous silicate glass), BSG(boro-silicate glass), 또는 다른 적합한 유전 물질로 구성된다. 워드 라인들(110)은 STI(214) 및 ILD(215)에 대해 수직이다.
도 4는 사전처리된 웨이퍼(218), 도전 물질 층(114a) 및 제 1 유전 물질 층(230a)의 일 실시예의 단면도를 예시한다. 도전 물질 층(114a)을 제공하기 위해, 사전처리된 웨이퍼(218) 위에 도전 물질, 예컨대 W, Al, Cu 또는 다른 적합한 도전 물질이 증착된다. 도전 물질 층(114a)은 CVD(chemical vapor deposition), ALD(atomic layer deposition), MOCVD(metal organic chemical vapor deposition), PVD(plasma vapor deposition), JVP(jet vapor deposition) 또는 다른 적합한 증착 기술을 이용하여 증착된다.
제 1 유전 물질 층(230a)을 제공하기 위해, 도전 물질 층(114a) 위에 유전 물질, 예컨대 SiN 또는 다른 적합한 유전 물질이 증착된다. 제 1 유전 물질 층(230a)은 CVD, ALD, MOCVD, PVD, JVP, HDP(high-density plasma) 또는 다른 적합한 증착 기술을 이용하여 증착된다.
도 5는 제 1 유전 물질 층(230a) 및 도전 물질 층(114a)을 에칭한 후의 사전 처리된 웨이퍼(218), 접지 라인들(114) 및 제 1 유전 물질 층(230b)의 일 실시예의 단면도를 예시한다. 제 1 유전 물질 층(230b) 및 접지 라인들(114)을 제공하고 트렌치들(220)을 형성하기 위해, 제 1 유전 물질 층(230a) 및 도전 물질 층(114a)이 에칭된다. 라인 리소그래피는 제 2 콘택들(208)을 노출시키기 위해 폭(221)을 갖는 트렌치들(220)을 패터닝하는데 사용된다. 제 2 콘택들(208)이 노출되는 한, 라인 리소그래피는 제 2 콘택들(208) 위에 정확히 중심 잡힐 필요는 없다. 이러한 방식으로 라인 리소그래피는 원하는 메모리 셀 크기가 얻어지는데 있어서 아직 덜 결정적이다.
도 6은 사전처리된 웨이퍼(218), 접지 라인들(114), 제 1 유전 물질 층(230b) 및 제 2 유전 물질 층(230c)의 일 실시예의 단면도를 예시한다. 제 2 유전 물질 층(230c)을 제공하기 위해, 유전 물질, 예컨대 SiN 또는 다른 적합한 유전 물질이 사전처리된 웨이퍼(218), 접지 라인들(114) 및 제 1 유전 물질 층(230b)의 노출된 부분들 위에 정각으로(conformally) 증착된다. 제 2 유전 물질 층(230c)은 CVD, ALD, MOCVD, PVD, JVP, HDP 또는 다른 적합한 증착 기술을 이용하여 증착된다.
도 7은 제 2 유전 물질 층(230c)을 에칭한 후의 사전처리된 웨이퍼(218), 접지 라인들(114), 제 1 유전 물질 층(230b) 및 측벽 스페이서들(230d)의 일 실시예의 단면도를 예시한다. 측벽 스페이서들(230d)을 형성하고 제 2 콘택들(208)을 노출시키기 위해, 스페이서 에칭을 이용하여 제 2 유전 물질 층(230c)이 에칭된다. 제 1 유전 물질 층(230b) 및 측벽 스페이서들(230d)은 집합적으로 유전 물질(230) 이라 칭해진다.
도 8a는 사전처리된 웨이퍼(218), 유전 물질(230)에 의해 캡슐화된 접지 라인들(114), 상 변화 물질 층(107a) 및 전극 물질 층(113a)의 일 실시예의 단면도를 예시한다. 도 8b는 도 8a에 예시된 웨이퍼의 수직 단면도를 예시한다. 상 변화 물질 층(107a)을 제공하기 위해, 상 변화 물질, 예컨대 칼코게나이드 화합물 물질 또는 다른 적합한 상 변화 물질이 사전처리된 웨이퍼(218) 및 유전 물질(230)의 노출된 부분들 위에 증착된다. 상 변화 물질 층(107a)은 CVD, ALD, MOCVD, PVD, JVP 또는 다른 적합한 증착 기술을 이용하여 증착된다. 일 실시예에서는 유전 물질(230)을 노출시키기 위해 상 변화 물질 층(107a)이 평탄화된다.
전극 물질 층(113a)을 제공하기 위해, 전극 물질, 예컨대 TiN, TaN, W, Al, Cu, TiSiN, TaSiN 또는 다른 적합한 전극 물질이 상 변화 물질 층(107a) 위에 증착된다. 전극 물질 층(113a)은 CVD, ALD, MOCVD, PVD, JVP 또는 다른 적합한 증착 기술을 이용하여 증착된다.
도 9a는 전극 물질 층(113a) 및 상 변화 물질 층(107a)을 에칭한 후의 사전처리된 웨이퍼(218), 유전 물질(230)에 의해 캡슐화된 접지 라인들(114), 상 변화 물질 층(107) 및 비트 라인들(112)의 일 실시예의 단면도를 예시한다. 도 9b는 도 9a에 예시된 웨이퍼의 수직 단면도를 예시하고, 도 9c는 도 9a에 예시된 웨이퍼의 평면도를 예시한다. 비트 라인들(112) 및 비트 라인들(112)에 대해 자기-정렬된 상 변화 물질 층(107)을 제공하기 위해, 전극 물질 층(113a) 및 상 변화 물질 층(107a)이 에칭된다. 유전 물질(230)을 노출시키기 위해 상 변화 물질 층(107a)이 평탄화되는 실시예에서는 비트 라인들(112) 및 비트 라인들(112)에 대해 자기-정렬된 상 변화 요소들(106)을 제공하기 위해 전극 물질 층(113a) 및 상 변화 물질 층(107a)이 에칭된다.
일 실시예에서, 상 변화 물질 층(107)은 선택적으로 언더컷 에칭(undercut etch)된다. 라인 리소그래피는 상 변화 물질(107) 내의 각각의 저장 위치(105)가 제 2 콘택들(208)과 접촉하도록 트렌치들(220)에 대해 수직인 상 변화 물질(107)의 라인들 및 비트 라인들(112)을 패터닝하는데 사용된다. 상 변화 물질(107) 내의 각각의 저장 위치(105)의 바닥 부분이 제 2 콘택들(208)과 접촉하는 한, 라인 리소그래피는 제 2 콘택들(208) 위에 정확히 중심 잡힐 필요는 없다. 이러한 방식으로 라인 리소그래피는 원하는 메모리 셀 크기가 얻어지는데 있어서 아직 덜 결정적이다.
비트 라인들(112), 상 변화 물질 층(107), 유전 물질 층(230) 및 사전처리된 웨이퍼(218)의 노출된 부분들 위에는 유전 물질, 예컨대 SiO2, FSG, BPSG, BSG 또는 다른 적합한 유전 물질이 증착된다. 유전 물질 층은 CVD, ALD, MOCVD, PVD, JVP, HDP 또는 다른 적합한 증착 기술을 이용하여 증착된다. 유전 물질 층은 비트 라인들(112)을 노출시키고 유전 물질 층(216)을 제공하기 위해 평탄화된다. 도 2a 내지 도 2c에 예시된 상 변화 메모리 셀들(200a)의 어레이를 제공하기 위해, 유전 물질 층은 CMP 또는 다른 적합한 평탄화 기술을 이용하여 평탄화된다.
도 10a는 사전처리된 웨이퍼(218)의 일 실시예의 단면도를 예시한다. 도 10b는 도 10a에 예시된 사전처리된 웨이퍼(218)의 수직 단면도를 예시한다. 도 10c는 도 10a에 예시된 사전처리된 웨이퍼(218)의 평면도를 예시한다. 사전처리된 웨이퍼(218)는 기판(212), 트랜지스터들(108), 워드 라인들(110), 제 1 콘택들(206), 제 2 콘택들(208), STI(214), ILD(215) 및 유전 물질(210)을 포함한다.
트랜지스터들(108)은 기판(212)에서 로우들 및 컬럼들에 형성된다. 트랜지스터들(108)의 게이트들은 워드 라인들(110)에 전기적으로 커플링된다. 유전 물질(210)은 트랜지스터들(108) 및 워드 라인들(110) 위에 증착된다. 제 1 콘택들(206)은 각각의 트랜지스터(108)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 제 2 콘택들(208)은 각각의 트랜지스터(108)의 소스-드레인 경로의 다른 한쪽에 전기적으로 커플링된다. STI(214)는 트랜지스터들(108)을 인접한 트랜지스터들(108)로부터 절연시키며, ILD(215)는 제 2 콘택들(208)을 인접한 제 2 콘택들(208)로부터 절연시킨다.
제 1 콘택들(206) 및 제 2 콘택들(208)은 콘택 플러그들, 예컨대 W 플러그들, Cu 플러그들, 또는 여타의 적합한 도전 물질 플러그들이다. 워드 라인들(110)은 도핑된 폴리-Si, W, TiN, NiSi, CoSi, TiSi, WSix, 또는 다른 적합한 물질로 구성된다. 유전 물질(210)은 SiN, 또는 제 1 콘택들(206) 및 제 2 콘택들(208)에 대해 무경계 콘택 형성 공정을 가능하게 하는 다른 적합한 물질로 구성된다. STI(214) 및 ILD(215)는 SiO2, FSG, BPSG, BSG, 또는 다른 적합한 유전 물질로 구성된다. 워드 라인들(110)은 STI(214) 및 ILD(215)에 대해 수직이다.
도 11은 사전처리된 웨이퍼(218), 도전 물질 층(114a) 및 제 1 유전 물질 층(230a)의 일 실시예의 단면도를 예시한다. 도전 물질 층(114a)을 제공하기 위해, 사전처리된 웨이퍼(218) 위에 도전 물질, 예컨대 W, Al, Cu 또는 다른 적합한 도전 물질이 증착된다. 도전 물질 층(114a)은 CVD, ALD, MOCVD, PVD, JVP 또는 다른 적합한 증착 기술을 이용하여 증착된다.
제 1 유전 물질 층(230a)을 제공하기 위해, 도전 물질 층(114a) 위에 유전 물질, 예컨대 SiN 또는 다른 적합한 유전 물질이 증착된다. 제 1 유전 물질 층(230a)은 CVD, ALD, MOCVD, PVD, JVP, HDP 또는 다른 적합한 증착 기술을 이용하여 증착된다.
도 12는 제 1 유전 물질 층(230a) 및 도전 물질 층(114a)을 에칭한 후의 사전처리된 웨이퍼(218), 접지 라인들(114) 및 제 1 유전 물질 층(230b)의 일 실시예의 단면도를 예시한다. 제 1 유전 물질 층(230b) 및 접지 라인들(114)을 제공하고 트렌치들(220)을 형성하기 위해, 제 1 유전 물질 층(230a) 및 도전 물질 층(114a)이 에칭된다. 라인 리소그래피는 제 2 콘택들(208)을 노출시키기 위해 폭(221)을 갖는 트렌치들(220)을 패터닝하는데 사용된다. 제 2 콘택들(208)이 노출되는 한, 라인 리소그래피는 제 2 콘택들(208) 위에 정확히 중심 잡힐 필요는 없다. 이러한 방식으로 라인 리소그래피는 원하는 메모리 셀 크기가 얻어지는데 있어서 아직 덜 결정적이다.
도 13은 사전처리된 웨이퍼(218), 접지 라인들(114), 제 1 유전 물질 층(230b) 및 제 2 유전 물질 층(230c)의 일 실시예의 단면도를 예시한다. 제 2 유전 물질 층(230c)을 제공하기 위해, 유전 물질, 예컨대 SiN 또는 다른 적합한 유전 물질이 사전처리된 웨이퍼(218), 접지 라인들(114) 및 제 1 유전 물질 층(230b)의 노출된 부분들 위에 정각으로 증착된다. 제 2 유전 물질 층(230c)은 CVD, ALD, MOCVD, PVD, JVP, HDP 또는 다른 적합한 증착 기술을 이용하여 증착된다.
도 14는 제 2 유전 물질 층(230c)을 에칭한 후의 사전처리된 웨이퍼(218), 접지 라인들(114), 제 1 유전 물질 층(230b) 및 측벽 스페이서들(230d)의 일 실시예의 단면도를 예시한다. 측벽 스페이서들(230d)을 형성하고 제 2 콘택들(208)을 노출시키기 위해, 스페이서 에칭을 이용하여 제 2 유전 물질 층(230c)이 에칭된다. 제 1 유전 물질 층(230b) 및 측벽 스페이서들(230d)은 집합적으로 유전 물질(230)이라 칭해진다.
도 15a는 사전처리된 웨이퍼(218), 유전 물질(230)에 의해 캡슐화된 접지 라인들(114) 및 유전 물질 층(216a)의 일 실시예의 단면도를 예시한다. 도 15b는 도 15a에 예시된 웨이퍼의 수직 단면도를 예시한다. 유전 물질 층(216a)을 제공하기 위해, 사전처리된 웨이퍼(218) 및 유전 물질(230)의 노출된 부분들 위에 유전 물질, 예컨대 SiO2, FSG, BPSG, BSG, 또는 다른 적합한 유전 물질이 증착된다. 유전 물질 층(216a)은 CVD, ALD, MOCVD, PVD, JVP, HDP 또는 다른 적합한 증착 기술을 이용하여 증착된다.
도 16a는 사전처리된 웨이퍼(218), 유전 물질(230)에 의해 캡슐화된 접지 라인들(114), 유전 물질 층(216) 및 상 변화 물질 층(107a)의 일 실시예의 단면도를 예시한다. 도 16b는 도 16a에 예시된 웨이퍼의 수직 단면도를 예시한다. 유전 물질 층(216)을 제공하기 위해 유전 물질 층(216a)이 에칭된다. 라인 리소그래피는 유전 물질(230)의 부분들 및 제 2 콘택들(208)이 노출되도록 트렌치들(220)에 대해 수직인 트렌치들을 패터닝하는데 사용된다. 제 2 콘택들(208)이 노출되는 한, 라인 리소그래피는 제 2 콘택들(208) 위에 정확히 중심 잡힐 필요는 없다. 이러한 방식으로 라인 리소그래피는 원하는 메모리 셀 크기가 얻어지는데 있어서 아직 덜 결정적이다.
상 변화 물질 층을 제공하기 위해, 상 변화 물질, 예컨대 칼코게나이드 화합물 물질 또는 다른 적합한 상 변화 물질이 사전처리된 웨이퍼(218), 유전 물질(230), 유전 물질 층(216)의 노출된 부분들 위에 증착된다. 상 변화 물질 층은 CVD, ALD, MOCVD, PVD, JVP 또는 다른 적합한 증착 기술을 이용하여 증착된다. 상 변화 물질 층(107a)을 제공하기 위해, 유전 물질 층(216)을 노출시키도록 상 변화 물질 층이 평탄화된다. 상 변화 물질 층은 CMP 또는 다른 적합한 평탄화 기술을 이용하여 평탄화된다.
도 17a는 사전처리된 웨이퍼(218), 유전 물질(230)에 의해 캡슐화된 접지 라인들(114), 상 변화 물질 층(107) 및 비트 라인들(112)의 일 실시예를 예시한다. 도 17b는 도 17a에 예시된 웨이퍼의 수직 단면도를 예시하고, 도 17c는 도 17a에 예시된 웨이퍼의 평면도를 예시한다. 상 변화 물질 층(107)을 제공하기 위해, 상 변화 물질 층(107a)이 리세스 에칭(recess etch)된다. 전극 물질 층을 제공하기 위해, 전극 물질, 예컨대 TiN, TaN, W, Al, Cu, TiSiN, TaSiN 또는 다른 적합한 전극 물질이 상 변화 물질 층(107) 및 유전 물질 층(216) 위에 증착된다. 전극 물질 층 은 CVD, ALD, MOCVD, PVD, JVP 또는 다른 적합한 증착 기술을 이용하여 증착된다. 비트 라인들(112)을 제공하기 위해, 유전 물질 층(216)을 노출시키도록 전극 물질 층이 평탄화된다. 도 2a 내지 도 2c에 예시된 상 변화 메모리 셀들(200)의 어레이를 제공하기 위해, 전극 물질 층은 CMP 또는 다른 적합한 평탄화 기술을 이용하여 평탄화된다.
본 발명의 실시예들은 결정적인 리소그래피 단계들을 최소화하기 위해 라인 리소그래피 및 자기-정렬된 처리를 이용하여 제조된 상 변화 메모리 셀들의 어레이를 제공한다. 또한, 상기 어레이 내의 활성 물질과 금속 간의 계면 저항들은 오버레이에 민감하지 않으며, 계면 영역들을 최대화함으로써 기생 저항들이 최소화된다. 상 변화 메모리 셀들의 어레이는 제조 시 개선된 CMP 공정 윈도우 및 개선된 기계적 안정성을 갖는다.
본 명세서에서는 특정 실시예들이 예시되고 서술되었으나, 당업자라면 본 발명의 범위를 벗어나지 않고 다양한 대안적인 및/또는 균등한 구현예들이 도시되고 설명된 상기 특정 실시예들을 대체할 수 있다는 것을 이해할 것이다. 본 출원서는 본 명세서에서 개시된 특정 실시예들의 어떠한 응용예 및 변형예들도 포괄하도록 의도된다. 그러므로, 본 발명은 오직 청구항과 그 균등론에 의해서만 제한되어야 한다.
본 발명에 따르면, 자기-정렬된 처리를 이용하여 제조된 상 변화 메모리 셀이 제공된다.

Claims (22)

  1. 메모리에 있어서,
    어레이를 제공하는 로우(row)들 및 컬럼(column)들에 있는 트랜지스터들;
    상기 어레이에 걸쳐 컬럼들에 있는 제 1 도전 라인들;
    상기 어레이에 걸쳐 로우들에 있는 유전 물질에 의해 캡슐화된(encapsulated) 제 2 도전 라인들을 포함하고, 각각의 제 2 도전 라인은 각각의 로우에서 상기 트랜지스터들의 소스-드레인 경로의 한쪽에 커플링되며; 및
    상기 제 2 도전 라인들 사이에 있고, 상기 제 1 도전 라인들과 접촉하며, 상기 제 1 도전 라인들에 대해 자기-정렬된 상 변화 요소들을 포함하고, 각각의 상 변화 요소는 트랜지스터의 소스-드레인 경로의 다른 한쪽에 커플링되는 것을 특징으로 하는 메모리.
  2. 제 1 항에 있어서,
    상기 제 1 도전 라인들은 비트 라인들이고, 상기 제 2 도전 라인들은 접지 라인들인 것을 특징으로 하는 메모리.
  3. 제 1 항에 있어서,
    상기 어레이에 걸쳐 로우들에 있는 워드 라인들을 더 포함하고, 각각의 워드 라인은 각각의 로우에서 상기 트랜지스터들의 게이트들에 커플링되는 것을 특징으 로 하는 메모리.
  4. 제 1 항에 있어서,
    상기 메모리는 6 F2로 축척될 수(scalable) 있으며, 여기서 F는 최소 피처 크기인 것을 특징으로 하는 메모리.
  5. 제 1 항에 있어서,
    상기 메모리는 8 F2로 축척될 수 있으며, 여기서 F는 최소 피처 크기인 것을 특징으로 하는 메모리.
  6. 메모리에 있어서,
    어레이를 제공하는 로우들 및 컬럼들에 있는 트랜지스터들;
    상기 어레이에 걸쳐 컬럼들에 있는 제 1 도전 라인들;
    상기 어레이에 걸쳐 로우들에 있는 유전 물질에 의해 캡슐화된 제 2 도전 라인들을 포함하고, 각각의 제 2 도전 라인은 각각의 로우에서 상기 트랜지스터들의 소스-드레인 경로의 한쪽에 커플링되며; 및
    상기 어레이에 걸쳐 컬럼들에 있고 제 2 도전 라인들 사이에 저장 위치들을 제공하는 상 변화 물질을 포함하며, 상기 상 변화 물질은 상기 제 1 도전 라인들과 접촉하고, 상기 제 1 도전 라인들에 대해 자기-정렬되며, 각각의 저장 위치는 트랜 지스터의 소스-드레인 경로의 다른 한쪽에 커플링되는 것을 특징으로 하는 메모리.
  7. 제 6 항에 있어서,
    상기 제 1 도전 라인들은 비트 라인들이고, 상기 제 2 도전 라인들은 접지 라인들인 것을 특징으로 하는 메모리.
  8. 제 6 항에 있어서,
    상기 어레이에 걸쳐 로우들에 있는 워드 라인들을 더 포함하고, 각각의 워드 라인은 각각의 로우에서 상기 트랜지스터들의 게이트들에 커플링되는 것을 특징으로 하는 메모리.
  9. 제 6 항에 있어서,
    상기 메모리는 6 F2로 축척될 수 있으며, 여기서 F는 최소 피처 크기인 것을 특징으로 하는 메모리.
  10. 제 6 항에 있어서,
    상기 메모리는 8 F2로 축척될 수 있으며, 여기서 F는 최소 피처 크기인 것을 특징으로 하는 메모리.
  11. 메모리를 제조하는 방법에 있어서,
    제 1 콘택들 및 제 2 콘택들을 포함하는 사전처리된 웨이퍼를 제공하는 단계;
    상기 사전처리된 웨이퍼 상에 유전 물질로 캡슐화된 제 1 도전 라인들을 제조하는 단계를 포함하고, 상기 제 1 도전 라인들은 상기 제 1 콘택들과 접촉하며;
    상기 사전처리된 웨이퍼 및 상기 유전 물질의 노출된 부분들 위에 상 변화 물질 층을 증착하는 단계;
    상기 상 변화 물질 층 위에 전극 물질 층을 증착하는 단계; 및
    제 2 도전 라인들 및 상기 제 2 도전 라인들에 대해 자기 정렬된 상 변화 물질을 형성하기 위해, 상기 상 변화 물질 층 및 상기 전극 물질 층을 에칭하는 단계를 포함하고, 상기 상 변화 물질은 상기 제 2 콘택들과 접촉하는 저장 위치들을 제공하는 것을 특징으로 하는 메모리를 제조하는 방법.
  12. 제 11 항에 있어서,
    상기 유전 물질로 캡슐화된 제 1 도전 라인들을 제조하는 단계는:
    상기 사전처리된 웨이퍼 위에 도전 물질 층을 증착하는 단계;
    상기 도전 물질 층 위에 제 1 유전 물질 층을 증착하는 단계;
    상기 제 2 콘택들을 노출시키는 트렌치들을 형성하고 상기 제 1 콘택들과 접촉하는 제 1 도전 라인들을 제공하기 위해, 상기 도전 물질 층 및 상기 제 1 유전 물질 층을 에칭하는 단계;
    상기 제 1 도전 라인들 및 상기 제 1 유전 물질 층의 노출된 부분들 위에 제 2 유전 물질 층을 정각으로(conformally) 증착하는 단계; 및
    측벽 스페이서(sidewall spacer)들을 제공하여, 상기 제 1 도전 라인들이 상기 제 1 유전 물질 층 및 상기 측벽 스페이서들에 의해 캡슐화되도록, 상기 제 2 유전 물질 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  13. 제 11 항에 있어서,
    상기 도전 라인들을 제조하는 단계는 접지 라인들을 제조하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  14. 제 11 항에 있어서,
    상기 제 2 도전 라인들을 형성하기 위해 상기 전극 물질 층을 에칭하는 단계는 비트 라인들을 형성하기 위해 상기 전극 물질 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  15. 메모리를 제조하는 방법에 있어서,
    제 1 콘택들 및 제 2 콘택들을 포함하는 사전처리된 웨이퍼를 제공하는 단계;
    상기 사전처리된 웨이퍼 상에 유전 물질로 캡슐화된 제 1 도전 라인들을 제 조하는 단계를 포함하고, 상기 제 1 도전 라인들은 상기 제 1 콘택들과 접촉하며;
    상기 사전처리된 웨이퍼 및 상기 유전 물질의 노출된 부분들 위에 상 변화 물질 층을 증착하는 단계;
    상기 유전 물질을 노출시키기 위해, 상기 상 변화 물질 층을 평탄화하는 단계;
    상기 유전 물질 및 상기 상 변화 물질 층 위에 전극 물질 층을 증착하는 단계; 및
    제 2 도전 라인들 및 상기 제 2 도전 라인들에 대해 자기-정렬된 상 변화 요소들을 형성하기 위해, 상기 상 변화 물질 층 및 상기 전극 물질 층을 에칭하는 단계를 포함하고, 각각의 상 변화 요소는 제 2 콘택들과 접촉하는 것을 특징으로 하는 메모리를 제조하는 방법.
  16. 제 15 항에 있어서,
    상기 유전 물질로 캡슐화된 제 1 도전 라인들을 제조하는 단계는:
    상기 사전처리된 웨이퍼 위에 도전 물질 층을 증착하는 단계;
    상기 도전 물질 층 위에 제 1 유전 물질 층을 증착하는 단계;
    상기 제 2 콘택들을 노출시키는 트렌치들을 형성하고 상기 제 1 콘택들과 접촉하는 제 1 도전 라인들을 제공하기 위해, 상기 도전 물질 층 및 상기 제 1 유전 물질 층을 에칭하는 단계;
    상기 제 1 도전 라인들 및 상기 제 1 유전 물질 층의 노출된 부분들 위에 제 2 유전 물질 층을 정각으로 증착하는 단계; 및
    측벽 스페이서들을 제공하여, 상기 제 1 도전 라인들이 상기 제 1 유전 물질 층 및 상기 측벽 스페이서들에 의해 캡슐화되도록, 상기 제 2 유전 물질 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  17. 제 15 항에 있어서,
    상기 도전 라인들을 제조하는 단계는 접지 라인들을 제조하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  18. 제 15 항에 있어서,
    상기 제 2 도전 라인들을 형성하기 위해 상기 전극 물질 층을 에칭하는 단계는 비트 라인들을 형성하기 위해 상기 전극 물질 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  19. 메모리를 제조하는 방법에 있어서,
    제 1 콘택들 및 제 2 콘택들을 포함하는 사전처리된 웨이퍼를 제공하는 단계;
    상기 사전처리된 웨이퍼 상에 제 1 유전 물질로 캡슐화된 제 1 도전 라인들을 제조하는 단계를 포함하고, 상기 제 1 도전 라인들은 상기 제 1 콘택들과 접촉하며;
    상기 사전처리된 웨이퍼 및 상기 제 1 유전 물질의 노출된 부분들 위에 제 2 유전 물질 층을 증착하는 단계;
    상기 제 1 유전 물질의 부분들 및 상기 제 2 콘택들을 노출시키기 위해, 상기 제 2 유전 물질 층 내에 트렌치들을 에칭하는 단계;
    상기 사전처리된 웨이퍼, 상기 제 1 유전 물질 및 상기 제 2 유전 물질 층의 노출된 부분들 위에 상 변화 물질을 증착하는 단계;
    상기 제 2 유전 물질 층을 노출시키기 위해, 상기 상 변화 물질 층을 평탄화하는 단계;
    상기 상 변화 물질 층을 리세스 에칭(recess etch)하는 단계;
    상기 상 변화 물질 층 및 상기 제 2 유전 물질 층의 노출된 부분들 위에 전극 물질 층을 증착하는 단계; 및
    상기 상 변화 물질에 대해 자기-정렬된 제 2 도전 라인들을 형성하기 위해, 상기 제 2 유전 물질 층을 노출시키도록 상기 전극 물질 층을 평탄화하는 단계를 포함하고, 상기 상 변화 물질은 상기 제 2 콘택들과 접촉하는 저장 위치들을 제공하는 것을 특징으로 하는 메모리를 제조하는 방법.
  20. 제 19 항에 있어서,
    상기 제 1 유전 물질로 캡슐화된 제 1 도전 라인들을 제조하는 단계는:
    사전처리된 웨이퍼 위에 도전 물질 층을 증착하는 단계;
    상기 도전 물질 층 위에 제 3 유전 물질 층을 증착하는 단계;
    상기 제 2 콘택들을 노출시키는 트렌치들을 형성하고 상기 제 1 콘택들과 접촉하는 제 1 도전 라인들을 제공하기 위해, 상기 도전 물질 층 및 상기 제 3 유전 물질 층을 에칭하는 단계;
    상기 제 1 도전 라인들 및 상기 제 3 유전 물질 층의 노출된 부분들 위에 제 4 유전 물질 층을 정각으로 증착하는 단계; 및
    측벽 스페이서들을 제공하여 상기 제 1 도전 라인들이 상기 제 3 유전 물질 층 및 상기 측벽 스페이서들에 의해 캡슐화되도록 상기 제 4 유전 물질 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  21. 제 19 항에 있어서,
    상기 도전 라인들을 제조하는 단계는 접지 라인들을 제조하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  22. 제 19 항에 있어서,
    상기 제 2 도전 라인들을 형성하기 위해 상기 전극 물질 층을 평탄화하는 단계는 비트 라인들을 형성하기 위해 상기 전극 물질 층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
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