KR100399771B1 - 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로 - Google Patents

반도체 메모리 장치의 불량 제품 동작 불능 유도 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로에 관한 것으로, 전원에 연결되고 반도체 메모리 장치가 정상인 경우에 컷팅되지 않고 불량인 경우에 컷팅되는 퓨즈, 전원이 인가되면 제1노드의 신호에 응답하여 반도체 메모리 장치의 동작을 제어하기 위한 초기화 신호를 발생하는 제1수단과, 퓨즈에 연결되고, 퓨즈가 컷팅되지 않은 경우에 제1노드의 신호에 응답하여 제2노드의 신호의 상태가 변화되고, 제2노드의 신호의 상태가 변화됨에 따라 제1노드의 신호의 상태를 변화하고, 퓨즈가 컷팅된 경우에 제1노드의 신호에 응답하여 제2노드의 신호의 상태가 고정되고, 제2노드의 신호의 상태가 고정됨에 따라 제1노드의 신호의 상태를 고정하는 제2수단을 구비하는 동작 불능 유도 수단, 및 퓨즈가 컷팅된 경우에도 상기 외부로부터 입력되는 신호에 응답하여 제2노드의 상태를 변화하는 동작 전환 제어수단으로 구성되어 있다. 본 발명에 따르면 불량으로 판명되어 퓨즈 컷팅 등을 통하여 동작 불능 상태로 전환된 반도체 메모리 장치를 회로적으로 동작 가능 상태로 복구 가능하도록 함으로써, 불량 원인 분석 시에 반도체 메모리 장치의 회로를 정상적으로 구동시켜 테스트할 수 있도록 하는 장점이 있는 유용한 발명이다.

Description

반도체 메모리 장치의 불량 제품 동작 불능 유도 회로 {Circuit for Malfunction Induction of fail Goods in Semiconductor Memory Device}
본 발명은 반도체 메모리 장치에 있어서, 불량으로 판명되어 퓨즈 컷팅(Fuse Cutting)이 이루어져 동작 불능 상태로 전환된 반도체 메모리 장치를 동작 가능 상태로 재 전환 가능하도록 하여 이를 다시 테스트할 수 있도록 하는 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로에 관한 것이다.
반도체 메모리 장치의 불량 제품 동작 불능 유도 장치는, 제작된 반도체 메모리 장치 중 불량으로 판단된 제품의 퓨즈를 물리적 방법으로 컷팅(Cutting)하는 퓨즈 컷팅이 이루어진 후, 퓨즈가 컷팅된 반도체 메모리 장치의 기능을 마비시켜 사용하지 못하도록 하는 장치로써, 불량으로 판명된 반도체 메모리 장치의 외부 유출을 방지하며, 반도체 메모리 장치의 웨이퍼(Wafer) 및 패키지 레벨(Package Level)에서 제품을 테스트할 경우 불량이 발생한 제품을 조기에 스크린하는 것을 목적으로 반도체 메모리 장치의 내부에 설치되는 장치이다.
동작 불능 유도 장치는 일반적으로 도 1에 도시된 바와 같이, 반도체 메모리 장치 내에 설치되어 외부 전원 장치로부터 반도체 메모리 장치에 전원이 공급되면 상기 반도체 메모리 장치가 정상적인 제품일 경우 반도체 메모리 장치가 정상적으로 초기화될 수 있는 값을 출력하여 반도체 메모리 장치 내의 각 회로에 공급하고, 불량으로 판명되어 내장된 퓨즈(20)가 컷팅되었을 경우에는 동작 불능 유도 회로(10)를 통하여 해당 제품을 사용하지 못하도록 제품의 기능을 마비시키는 값을 반도체 메모리 장치의 각 회로에 출력하여 반도체 메모리 장치를 동작 불능 상태로 만든다.
이러한 동작 불능 유도 회로(10)는 여러 가지 방법으로 설계될 수 있는데, 그 한가지 실례를 통하여 종래의 문제점을 설명한다.
도2는 종래의 반도체 메모리 장치의 동작 불능 유도 회로를 설명하기 위한 회로도로서, 동작 불능 유도 회로(10)는 PMOS캐패시터들(C2, C3), PMOS트랜지스터들(MP3, MP4), NMOS트랜지스터들(MN2, MN3), 및 인버터(INV1)로 구성된 제1수단(10-1)과, PMOS들(MP1, MP2), NMOS트랜지스터(MN1), 및 NMOS캐패시터(C1)로 구성된 제2수단(10-2)으로 구성되어 있다.도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1수단(10-1)은 내부 전원(IVC)이 로우 레벨이면 로우 레벨의 초기화 신호(VCCHB)를 발생하고, 내부 전원(IVC)이 하이 레벨이면 하이 레벨의 초기화 신호(VCCHB)를 발생한다. 제2수단(10-2)은 퓨즈(20)가 컷팅되지 않은 경우에 노드 'B'의 전압 레벨이 하이 레벨이 되면 노드 'A'가 로우 레벨이 되고, 이에 따라 PMOS트랜지스터(MP1)가 온되어 노드 'A'를 하이 레벨로 만들어 노드 B를 로우 레벨로 만든다. 그리고, 퓨즈(20)가 컷팅된 경우에 노드 'B'의 전압 레벨이 하이 레벨이 되면 노드 'A'가 로우 레벨로 고정되고, 이에 따라 노드 'B'의 전압 레벨이 하이 레벨로 고정된다. 즉, 제2수단(10-2)은 퓨즈가 컷팅되지 않은 경우에 노드 'B'의 전압 레벨이 하이 레벨이 되면 노드 'B'의 전압 레벨을 로우 레벨로 만들어 로우 레벨의 초기화 신호(VCCHB)를 발생하고, 퓨즈가 컷팅된 경우에 노드 'B'의 전압 레벨이 하이 레벨이 되면 노드 'B'의 전압 레벨을 하이 레벨로 고정하여 초기화 신호(VCCHB)를 "하이"레벨로 고정한다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.먼저, 초기화 신호(VCCHB)는 반도체 메모리 장치의 내부의 회로들을 초기화 레벨로 만드는 기능을 수행하는 신호로서, 반도체 메모리 장치로 외부 전압원에 의하여 전원(즉, 반도체 메모리 장치의 파워가 온되어 가해지는 VCC)이 공급되어 입력단에 내부 전원(IVC)이 가해질 때, 도 2의 회로를 통하여 초기화 신호(VCCHB)가 로우 레벨(Low Level)을 출력하여 반도체 메모리 장치의 각 회로들에 공급하여 초기화시키며, 하이 레벨(High Level)을 출력하면 상기 반도체 메모리 장치의 기능을 마비시켜 동작 불능 상태로 전환시킨다. 그리고, 커패시터들(C1, C2, C3)은 데이터를 홀딩하는 스위칭 커패시터로 동작한다.
반도체 메모리 장치가 정상으로 판단되어 퓨즈(20)가 컷팅되지 않은 경우에, 로우 레벨의 내부 전원(IVC)이 인가되면 PMOS트랜지스터(MP3)를 통하여 노드 'B'로 로우 레벨의 신호를 전송한다. 그러면, PMOS트랜지스터(MP4)가 온되어 하이 레벨의 신호를 발생하고, 인버터(INV1)는 하이 레벨의 신호를 반전하여 로우 레벨의 초기화 신호(VCCHB)를 발생한다.반면에, 하이 레벨의 내부 전원(IVC)이 인가되면 PMOS트랜지스터(MP3)를 통하여 노드 'B'로 하이 레벨의 신호를 전송한다. 그러면, NMOS트랜지스터(MN3)가 온되어 로우 레벨의 신호를 발생하고, 인버터(INV1)는 로우 레벨의 신호를 반전하여 하이 레벨의 초기화 신호(VCCHB)를 발생한다. 그리고, 노드 'A' 의 초기 레벨이 로우 레벨인 것에 의하여 PMOS트랜지스터(MP1) 이 온되어 노드 'A'는 하이 레벨로 된다. 그래서, NMOS트랜지스터(MN1)이 온되어, 노드 'B'가 하이 레벨에서 로우 레벨로 되면 PMOS트랜지스터(MP4) 가 온되어 그 출력은 하이 레벨이 되고 이는 인버터(INV1) 을 거쳐서 로우 레벨이 초기값으로 유지하게 된다. 이에 따라 로우 레벨의 초기화 신호(VCCHB)를 발생한다. 즉, 하이 레벨의 내부 전원(IVC)이 인가되면 초기화 신호(VCCHB)가 하이 레벨로 천이한 후에 로우 레벨로 천이하게 된다.그리고, 반도체 메모리 장치가 불량으로 판단되어 퓨즈(20)가 컷팅된 경우에, 로우 레벨의 내부 전원(IVC)이 인가되면 로우 레벨의 초기화 신호(VCCHB)를 발생한다.
반면에, "하이"레벨의 내부 전원(IVC)이 인가되면 노드 'B'가 하이 레벨이 되어 하이 레벨의 초기화 신호(VCCHB)를 발생하고, 이때, 노드 'A'가 항상 로우 레벨이 되어 PMOS트랜지스터(MP1)를 온하나 퓨즈가 컷팅되어 있으므로 노드 'A'의 전압 레벨은 로우 레벨로 고정되고, 이는 PMOS트랜지스터(MP2) 가 온되어 이에 따라 노드 'B'의 전압 레벨 또한 하이 레벨로 고정되어 하이 레벨의 초기화 신호(VCCHB)를 발생하게 된다. 즉, 하이 레벨의 내부 전원(IVC)이 인가되면 초기화 신호(VCCHB)가 하이 레벨로 고정되게 된다. 따라서, 불량으로 판명되어 퓨즈(20)가 컷팅된 후에는 제품이 동작 불능 상태가 되어 반도체 메모리 장치는 사용이 불가능하게 된다.
도 3은 도 2 장치의 동작을 통하여 불량으로 판단된 반도체 메모리 장치가 동작 불능 상태로 되는 과정을 신호를 통하여 설명하기 위한 타이밍도이다.
t0 이전까지는 아직 전원이 공급되기 전이므로 반도체 장치의 외부 전원 공급원 VCC와, VCC로부터 전해지는 내부 전원(IVC) 및 초기화 신호(VCCHB)는 모두 로우 상태이다.
t0 이후부터 전원이 가해지면 t1까지 약간의 지연이 있고 t1부터 t2 동안의 하이 레벨 구간을 지나서 t2 이후부터 t3 구간 사이에서는 로우 레벨이 되는데 이 구간이 완전한 초기화가 되었음을 알리는 신호 레벨이며 이 레벨을 통하여 칩이 정상적으로 초기화 되었음을 칩 내부적으로 감지하여 동작을 할 수 있는 단계가 되는 것이다. t3 이후 부터는 하이 레벨로 되어 있는데 이것은 퓨즈(20)가 컷팅됨으로서 도2의 초기화 신호(VCCHB)가 하이 레벨이 됨을 의미 하는 것으로서 칩이 동작 불능 상태로 진입하였음을 의미한다. 즉, 초기화 신호(VCCHB)가 하이 레벨이 되면 칩은 동작을 할 수가 없는 동작 불능 상태가 되어 버리는 것이다.따라서, 불량으로 판명되어 퓨즈 컷팅이 수행된 반도체 메모리 장치는 지속적으로 동작 불능 상태를 유지하게 된다.
그런데, 이렇게 불량 반도체 메모리 장치를 동작 불능 상태로 만들게 되면 제품의 불량 원인 분석 시에 제품의 불량 원인을 분석하고 싶어도 이미 동작 불능 상태로 내부 회로가 구성되어 버렸기 때문에 제품이 전혀 동작할 수 없어 제품의 불량 원인을 분석하는 것이 불가능하게 된다.
즉, 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로의 퓨즈가 컷팅됨으로써, 초기화 신호(VCCHB)가 하이 레벨로 고정되어 불량 원인을 파악하고 싶어도 반도체 메모리 장치 자체가 구동하지 않으므로 불량 원인을 분석할 수 없게 되는 문제점이 발생한다.
본 발명은 이러한 목적을 달성하기 위하여 창안된 것으로, 반도체 메모리 장치 테스트 통하여 검출되는 불량 제품의 동작 불능 유도 회로에 있어서, 퓨즈 컷팅(Fuse Cutting) 등을 통하여 동작 불능 상태로 전환된 반도체 메모리 장치를 회로적으로 동작 가능 상태로 복구 가능하도록 하여 불량 원인 분석 시에 다시 테스트할 수 있도록 하는 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 일반적인 동작 불능 유도 회로를 설명하기 위한 블록도이다.
도 2는 종래의 반도체 메모리 장치의 불량 제품 동작 불능 유도 장치를 설명하기 위한 회로도이다.
도 3은 도 2 회로의 동작을 통하여 불량으로 판명된 반도체 메모리 장치가 동작 불능 상태로 되는 과정을 주요 신호들을 통하여 설명하기 위한 타이밍도이다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 불량 제품 동작 불능 회로의 구성을 설명하기 위한 회로도이다.
도 5는 본 발명의 바람직한 또 다른 실시예를 설명하기 위한 회로도이다.
도 6은 본 발명의 바람직한 실시예에 따라 도 4 또는 도 5와 같이 구성된 회로의 주요 신호의 레벨을 나타내기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
20 : 퓨즈
10 : 동작 불능 유도 회로
20a, 20b : 동작 전환 회로
이러한 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로는 전원에 연결되고 반도체 메모리 장치가 정상인 경우에 컷팅되지 않고 불량인 경우에 컷팅되는 퓨즈, 상기 전원이 인가되면 제1노드의 신호에 응답하여 상기 반도체 메모리 장치의 동작을 제어하기 위한 초기화 신호를 발생하는 제1수단과, 상기 퓨즈에 연결되고, 상기 퓨즈가 컷팅되지 않은 경우에 상기 제1노드의 신호에 응답하여 제2노드의 신호의 상태가 변화되고, 상기 제2노드의 신호의 상태가 변화됨에 따라 상기 제1노드의 신호의 상태를 변화하고, 상기 퓨즈가 컷팅된 경우에 상기 제1노드의 신호에 응답하여 상기 제2노드의 신호의 상태가 고정되고, 상기 제2노드의 신호의 상태가 고정됨에 따라 상기 제1노드의 신호의 상태를 고정하는 제2수단을 구비하는 동작 불능 유도 수단, 및 상기 퓨즈가 컷팅된 경우에도 상기 외부로부터 입력되는 신호에 응답하여 상기 제2노드의 상태를 변화하는 동작 전환 제어수단을 구비하는 것을 특징으로 한다.
이하, 본 발명이 속하는 분야에 통상의 지식을 지닌자가 본 발명을 용이하게 실시할 수 있도록 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
또한, 이해의 편의를 위하여 비록 다른 도면에 속하더라도 동일한 구성 요소에는 동일한 부호를 부여하였음을 주의하여야 한다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로의 구성을 설명하기 위한 회로도로서, 도2에 나타낸 동작 불능 유도 회로(10)에 동작 전환 회로(20a)를 추가하여 구성되어 있다. 그리고, 도2에 나타낸 바와 마찬가지로 동작 불능 유도 회로(10)는 제1수단(10-1) 및 제2수단(10-2)으로 구성되어 있다.
도4에 도시된 바와 같이, 반도체 메모리 장치 내부에 구성되어 있는 동작 불능 유도 회로(10)는 반도체 메모리 장치가 정상으로 판단된 경우에 반도체 메모리 장치 내부의 각 회로들이 정상적으로 초기화되도록 로우 레벨의 초기화 신호(VCCHB)를 반도체 메모리 장치의 각 회로들로 공급하고, 반도체 메모리 장치가 불량으로 판단되면 퓨즈(20)를 컷팅하여 반도체 메모리 장치의 각 회로들의 동작이 불가능하도록 하이 레벨의 초기화 신호(VCCHB)를 반도체 메모리 장치의 각 회로들로 공급한다. 그리고, 동작 전환 회로(20a)는 초기화 신호(VCCHB)가 하이 레벨인 경우에 외부로부터 인가되는 신호에 응답하여 동작 불능 유도 회로(10)로부터 출력되는 하이 레벨의 초기화 신호(VCCHB)를 로우 레벨로 전환하여 동작 불능 상태의 반도체 메모리 장치를 동작 가능 상태로 전환한다.
이때, 반도체 메모리 장치가 불량으로 판명되어 퓨즈(20)가 컷팅된 상태에서, 반도체 메모리 장치의 테스트 시 사용하는 외부 전압 레벨을 입력받을 수 있는 패드(PAD : Signal Pin) 및 노드 'A'에 연결된 동작 전환 회로(20a)를 통하여 초기화 신호(VCCHB)의 전압 레벨을 인위적으로 로우 상태로 유지하게 함으로써, 반도체 메모리 장치가 정상적인 동작 상태를 유지하도록 하여 웨이퍼 레벨 테스트 시 불량 원인을 분석할 수 있도록 구성된다.
바람직하기로는, 이때 사용하는 패드는 웨이퍼 레벨 테스트 시 통상적으로 사용되는 반도체 메모리 장치의 패드만으로 구성되어 별도의 추가 패드는 필요 없도록 한다.
그 동작을 도 4를 참조하여 살펴보면, 노드 'A'에 반도체 메모리 장치의 동작 불능을 일으키기 위하여 퓨즈(20)을 컷팅하였을 경우, 반도체 메모리 장치의 외부와 접속할 수 있는 패드를 통하여 외부 입력부(20a)의 NOR 게이트(NOR1)의 입력 신호 중 어느 하나 이상의 입력(Input)이 하이 레벨이 되면, NOR 게이트(NOR1)의 출력(Output)은 로우 레벨 상태로 되어 인버터(INV2)의 입력으로 공급된다.인버터(INV2)의 입력이 로우 레벨이되면, NAND 게이트(NAND1)의 입력 레벨은 하이 상태로 되며, 이때 반도체 장치 내부의 동작 불능 상태를 위하여 사용된 초기화 신호(VCCHB) 신호는 이미 하이 레벨로 있었던 상태이므로 NAND 게이트(NAND1)의 출력은 로우 레벨 상태가 되어, PMOS트랜지스터(MP5)는 온된다.
PMOS트랜지스터(MP5)가 온되면 반도체 메모리 장치의 내부 전원(IVC) 레벨이 노드'A'로 공급되므로 노드 'A'의 레벨은 하이 상태가 되게 되며, 앞선 종래 기술에서 설명한 바와 같이 노드 'A'가 하이 레벨이므로 NMOS 트랜지스터들(MN1, MN3)이 온되어 결국 초기화 신호(VCCHB)는 다시 로우 레벨로 된다.
즉, 초기화 신호(VCCHB)가 로우 레벨로 출력되면 반도체 메모리의 동작 불능 상태는 해제되게 되어 정상 동작하므로 웨이퍼 레벨 테스트 시에 회로 동작을 수행시켜 불량의 원인을 분석할 수 있다.
그런데, 도 4와 같이 구성된 회로의 경우 반도체 메모리 장치의 조립이 완료되어 반도체 메모리 장치의 내부 패드를 직접적으로 이용한 동작 불능 해제 작업이 불가능하게 된다.
이럴 경우, 반도체 메모리 장치의 외부로 나와 있는 하나 이상의 핀(PINs)들을 이용하여 본 발명의 바람직한 또 다른 실시예를 나타내는 도 5와 같이 구성할 수 있다.
이미 동작 불능 상태로 처리가 되어 있는 반도체 메모리 장치는 자체의 동작 불능 유도 회로(10)에 의하여 초기화 신호(VCCHB)의 레벨이 하이 상태로 세팅되어 있다.
그러므로, NMOS 트랜지스터(MN5)는 온되고 인버터(INV5)에 의하여 PMOS트랜지스터(MP6)이 온된다. 이때, 외부의 핀을 통하여 하이 레벨을 동작 불능 유도 회로(20b)로 공급받으면 NMOS 트랜지스터(MN5) 및 PMOS 트랜지스터 (MP6)가 앞서 설명한 바와 같이 온되므로 인버터들(INV3, INV4)을 거쳐 PMOS 트랜지스터(MP5)의 게이트 레벨이 로우 레벨이 되어 노드 'A'의 레벨은 하이 상태가 된다.
결국 노드 'A'의 레벨이 하이가 되면 앞서와 같이, NMOS 트랜지스터들(MN1, MN3)이 온되어 초기화 신호(VCCHB)가 로우 레벨로 전환되어 동작 불능 상태가 해제된다.
도 6은 본 발명의 바람직한 실시예에 따라 도 4 또는 도 5와 같이 구성된 회로의 주요 신호의 레벨을 나타내기 위한 타이밍도이다.t0 이후부터 전원이 가해지면 t1까지 약간의 지연이 있고 t1부터 t2 동안의 하이 레벨 구간을 지나서 t2 이후부터 t3 구간 사이에서는 로우 레벨이 되는데 이 구간이 완전한 초기화가 되었음을 알리는 신호 레벨이며 이 레벨을 통하여 칩이 정상적으로 초기화 되었음을 칩 내부적으로 감지하여 동작을 할 수 있는 단계가 되는 것이다. t3 이후 부터는 하이 레벨로 되어 있는데 이것은 퓨즈(20)가 컷팅됨으로서 도2의 초기화 신호(VCCHB)가 하이 레벨이 됨을 의미 하는 것으로서 칩이 동작 불능 상태로 진입하였음을 의미한다. t4에서, 외부의 핀 또는 패드 신호가 하이 레벨 신호를 공급하므로 초기화 신호(VCCHB)가 하이 레벨에서 로우 레벨로 천이하게 됨으로써 칩이 동작 가능한 상태로 전환하게 된다.
그러므로, 웨이퍼 레벨 테스트 등의 각종 반도체 테스트 시에 퓨즈 컷팅으로 동작 불능 상태인 반도체 메모리 장치에 대해서도 핀 또는 패드에 하이 레벨 신호를 인가함으로써 칩이 동작 가능한 상태로 전환되어 불량인 칩에 대한 불량 원인 분석을 수행할 수 있다.
이상 살펴본 바와 같이, 본 발명에 따르면 불량으로 판명되어 퓨즈 컷팅 등을 통하여 동작 불능 상태로 전환된 반도체 메모리 장치를 회로적으로 동작 가능 상태로 복구 가능하도록 함으로써, 불량 원인 분석 시에 반도체 메모리 장치의 회로를 정상적으로 구동시켜 테스트할 수 있도록 하는 장점이 있는 유용한 발명이다.

Claims (5)

  1. 전원에 연결되고 반도체 메모리 장치가 정상인 경우에 컷팅되지 않고 불량인 경우에 컷팅되는 퓨즈;
    상기 전원이 인가되면 제1노드의 신호에 응답하여 상기 반도체 메모리 장치의 동작을 제어하기 위한 초기화 신호를 발생하는 제1수단과,
    상기 퓨즈에 연결되고, 상기 퓨즈가 컷팅되지 않은 경우에 상기 제1노드의 신호에 응답하여 제2노드의 신호의 상태가 변화되고, 상기 제2노드의 신호의 상태가 변화됨에 따라 상기 제1노드의 신호의 상태를 변화하고, 상기 퓨즈가 컷팅된 경우에 상기 제1노드의 신호에 응답하여 상기 제2노드의 신호의 상태가 고정되고, 상기 제2노드의 신호의 상태가 고정됨에 따라 상기 제1노드의 신호의 상태를 고정하는 제2수단을 구비하는 동작 불능 유도 수단; 및
    상기 퓨즈가 컷팅된 경우에도 상기 외부로부터 입력되는 신호에 응답하여 상기 제2노드의 상태를 변화하는 동작 전환 제어수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로.
  2. 제1항에 있어서, 상기 제1수단은
    상기 전원에 연결된 소스와 접지전압이 인가되는 게이트와 상기 제1노드에 연결된 드레인을 가진 제1PMOS트랜지스터;
    상기 제1노드에 연결된 게이트와 드레인 및 접지전압에 연결된 소스를 가진 NMOS트랜지스터;
    상기 제1노드에 연결된 게이트와 상기 전원에 연결된 드레인 및 소스를 가진 제1PMOS캐패시터;
    상기 제1노드의 신호를 반전하는 제1인버터;
    상기 제1인버터의 출력단자에 연결된 게이트와 상기 전원에 연결된 드레인 및 소스를 가진 제2PMOS캐패시터; 및
    상기 제1인버터의 출력신호를 반전하는 제2인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로.
  3. 제1항에 있어서, 상기 제2수단은
    상기 퓨즈에 연결된 소스와 상기 제1노드에 연결된 게이트와 드레인을 가진 제3PMOS트랜지스터;
    상기 제1노드에 연결된 게이트와 접지전압에 연결된 드레인 및 소스를 가진 NMOS캐패시터; 및
    상기 제1노드의 신호를 반전하여 상기 제2노드로 출력하는 제3인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로.
  4. 제1항에 있어서, 상기 동작 전환 수단은
    상기 초기화 신호와 상기 외부로부터 입력되는 신호를 조합하여 동작 전환 제어신호를 발생하는 논리 회로; 및
    상기 논리 회로로부터 발생되는 동작 전환 제어신호에 응답하여 상기 제2노드로 하이 레벨을 전송하는 제4PMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로.
  5. 제1항에 있어서, 상기 외부로부터 입력되는 신호는
    상기 반도체 메모리 장치가 웨이퍼 상태인 경우에는 패드로부터 인가되고,
    상기 반도체 메모리 장치가 조립이 완료된 상태인 경우에는 외부 핀으로부터 인가되는 것을 특징으로 하는 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로.
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