KR20070082883A - 처리 방법 및 플라즈마 에칭 방법 - Google Patents
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Abstract
본 발명은, 에칭 가스로서 SF6/O2/SiF4를 이용하여 실리콘 에칭을 실행할 때에, 피트의 발생을 방지함과 동시에, 에칭 형상의 제어도 가능한 플라즈마 에칭 방법을 제공하는것을 목적으로 한다.
플라즈마 처리 장치의 처리실내에서, 실리콘을 주 성분으로 하는 피에칭층 상에 산화 실리콘층을 거쳐서 마련되어, 미리 패턴 형성된 레지스트층을 마스크로서, SF6과 O2와 SiF4를 포함하는 처리 가스로부터 생성되는 플라즈마에 의해, 피에칭층을 에칭하는 제 1 실리콘 에칭 공정과, 상기 레지스트층이 다 깎여진 후에, 상기 산화 실리콘층을 마스크로서, 상기 플라즈마에 의해, 피에칭층을 에칭하는 제 2 실리콘 에칭 공정을 실시한다.
Description
도 1은 본 발명의 제 1 실시형태에 따른 처리 방법의 개요를 도시하는 흐름도이고,
도 2는 본 발명 방법이 적용되는 반도체 웨이퍼의 표면 부근의 단면 구조를 도시하는 모식도이고,
도 3은 SiO2층을 에칭한 뒤의 반도체 웨이퍼의 상태를 도시한 도면이고,
도 4는 제 1 실리콘 에칭 공정에서 반도체 웨이퍼를 플라즈마에 의해 처리하고 있는 상태를 도시한 도면이고,
도 5는 제 1 실리콘 에칭 공정 후의 반도체 웨이퍼의 상태를 도시한 도면이고,
도 6은 제 2 실리콘 에칭 공정에서의 반도체 웨이퍼를 플라즈마에 의해 처리하고 있는 상태를 도시한 도면이고,
도 7은 제 2 실리콘 에칭 공정 후의 반도체 웨이퍼의 상태를 도시한 도면이고,
도 8은 본 발명의 에칭 방법의 실시에 바람직한 마그네트론 RIE 플라즈마 에칭 장치를 도시하는 단면도이고,
도 9는 도 8의 장치의 챔버 주위에 배치된 상태의 다이폴 링 자석 을 모식적으로 도시하는 수평 단면도이고,
도 10은 챔버내에 형성되는 전기장 및 자기장을 설명하기 위한 모식도이고,
도 11은 본 발명의 제 2 실시형태에 따른 처리 방법의 개요를 도시하는 흐름도이고,
도 12는 제 2 실시형태에 따른 각 공정의 반도체 웨이퍼의 표면 부근의 단면 구조를 도시하는 모식도이고,
도 13은 본 발명의 제 3 실시형태에 따른 처리 방법의 개요를 도시하는 흐름도이고,
도 14는 제 3 실시형태에 따른 각 공정의 반도체 웨이퍼의 표면 부근의 단면 구조를 도시하는 모식도이고,
도 15는 종래 기술의 플라즈마 에칭의 개요를 설명하는 도면이다.
(도면의 주요부분에 관한 부호의 설명)
1: 챔버(처리용기) 2: 지지테이블(전극)
12: 배기계 15: 고주파 전원
17: 냉매실 18: 가스 도입 기구
20: 샤워헤드(전극) 23: 처리 가스 공급계
24: 다이폴 링 자석 101: 실리콘 기판
102: SiO2층 103: 레지스트
W: 웨이퍼
특허문헌 1: 일본 특허 공개 2004-87738호
본 발명은, 처리 방법 및 플라즈마 에칭 방법에 관하여, 상세하게는, 플라즈마를 이용하여 피처리체를 에칭하는 공정을 포함하는 처리 방법 및 플라즈마 에칭 방법에 관한 것이다.
반도체 장치의 제조과정에서, 실리콘 기판에 대하여, 예컨대 소자 분리용의 트랜치 혹은 캐패시터용의 트랜치를 형성할 목적으로 에칭이 실행된다. 예컨대, DTI(Deep Trench Isolation)용의 트랜치 형성이나 메모리셀 · 캐패시터용의 트랜치 형성에서는, Si 기판에 개구경 0.8∼1.2μm 정도, 깊이 5∼8μm 정도의 고 어스펙트비의 홈이나 구멍을 형성할 목적으로 실리콘 에칭이 실행된다. 또한, 3차원 실장 디바이스나 MEMS(Micro Electro Mechanical System)에 있어서도, Si 기판에 100μm 이상의 깊이로 배선용의 관통 구멍이나 메커니컬 구조용의 홈 등을 형성하는 에칭 가공이 실행된다.
상기 실리콘 에칭에서는, SiO2막 등의 산화막 마스크와 함께, 에칭 가스로서 SF6/O2 가스가 많이 이용되고 있다.
그러나, SF6/O2 가스는, 마스크 바로 아래에 언더컷이 발생하기 쉬운 것 및 산화막 마스크와의 선택비가 충분히 얻어지지 않는다는 문제가 있었다. 이 문제를 개선하고자, 에칭 가스로서 SF6/O2/SiF4를 이용하는 것이 제안되고 있다. (예컨대, 특허문헌1).
상기 특허문헌1과 같이, 에칭 가스로서 SF6/O2/SiF4를 이용함으로써 언더컷을 억제하고, 마스크 선택비를 개선하는 것이 가능하다. 그런데, 상기 에칭 가스를 이용하여 플라즈마 에칭을 실행하면, 산화막 마스크 상에「피트」라고 불리는 소구멍이 다수 형성되는 것이 판명되었다. 이 피트가, 실리콘 에칭의 과정에서 성장하여, 산화막 마스크를 관통하여 실리콘에까지 도달하면, 반도체 디바이스에 악영향을 가져올 원인이 된다.
도 15(a)∼15(e)는, 반도체 웨이퍼의 표면 부근의 단면 구조를 나타내고 있고, 에칭 가스로서 SF6/O2/SiF4를 이용하여 실리콘 에칭을 실행할 때의 피트의 형성과 성장의 과정을 모식적으로 도시한 것이다. 도 15의 (a)의 상태에서는, 실리콘 기판(201) 상에 SiO2층(202)이 형성되고, 또한, 그 위에 레지스트(203)가 형성되어 있다. SiO2층(202)은, 레지스트(203)의 패턴에 따라 에칭되어, 개구(210)가 형성되어 있다. 이 SiO2층(202)의 에칭은, 예컨대 C4F6, C5F8 등의 불화탄소화합물을 포함하는 Ar/CxFy/O2 등의 가스계에 의해 실행되지만, 이 에칭시에 생성하는 SiO, SiOF, SiCF 등의 반응 생성물이 레지스트(203)의 측벽이나 표면에 부착물(204)로서 부착하고 있다(상기 CxFy에서의 x, y는, 화학량론적으로 취하는 수를 의미한다. 이하 동일하다).
도 15의 (b)는, 애싱, 웨트 처리 등의 방법으로 레지스트(203)를 박리한 뒤의 상태를 도시하는 것이지만, 부착물(204)은 반도체 웨이퍼 상에서 완전히 제거되지 않고, SiO2층(202)의 표면에 남아, 이것이 피트의 핵이 된다. 즉, 도 15의 (c)에 도시하는 바와 같이 부착물(204)의 내에칭성이 SiO2층(202) 보다 강한 경우에는, 실리콘 기판(201)을 에칭하는 과정에서, 부착물(204)의 주위가 선택적으로 에칭되는 것에 의해 마이크로 트랜치(211)가 형성된다. 이러한 마이크로 트랜치(211)가 형성되면, 그 내부에서는 에칭시의 반응 생성물(데포지트)이 부착하기 어려워지게 됨과 동시에, 마이크로 트랜치(211)의 밑바닥으로의 이온 집중이 발생함으로써, SiO2층(202)의 다른 부위보다도 에칭레이트가 높아진다. 그 결과, 도 15의 (d)에 도시하는 바와 같이 실리콘 에칭의 진행에 따라 마이크로 트랜치(211)가 깊어져, 피트(212)로 성장해간다. 그리고, 도 15의 (e)와 같이, 실리콘 기판(201)에 도달하는 것 같은 깊은 피트(212)가 형성되면, 반도체 디바이스의 신뢰성을 손상하는 원인이 된다.
상기 피트(212)의 형성은, 패턴 형성된 레지스트(203)를 마스크로서 SiO2층(202)을 에칭한 뒤, 레지스트(203)를 박리해도 SiO2층(202) 상에 피트(212)의 핵이 되는 부착물(204)이 잔존하여, 마이크로 트랜치(211)가 형성되어 버리는 것이 원인이다. 이 때문에, 미리 레지스트(203)의 막두께를 충분히 두텁게 설정해 두어, 실리콘 에칭의 종점까지 레지스트(203)를 마스크로서 잔존시키는 것에 의해, 마이크로 트랜치(211)의 형성을 저지하여, 피트(212)로의 성장을 방지하는 것이 가능하다고 생각된다. 그러나, 레지스트(203)만을 마스크로서 실리콘 에칭을 종점까지 실행하면, 실리콘에 형성되는 고 어스펙트비의 트랜치의 형상을 제어하는 것이 곤란하여, 트랜치의 측벽이 기울어 보잉(Bowing) 형상이 되어 버린다고 하는 문제가 있다. 이 현상은, 산화막(SiO2층(202))이 아닌 레지스트(203)를 마스크로 하는 것에 의해, 레지스트 중의 카본이 트랜치 측벽의 보호막(SiO, SiOF)과 반응하여 이것을 에칭해 버리기 때문에, 가로 방향으로의 실리콘 에칭이 진행하는 것이 원인이라고 생각된다.
본 발명의 목적은, 상기 실정에 비추어 행해진 것으로서, 에칭 가스로서 SF6/O2/SiF4를 이용하여 실리콘 에칭을 실행할 때에, 피트의 발생을 방지함과 동시에, 에칭 형상의 제어도 가능한 플라즈마 에칭 방법을 제공하는 것이다.
상기 과제를 해결하기 위해서, 본 발명의 제 1 관점은, 실리콘을 주 성분으로 하는 피에칭층과, 해당 피에칭층 상에 형성된 산화 실리콘층과, 해당 산화 실리콘층 상에 형성된, 미리 패터닝된 레지스트층을 갖는 피처리체에 대하여, 상기 레지스트층을 마스크로 하여 상기 산화 실리콘층을 플라즈마 에칭 처리하는 산화 실리콘 에칭 공정과,
상기 산화 실리콘 에칭 공정으로 생성하여, 피처리체에 부착한 부착물을 제거하는 부착물 제거 공정과,
상기 산화 실리콘층을 마스크로 하여, SF6과 O2와 SiF4를 포함하는 처리 가스로부터 생성되는 플라즈마를 이용하여, 피에칭층을 플라즈마 에칭 처리하는 실리콘 에칭 공정을 포함한, 처리 방법을 제공한다.
상기 제 1 관점에서, 상기 부착물 제거 공정은, 상기 실리콘 에칭 공전 전에, 상기 레지스트층을 마스크로 하여, SF6과 O2와 SiF4를 포함하는 처리 가스로부터 생성되는 플라즈마를 이용하여, 상기 레지스트층이 다 깎일 때까지, 피에칭층을 에칭 처리하는 것이더라도 좋다. 혹은, 상기 부착물 제거 공정은, 상기 레지스트층을 박리하는 레지스트 박리 처리와, 레지스트 박리 처리 후의 상기 산화 실리콘층의 표면을 에칭하는 표면 에칭 처리를 포함하는 것이더라도 좋다. 혹은, 상기 부착물 제거 공정은, O2 가스와 불화탄소 가스(CxFy 화합물을 포함하는 가스)를 포함하는 처리 가스의 플라즈마에 의해, 상기 레지스트층의 박리와 부착물 제거를 동시에 실행하는 것이더라도 좋다. 이 경우, 불화탄소 가스로서는, CF4, C4F8을 이용 하는 것이 바람직하다.
본 발명의 제 2 관점은, 플라즈마 처리 장치의 처리실내에서, 실리콘을 주 성분으로 하는 피에칭층에 대하여,
플라즈마를 생성하는 처리 가스로서, SF6과 O2와 SiF4를 포함하는 처리 가스를 이용하여, 피에칭층 상에 형성된 산화 실리콘층 및 해당 산화 실리콘층 상에 형성된 레지스트층을 마스크로 하여 플라즈마 에칭 처리를 실행하여, 피에칭층에 오목부를 형성하는 플라즈마 에칭 공정을 포함하는 것을 특징으로 하는, 플라즈마 에칭 방법을 제공한다.
상기 제 2 관점에서, 상기 플라즈마 에칭 공정의 개시 시점에 있어서의 상기 레지스트층의 막두께가 300nm 이상 1μm 이하인 것이 바람직하다. 또한, 상기 레지스트층이 다 깎인 후에도 상기 산화 실리콘층을 마스크로 하여 에칭을 계속한다. 이 경우에 있어서, 상기 레지스트층이 다 깎여진 시점의 상기 오목부의 깊이(D)와 폭(L)의 비(D/L)가 1 이하인 것이 바람직하다. 또한, 상기 플라즈마 에칭 공정의 종료 후의 상기 오목부의 깊이(D)와 폭(L)의 비(D/L)가, 1 내지 50인 것이 바람직하다.
또한, 상기 플라즈마 에칭 공정은, 상기 레지스트층을 마스크로 하여 피에칭층을 에칭하는 제 1 실리콘 에칭 공정과, 상기 레지스트층이 다 깎여진 뒤에, 상기 산화 실리콘층을 마스크로 하여 피에칭층을 에칭하는 제 2 실리콘 에칭 공정을 포함하는 것이 바람직하다. 이 경우에 있어서, 상기 마스크의 개구폭에 대응하여, 상기 오목부의 측벽이 대략 수직으로 형성되도록, 상기 제 1 실리콘 에칭 공정의 시간과 상기 제 2 실리콘 에칭 공정의 시간을 배분하는 것이 바람직하다.
본 발명의 제 3 관점은, 플라즈마 처리 장치의 처리실내에서, SF6과 O2와 SiF4를 포함하는 처리 가스로부터 플라즈마를 생성하는 공정과,
실리콘을 주 성분으로 하는 피에칭층 상에 산화 실리콘층을 거쳐서 마련되고, 미리 패턴이 형성된 레지스트층을 마스크로 하여, 상기 플라즈마에 의해, 피에칭층을 에칭하는 제 1 실리콘 에칭 공정과,
상기 레지스트층이 다 깎여진 뒤에, 상기 산화 실리콘층을 마스크로하여, 상기 플라즈마에 의해, 피에칭층을 에칭하는 제 2 실리콘 에칭 공정을 포함한, 플라즈마 에칭 방법을 제공한다.
상기 제 3 관점에서, 상기 제 1 실리콘 에칭 공정을 개시할 때의 상기 레지스트층의 막두께가 300nm 이상 1μm 이하인 것이 바람직하다. 또한, 상기 제 2 실리콘 에칭 공정의 개시시에 있어서, 에칭에 의해 상기 피에칭층에 형성된 오목부의 깊이(D)와 폭(L)의 비(D/L)가, 1 이하인 것이 바람직하다.
또한, 상기 제 2 실리콘 에칭 공정의 종료 후의 상기 오목부의 깊이(D)와 폭(L)의 비(D/L)가, 1 내지 50인 것이 바람직하다.
또한, 상기 제 2 관점 및 제 3 관점에서, 상기 피에칭층은, 실리콘 기판 또는 실리콘층인 것이 바람직하다.
본 발명의 제 4 관점은, 컴퓨터상에서 동작하고, 실행시에, 상기 제 2 관점 및 제 3 관점의 플라즈마 에칭 방법이 실행되도록 상기 플라즈마 처리 장치를 제어하는, 제어 프로그램을 제공한다.
본 발명의 제 5 관점은, 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 판독 가능한 기억매체에 있어서,
상기 제어 프로그램은, 실행시에, 상기 제 2 관점 및 제 3 관점의 플라즈마 에칭 방법이 실행되도록 상기 플라즈마 처리 장치를 제어하는 것인, 컴퓨터 판독 가능한 기억 매체를 제공한다.
본 발명의 제 6 관점은, 피처리체에 대하여 플라즈마 에칭 처리를 실행하기 위한 처리실과,
상기 처리실내에서 피처리체를 탑재하는 지지체와,
상기 처리실내를 감압하기 위한 배기 수단과,
상기 처리실내에 처리 가스를 공급하기 위한 가스 공급 수단과,
상기 처리실내에서 상기 제 2 관점 및 제 3 관점의 플라즈마 에칭 방법이 실행되도록 제어하는 제어부를 구비한,
플라즈마 처리 장치를 제공한다.
이하, 도면을 참조하면서, 본 발명의 바람직한 형태에 대하여 설명한다.
<제 1 실시형태>
도 1은, 본 발명의 제 1 실시형태에 따른 처리 방법의 개요를 도시하는 흐름도이며, 도 2는 제 1 실시형태의 처리 방법이 적용되는 반도체 웨이퍼(이하, 간단히「웨이퍼」라고 적는다)(W) 등의 피처리체(110)의 단면 구조를 모식적으로 도시 한 도면이다. 이 피처리체(110)는, 실리콘 기판(101) 상에 SiO2층(102)이 형성되고, 또한 그 위에, 미리 패턴 형성된 레지스트(103)를 구비하고 있다.
우선, 도 2의 상태의 피처리체(110)에 대하여, 후술하는 플라즈마 에칭 장치(100)를 이용하여, 레지스트(103)의 패턴에 따라, SiO2층(102)을 에칭한다(스텝 S1). 도 3은, 상기 패턴 개구부내에 실리콘 기판(101)의 표면이 노출할 때까지 SiO2층(102)을 에칭한 뒤의 상태를 나타내고 있다. 에칭에 의해, SiO2층(102)에는, 개구(120)가 형성되어, 그 바닥부에 실리콘 기판(101)이 노출하고 있다. 또한, SiO2층(102)의 에칭에 따라, 레지스트(103)도 그 표면측부터 깎이고 소모하여, 그 막두께가 To에서 T1로 감소하고 있다. 이 SiO2층(102)의 에칭은, 후술하는 플라즈마 에칭 장치(100)(도 8참조)를 이용하여, 에칭 가스로서, 퇴적물을 별로 생성하지 않는 불화탄소화합물(CxFy)을 포함하는 가스, 예컨대 Ar/CF4/O2나 Ar/C4F8/O2 등을 이용하여 실행할 수 있다.
도 4는, 도 3에 도시하는 상태의 피처리체(110)에 대하여, SiO2층(l 02) 상에 잔존한 레지스트(103)를 마스크로 하여, 후술하는 플라즈마 에칭 장치(100)(도 8참조)를 이용하고, 처리 가스로서 SF6/O2/SiF4를 이용하여 생성한 플라즈마에 의해 처리하여 실리콘 에칭하고 있는 상태를 도시하는 것이다(스텝S2 ; 제 1 실리콘 에칭 공정). 이 때의 에칭 조건에 대해서는 후술한다.
이 제 1 실리콘 에칭 공정의 실리콘 에칭에 의해서, 실리콘 기판(101)에는, 도 5에 도시하는 바와 같이 레지스트(103)의 패턴 형상에 대응한 폭(L)을 가지는 소정깊이(D1)의 오목부(트랜치 또는 홀)(121)가 형성된다. 이 제 1 실리콘 에칭 공정은, SiO2층(102) 상의 레지스트(103)가 깎여, 소진할 때까지 실행된다.
이와 같이, 제 1 실리콘 에칭 공정의 실리콘 에칭을, SiO2층(102) 상에 잔존한 레지스트(103)를 마스크로서 실행하는 것에 의해, 피트의 핵이 되는 부착물을 제거할 수 있다. 즉, 제 1 실리콘 에칭 공정은, 부착물 제거 공정으로서의 의미를 가진다. SiO2층(102)을 에칭할 때의 반응 생성물에 의해서 형성되고, 레지스트(103) 상에 부착한 부착물은, 제 1 실리콘 에칭 공정중에 제거되기 때문에, SiO2층(102)의 표면에 잔존하는 일이 없다. 이에 의해, 피트의 형성을 억제할 수 있다.
제 1 실리콘 에칭 공정에 계속해서, 도 6에 도시하는 바와 같이 SiO2층(102)을 에칭 마스크로 하여, 처리 가스로서 SF6/O2/SiF4을 이용하여 생성한 플라즈마에 의해 실리콘 기판(101)을 에칭 처리한다(스텝S3 ; 제 2 실리콘 에칭 공정). 이 때의 에칭 조건에 대해서는 후술한다.
제 2 실리콘 에칭 공정에 의해서, 실리콘 기판(101)에는, 도 7에 도시하는 바와 같이 목적하는 깊이(D2)의 오목부(트랜치 또는 홀)(122)가 형성된다. 상기와 같이, 부착물 제거 공정이기도한 제 1 실리콘 에칭 공정에 있어서, 피트형성의 핵 이 되는 부착물이 SiO2층(102) 표면에서 제거되고 있기 때문에, 제 2 실리콘 에칭 공정에 있어서의 마이크로 트랜치의 형성과 그 성장이 억제되어, 피트의 발생을 방지할 수 있다.
또한, 에칭홈(오목부(122))의 측벽이 수평 방향에 대하여 이루는 각도(180° -θ ; 이하「측벽각도」라고 적는다)는, 대략 90°에 가까워, 에칭 형상의 정밀도가 확보된다.
이와 같이, 제 1 실리콘 에칭 공정으로부터 제 2 실리콘 에칭 공정으로의 전환 타이밍을 적절히 제어하면서, 이들 두개의 공정을 연속적으로 실시하는 것에 의해, 피트의 형성을 방지하면서, 에칭 형상을 양호하게 할 수 있게 된다. 여기서, 제 1 실리콘 에칭 공정에서 제 2 실리콘 에칭 공정으로의 이행하는 타이밍은, 예컨대, 레지스트(103)의 초기 막두께(To)에 따라 제어할 수 있다. 이 레지스트(103)의 초기 막두께(To)는, 이하와 같은 사항을 고려하여 정해진다.
우선, 제 1 실리콘 에칭 공정의 개시시(SiO2층(102)의 에칭 종료 후)에 잔존시켜야 하는 레지스트(103)의 막두께(T1)는, 제 1 실리콘 에칭 공정의 공정 시간이, SiO2층(102)의 에칭에 의해서 레지스트층(103) 표면에 부착한 부착물을 제거하기 위해서 충분한 시간이 되도록 설정해야 한다. 또한, 제 1 실리콘 에칭 공정으로 부착물을 제거하기 위해서는, 유기계의 레지스트(103)로부터의 탄소의 공급이 중요한 역할을 하기 때문에, 부착물의 제거가 완전히 실행될 때까지는, 레지스트를 잔존시 켜 두어야 하다. 본 발명자가 별도로 실시한 시험에서는, SiO2층(102)을 약 100nm 상당을 에칭하는 시간을 들여 동일한 조건으로 레지스트(103)를 SF6/O2/SiF4 플라즈마에 의해 에칭하면, 부착물을 제거할 수 있는 것이 확인되어 있다. 이것은 에칭레이트의 차로부터 레지스트(103)의 막두께로 환산하면 약 300nm에 상당한다. 따라서, 제 1 실리콘 에칭 공정을 개시할 때의 레지스트(103)의 막두께(T1)는, 예컨대 300nm 이상으로 하는 것이 바람직하다.
한편, 레지스트(103)의 막두께(T1)가 지나치게 두꺼우면, SiO2막(102)을 마스크로서 실행되는 제 2 실리콘 에칭 공정의 시간이 줄어들어(극단에는 제 2 실리콘 에칭 공정이 없어져), 그대로 레지스트(103)를 마스크로서 에칭하게 되기 때문에, 오목부(122)의 형상의 제어가 곤란하게 되어, 오목부(122)가 보잉 형상으로 형성되어 버릴 우려가 있다. 따라서, 레지스트(103)의 막두께, 즉, 제 1 실리콘 에칭 공정의 시간은, 최종적으로 형성되는 실리콘 기판(101)의 오목부(122)의 형상 제어성에 악영향을 끼치지 않는 범위를 상한으로 설정하는 것이 바람직하다. 본 발명자의 지견으로는, 제 1 실리콘 에칭 공정의 에칭에 의해서 형성되는 오목부(121)(도 5참조)의 어스펙트비(D1/L)가 1 이하의 동안에 레지스트 마스크(제 1 실리콘 에칭 공정)에서 SiO2 마스크(제 2 실리콘 에칭 공정)로 전환하면, 에칭 형상으로의 영향이 발생하는 일은 거의 없다고 생각된다. 예컨대, 오목부(121)가 5μm 폭(L= 5μm)의 패턴에서는, 개구율에도 좌우되지만, 상기 가스계에 의한 실리콘의 에칭레이트는 대강 5∼15μm/min 정도라고 생각되기 때문에, 깊이 5μm(D1 = 5μm)까지 에칭을 실행하기 위해서는, 20∼60초간 필요하게 된다. 이 최대 시간인 60초간으로 생각하면, 레지스트(103)의 에칭레이트가 1μm/min일 때, 레지스트 잔막이 약 1μm 이하이면, 에칭 형상에 끼치는 영향은, 대부분 무시할 수 있다. 따라서, 제 1 실리콘 에칭 공정을 개시할 때의 레지스트(103)의 막두께(T1)는, 예컨대 1μm 이하로 하는 것이 바람직하다.
이상으로부터, 제 1 실리콘 에칭 공정의 개시시에 필요한 레지스트(103)의 잔존 막두께(T1)는, 300nm 이상 1μm(1000nm) 이하로 하는 것이 바람직하다.
또한, SiO2층 에칭 공정의 개시시의 레지스트(103)의 막두께(To)는, SiO2층 에칭 공정에 있어서의 레지스트(103)에 대한 에칭레이트를 고려하여, 제 1 실리콘 에칭 공정개시시의 레지스트(103)의 잔존 막두께(T1)가 상기 범위내가 되도록 레지스트 막두께를 설정하는 것이 바람직하다.
다음에, 마그네트론 RIE 플라즈마 에칭 장치를 예로 들어, 본 실시형태를 보다 구체적으로 설명한다. 도 8은, 본 실시형태에 있어서의 제 l 및 제 2 실리콘 에칭 공정을 실시하기 위해서 적합하게 사용 가능한 마그네트론 RIE 플라즈마 에칭 장치(100)를 나타내는 단면도이다. 이 플라즈마 에칭 장치(100)는, 기밀하게 구성되어, 작은 직경의 상부(1a)와 큰 직경의 하부(1b)로 이루어지는 단부착 원통 형상을 갖고 있으며, 벽부가 예컨대 알루미늄제으로 만들어진 챔버(처리용기)(1)를 갖 고 있다.
이 챔버(1)내에는, 피처리체로서 단결정 Si 기판인 웨이퍼(W)를 수평으로 지지하는 지지테이블(2)이 마련되어 있다. 지지테이블(2)은 예컨대 알루미늄으로 구성되어 있고, 절연판(3)을 거쳐서 도체의 지지대(4)에 지지되어 있다. 또한, 지지테이블(2)의 상방의 외주에는 Si 이외의 재료, 예컨대 석영으로 형성된 포커스링(5)이 마련되어 있다. 상기 지지테이블(2)과 지지대(4)는, 볼나사(7)를 포함하는 볼나사 기구에 의해 승강이 가능하도록 되어 있고, 지지대(4)의 하방의 구동 부분은, 스테인리스강(SUS)제인 벨로스(8)로 덮여져 있다. 벨로스(8)의 외측에는 벨로스 커버(9)가 마련되어 있다. 또한, 상기 포커스링(5)의 외측에는 배플판(10)이 마련되어 있고, 이 배플판(10), 지지대(4), 벨로스(8)를 통해서 챔버(1)와 도통하고 있다. 챔버(1)는 접지되어 있다.
챔버(1)의 하부(1b)의 측벽에는, 배기 포트(11)가 형성되어 있고, 이 배기 포트(11)에는 배기계(12)가 접속되어 있다. 그리고 배기계(12)의 진공 펌프를 작동시키는 것에 의해 챔버(1)내를 소정의 진공도까지 감압할 수 있도록 되어 있다. 한편, 챔버(1)의 하부(1b)의 측벽 상측에는, 웨이퍼(W)의 반출입구를 개폐하는 게이트밸브(13)가 마련되어 있다.
지지테이블(2)에는, 정합기(14)를 거쳐서 플라즈마 형성용의 고주파 전원(15)이 접속되어 있고, 이 고주파 전원(15)으로부터 소정의 주파수의 고주파 전력이 지지테이블(2)에 공급되도록 되어 있다. 한편, 지지테이블(2)에 대향하여 그 상방에는 후에 상세히 설명하는 샤워헤드(20)가 서로 평행하게 마련되어 있고, 이 샤워헤드(20)는 접지되어 있다. 따라서, 지지테이블(2) 및 샤워헤드(20)는 한 쌍의 전극으로서 기능한다.
지지테이블(2)의 표면상에는 웨이퍼(W)를 정전 흡착하여 유지하기 위한 정전척(6)이 마련되어 있다. 이 정전척(6)은 절연체(6b)의 사이에 전극(6a)이 개재되어 구성되어 있고, 전극(6a)에는 직류 전원(16)이 접속되어 있다. 그리고 전극(6a)에 전원(16)으로부터 전압이 인가되는 것에 의해, 정전력 예컨대 쿨롱힘에 의해서 웨이퍼(W)가 흡착된다.
지지테이블(2)의 내부에는, 냉매실(17)이 마련되어 있고, 이 냉매실(17)에는, 냉매가 냉매 도입관(17a)을 거쳐서 도입되어 냉매 배출관(17b)으로부터 배출되어 순환하고, 그 냉열이 지지테이블(2)을 거쳐서 웨이퍼(W)에 대하여 열전도되어, 이에 의해 웨이퍼(W)의 처리면이 소망하는 온도로 제어된다.
또한, 챔버(1)가 배기계(12)에 의해 배기되어 진공으로 유지되어 있더라도, 냉매실(17)에 순환되는 냉매에 의해 웨이퍼(W)를 유효하게 냉각이 가능하도록, 냉각 가스가, 가스 도입 기구(18)에 의해 그 가스 공급라인(19)을 거쳐서 정전척(6)의 표면과 웨이퍼(W)의 이면과의 사이에 도입된다. 이와 같이 냉각 가스를 도입하는 것에 의해, 냉매의 냉열이 웨이퍼(W)에 유효히 전달되어, 웨이퍼(W)의 냉각 효율을 높일 수 있다. 냉각 가스로서는, 예컨대 He 등을 이용할 수 있다.
상기 샤워헤드(20)는, 챔버(1)의 천장벽 부분에 지지테이블(2)에 대향하도록 마련되어 있다. 이 샤워헤드(20)는, 그 하면에 다수의 가스 토출 구멍(22)이 마련되어 있고, 또한 그 상부에 가스도입부(20a)를 가지고 있다. 그리고, 그 내부에는 공간(21)이 형성되어 있다. 가스도입부(20a)에는 가스 공급배관(23a)이 접속되어 있고, 이 가스 공급배관(23a)의 다른 쪽 단부에는, 에칭 가스 및 희석 가스로 이루어지는 처리 가스를 공급하는 처리 가스 공급계(23)가 접속되어 있다.
이러한 처리 가스가, 처리 가스 공급계(23)로부터 가스 공급배관(23a), 가스도입부(20a)를 거쳐서 샤워헤드(20)의 공간(21)에 도달하여, 가스 토출 구멍(22)으로부터 토출된다.
한편, 챔버(1)의 상부(1a)의 주위에는, 동심 형상으로, 다이폴 링 자석(24)이 배치되어 있다. 다이폴 링 자석(24)은, 도 9의 수평 단면도에 도시하는 바와 같이 복수의 이방성 세그먼트 주상(기둥모양) 자석(31)이 링 형상의 자성체의 케이싱(32)에 부착되어 구성되어 있다. 이 예에서는, 원주 형상을 하는 16개의 이방성 세그먼트 주상 자석(31)이 링 형상으로 배치되어 있다. 도 9 중, 이방성 세그먼트 주상 자석(31) 중에 나타내는 화살표는 자화의 방향을 나타내는 것으로, 이 도면에 도시하는 바와 같이, 복수의 이방성 세그먼트 주상자석(31)의 자화의 방향을 조금씩 어긋나게 하여 전체적으로 한 방향으로 향하는 균일한 수평 자기장(B)이 형성되도록 되어 있다.
따라서, 지지테이블(2)과 샤워헤드(20)와의 사이의 공간에는, 도 10에 모식적으로 도시하는 바와 같이 고주파 전원(15)에 의해 연직 방향의 전기장(EL)이 형성되고, 또한 다이폴 링 자석(24)에 의해 수평자기장(B)이 형성되어, 이와 같이 형성된 직교전자계에 의해 마그네트론 방전이 생성된다. 이에 의해서 고에너지 상태의 에칭 가스의 플라즈마가 형성되어, 웨이퍼(W)가 에칭된다.
또한, 플라즈마 에칭 장치(100)의 각 구성부는, CPU를 구비한 프로세스 컨트롤러(50)에 접속되어 제어되는 구성으로 되어있다. 프로세스 컨트롤러(50)에는, 공정 관리자가 플라즈마 에칭 장치(100)를 관리하기 위해서 커맨드의 입력 조작 등을 하는 키보드나, 플라즈마 에칭 장치(100)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(51)가 접속되어 있다.
또한, 프로세스 컨트롤러(50)에는, 플라즈마 에칭 장치(100)로 실행되는 각종 처리를 프로세스 컨트롤러(50)의 제어로 실현하기 위한 제어 프로그램이나 처리 조건 데이터 등이 기록된 레시피가 저장된 기억부(52)가 접속되어 있다.
그리고, 필요에 따라서, 유저 인터페이스(51)로부터의 지시 등으로 임의의 레시피를 기억부(52)로부터 불러내어 프로세스 컨트롤러(50)에 실행시킴으로써, 프로세스 컨트롤러(50)의 제어하에서, 플라즈마 에칭 장치(100)에서의 소망하는 처리가 실행된다. 또한, 상기 레시피는, 예컨대, CD-ROM, 하드 디스크, 플렉시블 디스크, 플래쉬 메모리 등의 컴퓨터 판독이 가능한 기억 매체에 저장된 상태의 것을 이용하거나, 혹은, 다른 장치에서, 예컨대 전용 회선을 거쳐서 수시로 전송시켜 이용하거나 하는 것도 가능하다.
다음에, 이와 같이 구성되는 플라즈마 에칭 장치를 이용하여, 실리콘(단결정 실리콘 기판 또는 폴리 실리콘층)에 대하여 플라즈마 에칭을 실행하는 본 발명의 에칭 방법에 대하여 설명한다.
우선, 게이트밸브(13)를 열림으로 하여 웨이퍼(W)를 챔버(1)내에 반입하고, 지지테이블(2)에 탑재한 뒤, 지지테이블(2)을 도시하는 위치까지 상승시켜, 배기 계(12)의 진공 펌프에 의해 배기 포트(11)를 거쳐서 챔버(1)내를 배기한다.
그리고 처리 가스 공급계(23)로부터 에칭 가스 및 희석 가스를 포함하는 처리 가스가 소정의 유량으로 챔버(1)내에 도입되어, 챔버(1)내를 소정의 압력으로 하여, 그 상태에서 고주파 전원(15)으로부터 지지테이블(2)에 소정의 고주파 전력을 공급한다. 이 때에, 웨이퍼(W)는, 직류 전원(16)으로부터 정전척(6)의 전극(6a)에 소정의 전압이 인가되는 것에 의해 예컨대 쿨롱힘에 의해 정전척(6)에 흡착 유지됨과 동시에, 상부 전극인 샤워헤드(20)와 하부 전극인 지지테이블(2)과의 사이에 고주파 전기장이 형성된다. 다이폴 링 자석 (24)에 의해 수평 자기장(B)이 형성되어 있기 때문에, 웨이퍼(W)가 존재하는 전극간의 처리 공간에는 직교전자계가 형성되어, 이에 의해서 발생한 전자의 드리프트에 의해 마그네트론 방전이 생성된다. 그리고 이 마그네트론 방전에 의해 형성된 에칭 가스의 플라즈마에 의해 웨이퍼(W)가 에칭된다.
에칭 가스로서는, SF6과 O2와 SiF4를 포함하는 가스를 이용하는 것이 바람직하다. SF6 가스는, 플라즈마중에서 생성되는 F 원자의 밀도가 다른 불소계 가스보다도 배수로 큰 것이나, SF6에 포함되는 S 원자가 Si 표면의 산화를 방지하여 Si 에칭을 촉진하는 움직임이 있으므로, 실리콘 에칭에 적절히 이용할 수 있다.
또한, O2 가스는, 실리콘 기판(101)중의 실리콘과 반응하여 측벽에 실리콘 산화막(SiOx)을 형성하고, 수직 방향으로의 이방성 에칭을 촉진하는 움직임이 있다.
또한, SiF4는, 플라즈마중에서 해리하여 기상 상태의 Si를 생성시키기 때문에, 이 Si가 O2 분자나 산소래디컬과 반응하는 것에 의해, 마스크(SiO2층(102)) 상에 실리콘 산화막(SiOx)을 퇴적함과 동시에 측벽 보호막(SiOx)을 증강시켜, 마스크 선택비를 개선하고, 사이드 에칭의 진행을 억제하는 작용이 있다.
에칭의 형상을 양호하게 하기 위해서는, 웨이퍼(W)의 온도를 조절하는 것도 유효하다. 그 때문에 냉매실(17)이 마련되어 있어, 이 냉매실(17)에 냉매가 순환되어, 그 냉열이 지지테이블(2)을 거쳐서 웨이퍼(W)에 대하여 열전도되어, 이에 의해 웨이퍼(W)의 처리면이 소망하는 온도로 제어된다.
플라즈마 생성용의 고주파 전원(15)은, 소망하는 플라즈마를 형성하기 위해서 그 주파수 및 출력이 적절히 설정된다. 실리콘 에칭에 있어서는, 웨이퍼(W)의 바로 위의 플라즈마 밀도를 높게 하는 관점에서, 주파수를 예컨대 13.56 MHz 혹은 그 이상으로 하는 것이 바람직하다.
다이폴 링 자석(24)은, 웨이퍼(W)의 바로 위의 플라즈마 밀도를 높게 하기 위해서, 대향 전극인 지지테이블(2) 및 샤워헤드(20)간의 처리 공간에 자기장을 인가하지만, 그 효과를 유효히 발휘시키기 위해서는 처리공간에 10000μT(100G) 이상의 자기장을 형성할 정도의 강도를 가진 자석인 것이 바람직하다. 자기장은 강하면 강할수록 플라즈마 밀도를 높게 하는 효과가 증가한다고 생각되지만, 안전성의 관점에서 100000μT(1kG) 이하인 것이 바람직하다.
또한, 플라즈마 에칭 장치(100)는, SiO2층(102)을 에칭할 때에도 이용할 수 있다. 또한, 플라즈마 에칭 장치(100)는, 레지스트(103)를 박리하기 위한 플라즈마 애싱에도 사용하는 것이 가능하지만, 애싱은 전용의 플라즈마 애싱 장치에서 실시해도 좋다.
플라즈마 에칭 장치(100)를 이용하여 스텝S1∼스텝S3까지의 각 공정을 실시할 때의 바람직한 조건은 이하와 같다.
우선, 스텝S1의 SiO2층 에칭 공정에 있어서의 에칭 조건으로서, 예컨대 처리 가스의 유량은, Ar= 0∼1000mL/min(sccm), CF4= 1∼100mL/min(sccm), O2= 1∼100mL/min(sccm), 그 유량비는, 예컨대 Ar/CF4/O2=30/1/1, 처리 압력은 1.3∼6.7 Pa(10∼50mTorr), 고주파 전원(15)의 고주파의 주파수는 13.56 MHz, 고주파 파워는, 0.5∼1kW, 웨이퍼(W)의 온도는 예컨대 0∼60℃ 정도로 조정하는 것이 바람직하다.
스텝S2의 제 1 실리콘 에칭 공정 및 스텝S3의 제 2 실리콘 에칭 공정은, 에칭 마스크가 다른 점 이외에는 동일한 조건으로 실시할 수 있다.
이들의 실리콘 에칭에 있어서, 예컨대, 에칭 가스의 유량은, SF6= 1∼1000mL/min(sccm), O2= 1∼100mL/min(sccm), SiF4= 1∼1000mL/min(sccm)으로 하고, 언더컷의 형성을 억제하는 관점에서, 그 유량비를 SF6/O2/SiF4= 1/1/2 정도로 하는 것이 바람직하다.
처리 압력은, 에칭 가스의 해리에 의해 생성하는 에찬트 밀도를 높게 하는 관점에서, 13.3∼133.3 Pa(100∼1000mTorr)로 하는 것이 바람직하다.
또한, 에칭 가스의 해리도를 높게 하는 관점에서, 고주파 전원(15)의 고주파의 주파수는 40 MHz, 고주파 파워는, 1∼3kW(200mm 직경 웨이퍼의 경우)로 하는 것이 바람직하다.
또한, 에칭 형상 즉 이방성을 양호하게 제어하는 관점에서, 웨이퍼(W)의 온도를 예컨대 -15∼30℃ 정도로 조정하는 것이 바람직하다.
실시예 1
2층 마스크 · Si 에칭 :
도 8의 플라즈마 에칭 장치(100)를 사용하여, 에칭 가스로서 SF6/O2/SiF4를 이용하여, 실리콘 기판(101) 상에 SiO2층(102)과 레지스트층(103)을 가지는 피처리체(도 2참조)에 대하여, 레지스트(103)를 마스크로서 이용하는 제 1 실리콘 에칭 공정과 SiO2층(102)을 마스크로서 이용하는 제 2 실리콘 에칭 공정을 연속적으로 실시하여, 실리콘 기판(101)에 오목부(122)를 형성했다.
에칭 조건은 아래와 같다.
레지스트 : 막두께= 1000nm, 레지스트 재료= 탄소와 수소와 산소를 포함하는 유기 레지스트 재료
SiO2층 : 막두께= 2000nm, CVD 산화막
SF6/O2/SiF4 비= 150/80/400mL/min(sccm)
압력= 24 Pa(180mTorr)
RF 주파수(고주파 전원(15))= 40 MHz
RF 파워= 1500 W(4.77 W/cm2)
배압(센터부/에지부)= 1333 Pa/4000 Pa(10/30 Torr; He 가스)
상부 및 하부 전극간 거리= 37mm
온도(하부 전극/상부 전극/챔버 측벽)= -10℃/60℃/60℃
에칭 시간= 375초(제 1 실리콘 에칭 공정= 60초 ; 제 2 실리콘 에칭 공정= 315초)
비교예 1
옥사이드 단층 마스크 · Si 에칭 :
레지스트 마스크를 이용하지 않고, SiO2층(막두께= 2000nm)만을 마스크로서 이용한 이외에는 실시예 1과 동일하게 하여, 실리콘 기판(101)에 오목부(122)를 형성하였다.
비교예 2
레지스트 단층 마스크 · Si 에칭 :
도 8의 플라즈마 에칭 장치(100)를 사용하여, 에칭 가스로서 SF6/O2/SiF4를 이용하여, 실리콘 기판 상에 SiO2층(102)과 레지스트층(103)을 갖는 피처리체(도 2참조)에 대하여, 레지스트층(103)만을 마스크로서 이용하여 에칭을 실시하여, 실리콘 기판에 오목부(122)를 형성하였다. 이 때의 에칭 조건은 아래와 같다.
레지스트 : 막두께= 5000nm, 레지스트 재료= 탄소와 수소와 산소를 포함하는 유기 레지스트 재료
SF6/O2/SiF4비 : 이하와 같이 변화시켰다.
1)300/80/0mL/min(sccm) ; 5분간
2)0/80/300mL/min(sccm) ; 5분간
3)300/80/0mL/min(sccm) ; 4.5분간
압력= 13.3 Pa(100mTorr)
RF 주파수= 40 MHz(고주파 전원(15))
RF 파워= 500 W(1.59 W/cm2)
배압(센터부/에지부)= 2666/2666 Pa(20/20 Torr; He 가스)
상부 및 하부 전극간 거리= 27mm
온도(하부 전극/상부 전극/챔버 측벽)= -10℃/60℃/60℃
에칭 시간= 900초
표 1에, 실시예 1 및 비교예 1, 2에 있어서의 Si 에칭 깊이, Si 에칭레이트, 마스크의 남은 두께, 에칭홈(오목부(122))의 측벽각도, 및 피트 발생 상황을 나타내었다. 또한, 측벽 각도 및 피트 발생 상황은 투과형 전자 현미경의 촬상에 의해 평가하였다.
| 구분 | 측정 항목 | 센터부 | 에지부 | |
| 실시예 1 | 레지스트 마스크 + SiO2 마스크 | 에칭 깊이(μm) | 31.80 | 37.80 |
| 에칭레이트(μm/min) | 5.10 | 5.96 | ||
| 마스크 남은 량(μm) | 1.10 | 0.79 | ||
| 측벽 각도(°) | 89.8 | 89.5 | ||
| 피트 | 발생하지 않음 | |||
| 비교예 1 | SiO2 마스크만 | 에칭 깊이(μm) | 35.80 | 38.70 |
| 에칭레이트(μm/min) | 5.73 | 6.21 | ||
| 마스크 남은 량(μm) | 0.81 | 0.62 | ||
| 측벽 각도(°) | 90.0 | 89.5 | ||
| 피트 | 발생 | |||
| 비교예 2 | 레지스트 마스크만 | 에칭 깊이(μm) | 57.50 | 57.40 |
| 에칭레이트(μm/min) | 4.00 | 4.00 | ||
| 마스크 남은 량(μm) | 1.40 | 2.31 | ||
| 측벽 각도(°) | 88.3 | 88.0 | ||
| 피트 | 발생하지 않음 | |||
표 1에 도시하는 바와 같이 SiO2층(102)만을 마스크로서(옥사이드 단층 마스크), Si 에칭을 실행한 비교예 1에서는, 오목부(122)의 측벽은 대략 수직에 가깝고, 에칭 형상의 제어성은 우수했지만, 피트가 발생하였다. 또한, 레지스트(103)만을 마스크로서(레지스트 단층 마스크), Si 에칭을 실행한 비교예 2에서는, 에칭 조건이 실시예 1이나 비교예 1과는 다르기 때문에, 단순한 비교는 할 수 없지만, 오목부(122)의 측벽이 기울어 보잉 형상으로 형성되어, 에칭 형상의 제어가 불가능했다.
이상에 대하여, 레지스트(103)를 마스크로서 이용하는 제 1 실리콘 에칭 공정과, SiO2층(102)을 마스크로서 이용하는 제 2 실리콘 에칭 공정을 연속적으로 실시한 실시예 1(2층 마스크)에서는, 오목부(122)의 측벽이 대략 수직에 가까워, 에칭 형상의 제어성에 우수했음과 동시에, 피트도 관찰되지 않았다. 따라서, 레지스트 마스크의 실리콘 에칭과, SiO2 마스크의 실리콘 에칭을 조합시킨 2 스텝 처리에 의해, 피트의 억제와 에칭 형상의 제어를 양립할 수 있는 것이 확인되었다.
<제 2 실시형태>
다음에, 도 11 및 도 12를 참조하면서, 본 발명의 제 2 실시형태에 따른 처리 방법에 대하여 설명을 실행한다. 상기 제 1 실시형태의 처리 방법에서는, 실리콘 에칭시에, SF6/O2/SiF4 가스의 플라즈마를 이용하여, 에칭의 도중에 에칭 마스크를 레지스트(103)에서 SiO2층(102)으로 바꾸는 것에 의해, 피트의 원인이 되는 부착물을 제거했지만, 본 제 2 실시형태에서는, 도 11의 흐름도 및 도 12에 도시하는 바와 같이 피트의 원인이 되는 부착물을 제거하기 위해서, 레지스트 마스크를 박리하는 레지스트 박리 공정 후에, 부착물 제거 공정으로서 SiO2층(102)의 표면 에칭 처리를 실시한다.
우선, 스텝S11에서는, 레지스트(103)를 마스크로서 이용하고, SiO2층(102)을 에칭 처리하여, 오목부(120)를 형성한다. 이 공정은 제 1 실시형태의 처리 방법의 스텝S1의 SiO2층 에칭 공정과 동일하게 실시하는 것이 가능하므로, 설명을 생략한다.
다음에, 스텝S12에서는, 레지스트를 박리한다. 여기서, 레지스트 박리의 방법은, 예컨대 웨트 처리, O2 가스의 플라즈마에 의한 플라즈마 애싱 처리 등 임의의 수법을 채용할 수 있다. 레지스트를 박리한 뒤에는, SiO2층(102)의 표면이 노출한 상태가 된다.
레지스트 박리 후, 스텝S13에서는, 부착물 제거 공정으로서, 에칭 가스의 플라즈마에 의해, SiO2층(102)의 표면을 약간 에칭한다. 즉, 플라즈마에 의해 SiO2층(102)의 표면이 바람직하게는 100nm 정도의 에칭량으로 얇게 깎이도록 에칭을 실행한다. 여기서는, 에칭 가스로서 퇴적성의 반응 생성물을 발생하기 어려운 불화탄소 가스를 포함하는 것, 예컨대 Ar/CF4/O2나 Ar/C4F8/O2를 이용하는 것이 바람직하다.
부착물 제거 공정인 스텝S13의 SiO2층 표면 에칭은, 도 8과 동일한 플라즈마 에칭 장치(100)를 이용하여 실행해도 좋고, 다른 플라즈마 에칭 장치를 이용해도 좋다. 플라즈마 에칭 장치(100)를 이용하여 스텝S13의 에칭을 실행할 때의 바람직한 조건은, 다음과 같다.
처리 가스의 유량은, 예컨대 Ar= 0∼1000mL/min(sccm), C4F8= 1∼100mL/min(sccm), O2= 1∼100mL/min(sccm)로 하고, 그 유량비는, Ar/C4F8/O2= 30/1/1 정도로 하는 것이 바람직하다.
처리 압력은, 예컨대 1.3∼6.7 Pa(10∼50mTorr)로 하는 것이 바람직하다.
고주파 전원(15)의 고주파의 주파수는 13.56 MHz, 고주파 파워는, 예컨대 0.5∼2kW로 하는 것이 바람직하다.
웨이퍼(W)의 온도는, 예컨대 0∼60℃ 정도로 조정하는 것이 바람직하다.
다음에 스텝S14에서는, 처리 가스로서 SF6/O2/SiF4를 이용하여 생성한 플라즈마에 의해 SiO2층(102)을 마스크로서 실리콘 기판(101)을 에칭하여 오목부(122)를 형성한다. 이 실리콘 에칭 공정은, 제 1 실시형태의 처리 방법에 있어서의 스텝S3의 제 2 실리콘 에칭 공정과 동일하게 실시할 수 있기 때문에, 여기서는 설명을 생략한다.
본 실시형태에서는, 불화탄소 가스를 포함하는 에칭 가스의 플라즈마에 의해, 레지스트 박리 후의 SiO2층(102)의 표면을 에칭하는 것에 의해 부착물을 효율적으로 제거하는 것이 가능하게 되어, 후에 계속되는 실리콘 에칭 공정에서 피트가 형성되는 것을 방지하는 것이 가능하게 된다. 또한, 스텝S14의 실리콘 에칭 공정은, SiO2층(102)을 마스크로서 실행하기 때문에, 에칭 형상의 제어성에도 우수하다.
<제 3 실시형태>
다음에, 도 13 및 도 14를 참조하면서, 본 발명의 제 3 실시형태에 따른 처리 방법에 대하여 설명을 실행한다. 본 실시형태에서는, 피트의 원인이 되는 부착물을 제거하기 위해서, 플라즈마를 이용하여 레지스트 마스크를 박리하는 플라즈마 애싱을 실시함과 동시에, 플라즈마 애싱의 처리 가스중에, 불화탄소 가스를 첨가하여 에칭 작용을 갖게 하는 것에 의해, 부착물의 제거를 도모하는 것이다.
도 13의 흐름도 및 도 14에 도시하는 바와 같이 스텝S21에서는, 레지스트(103)를 마스크로서 이용하여, SiO2층(102)을 에칭 처리하고, 오목부(120)를 형성한다. 이 공정은 제 1 실시형태의 처리 방법의 스텝(S1)의 SiO2층 에칭 공정과 동일하게 실시하는 것이 가능하기 때문에, 설명을 생략한다.
다음에, 스텝S22에서는, 플라즈마를 이용하여, 레지스트 박리와 부착물 제거를 동시에 실행한다. 즉, 애싱 가스의 플라즈마에 의해, 레지스트(103)를 박리함과 동시에, SiO2층(102)의 표면을 가볍게 에칭한다. 이 에싱시에는, 레지스트를 제거한 뒤, 더욱 바람직하게는 100nm 정도의 에칭량으로 SiO2층(102)이 얇게 깎이도록 실시한다. 여기서는, 처리 가스로서 퇴적성의 반응 생성물을 발생하기 어려운 불화탄소화합물을 포함하는 가스, 예컨대 O2/CF4나 O2/C4F8 등을 이용하는 것이 바람직하다. 또한, 이 처리 가스중에, Ar 등의 희가스를 가하더라도 좋다.
레지스트 박리와 부착물 제거를 동시에 실행하는 스텝S22의 플라즈마 애싱은, 도 8과 동일한 플라즈마 에칭 장치(100)를 이용하여 실행해도 좋고, 별도의 플라즈마 애싱 장치를 이용하여도 좋다. 플라즈마 에칭 장치(100)를 이용하여 스텝S22의 플라즈마 애싱을 실행할 때의 바람직한 조건은, 다음과 같다.
처리 가스의 유량은, 예컨대 O2= 100∼1000mL/min(sccm), C4F8= 1∼50mL/min(sccm)으로 하고, 그 유량비는, O2/C4F8= 10/1정도로 하는 것이 바람직하다.
처리 압력은, 예컨대 6.7∼133.3 Pa(50∼1000mTorr)로 하는 것이 바람직하다.
고주파 전원(15)의 고주파의 주파수는 13.56 MHz, 고주파 파워는, 예컨대 0.5∼2kW로 하는 것이 바람직하다.
웨이퍼(W)의 온도는, 예컨대 0∼60℃ 정도로 조정하는 것이 바람직하다.
다음에 스텝S23에서는, 처리 가스로서 SF6/O2/SiF4를 이용하여 생성한 플라즈마에 의해 SiO2층(102)을 마스크로서 실리콘 기판(101)을 에칭하여 오목부(122)를 형성한다. 이 공정은 제 1 실시형태의 처리 방법에 있어서의 스텝S3의 제 2 실리콘 에칭 공정과 동일하게 실시하는 것이 가능하기 때문에, 설명을 생략한다.
본 실시형태에서는, 불화탄소 가스를 포함하는 애싱 가스를 이용하여, 레지스트 박리와 동시에, 첨가한 불화탄소 가스의 에칭작용에 의해서 SiO2층(102)의 표면을 가볍게 에칭하기 때문에, 부착물을 효율적으로 제거하는 것이 가능하게 되어, 후에 계속되는 실리콘 에칭 공정에서 피트가 형성되는 것을 확실히 방지할 수 있다.
이상과 같이, 본 발명의 제 1∼제 3 실시형태에 따른 처리 방법에서는, 피트의 형성을 방지하면서, 에칭 형상을 양호하게 제어하는 것이 가능하게 된다. 또한, 에칭 가스로서, SF6/O2/SiF4를 이용하는 것에 의해, 피에칭 대상의 실리콘에 대하여, 어스펙트비(D2/L)가 1∼50의 오목부(122)(홀이나 트랜치 등)를 고마스크 선택비 또한 마스크 바로 아래의 언더컷을 방지하면서 형성할 수 있다.
따라서, 본 발명의 처리 방법은, 예컨대 소자 분리를 목적으로 하는 DTI(Deep Trench Isolation)용의 트랜치 형성이나 메모리셀· 캐패시터용의 트랜치 형성, 3차원 실장 디바이스나 MEMS(Micro Electro Mechanical System)에 있어서의 층간 콘택트를 위한 트렌치 형성 등에 적합하게 이용할 수 있다.
이상, 본 발명의 실시형태를 말했지만, 본 발명은 상기 실시형태에 제약되는 일 없이, 여러가지의 변형이 가능하다. 예컨대, 상기 실시형태에서는 마그네트론 RIE 플라즈마 에칭 장치의 자기장 형성 수단으로서 다이폴 링 자석을 이용했지만, 이것에 한하는 것이 아니고, 자기장의 형성도 필수인 것이 아니다. 또한, 본 발명의 가스 종류에 의해서 플라즈마를 형성할 수 있으면 장치를 막론하고, 용량 결합형이나 유도 결합형 등의 여러가지 플라즈마 에칭 장치를 이용할 수 있다.
본 발명은, 예컨대 트랜지스터 등의 각종 반도체 장치를 제조하는 과정에서 적합하게 이용이 가능하다.
본 발명의 처리 방법에 의하면, 에칭 가스로서 SF6/O2/SiF4를 이용하여, 실리콘 에칭시의 피트의 발생을 방지하면서, 실리콘에 형성되는 오목부의 에칭 형상을 정밀적으로 제어할 수 있다. 또한, 상기 에칭 가스를 이용하는 것에 의해, 마스크 바로 아래에 놓을 수 있는 언더컷의 발생을 억제할 수 있음과 동시에, 높은 마스크 (실리콘 산화막 마스크) 선택비로 실리콘 에칭을 실행할 수 있다. 따라서, 이 처리 방법은, 신뢰성이 높은 반도체 장치를 제조하는 데에 있어서 유리하게 이용할 수 있는 것으로, 반도체 장치의 디자인룰의 미세화, 고집적화에의 대응도 가능하다.
Claims (20)
- 실리콘을 주 성분으로 하는 피에칭층과, 해당 피에칭층 상에 형성된 산화 실리콘층과, 해당 산화 실리콘층 상에 형성된, 미리 패터닝된 레지스트층을 갖는 피처리체에 대하여, 상기 레지스트층을 마스크로하여 상기 산화 실리콘층을 플라즈마 에칭 처리하는 산화 실리콘 에칭 공정과,상기 산화실리콘 에칭 공정에서 생성되고, 피처리체에 부착한 부착물을 제거하는 부착물 제거 공정과,상기 산화 실리콘층을 마스크로하여, SF6과 O2와 SiF4를 포함하는 처리 가스로부터 생성되는 플라즈마를 이용하여, 피에칭층을 플라즈마 에칭 처리하는 실리콘 에칭 공정을 포함한처리 방법.
- 제 1 항에 있어서,상기 부착물 제거 공정은, 상기 실리콘 에칭 공전 전에, 상기 레지스트층을 마스크로하여, SF6과 O2와 SiF4를 포함하는 처리 가스로부터 생성되는 플라즈마를 이용하여, 상기 레지스트층이 다 깎일 때까지, 피에칭층을 에칭 처리하는 것인처리 방법.
- 제 1 항에 있어서,상기 부착물 제거 공정은, 상기 레지스트층을 박리하는 레지스트 박리 처리와, 레지스트 박리 처리 후의 상기 산화 실리콘층의 표면을 에칭하는 표면 에칭 처리를 포함한처리 방법.
- 제 1 항에 있어서,상기 부착물 제거 공정은, O2 가스와 불화탄소 가스를 포함하는 처리 가스의 플라즈마에 의해, 상기 레지스트층의 박리와 부착물 제거를 동시에 실행하는 것인처리 방법.
- 제 4 항에 있어서,상기 불화탄소 가스가, CF4 가스 또는 C4F8 가스인처리 방법.
- 플라즈마 처리 장치의 처리실내에서, 실리콘을 주 성분으로 하는 피에칭층에 대하여,플라즈마를 생성하는 처리 가스로서, SF6과 O2와 SiF4를 포함하는 처리 가스를 이용하여, 피에칭층 상에 형성된 산화 실리콘층 및 해당 산화 실리콘층 상에 형성된 레지스트층을 마스크로하여 플라즈마 에칭 처리를 실행하여, 피에칭층에 오목부를 형성하는 플라즈마 에칭 공정을 포함하는 것을 특징으로 하는플라즈마 에칭 방법.
- 제 6 항에 있어서,상기 플라즈마 에칭 공정의 개시 시점에서의 상기 레지스트층의 막두께가 300nm 이상 1μm 이하인플라즈마 에칭 방법.
- 제 6 항 또는 제 7 항 중 어느 한 항에 있어서,상기 레지스트층이 다 깎인 후에도 상기 산화 실리콘층을 마스크로하여 에칭을 계속하는플라즈마 에칭 방법.
- 제 8 항에 있어서,상기 레지스트층이 다 깎여진 시점의 상기 오목부의 깊이(D)와 폭(L)의 비(D/L)가 1 이하인플라즈마 에칭 방법.
- 제 9 항에 있어서,상기 플라즈마 에칭 공정의 종료 후의 상기 오목부의 깊이(D)와 폭(L)의 비(D/L)가, 1∼50인플라즈마 에칭 방법.
- 제 6 항에 있어서,상기 플라즈마 에칭 공정은, 상기 레지스트층을 마스크로하여 피에칭층을 에칭하는 제 1 실리콘 에칭 공정과, 상기 레지스트층이 다 깎여진 뒤에, 상기 산화 실리콘층을 마스크로 하여 피에칭층을 에칭하는 제 2 실리콘 에칭 공정을 포함하는플라즈마 에칭 방법.
- 제 11 항에 있어서,상기 마스크의 개구폭에 대응하여, 상기 오목부의 측벽이 대략 수직으로 형성되도록, 상기 제 1 실리콘 에칭 공정의 시간과 상기 제 2 실리콘 에칭 공정의 시간을 배분하는플라즈마 에칭 방법.
- 플라즈마 처리 장치의 처리실내에서, SF6과 O2와 SiF4를 포함하는 처리 가스로부터 플라즈마를 생성하는 공정과,실리콘을 주 성분으로 하는 피에칭층 상에 산화 실리콘층을 거쳐서 마련되어, 미리 패턴이 형성된 레지스트층을 마스크로 하여, 상기 플라즈마에 의해, 피에칭층을 에칭하는 제 1 실리콘 에칭 공정과,상기 레지스트층이 다 깎여진 뒤에, 상기 산화 실리콘층을 마스크로하여, 상기 플라즈마에 의해, 피에칭층을 에칭하는 제 2 실리콘 에칭 공정을 포함한플라즈마 에칭 방법.
- 제 13 항에 있어서,상기 제 1 실리콘 에칭 공정을 개시할 때의 상기 레지스트층의 막두께가 300nm 이상 1μm 이하인플라즈마 에칭 방법.
- 제 13 항 또는 제 14 항 중 어느 한 항에 있어서,상기 제 2 실리콘 에칭 공정을 개시할 때에 있어서, 에칭에 의해 상기 피에칭층에 형성된 오목부의 깊이(D)와 폭(L)의 비(D/L)가, 1 이하인플라즈마 에칭 방법.
- 제 15 항에 있어서,상기 제 2 실리콘 에칭 공정이 종료한 후의 상기 오목부의 깊이(D)와 폭(L)의 비(D/L)가, 1∼50인플라즈마 에칭 방법.
- 제 13 항에 있어서,상기 피에칭층은, 실리콘 기판 또는 실리콘층인, 청구항 6 내지 청구항 16 중 어느 한 항에 기재된플라즈마 에칭 방법.
- 컴퓨터상에서 동작하여, 실행시에, 제 13 항에 기재된 플라즈마 에칭 방법이 실행되도록 상기 플라즈마 처리 장치를 제어하는제어 프로그램.
- 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 판독이 가능한 기억 매체에 있어서,상기 제어 프로그램은, 실행시에, 제 13 항에 기재된 플라즈마 에칭 방법이 실행되도록 상기 플라즈마 처리 장치를 제어하는 것인, 컴퓨터 판독 가능한기억 매체.
- 피처리체에 대하여 플라즈마 에칭 처리를 실행하기 위한 처리실과,상기 처리실내에서 피처리체를 탑재하는 지지체와,상기 처리실내를 감압하기 위한 배기 수단과,상기 처리실내에 처리 가스를 공급하기 위한 가스 공급 수단과,상기 처리실내에서 제 13 항에 기재된 플라즈마 에칭 방법이 실행되도록 제어하는 제어부를 구비한플라즈마 처리 장치.
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