KR20070078802A

KR20070078802A - 수평 수직 동기 신호 생성 회로

Info

Publication number: KR20070078802A
Application number: KR1020070008837A
Authority: KR
Inventors: 다께미 벳뿌; 나오유끼 곤노
Original assignee: 산요덴키가부시키가이샤
Priority date: 2006-01-30
Filing date: 2007-01-29
Publication date: 2007-08-02
Also published as: US8223265B2; TW200806014A; CN101047778A; JP4769974B2; JP2007202000A; US20070177057A1; KR100825195B1; TWI328963B

Abstract

내부에서 발생하는 수평 동기 신호와 수직 동기 신호의 타이밍을 어긋나게 한다. 동기 분리 회로(10)에서 분리된 수평 동기 신호에 내부 클럭이 동기되고, 이에 기초하여 H 카운트다운 회로(14)에서 H 리세트 신호가 발생되고, 이에 기초하여 수평 동기 신호가 발생된다. H 카운트다운 회로(14)에서 얻어지는 2×FH 신호에 의해 동기 분리 회로(10)에서 분리된 수직 동기 신호가 정규화되어 얻어진 V 리세트 신호에 기초하여 VS 출력 회로(18)에서 수직 동기 신호가 얻어진다. 여기에서, 이 VS 출력 회로(18)는, 내부에 지연 회로를 갖고 있으며, 출력되는 수직 동기 신호 VS는, 수평 동기 신호 HS와 타이밍이 어긋나 있다.

카운트다운 회로, 내부 클럭, 동기 분리 회로, 텔레비전 신호

Description

수평 수직 동기 신호 생성 회로{HORIZONTAL-VERTICAL SYNCHRONIZATION SIGNAL GENERATING CIRCUIT}

도 1은 실시예의 구성을 도시하는 도면.

도 2는 VS 출력 회로의 구성을 도시하는 도면.

도 3은 각종 신호의 파형을 도시하는 도면.

도 4는 종래예의 구성을 도시하는 도면.

<부호의 설명>

10 : 동기 분리 회로

12 : VCO/AFC 회로

14 : H 카운트다운 회로

16 : V 카운트다운 회로

18 : VS 출력 회로

20 : HS 출력 회로

30 : 지연 회로

32 : VS 신호 생성 출력 회로

[특허 문헌 1] 일본 특개평 09-154082호 공보

본 발명은, 텔레비전 신호(TV 신호)에 포함되는 수평 및 수직 동기 신호에 기초하여, 내부에서 사용하는 수평 및 수직 동기 신호를 생성하는 회로에 관한 것이다.

텔레비전 수상기나 비디오 재생기 등 TV 신호를 재생하는 장치에서는, 외부로부터 공급되는 TV 신호로부터 수평 및 수직 동기 신호를 분리하고, 얻어진 수평 및 수직 동기 신호에 동기한 수평 및 수직 동기 신호를 내부에서 발생하고, 이 내부 발생한 수평 및 수직 동기 신호를 이용함으로써 확실한 동기를 실현하고 있다.

도 4는, 종래의 동기 신호 발생 회로의 구성을 나타내고 있다. 외부로부터의 TV 신호는 동기 분리 회로(10)에 공급되고, 여기에서 수평 동기 신호 HSYNC와, 수직 동기 신호 VSYC가 TV 신호로부터 분리된다. 수평 동기 신호 HSYNC는, VCO/AFC 회로(12)에 공급된다. 이 VCO/AFC 회로는, 내부에 PLL(페이즈 로크 루프) 회로를 갖고 있으며, 공급되는 수평 동기 신호 HSYNC에 동기한 4㎒의 내부 클럭을 발생한다. 그리고, 이 내부 클럭이 H 카운트다운 회로(14)에 공급된다. H 카운트다운 회로(14)는, 내부 클럭을 카운트하여, 내부에서 이용하는 수평 동기 신호 HS를 발생한다.

여기서, 수직 귀선 기간에서는, 1수평 기간의 1/2의 주기의 신호가 필요하며, H 카운트다운 회로(14)는, 1수평 기간의 2배의 주파수의 신호인 2×FH 신호를 발생한다. 그리고, 이 2×FH 신호는, V 카운트다운 회로(16)에 공급된다. 이 V 카운트다운 회로(16)에는, 동기 분리 회로(10)에서 분리된 수직 동기 신호 VSYNC도 공급되고 있으며, 이 수직 동기 신호 VSYNC의 타이밍(예를 들면, 통상 시 H 레벨의 수직 동기 신호 VSYNC의 하강 타이밍)이, 2×FH 신호에 동기되어, 정규화된 수직 동기 신호 VS가 얻어진다.

이렇게 하여 얻어진 수평 동기 신호 HS, 수직 동기 신호 VS는, 디스플레이의 표시 타이밍의 제어에 사용된다.

여기서, 전술한 바와 같이 하여 발생한 수평 및 수직 동기 신호 HS, VS는, 원래의 TV 신호와 마찬가지로 완전히 동기하고 있다.

그런데, 영상 신호 처리 회로에서는, 이들 신호의 타이밍이 근접해 오면, HS가 VS의 앞인지 뒤인지에 의해, 다음단의 회로 등의 수직 기간 내의 수평 카운트수가 바뀌어, OSD(On Screen Display)의 세로 흔들림이 발생하는 경우가 있었다.

본 발명은, 텔레비전 신호로부터 수평 및 수직 동기 신호를 분리하는 동기 분리 회로와, 이 동기 분리 회로에서 분리된 수평 동기 신호에 내부 클럭을 동기시켜서, 내부 클럭에 기초하는 내부 수평 동기 신호를 생성하는 수평 동기 신호 생성 회로와, 상기 동기 분리 회로에서 분리된 수직 동기 신호에 대하여 상기 내부 클럭에 기초하는 내부 수평 동기 신호에 기초하여 타이밍을 조정하여 정규화하는 정규화 회로와, 이 정규화 회로의 출력인 내부 수직 동기 신호에 대하여 소정의 단시간 지연하는 지연 회로를 포함하고, 생성하는 내부 수평 동기 신호와 내부 수직 동기 신호의 타이밍을 소정의 단시간만큼 어긋나게 하는 것을 특징으로 한다.

<실시예>

이하, 본 발명의 실시예에 대해서, 도면에 기초하여 설명한다.

도 1은, 실시예의 전체 구성을 도시하는 도면이다. 종래예와 마찬가지로, 외부로부터의 TV 신호는 동기 분리 회로(10)에 공급되고, 여기에서 수평 동기 신호 HSYNC와, 수직 동기 신호 VSYC가 TV 신호로부터 분리된다. 수평 동기 신호 HSYNC는, VCO/AFC 회로(12)에 공급되고, 여기에서 수평 동기 신호 HSYNC에 동기한 4㎒의 내부 클럭이 발생된다. 그리고, 이 내부 클럭이 H 카운트다운 회로(14)에 공급된다. H 카운트다운 회로(14)는, 내부 클럭을 카운트하고, 1수평 기간을 나타내는 펄스인 H 리세트 신호를 발생한다. 이 H 리세트 신호는, HS 출력 회로(20)에 공급되고, 이 HS 출력 회로(20)가 H 리세트 신호에 기초하여 내부에서 이용하는 수평 동기 신호 HS를 발생한다. 즉, HS 출력 회로(20)는, 펄스폭 조정 회로를 갖고 있으며, 1수평 기간을 나타내는 H 리세트 신호에 기초하여 설정 기간만큼 L 레벨로 되는 수평 동기 신호 HS를 발생한다. 또한, 동기 분리 회로(10)에서 얻어지는 영상 신호는, 내부에서 발생된 수평 수직 동기 신호의 타이밍에서 디스플레이에 표시된다.

또한, 전술한 바와 같이, 수직 귀선 기간에서는, 1수평 기간의 1/2의 주기의 신호가 필요하고, H 카운트다운 회로(14)는, 1수평 기간의 2배의 주파수의 신호인 2×FH 신호를 발생한다.

여기서, 수평 동기 신호 HS가 내부 회로에서 이용하는 내부 수평 동기 신호이지만, H 리세트 신호나 2×FH 신호도 수평 동기의 타이밍을 나타내는 것이며, 본출원에서 내부 수평 동기 신호에 포함된다.

그리고, 이 2×FH 신호는, V 카운트다운 회로(16)에 공급된다. 이 V 카운트다운 회로(16)에는, 동기 분리 회로(10)에서 분리된 수직 동기 신호 VSYNC도 공급되고 있으며, 이 수직 동기 신호 VSYNC의 타이밍(예를 들면, 통상 시 H 레벨의 수직 동기 신호 VSYNC의 하강 타이밍)이, 2×FH 신호에 동기되고, 정규화된 V 리세트 신호가 얻어진다. 이 리세트 신호는 수직 동기 신호 VSYNC의 하강 타이밍이 2×FH 신호에 동기된 것이며, L 레벨의 기간은 미리 정해진 기간으로 되어 있다.

이렇게 하여 얻어진 V 리세트 신호는, VS 출력 회로(18)에 공급된다. 이 VS 출력 회로(18)는, V 리세트 신호에 대해서, 소정의 지연을 부여하고, L 레벨의 기간을 미리 설정된 기간으로 세트하고, 수직 동기 신호 VS를 생성하여 출력한다.

또한, 수직 동기 신호 VS가 내부 수직 동기 신호이지만, V 리세트 신호도 수직 동기의 타이밍을 나타내는 신호로, 본 출원에서 내부 수직 동기 신호에 포함된다.

여기서, VS 출력 회로(18)의 구성을 도 2에 도시한다. V 리세트 신호는 지연 회로(30)에 입력된다. 이 지연 회로(30)에는 4㎒의 내부 클럭도 공급되고 있으며, 이 4㎒의 내부 클럭을 이용하여 V 리세트 신호를 소정의 단시간만큼 지연한다. 예를 들면, 내부 클럭의 6클럭분 지연함으로써 1.5μsec의 지연으로 된다. 또한, 이와 같은 지연에는 직렬 접속된 플립플롭이 바람직하다.

지연 회로(30)에서 지연된 V 리세트 신호는, VS 신호 생성 출력 회로(32)에 공급된다. 이 VS 신호 생성 출력 회로(32)에는, 4㎒의 내부 클럭도 공급되고 있으며, 이 내부 클럭의 카운트에 의해, V 리세트 신호에 대한 L 레벨 기간을 소정의 기간으로 설정하고, 이것을 수직 동기 신호 VS로서 출력한다.

여기서, 도 3에 V 카운트다운 회로(16) 및 VS 출력 회로(18)의 지연 회로(30)에서의 신호 파형을 모식적으로 도시하고 있다.

이와 같이, V 카운트다운 회로(16)에서, 수직 동기 신호 VSYNC의 하강이 2×FH 신호의 상승에 동기되어, V 리세트 신호가 얻어진다. 그리고, 지연 회로(30)에서 V 리세트 신호의 하강이 4㎒의 내부 클럭의 소정 클럭분만큼 지연된다.

이렇게 하여 얻어진 수평 수직 동기 신호 HS, VS는, 다음단의 영상 신호 처리 IC에서 각종 처리에 사용되고, 디스플레이의 표시 타이밍의 제어에 사용된다.

본 발명에 따르면, 지연 회로에 의해 내부 수직 동기 신호가 지연됨으로써, 내부 수평 동기 신호와 내부 수직 동기 신호의 타이밍을 소정의 단시간만큼 어긋나게 할 수 있다. 따라서, 다음단의 회로 등에서, 수직 기간 내에 안정된 수평 카운트수가 얻어지도록 된다.

Claims

텔레비전 신호로부터 수평 및 수직 동기 신호를 분리하는 동기 분리 회로와,

상기 동기 분리 회로에서 분리된 수평 동기 신호에 내부 클럭을 동기시켜서, 내부 클럭에 기초하는 내부 수평 동기 신호를 생성하는 수평 동기 신호 생성 회로와,

상기 동기 분리 회로에서 분리된 수직 동기 신호에 대하여 상기 내부 클럭에 기초하는 내부 수평 동기 신호에 기초하여 타이밍을 조정하여 정규화하는 정규화 회로와,

상기 정규화 회로의 출력인 내부 수직 동기 신호에 대하여 소정의 단시간 지연하는 지연 회로

를 포함하고,

생성하는 내부 수평 동기 신호와 내부 수직 동기 신호의 타이밍을 소정의 단시간만큼 어긋나게 하는 것을 특징으로 하는 수평 수직 동기 신호 생성 회로.