KR20070076791A

KR20070076791A - Displaying substrate

Info

Publication number: KR20070076791A
Application number: KR1020060006091A
Authority: KR
Inventors: 이홍우; 이계헌; 이종환; 송선옥
Original assignee: 삼성전자주식회사
Priority date: 2006-01-20
Filing date: 2006-01-20
Publication date: 2007-07-25

Abstract

A display substrate is provided to reduce an RC delay variation in a gate signal between upper and lower ends of a panel by inputting a clock signal to upper and lower ends of a clock line. A plurality of pixels are defined by gate lines and data lines. A gate circuit part(CS) outputs a gate signal to the gate lines. A line part(LS) is formed adjacently to the gate circuit part, and includes a first clock line(CLK1), a second clock line(CLK2), and a ground line(VSS). A first additional line(SL1) and a second additional line(SL2) are formed at one side of the line part. A first connection line(CL1) and a second connection line(CL2) electrically connect the first additional line with the first clock line, and a third connection line(CL3) and a fourth connection line(CL4) electrically connect the second additional line with the second clock line.

Description

표시 기판 {DISPLAYING SUBSTRATE}Display board {DISPLAYING SUBSTRATE}

도 1은 본 발명에 따른 표시장치를 개략적으로 도시한 도면이다.1 is a view schematically showing a display device according to the present invention.

도 2는 본 발명의 제1 실시예에 따른 표시 기판 일부의 개략적인 평면도이다.2 is a schematic plan view of a portion of a display substrate according to a first exemplary embodiment of the present invention.

도 3은 도 2의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.3 is a cross-sectional view taken along the line II-II ′ of FIG. 2.

도 4는 본 발명의 제2 실시예에 따른 표시 기판 일부의 개략적인 평면도이다.4 is a schematic plan view of a portion of a display substrate according to a second exemplary embodiment of the present invention.

도 5는 도 4의 Ⅲ-Ⅲ'선을 따라 자른 단면도이다.FIG. 5 is a cross-sectional view taken along line III-III ′ of FIG. 4.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

CLK1: 제1 클럭 배선 CLK2: 제2 클럭 배선CLK1: first clock wiring CLK2: second clock wiring

VSS: 접지 배선 SL1:제1 추가 배선VSS: Ground Wire SL1: First Additional Wiring

SL2: 제2 추가 배선 CL1: 제1 연결 배선SL2: second additional wiring CL1: first connecting wiring

CL2: 제2 연결 배선 CL3: 제3 연결 배선CL2: 2nd connection wiring CL3: 3rd connection wiring

CL4: 제4 연결 배선 IL1: 제1 인가 배선CL4: 4th connection wiring IL1: 1st application wiring

IL2: 제2 인가 배선 IL3: 제3 인가 배선IL2: second application wiring IL3: third application wiring

SRC1 ~ SRCn: 스테이지 SRC1 to SRCn: Stage

본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는 패널 상,하단 간에 발생하는 게이트 신호의 딜레이 편차를 개선하기 위한 액정표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device for improving delay variation of gate signals generated between upper and lower panels.

일반적으로 표시장치는 표시 패널, 표시 패널의 게이트 배선으로 게이트 신호를 출력하는 게이트 구동부, 게이트 신호에 동기하여 표시패널의 데이터 배선으로 데이터 신호를 출력하는 데이터 구동부를 포함한다. 일반적으로 게이트 및 데이터 드라이버는 집적화 하여 칩(Chip)형태로 형성된다.In general, the display device includes a display panel, a gate driver for outputting a gate signal to the gate wiring of the display panel, and a data driver for outputting a data signal to the data wiring of the display panel in synchronization with the gate signal. In general, the gate and data drivers are integrated to form a chip.

최근에는 칩 형태의 게이트 구동부를 표시패널에 실장하는 과정에서 발생하는 불량을 감소시키기 위하여, 게이트 구동부(예컨대 게이트 구동회로)를 표시패널에 직접 형성하는 구조를 채택하고 있다.Recently, in order to reduce defects caused in the process of mounting the chip-type gate driver on the display panel, a structure in which a gate driver (for example, a gate driver circuit) is directly formed on the display panel is adopted.

이러한 게이트 구동회로는 클럭신호 배선, 클럭바신호 배선, 접지 배선으로 이루어지는 배선부와, 종속적으로 연결된 복수의 스테이지를 갖는 하나의 쉬프트 레지스터로 이루어져 배선부로부터 제공되는 각종 신호에 응답하여 게이트 신호를 출력하는 회로부를 포함한다. 각 스테이지들은 배선들에서 연장 형성된 복수의 연결배선을 통해 배선들과 전기적으로 연결된다.The gate driving circuit includes a wiring portion consisting of a clock signal wiring, a clock bar signal wiring, and a ground wiring, and one shift register having a plurality of stages connected in a cascade, and outputs a gate signal in response to various signals provided from the wiring portion. It includes a circuit part. Each stage is electrically connected to the wirings through a plurality of connection wirings extending from the wirings.

복수의 연결배선과 클럭신호 배선, 클럭바신호 배선, 접지 배선과의 사이(예컨대 오버랩 영역)에는 기생 용량이 생성되고, 기생 용량에 의해 클럭신호 및 클럭바신호에 RC 딜레이(Delay)가 발생한다. 따라서 클럭신호 및 클럭바신호에 기초하 여 출력되는 게이트 신호에도 RC 딜레이가 발생하며, 이러한 RC 딜레이는 누적되는 특성이 있으므로 표시패널의 상하단간 게이트 신호의 RC 딜레이에 편차가 발생한다.A parasitic capacitance is generated between the plurality of connection wirings, the clock signal wiring, the clock bar signal wiring, and the ground wiring (for example, an overlap region), and an RC delay is generated between the clock signal and the clock bar signal by the parasitic capacitance. . Therefore, an RC delay is also generated in the gate signal output based on the clock signal and the clock bar signal. Since the RC delay has a cumulative characteristic, a deviation occurs in the RC delay of the gate signal between the upper and lower ends of the display panel.

이러한 RC 딜레이 편차는 표시장치를 대형화, 고해상도화 및 고주파 구동 등을 적용함에 있어 패널을 특성을 저하시키는 문제점이 있다.Such RC delay variation has a problem of deteriorating a panel when applying a display device to larger size, higher resolution, and higher frequency driving.

이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 게이트 신호의 상,하단간 RC 딜레이 편차를 개선하기 위한 표시 기판을 제공하는 것이다.Accordingly, the technical problem of the present invention is to solve such a conventional problem, and an object of the present invention is to provide a display substrate for improving the RC delay deviation between the upper and lower ends of the gate signal.

상기한 본 발명의 목적을 실현하기 위한 하나의 실시예에 따른 표시 기판은 복수의 화소부들, 게이트 회로부, 배선부, 제1 추가 배선 및 제2 추가 배선, 제1 연결 배선, 제2 연결 배선, 제3 연결 배선 및 제4 연결 배선을 포함한다. 상기 복수의 화소부들은 게이트 배선들과 데이터 배선들에 의해 정의되고, 상기 게이트 회로부는 상기 게이트 배선들에 게이트 신호를 출력한다. 상기 배선부는 상기 게이트 회로부와 인접하여 형성되며, 제1 클럭 배선, 제2 클럭 배선, 접지 배선을 포함한다. 상기 제1 추가 배선 및 제2 추가 배선은 상기 배선부의 일측에 형성된다. 상기 제1 연결 배선 및 제2 연결 배선은 상기 제1 추가 배선과 제1 클럭 배선을 전기적으로 연결하고, 제3 연결 배선 및 제4 연결 배선은 상기 제2 추가 배선과 제2 클럭 배선을 전기적으로 연결한다.According to an embodiment of the present invention, a display substrate includes a plurality of pixel parts, a gate circuit part, a wiring part, a first additional wire and a second additional wire, a first connection wire, a second connection wire, And a third connection wiring and a fourth connection wiring. The pixel units are defined by gate lines and data lines, and the gate circuit unit outputs a gate signal to the gate lines. The wiring portion is formed adjacent to the gate circuit portion and includes a first clock wiring, a second clock wiring, and a ground wiring. The first additional wiring and the second additional wiring are formed on one side of the wiring portion. The first connection wire and the second connection wire electrically connect the first additional wire and the first clock wire, and the third connection wire and the fourth connection wire electrically connect the second additional wire and the second clock wire. Connect.

이러한 표시 기판에 의하면, 클럭 신호를 클럭 배선의 상단 및 하단으로 인가함으로써, 상하단간 클럭 신호의 RC 딜레이 편차를 개선하여 상,하단간 게이트 신호의 RC 딜레이 편차를 개선 할 수 있다.According to such a display substrate, by applying the clock signal to the upper and lower ends of the clock wire, the RC delay variation of the clock signal between the upper and lower stages can be improved to improve the RC delay variation of the gate signal between the upper and lower stages.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention.

도시한 바와 같이, 본 발명에 따른 표시장치는 표시 패널(300), 게이트 구동부(200) 및 데이터 구동부(100)를 포함한다.As illustrated, the display device according to the present invention includes a display panel 300, a gate driver 200, and a data driver 100.

데이터 구동부(100)는 구동회로가 실장된 인쇄회로기판(110), 인쇄회로기판(110)과 표시 패널(300)을 전기적으로 연결하는 연성인쇄회로기판(120)을 포함한다. 연성인쇄회로기판(120)에는 데이터 구동칩(130)이 탑재되어 데이터 배선(DL)들에 데이터 신호를 출력한다.The data driver 100 includes a printed circuit board 110 on which a driving circuit is mounted, a flexible printed circuit board 120 electrically connecting the printed circuit board 110 and the display panel 300. The data driver chip 130 is mounted on the flexible printed circuit board 120 to output data signals to the data lines DL.

표시 패널(300)은 대향하는 제1 기판 및 제2 기판(310, 320)과, 제1 기판 및 제2 기판(310, 320) 사이에 개재된 액정층(미도시)을 포함하며, 표시 영역(DA)과 표시 영역(DA)을 둘러싸는 비표시 영역(PA)으로 이루어진다. 표시 영역(DA)에는 교차 형성되는 게이트 배선들 및 데이터 배선들(GL, DL)에 의해 복수개의 화소부가 형성되다. 각 화소부에는 박막트랜지스터(TFT), 액정 커패시터 및 스토리지 커패시터(CLC, CST)가 형성되며, 액정 커패시터 및 스토리지 커패시터(CLC, CST)는 박막트랜지스터(TFT)와 전기적으로 연결된다.The display panel 300 includes first and second substrates 310 and 320 facing each other, and a liquid crystal layer (not shown) interposed between the first and second substrates 310 and 320, and the display area. And a non-display area PA surrounding the display area DA. A plurality of pixel parts are formed in the display area DA by gate lines and data lines GL and DL intersecting each other. Each pixel unit includes a thin film transistor TFT, a liquid crystal capacitor, and a storage capacitor CLC, CST, and the liquid crystal capacitor and the storage capacitor CLC, CST are electrically connected to the thin film transistor TFT.

게이트 구동부(200)는 제1 기판(310)의 비표시 영역(PA)에 실장되며, 복수의 스테이지들이 종속적으로 연결된 하나의 쉬프트 레지스터로 이루어져, 게이트 배선들(GL)에 게이트 신호를 출력한다.The gate driver 200 is mounted in the non-display area PA of the first substrate 310 and is composed of one shift register in which a plurality of stages are cascaded to output a gate signal to the gate lines GL.

이하, 첨부된 도면을 참조하여 각 실시예에 따른 표시 기판(예컨대 제1 기판)에 대하여 상세히 설명한다.Hereinafter, display substrates (eg, first substrates) according to exemplary embodiments will be described in detail with reference to the accompanying drawings.

도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 표시 기판은 게이트 회로부(CS), 배선부(LS), 제1 추가 배선 및 제2 추가 배선(SL1, SL2), 제1 연결 배선(CL1), 제2 연결 배선(CL2), 제3 연결 배선 및 제4 연결 배선(CL3, CL4)을 포함한다.1 and 2, a display substrate according to a first exemplary embodiment of the present invention may include a gate circuit part CS, a wiring part LS, first additional wirings and second additional wirings SL1 and SL2, and a first substrate. The connection wiring CL1, the second connection wiring CL2, the third connection wiring and the fourth connection wiring CL3 and CL4 are included.

게이트 회로부(CS)는 종속적으로 연결된 복수의 스테이지(SRC1 ~ SRCn)를 포함한다. 각 스테이지(SRC1 ~ SRCn)는 게이트 배선(GL)들과 일대일 대응하여 연결되며, 입력받은 클럭 신호에 기초하여 게이트 배선(GL)으로 게이트 신호를 출력한다. 구체적으로는 홀수 번째 스테이지들은 제1 클럭 신호를 입력받고, 짝수 번째 스테이지들은 제1 클럭 신호와 위상이 반대(예컨대 위상차가 180°)인 제2 클럭 신호를 입력받는다. 즉, 홀수 번째 스테이지들은 제1 클럭 신호에 기초하여 홀수 번째 게이트 배선(GL)들에 게이트 신호를 출력하고, 짝수 번째 스테이지(SRC)들은 제2 클럭 신호에 기초하여 짝수 번째 게이트 배선(GL)들에 게이트 신호를 출력한다. 한편, 각 스테이지(SRC1 ~ SRCn)들은 접지 전압을 비롯한 제어신호들을 입력받아 순차적으로 구동한다.The gate circuit CS includes a plurality of stages SRC1 to SRCn that are cascaded. Each stage SRC1 to SRCn is connected in one-to-one correspondence with the gate lines GL, and outputs a gate signal to the gate line GL based on the input clock signal. Specifically, odd-numbered stages receive a first clock signal, and even-numbered stages receive a second clock signal that is out of phase with the first clock signal (eg, 180 ° in phase difference). That is, odd-numbered stages output gate signals to odd-numbered gate lines GL based on the first clock signal, and even-numbered stages SRC are even-numbered gate lines GL based on the second clock signal. Outputs a gate signal. On the other hand, each stage (SRC1 ~ SRCn) receives the control signals including the ground voltage to drive sequentially.

배선부(LS)는 게이트 회로부(CS)의 일측으로 인접하여 형성되며, 제1 클럭 신호가 인가되는 제1 클럭 배선(CLK1), 제2 클럭 신호가 인가되는 제2 클럭 배선(CLK2), 접지 전압이 인가되는 접지 배선(VSS)을 포함한다. 제1 클럭 배선(CLK1)은 제1 인가 배선(IL1)을 통해 홀수 번째 스테이지들에 제1 클럭 신호를 제공하고, 제2 클럭 배선(CLK2)은 제2 인가 배선(IL2)을 통해 짝수 번째 스테이지들에 제2 클럭 신호를 제공한다. 접지 배선(VSS)은 연장 형성되는 제3 인가 배선(IL3)을 통해 각 스테이지(SRC1 ~ SRCn)에 접지 전압을 제공한다.The wiring part LS is formed adjacent to one side of the gate circuit part CS, and includes a first clock wire CLK1 to which a first clock signal is applied, a second clock wire CLK2 to which a second clock signal is applied, and a ground. And a ground line VSS to which a voltage is applied. The first clock line CLK1 provides a first clock signal to odd-numbered stages through the first application line IL1, and the second clock line CLK2 provides even-numbered stages through the second application line IL2. To provide a second clock signal. The ground line VSS provides a ground voltage to each of the stages SRC1 to SRCn through an extended third application line IL3.

제1 추가 배선 및 제2 추가 배선(SL1, SL2)은 배선부(LS)의 일측으로 형성되며, 제1 추가 배선(SL1)은 제1 클럭 배선(CLK1)과 전기적으로 연결되고, 제2 추가 배선(SL2)은 제2 클럭 배선(CLK2)과 전기적으로 연결된다. 구체적으로는 제1 추가 배선(SL1)은 제1 연결 배선 및 제2 연결 배선(CL1, CL2)을 통해 제1 클럭 배선(CLK1)과 전기적으로 연결되고, 제2 추가 배선(SL2)은 제3 연결 배선 및 제4 연결 배선(CL3, CL4)을 통해 제2 클럭 배선(CLK2)과 전기적으로 연결된다.The first additional wires and the second additional wires SL1 and SL2 are formed at one side of the wiring part LS, and the first additional wire SL1 is electrically connected to the first clock wire CLK1 and the second additional wires SL1 and SL2 are electrically connected to the first clock wire CLK1. The wiring SL2 is electrically connected to the second clock wire CLK2. In detail, the first additional wire SL1 is electrically connected to the first clock wire CLK1 through the first connection wire and the second connection wires CL1 and CL2, and the second additional wire SL2 is connected to the third wire. The second clock line CLK2 is electrically connected to each other through the connection line and the fourth connection line CL3 and CL4.

즉, 제1 내지 제4 연결 배선(CL1, CL2, CL3, CL4)은 추가 배선(SL1, SL2)과 클럭 배선(CLK1, CLK2)을 전기적으로 연결시키며, 제1 연결 배선 및 제3 연결 배선(CL1, CL3)은 각각 제1 클럭 배선(CLK1) 및 제2 클럭 배선(CLK2)의 상단부(예컨대 최전단 스테이지 이전)에 연결되고, 제2 연결 배선 및 제4 연결 배선(CL2, CL4)은 각각 제1 클럭 배선(CLK1) 및 제2 클럭 배선(CLK2)의 하단부(예컨대 마지막단 스테이지 이후)에 연결된다.That is, the first to fourth connection wires CL1, CL2, CL3, and CL4 electrically connect the additional wires SL1 and SL2 and the clock wires CLK1 and CLK2, and the first and third connection wires ( CL1 and CL3 are connected to the upper ends of the first clock wire CLK1 and the second clock wire CLK2 (for example, before the foremost stage), and the second and fourth connection wires CL2 and CL4 are respectively connected. The first clock line CLK1 and the second clock line CLK2 are connected to lower ends (for example, after the last stage).

따라서 제1 클럭 신호는 제1 클럭 배선(CLK)의 상단으로 인가됨과 아울러 제 1 추가 배선(SL1)과 제1 연결 배선 및 제2 연결 배선(CL1, CL2)을 통해 제1 클럭 배선(CLK1)의 하단으로도 인가된다. 마찬가지로 제2 클럭 신호는 제2 클럭 배선(CLK2)의 상단으로 인가됨과 아울러 제2 추가 배선(SL2)과 제3 연결 배선 및 제4 연결 배선(CL3, CL4)을 통해 제2 클럭 배선(CLK2)의 하단으로도 인가된다. 이 때, 추가 배선들(SL1, SL2) 및 연결 배선들(CL1, CL2, CL3, CL4)의 자체 저항은 클럭 신호에 거의 영향을 미치지 못하므로, 제1 클럭 신호 및 제2 클럭 신호는 각각 제1 클럭 배선 및 제2 클럭 배선(CLK1, CLK2)의 상단 및 하단으로 동일하게 인가되는 것과 같아진다.Therefore, the first clock signal is applied to the upper end of the first clock wire CLK and the first clock wire CLK1 through the first additional wire SL1, the first connection wire, and the second connection wires CL1 and CL2. It is also applied to the bottom of. Similarly, the second clock signal is applied to the upper end of the second clock wire CLK2 and the second clock wire CLK2 through the second additional wire SL2, the third connection wire, and the fourth connection wires CL3 and CL4. It is also applied to the bottom of. At this time, since the resistances of the additional wires SL1 and SL2 and the connection wires CL1, CL2, CL3, and CL4 have little influence on the clock signal, the first clock signal and the second clock signal may be respectively formed. The same applies to the upper and lower ends of the first clock wiring and the second clock wiring CLK1 and CLK2.

도 2 및 도 3을 참조하면, 기판 상에 제1 클럭 배선(CLK1), 제2 클럭 배선(CLK2), 제1 추가 배선(SL1), 제2 추가 배선(SL2), 제2 연결 배선 및 제4 연결 배선(CL2, CL4)은 제1 금속물질로 이루어져 제1 층에 형성된다. 제1 인가 배선(IL1), 제2 인가 배선(IL2), 제3 인가 배선(IL3) 및 접지 배선(VSS)은 제2 금속물질로 이루어져 제1 층과 다른 제2 층에 형성된다. 제1 연결 배선 및 제3 연결 배선(CL1, CL3)은 제3 금속물질로 이루어져 제1 층 및 제2 층과 다른 제3 층에 형성된다.2 and 3, a first clock wire CLK1, a second clock wire CLK2, a first additional wire SL1, a second additional wire SL2, a second connection wire, and a first connection wire are formed on a substrate. 4 The connection lines CL2 and CL4 are formed of the first metal material and formed in the first layer. The first application wiring IL1, the second application wiring IL2, the third application wiring IL3, and the ground wiring VSS are formed of a second metal material and formed on a second layer different from the first layer. The first connection line and the third connection line CL1 and CL3 are formed of a third metal material and formed on a third layer different from the first layer and the second layer.

구체적으로는 기판 상에 제1 금속물질로 이루어진 제1 클럭 배선(CLK1), 제2 클럭 배선(CLK2), 제1 추가 배선(SL1), 제2 추가 배선(SL2), 제2 연결 배선 및 제4 연결 배선(CL2, CL4)이 형성되며, 일 예로 제1 금속물질은 알루미늄(AI) 또는 알루미늄 합금을 포함한다. 여기서 제2 연결 배선(CL2)은 제1 추가 배선(SL1)에서 연장 형성되어 제1 클럭 배선(CLK1)과 직접 연결되며, 제4 연결 배선(CL2)은 제2 추가 배선(SL2)에서 연장 형성되어 제2 클럭 배선(CLK2)과 직접 연결된다. 이후 기판의 전면에 걸쳐 게이트 절연막(GI)이 형성되어 제1 클럭 배선(CLK1), 제2 클럭 배선(CLK2), 제1 추가 배선(SL1), 제2 추가 배선(SL2), 제2 연결 배선 및 제4 연결 배선(CL2, CL4)은 게이트 절연막(GI)에 의해서 커버된다.Specifically, the first clock wiring CLK1, the second clock wiring CLK2, the first additional wiring SL1, the second additional wiring SL2, the second connection wiring, and the first connection wiring made of the first metal material on the substrate. Four connection lines CL2 and CL4 are formed. For example, the first metal material includes aluminum (AI) or an aluminum alloy. The second connection line CL2 extends from the first additional line SL1 to be directly connected to the first clock line CLK1, and the fourth connection line CL2 extends from the second additional line SL2. And directly connected to the second clock line CLK2. Thereafter, a gate insulating layer GI is formed over the entire surface of the substrate, such that the first clock wire CLK1, the second clock wire CLK2, the first additional wire SL1, the second additional wire SL2, and the second connection wire are formed. And the fourth connection lines CL2 and CL4 are covered by the gate insulating layer GI.

게이트 절연막(GI) 상에 제2 금속물질로 이루어진 접지 배선(VSS), 제1 인가 배선(IL1), 제2 인가 배선 및 제3 인가 배선(IL2, IL3)이 형성되며, 일 예로 제2 금속물질은 크롬(Cr)을 포함한다. 이 때, 도시하진 않았지만 제1 인가 배선(IL1)은 제1 클럭 배선(CLK1)의 일부가 노출된 컨택홀을 통해 제1 클럭 배선(CLK1)과 연결되어 제1 클럭 배선(CLK1)과 홀수 번째 스테이지를 전기적으로 연결한다. 또한, 제2 인가 배선(IL2)은 제2 클럭 배선(CLK2)의 일부가 노출된 컨택홀을 통해 제2 클럭 배선(CLK2)과 연결되어 제2 클럭 배선(CLK2)과 짝수 번째 스테이지를 전기적으로 연결한다. 제3 인가 배선(IL3)은 접지 배선(VSS)에서 연장 형성되어 접지 배선(VSS)과 각 스테이지(SRC1 ~ SRCn)를 전기적으로 연결한다. 접지 배선(VSS)과 제1 내지 제3 인가 배선(IL1, IL2, IL3)은 기판의 전면에 걸쳐 형성되는 보호막(PS)에 의해 커버된다.The ground wiring VSS, the first application wiring IL1, the second application wiring IL3, and the third application wiring IL2 and IL3 formed of the second metal material are formed on the gate insulating layer GI. The material includes chromium (Cr). In this case, although not illustrated, the first applied wiring IL1 is connected to the first clock wire CLK1 through an contact hole in which a part of the first clock wire CLK1 is exposed, and thus, the first clock wire CLK1 is odd-numbered with the first clock wire CLK1. Electrically connect the stage. In addition, the second application line IL2 is connected to the second clock line CLK2 through a contact hole exposing a part of the second clock line CLK2 to electrically connect the second clock line CLK2 and the even-numbered stage. Connect. The third application line IL3 extends from the ground line VSS to electrically connect the ground line VSS to each stage SRC1 to SRCn. The ground line VSS and the first to third application lines IL1, IL2, and IL3 are covered by the passivation layer PS formed over the entire surface of the substrate.

보호막(PS) 상에 제3 금속물질로 이루어진 제1 연결 배선 및 제3 연결 배선(CL1, CL3)이 형성되며, 일 예로 제3 금속물질은 인듐 틴 옥사이드(ITO)를 포함한다. 제1 연결 배선(CL1)은 제1 클럭 배선(CLK1)의 일부가 노출되는 컨택홀과, 제1 추가 배선(SL1)의 일부가 노출되는 컨택홀을 통해 제1 클럭 배선(CLK1)과 제1 추가 배선(SL1)을 전기적으로 연결한다. 제3 연결 배선(CL3)은 제2 클럭 배선(CLK2)의 일부가 노출되는 컨택홀과, 제2 추가 배선(SL2)의 일부가 노출되는 컨택홀을 통해 제2 클럭 배선(CLK2)과 제2 추가 배선(SL2)을 전기적으로 연결한다.The first connection line and the third connection lines CL1 and CL3 made of a third metal material are formed on the passivation layer PS. For example, the third metal material includes indium tin oxide (ITO). The first connection wire CL1 is connected to the first clock wire CLK1 and the first through a contact hole through which a part of the first clock wire CLK1 is exposed and a contact hole through which a part of the first additional wire SL1 is exposed. The additional wiring SL1 is electrically connected. The third connection wire CL3 is connected to the second clock wire CLK2 and the second through a contact hole through which a part of the second clock wire CLK2 is exposed and a contact hole through which a part of the second additional wire SL2 is exposed. The additional wiring SL2 is electrically connected.

도 4는 본 발명의 제2 실시예에 따른 표시 기판 일부의 개략적인 평면도이고, 도 5는 도 4의 Ⅲ-Ⅲ'선을 따라 자른 단면도이다.4 is a schematic plan view of a portion of a display substrate according to a second exemplary embodiment of the present invention, and FIG. 5 is a cross-sectional view taken along line III-III ′ of FIG. 4.

도시한 바와 같이, 본 발명의 제2 실시예에 따른 표시 기판은 게이트 회로부(CS), 배선부(LS), 제1 추가 배선 및 제2 추가 배선(SL1, SL2), 제1 연결 배선(CL1), 제2 연결 배선(CL2), 제3 연결 배선 및 제4 연결 배선(CL3, CL4)을 포함한다.As illustrated, the display substrate according to the second exemplary embodiment of the present invention may include a gate circuit part CS, a wiring part LS, first additional wirings and second additional wirings SL1 and SL2, and a first connection wiring CL1. ), The second connection wiring CL2, the third connection wiring CL4, and the fourth connection wiring CL3 and CL4.

이하, 설명의 편의를 위하여 제1 실시예와의 차이점 위주로 제2 실시예를 설명한다.Hereinafter, for convenience of description, the second embodiment will be described based on differences from the first embodiment.

도 4 및 도 5를 참조하면, 기판 상에 제1 클럭 배선 및 제2 클럭 배선(CLK1, CLK2)은 제1 금속물질로 이루어져 제1 층에 형성된다. 접지 배선(VSS), 제1 인가 배선(IL1), 제2 인가 배선(IL2), 제3 인가 배선(IL3), 제1 추가 배선(SL1), 제2 추가 배선(SL2), 제2 연결 배선 및 제4 연결 배선(CL2, CL4)은 제2 금속물질로 이루어져 제1 층과 다른 제2 층에 형성된다. 제1 연결 배선 및 제3 연결 배선(CL1,CL3)은 제3 금속물질로 이루어져 제1 층 및 제2 층과 다른 제3 층에 형성된다.4 and 5, the first clock wires and the second clock wires CLK1 and CLK2 are formed of a first metal material on the substrate and formed in the first layer. Ground wiring VSS, first application wiring IL1, second application wiring IL2, third application wiring IL3, first additional wiring SL1, second additional wiring SL2, and second connection wiring And the fourth connection lines CL2 and CL4 are formed of a second metal material and formed on a second layer different from the first layer. The first connection line and the third connection line CL1 and CL3 are formed of a third metal material and formed on a third layer different from the first layer and the second layer.

이 때, 제2 연결 배선(CL2)은 제1 추가 배선(SL1)에서 연장 형성되어 제1 클럭 배선(CLK1)의 일부가 노출되는 컨택홀을 통해 제1 추가 배선(SL1)과 제1 클럭 배선(CLK1)을 전기적으로 연결한다. 제4 연결 배선(CL4)은 제2 추가 배선(SL2)에서 연장 형성되어 제2 클럭 배선(CLk2)의 일부가 노출되는 컨택홀을 통해 제2 추가 배 선(SL2)과 제2 클럭 배선(CLK2)을 전기적으로 연결한다.In this case, the second connection wiring CL2 is formed to extend from the first additional wiring SL1 and the first additional wiring SL1 and the first clock wiring through a contact hole exposing a part of the first clock wire CLK1. Electrically connect (CLK1). The fourth connection line CL4 extends from the second additional line SL2 to expose the second additional line SL2 and the second clock line CLK2 through a contact hole exposing a part of the second clock line CLk2. ) Is electrically connected.

구체적으로는 기판 상에 제1 금속물질로 이루어진 제1 클럭 배선 및 제2 클럭 배선(CLK1, CLK2)이 형성되며, 일 예로 제1 금속물질은 알루미늄(Al) 또는 알루미늄 합금을 포함한다. 제1 클럭 배선 및 제2 클럭 배선(CLK1, CLK2)은 이후 기판 전면에 걸쳐 형성되는 게이트 절연막(GI)에 의해 커버된다.Specifically, the first clock wires and the second clock wires CLK1 and CLK2 made of the first metal material are formed on the substrate. For example, the first metal material includes aluminum (Al) or an aluminum alloy. The first and second clock wires CLK1 and CLK2 are then covered by a gate insulating film GI formed over the entire surface of the substrate.

게이트 절연막(GI) 상에 제2 금속물질로 이루어진 접지 배선(VSS), 제1 내지 제3 인가 배선(IL1, IL2, IL3), 제1 추가 배선(SL1), 제2 추가 배선(SL2), 제2 연결 배선 및 제4 연결 배선(CL2, CL4)이 형성되며, 일 예로 제2 금속물질은 크롬(Cr)을 포함한다. 제1 내지 제3 인가 배선(IL1, IL2, IL3)은 제1 실시예의 경우와 동일하게 구성된다.A ground wiring VSS made of a second metal material on the gate insulating layer GI, first to third application wirings IL1, IL2, and IL3, a first additional wiring SL1, a second additional wiring SL2, The second connection line and the fourth connection line CL2 and CL4 are formed. For example, the second metal material includes chromium Cr. The first to third application wirings IL1, IL2, IL3 are configured in the same manner as in the first embodiment.

여기서, 제2 연결 배선(CL2)은 제1 추가 배선(SL1)에서 연장 형성되며, 제1 클럭 배선(CLK1)의 일부가 노출되는 컨택홀을 통해 제1 클럭 배선(CLK2)과 연결됨으로써, 제1 추가 배선(SL1)과 제1 클럭 배선(CLK1)을 전기적으로 연결한다. 제4 연결 배선(CL4)은 제2 추가 배선(SL2)에서 연장 형성되며, 제2 클럭 배선(CLK2)의 일부가 노출되는 컨택홀을 통해 제2 클럭 배선(CLK2)과 연결됨으로써, 제2 추가 배선(SL2)과 제2 클럭 배선(CLK2)을 전기적으로 연결한다.The second connection line CL2 extends from the first additional line SL1 and is connected to the first clock line CLK2 through a contact hole through which a portion of the first clock line CLK1 is exposed. 1 The additional wiring SL1 and the first clock wiring CLK1 are electrically connected to each other. The fourth connection wire CL4 extends from the second additional wire SL2 and is connected to the second clock wire CLK2 through a contact hole through which a portion of the second clock wire CLK2 is exposed, thereby providing a second additional connection. The wiring SL2 and the second clock wiring CLK2 are electrically connected to each other.

제1 추가 배선 및 제2 추가 배선(SL1, SL2)이 형성된 기판의 전면에 걸쳐서 보호막(PS)이 형성되어, 접지 배선(VSS), 제1 내지 제3 인가 배선(SL1, SL2), 제1 추가 배선(SL1), 제2 추가 배선(SL2), 제2 연결 배선 및 제4 연결 배선(CL2, CL4)은 보호막(PS)에 의해 커버된다.The protective film PS is formed over the entire surface of the substrate on which the first additional wirings and the second additional wirings SL1 and SL2 are formed, so that the ground wiring VSS, the first to third application wirings SL1 and SL2, and the first The additional wiring SL1, the second additional wiring SL2, the second connection wiring and the fourth connection wiring CL2 and CL4 are covered by the protective film PS.

보호막(PS) 상에 제3 금속물질로 이루어진 제1 연결 배선 및 제3 연결 배선(CL1, CL3)이 형성되며, 일 예로 제3 금속물질은 인듐 틴 옥사이드(ITO)를 포함한다. 제1 연결 배선(CL1)은 컨택홀들을 통해 제1 추가 배선(SL1)과 제1 클럭 배선(CLK1)을 전기적으로 연결하며, 제3 연결 배선(CL3)은 컨택홀들을 통해 제2 추가 배선(SL2)과 제2 클럭 배선(CL2)을 전기적으로 연결한다. The first connection line and the third connection lines CL1 and CL3 made of a third metal material are formed on the passivation layer PS. For example, the third metal material includes indium tin oxide (ITO). The first connection wire CL1 electrically connects the first additional wire SL1 and the first clock wire CLK1 through the contact holes, and the third connection wire CL3 connects the second additional wire (through the contact holes). SL2) and the second clock wire CL2 are electrically connected to each other.

이상에서 설명한 바와 같이, 본 발명에 따르면 클럭 배선의 상단으로만 입력되는 클럭 신호를 추가 배선 및 연결 배선을 이용하여 클럭 배선의 상단 및 하단으로 입력함으로써, 패널의 상,하단간 게이트 신호의 RC 딜레이 편차를 개선한다.As described above, according to the present invention, the RC delay of the gate signal between the upper and lower ends of the panel is input by inputting a clock signal input only to the upper end of the clock wire to the upper and lower ends of the clock wire using additional wiring and connection wiring. Improve the deviation.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the embodiments, those skilled in the art can be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand.

Claims

게이트 배선들과 데이터 배선들에 의해 정의되는 복수의 화소부들;A plurality of pixel portions defined by gate lines and data lines;

상기 게이트 배선들에 게이트 신호를 출력하는 게이트 회로부;A gate circuit unit outputting a gate signal to the gate lines;

상기 게이트 회로부와 인접하여 형성되며, 제1 클럭 배선, 제2 클럭 배선, 접지 배선을 포함하는 배선부;A wiring part formed adjacent to the gate circuit part and including a first clock wire, a second clock wire, and a ground wire;

상기 배선부의 일측에 형성되는 제1 추가 배선 및 제2 추가 배선; 및First and second additional wirings formed on one side of the wiring portion; And

상기 제1 추가 배선과 상기 제1 클럭 배선을 전기적으로 연결하는 제1 연결 배선 및 제2 연결 배선과, 상기 제2 추가 배선과 상기 제2 클럭 배선을 전기적으로 연결하는 제3 연결 배선 및 제4 연결 배선을 포함하는 것을 특징으로 하는 표시 기판.A first connection line and a second connection line electrically connecting the first additional line and the first clock line; a third connection line and a fourth connection line electrically connecting the second additional line and the second clock line. A display substrate comprising connection wiring.

제 1항에 있어서, 상기 제1 연결 배선 및 제3 연결 배선은 상기 제1 클럭 배선 및 제2 클럭 배선의 상단부에 연결되고, 상기 제2 연결 배선 및 제4 연결 배선은 상기 제1 클럭 배선 및 제2 클럭 배선의 하단부에 연결되는 것을 특징으로 하는 표시 기판.The display device of claim 1, wherein the first connection wire and the third connection wire are connected to upper ends of the first clock wire and the second clock wire, and the second connection wire and the fourth connection wire are respectively connected to the first clock wire and the first clock wire; A display substrate connected to the lower end of the second clock wire.

제 2항에 있어서, 상기 제1 추가 배선 및 제2 추가 배선은 상기 제1 클럭 배선 및 제2 클럭 배선과 동일 층에 형성되는 것을 특징으로 하는 표시 기판.The display substrate of claim 2, wherein the first additional wiring and the second additional wiring are formed on the same layer as the first clock wiring and the second clock wiring.

제 2항에 있어서, 상기 제1 추가 배선 및 제2 추가 배선은 상기 접지 배선과 동일 층에 형성되는 것을 특징으로 하는 표시 기판.The display substrate of claim 2, wherein the first additional wiring and the second additional wiring are formed on the same layer as the ground wiring.

제 2항에 있어서, 상기 제2 연결 배선 및 제4 연결 배선은 상기 제1 추가 배선 및 제2 추가 배선과 동일 층에 형성되고, 제1 연결 배선 및 제3 연결 배선은 상기 제1 클럭 배선, 제2 클럭 배선 및 접지 배선과 다른 층에 형성되는 것을 특징으로 하는 표시 기판.3. The display device of claim 2, wherein the second connection wires and the fourth connection wires are formed on the same layer as the first additional wires and the second additional wires, and the first connection wires and the third connection wires are formed on the first clock wire, A display substrate formed on a layer different from the second clock wiring and the ground wiring.

제 1항에 있어서, 상기 회로부는 종속적으로 연결된 복수의 스테이지들을 포함하는 것을 특징으로 하는 표시 기판.The display substrate of claim 1, wherein the circuit unit comprises a plurality of stages that are cascaded.

제 6항에 있어서, 상기 제1 클럭 배선은 제1 인가 배선을 통해 상기 스테이지들 중 홀수 번째 스테이지들에 제1 클럭 신호를 전달하고, 상기 제2 클럭 배선은 제2 인가 배선을 통해 상기 스테이지들 중 짝수 번째 스테이지들에 제2 클럭 신호를 전달하며, 상기 접지 배선은 제3 인가 배선을 통해 각 스테이지들에 접지 전압을 전달하는 것을 특징으로 하는 표시 기판.7. The apparatus of claim 6, wherein the first clock wire transfers a first clock signal to odd-numbered stages of the stages through a first application wire, and the second clock wire is connected to the stages through a second application wire. And a second clock signal to the even-numbered stages, and the ground line transfers a ground voltage to each stage through a third application line.

제 7항에 있어서, 상기 제1 내지 제3 인가 배선은 상기 접지 배선과 동일 층에 형성되는 것을 특징으로 하는 표시 기판.The display substrate of claim 7, wherein the first to third application wirings are formed on the same layer as the ground wirings.